KR100335400B1 - 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 - Google Patents
더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 Download PDFInfo
- Publication number
- KR100335400B1 KR100335400B1 KR1019980057507A KR19980057507A KR100335400B1 KR 100335400 B1 KR100335400 B1 KR 100335400B1 KR 1019980057507 A KR1019980057507 A KR 1019980057507A KR 19980057507 A KR19980057507 A KR 19980057507A KR 100335400 B1 KR100335400 B1 KR 100335400B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- cell
- wiring
- dummy
- cap
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 더미 셀을 레저버-캡으로 구성한 반도체장치에 관한 것으로, 더미 셀을 이용하여 레저버-캡의 기능을 담당하도록 함으로써, 파워라인에서 발생되는 노이즈를 상쇄시켜 칩의 동작을 안정화시키고 칩의 면적을 최소화한 것이다.
Description
본 발명은 더미 셀을 이용하여 레제버-캡을 구현한 반도체장치에 관한 것으로서, 특히 메모리 셀 블록중에 존재하는 더미 셀을 이용하여 레저버 캡의 용량을 증가시켜주므로써 노이즈의 발생을 억제하고 칩의 면적을 최소화하여 칩의 동작을 안정화시킨 더미 셀을 이용하여 레제버 캡을 구현한 반도체장치에 관한 것이다.
메모리 소자에 대한 기술이 날로 고도화됨에 따라 칩의 집적도는 계속적으로 증가하고 있다.
이는 칩내에 필요한 레저버-캡이 차지하는 공간을 계속적으로 위축시키게 되며, 이를 위해서는 칩의 사이즈를 불가피하게 증가시키게 된다.
레저버-캡은 반도체 소자에서 파워라인과 파워라인 사이에서 발생되는 노이즈를 최소화하는데 아주 중요한 역할을 한다.
도 1 과 도 2 는 각각 종래 방식의 셀 어레이 구성방식에 대한 레이아웃(Layout) 및 그 회로도를 나타낸다.
도 1 의 A 부분에 도시한 바와 같이 메모리 셀 어레이에는 보통 3가지 종류의 셀이 존재하는데, 메인으로 사용되는 메인 메모리 셀과 어떤 특정 셀에 페일이 발생된 경우 이를 대신하기 위한 리던던시 셀 그리고 이러한 메인 셀과 리던던시 셀을 공정시 야기되는 단차로부터 보호하기 위한 더미 셀이 있다.
종래의 기술에서 더미 셀의 역할은 공정으로부터 메인 부분만 보호하면 되는 것이었다.
따라서 도 2 에서 알 수 있듯이 더미 셀의 소오스/드레인 부분이 아무런 동작을 하지 않은 상태로 방치되어 있음을 알 수 있다.
본 발명은 메모리 셀 어레이내에 존재하는 더미 셀을 이용하여 레저버-캡의 용량을 증가시킨 것으로 칩의 면적을 증가시키지 않고 파워라인에서 발생되는 노이즈를 상쇄시켜 칩의 동작을 안정화시킨 것이다.
도 1 은 종래기술에 따른 메모리 셀 어레이에 대한 레이아웃.
도 2 는 상기 도 1 의 회로도.
도 3 은 본 발명에 따른 메모리 셀 어레이에 대한 개략적인 레이아웃.
도 4 는 상기 도 3 의 회로도.
도 5 는 본 발명인 상기 도 3 의 제 2 실시예를 나타낸 회로도로, 셀 캡(30)부분을 제거한 후 소오스(Source)/드레인(Drain) 단자로 직접 접지전압이 공급되도록 한 회로도,
도 6 은 본 발명인 상기 도 3 의 제 3 실시예를 나타낸 회로도로, 셀 캡(30)부분을 소오스/드레인의 양측단자에 연결하여 접지전압을 공급받도록 한 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 접지전압 20 : 더미 워드라인
30 : 셀 캡
상기 목적 달성을 위한 본 발명의 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치는, 제 1 소오스/드레인 단자, 제 2 소오스/드레인 단자, 및 게이트 단자를 포함하는 복수의 더미 셀을 갖는 반도체장치로서, 상기 더미 셀 각각의 상기 제 1 소오스/드레인 단자를 연결하며 제 1 전압를 유지하는 제 1 배선과; 상기 더미 셀 각각의 상기 제 2 소오스/드레인 단자를 연결하며 상기 제 1 전압을 유지하는 제 2 배선; 상기 더미 셀 각각의 상기 게이트 단자를 연결하며, 제 2 전압을 유지하는 제 3 배선을 포함하며, 상기 제 1 소오스/드레인 단자와 제 1 배선 사이에 또는 상기 제 2 소오스/드레인 단자와 제 2 배선 사이에 셀 캡을 포함한다.
즉, 단지 메인 셀과 리던던시 셀을 공정시 야기되는 단차로부터 보호하기 위한 목적이었던 더미 셀의 모오스(MOS) 트랜지스터 소자들을 소오드/드레인에 동일한 접지전압을 인가하고 게이트에 전원전압 이상의 전압을 인가함으로써, 모오스 커패시터로 동작하도록 하여, 레저버 캡 역할을 하도록 한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3 는 본 발명의 일실시예에 따른 메모리 셀 어레이에 대한 레이아웃을 개략적으로 나타낸 도면이며, 도 4 는 상기 도 3 을 회로적으로 도시한 것이다.
도 4 에 도시된 바와 같이 더미 셀 부분의 소오스/드레인에 접지전압(Vss)을 인가하고, 더미 워드라인(20)에는 전원전압(Vcc)이나 그 이상의 높은 전압을 인가하여 엔모스 레저버 캡으로 이용하고, 셀 캡(30)은 소오스/드레인 단자의 어느 일측에 연결하여 접지전압(10)을 공급받도록 한 것이다.
이러한 전압의 인가를 위한 배선의 형성방법은 메모리 셀과 계층적인 배선의 구조 및 형성방법에 따라 다양하게 채용될 수 있다.
예컨대, 더미 셀 각각의 게이트 단자를 연결하는 더미 WL 에 전원전압 이상의 전압을 갖는 배선을 접속할 수 있다. 또한, 더미 셀 각각의 소오스/드레인의 액티브 영역을 가로질러 배선을 연장하고, 이 배선과 각각의 소오스/드레인 액티브 영역을 콘택 또는 비어를 이용하여 접속하고, 이 배선을 인근의 접지전압 배선에 접속시킬 수 있다. 다른 방법으로는, 더미 셀 각각의 소오스/드레인 액티브 영역의 확산층을 공유시켜 형성한 후, 이 공통의 액티브 영역의 일부분에 콘택 또는 비어를 형성하여, 인근의 접지전압(Vss) 배선을 접속함으로써 동일한 접지전압(Vss)이 인가될 수 있다.
도 3 에 도시된 바와 같이 주변 센스증폭기와 인접하는 소오스/드레인 영역을 확산층을 공유하여 형성되는 것이 바람직하며, 리던던시 셀과 인접하는 소오스/드레인 영역은 연장하는 배선의 접속을 통해서 형성되는 것이 바람직하다.
또한, 배선의 재료는 메탈(metal), 폴리(poly), 또는 폴리사이드(polycide) 등 통상의 반도체공정의 배선재료로 형성될 수 있다.
도 5 는 공정의 간단화를 위하여 셀 캡(30)을 제거한 후 소오스/드레인 단자를 직접 접지전압과 연결시켜 구성한 것이다.
도 6 은 용량의 증가를 위하여 셀 캡(30)을 소오스/드레인의 양측에 연결시켜 구성한 것이다.
상기한 구성들은 레이아웃의 편의에 따라 선택적으로 적용될 수가 있다.
이상에서 살펴본 바와 같이 본 발명은 레저버-캡의 용량을 증가시켜 파워라인 노이즈를 상쇄시켜주기 때문에 칩의 동작이 안정화되어 신뢰도가 향상됨은 물론 기존의 메모리 셀 어레이내에 존재하고 있는 더미 셀을 이용하므로써 칩의 면적을 최소화하기 때문에 생상성 향상에 크게 기여하는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 기술적 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (7)
- 제 1 소오스/드레인 단자, 제 2 소오스/드레인 단자, 및 게이트 단자를 포함하는 복수의 더미 셀을 갖는 반도체장치에 있어서,상기 더미 셀 각각의 상기 제 1 소오스/드레인 단자를 연결하며, 제 1 전압를 유지하는 제 1 배선;상기 더미 셀 각각의 상기 제 2 소오스/드레인 단자를 연결하며, 상기 제 1 전압을 유지하는 제 2 배선;상기 더미 셀 가가의 상기 게이트 단자를 연결하며, 제 2 전압을 유지하는 제 3 배선을 포함하는 것을 특징으로 하는 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치.
- 제 1 항에 있어서,상기 제 1 배선과 상기 제 1 소오스/드레인 단자 사이 및 상기 제 2 배선과 상기 제 2 소오스/드레인 단자 사이 중 어느 한 곳에 셀 캡을 포함하는 것을 특징으로 하는 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치.
- 제 1 항에 있어서,상기 제 1 배선과 상기 제 1 소오스/드레인 단자 사이 및 상기 제 2 배선과 상기 제 2 소오스/드레인 단자 사이 각각에 셀 캡을 포함하는 것을 특징으로 하는더미 셀을 이용하여 레저버 캡을 구현한 반도체장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 전압은 접지전압인 것을 특징으로 하는 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 2 전압은 전원전압 이상의 전압인 것을 특징으로 하는 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 더미 셀 각각의 상기 제 1 소오스/드레인 단자와 상기 제 1 배선은 공통의 확산층을 공유하여 형성되는 것을 특징으로 하는 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 더미 셀 각각의 상기 제 2 소오스/드레인 단자와 상기 제 2 배선은 공통의 확산층을 공유하여 형성되는 것을 특징으로 하는 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057507A KR100335400B1 (ko) | 1998-12-23 | 1998-12-23 | 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057507A KR100335400B1 (ko) | 1998-12-23 | 1998-12-23 | 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000041577A KR20000041577A (ko) | 2000-07-15 |
| KR100335400B1 true KR100335400B1 (ko) | 2002-09-26 |
Family
ID=19564819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057507A KR100335400B1 (ko) | 1998-12-23 | 1998-12-23 | 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100335400B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845279A (ja) * | 1994-08-01 | 1996-02-16 | Hitachi Ltd | 不揮発性半導体記憶装置及びその操作方法 |
| KR960039010A (ko) * | 1995-04-13 | 1996-11-21 | 김광호 | 더미 셀 어레이를 구비하는 반도체 메모리장치 |
| JPH09161482A (ja) * | 1995-12-04 | 1997-06-20 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-12-23 KR KR1019980057507A patent/KR100335400B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845279A (ja) * | 1994-08-01 | 1996-02-16 | Hitachi Ltd | 不揮発性半導体記憶装置及びその操作方法 |
| KR960039010A (ko) * | 1995-04-13 | 1996-11-21 | 김광호 | 더미 셀 어레이를 구비하는 반도체 메모리장치 |
| JPH09161482A (ja) * | 1995-12-04 | 1997-06-20 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000041577A (ko) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6606276B2 (en) | SRAM device using MIS transistors | |
| US6438052B1 (en) | Semiconductor memory device having dummy cells around memory cells for serving as compensating capacitor and power supply system incorporated therein | |
| KR920010191B1 (ko) | 반도체 메모리장치 | |
| JP3575988B2 (ja) | 半導体記憶装置 | |
| KR19990044140A (ko) | 메모리 장치 및 그 배치를 최소화하기 위한 방법 | |
| US5323049A (en) | Semiconductor device with an interconnection layer on surface having a step portion | |
| KR100213249B1 (ko) | 반도체 메모리셀의 레이아웃 | |
| JPH11214643A (ja) | 電磁シールドを備えた埋め込み式メモリを有する集積回路 | |
| US20050063134A1 (en) | On-chip bypass capacitor and method of manufacturing the same | |
| KR100893711B1 (ko) | 반도체 기억 장치 | |
| JP3737448B2 (ja) | 半導体装置 | |
| KR100450073B1 (ko) | Ｄｒａｍ 메모리용 수직형 트랜지스터를 구비한 판독/기록증폭기 | |
| KR100377082B1 (ko) | 반도체 장치 | |
| KR100335400B1 (ko) | 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 | |
| US7098520B2 (en) | Semiconductor memory device having pick-up structure | |
| JPS6173367A (ja) | 半導体装置 | |
| KR19990049409A (ko) | 서로 다른 두께의 게이트 산화막 형성 방법 | |
| KR100287826B1 (ko) | 반도체 메모리 장치 | |
| KR100464941B1 (ko) | 풀 씨모스 에스램 셀 제조 방법 | |
| US20240049461A1 (en) | Anti-fuse array and memory | |
| KR100218249B1 (ko) | 강유전체 메모리 셀의 제조방법 | |
| US5748549A (en) | Semiconductor memory device | |
| KR0131720B1 (ko) | 반도체소자 | |
| JP3076248B2 (ja) | 半導体記憶回路 | |
| JP2007294695A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |