JPH09161482A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09161482A JPH09161482A JP7315428A JP31542895A JPH09161482A JP H09161482 A JPH09161482 A JP H09161482A JP 7315428 A JP7315428 A JP 7315428A JP 31542895 A JP31542895 A JP 31542895A JP H09161482 A JPH09161482 A JP H09161482A
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Abstract
(57)【要約】
【課題】製造プロセスが変更になっても、メモリセルと
ダミーセルのキャパシタの容量比の再計算が不要で、設
計も容易、コスト安のメモリ装置を提供する。 【解決手段】各データ線毎にメモリセルと同等のダミー
セルＤＭＣａ〜ｄが設けられる。一方のデータ線対ＤＴ
Ｌａ，ｂを電源電位Ｖddに設定する電位供給回路13と、
もう一方のデータ線対ＤＴＬｃ，ｄを接地電位ＧＮＤに
設定する電位供給回路14が構成され各ＭＯＳトランジス
タ131 ，132 ，141 ，142 によりダミーセルＤＭＣａ，
ｂの充電、ＤＭＣｂ，ｄの放電を行う。イコライズ回路
15は読み出し時、どちらの組のデータ線が副データ線と
なるかで、制御線ＥＱ1 、ＥＱ2 がイコライズ動作制御
する。イコライズ動作されると、副データ線どうしの電
荷の再分配が行われ、主データ線の電位に対する副デー
タ線の基準電位が生成されるように構成されている。
ダミーセルのキャパシタの容量比の再計算が不要で、設
計も容易、コスト安のメモリ装置を提供する。 【解決手段】各データ線毎にメモリセルと同等のダミー
セルＤＭＣａ〜ｄが設けられる。一方のデータ線対ＤＴ
Ｌａ，ｂを電源電位Ｖddに設定する電位供給回路13と、
もう一方のデータ線対ＤＴＬｃ，ｄを接地電位ＧＮＤに
設定する電位供給回路14が構成され各ＭＯＳトランジス
タ131 ，132 ，141 ，142 によりダミーセルＤＭＣａ，
ｂの充電、ＤＭＣｂ，ｄの放電を行う。イコライズ回路
15は読み出し時、どちらの組のデータ線が副データ線と
なるかで、制御線ＥＱ1 、ＥＱ2 がイコライズ動作制御
する。イコライズ動作されると、副データ線どうしの電
荷の再分配が行われ、主データ線の電位に対する副デー
タ線の基準電位が生成されるように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にダミーセルを有するダイナミック・ランダム・
アクセス・メモリ（以下ＤＲＡＭと称する）に関するも
のである。
し、特にダミーセルを有するダイナミック・ランダム・
アクセス・メモリ（以下ＤＲＡＭと称する）に関するも
のである。
【０００２】
【従来の技術】従来のＤＲＡＭではデータ線のプリチャ
ージ方式の違いにより、Ｖdd（Ｖss）プリチャージ方式
及びＶdd／２プリチャージ方式に分けることができる。
Ｖdd（Ｖss）プリチャージ方式では、参照電位を得るた
めにダミーセルを有し、ダミーセルは各データ線毎に一
つ接続されており、そのダミーセルのキャパシタはメモ
リセルのキャパシタの半分の容量値を持つように設定さ
れている。
ージ方式の違いにより、Ｖdd（Ｖss）プリチャージ方式
及びＶdd／２プリチャージ方式に分けることができる。
Ｖdd（Ｖss）プリチャージ方式では、参照電位を得るた
めにダミーセルを有し、ダミーセルは各データ線毎に一
つ接続されており、そのダミーセルのキャパシタはメモ
リセルのキャパシタの半分の容量値を持つように設定さ
れている。
【０００３】すなわち、読み出し時には、情報の格納さ
れているメモリセルが選択された主データ線に対する、
副データ線のダミーセルが選択されるが、前述のように
メモリセルとダミーセルのキャバシタの容量値が異なる
ため、ダミーセルの選択された副データ線とメモリセル
の選択された主データ線の電位も異なる。Ｖdd（Ｖss）
プリチャージ方式では、この主データ線と副データ線間
の電位の差をセンスアンプで増幅し、２値の電位の確定
を行っている。
れているメモリセルが選択された主データ線に対する、
副データ線のダミーセルが選択されるが、前述のように
メモリセルとダミーセルのキャバシタの容量値が異なる
ため、ダミーセルの選択された副データ線とメモリセル
の選択された主データ線の電位も異なる。Ｖdd（Ｖss）
プリチャージ方式では、この主データ線と副データ線間
の電位の差をセンスアンプで増幅し、２値の電位の確定
を行っている。
【０００４】一方、Ｖdd／２プリチャージ方式は、原理
的にはダミーセルが不要である。メモリセルへのデータ
書き込みは“０”（Ｖss：基準電位、例えば接地電位）
または“１”（Ｖdd：例えば内部電源電位）で行われ
る。読み出し時に“０”か“１”のデータがデータ線上
に現れる。副データ線の電位は、読み出し動作前のプリ
チャージによりＶdd／２になっているので、情報の格納
されているメモリセルが選択された主データ線の電位は
Ｖdd／２を中心に変化することになる。
的にはダミーセルが不要である。メモリセルへのデータ
書き込みは“０”（Ｖss：基準電位、例えば接地電位）
または“１”（Ｖdd：例えば内部電源電位）で行われ
る。読み出し時に“０”か“１”のデータがデータ線上
に現れる。副データ線の電位は、読み出し動作前のプリ
チャージによりＶdd／２になっているので、情報の格納
されているメモリセルが選択された主データ線の電位は
Ｖdd／２を中心に変化することになる。
【０００５】従って、Ｖdd／２プリチャージ方式では、
この主データ線と副データ線間の電位の差をセンスアン
プで増幅し、２値の電位の確定を行っている。ただし、
この方式ではＶdd／２電位を発生する回路と、ワード線
のブートストラップ回路が必要となる。
この主データ線と副データ線間の電位の差をセンスアン
プで増幅し、２値の電位の確定を行っている。ただし、
この方式ではＶdd／２電位を発生する回路と、ワード線
のブートストラップ回路が必要となる。
【０００６】図６は従来のＶdd（Ｖss）プリチャージ方
式のＤＲＡＭの一例である。１組のデータ線対ＤＴＬ
ａ，ＤＴＬｂにそれぞれメモリセルＭＣａ，ＭＣｂとダ
ミーセルＤＭＣａ，ＤＭＣｂが接続されている。これら
メモリセルやダミーセルを選択するためのワード線／Ｗ
Ｌ1 ，／ＷＬ2 ，／ＤＷＬ1 ，／ＤＷＬ2 が、それぞれ
データ線対ＤＴＬａ，ＤＴＬｂに交差するように設けら
れている（各ワード線の記号先頭の／は、“Ｌ”（ロ
ー）レベル信号で素子をアクティブにする信号線という
意味であり図中では上にバーが付く）。11はプリチャー
ジ信号ＰＣによってデータ線ＤＴＬａ，ＤＴＬｂをプリ
チャージするプリチャージ回路、12はデータ線対ＤＴＬ
ａ，ＤＴＬｂに読出されたメモリセルのデータ信号の電
位差をセンスし増幅出力するセンスアンプ回路である。
センスアンプ回路12は信号／ＳＡＥにより動作制御され
る（／ＳＡＥの先頭の／は、“Ｌ”（ロー）レベル信号
で素子をアクティブにする信号線という意味であり図中
では上にバーが付く）。
式のＤＲＡＭの一例である。１組のデータ線対ＤＴＬ
ａ，ＤＴＬｂにそれぞれメモリセルＭＣａ，ＭＣｂとダ
ミーセルＤＭＣａ，ＤＭＣｂが接続されている。これら
メモリセルやダミーセルを選択するためのワード線／Ｗ
Ｌ1 ，／ＷＬ2 ，／ＤＷＬ1 ，／ＤＷＬ2 が、それぞれ
データ線対ＤＴＬａ，ＤＴＬｂに交差するように設けら
れている（各ワード線の記号先頭の／は、“Ｌ”（ロ
ー）レベル信号で素子をアクティブにする信号線という
意味であり図中では上にバーが付く）。11はプリチャー
ジ信号ＰＣによってデータ線ＤＴＬａ，ＤＴＬｂをプリ
チャージするプリチャージ回路、12はデータ線対ＤＴＬ
ａ，ＤＴＬｂに読出されたメモリセルのデータ信号の電
位差をセンスし増幅出力するセンスアンプ回路である。
センスアンプ回路12は信号／ＳＡＥにより動作制御され
る（／ＳＡＥの先頭の／は、“Ｌ”（ロー）レベル信号
で素子をアクティブにする信号線という意味であり図中
では上にバーが付く）。
【０００７】メモリセルＭＣａやＭＣｂとダミーセルＤ
ＭＣやＤＭＣｂとの容量比は２：１に設定される。これ
により、データ線対の一方のデータ線、例えばＤＴＬａ
を主データ線としこのデータ線ＤＴＬａに接続されたメ
モリセルＭＣａのデータを読出すとき、データ線対の他
方のデータ線ＤＴＬｂ（副データ線とする）に接続され
たダミーセルＤＭＣｂの持つ容量のデータが基準とな
り、メモリセルＭＣａのデータの“１”／“０”がセン
スアンプ12により判定できる。
ＭＣやＤＭＣｂとの容量比は２：１に設定される。これ
により、データ線対の一方のデータ線、例えばＤＴＬａ
を主データ線としこのデータ線ＤＴＬａに接続されたメ
モリセルＭＣａのデータを読出すとき、データ線対の他
方のデータ線ＤＴＬｂ（副データ線とする）に接続され
たダミーセルＤＭＣｂの持つ容量のデータが基準とな
り、メモリセルＭＣａのデータの“１”／“０”がセン
スアンプ12により判定できる。
【０００８】ところで、ダミーセルのキャパシタの容量
は、メモリセルのキャパシタ容量を基準として設定する
が、ダミーセルとメモリセルではマスクパターンが異な
るため、製造プロセスが変更になるとデバイスのパラメ
ータが変わる。このため、その都度上記した容量比の再
計算が必要であり、その容量比をメモリセルとダミーセ
ルに対して２：１に合わせ込むことが煩わしく困難であ
る。
は、メモリセルのキャパシタ容量を基準として設定する
が、ダミーセルとメモリセルではマスクパターンが異な
るため、製造プロセスが変更になるとデバイスのパラメ
ータが変わる。このため、その都度上記した容量比の再
計算が必要であり、その容量比をメモリセルとダミーセ
ルに対して２：１に合わせ込むことが煩わしく困難であ
る。
【０００９】一方、Ｖdd／２プリチャージ方式において
は、上述のように、ワード線のブートストラップ回路及
びＶdd／２プリチャージ電圧発生回路などが別に必要と
なり、その分、回路規模が増大し、パターンサイズが大
きくなりコストが高くなるうえ、設計も複雑である。
は、上述のように、ワード線のブートストラップ回路及
びＶdd／２プリチャージ電圧発生回路などが別に必要と
なり、その分、回路規模が増大し、パターンサイズが大
きくなりコストが高くなるうえ、設計も複雑である。
【００１０】
【発明が解決しようとする課題】このように、従来では
製造プロセスが変更になるとダミーセルとメモリセルの
容量設定の調整が困難であり、また、ダミーセルを必要
としないＶdd／２プリチャージ方式を採用した場合、ワ
ード線のブートストラップ回路及びＶdd／２プリチャー
ジ電圧発生回路などの回路が必要となり、メモリ回路全
体の高集積化を妨げるでだけでなく、コストが高くなる
うえ、設計も複雑であるという欠点がある。
製造プロセスが変更になるとダミーセルとメモリセルの
容量設定の調整が困難であり、また、ダミーセルを必要
としないＶdd／２プリチャージ方式を採用した場合、ワ
ード線のブートストラップ回路及びＶdd／２プリチャー
ジ電圧発生回路などの回路が必要となり、メモリ回路全
体の高集積化を妨げるでだけでなく、コストが高くなる
うえ、設計も複雑であるという欠点がある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、プロセスに依存せず設
計が容易で、かつ簡素で安価な半導体記憶装置を提供す
ることにある。
されたものであり、その目的は、プロセスに依存せず設
計が容易で、かつ簡素で安価な半導体記憶装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】この発明の半導体記憶装
置は、互いに主データ線及び副データ線を形成する各デ
ータ線を対とした複数のデータ線対と、前記データ線対
それぞれと交差する複数のワード線と、前記ワード線に
より選択制御されるメモリセルが前記各データ線に複数
接続されこれらメモリセルがマトリクス状に形成された
メモリセルアレイと、前記各データ線毎に１つ設けられ
る前記メモリセルと同等のダミーセルと、前記データ線
対間の電位の差を増幅するセンスアンプ回路と、前記デ
ータ線対を一定電位にするプリチャージ回路と、前記デ
ータ線対の隣り合う二組のうち、一方の組のデータ線対
を第１の電位に設定するための第１の電位供給回路と、
もう一方の組のデータ線対を第２の電位に設定するため
の第２の電位供給回路と、前記データ線対の隣り合う二
組について副データ線どうしをイコライズ制御するイコ
ライズ回路とを具備し、前記第１、第２の電位供給回路
によりそれぞれ前記ダミーセルのキャパシタが充放電さ
れ、前記メモリセルアレイより選択されるメモリセルに
おける主データ線へのデータの読み出し時、隣り合う二
組の前記データ線対の副データ線どうしで電荷の再分配
を行い主データ線の電位に対する副データ線の基準電位
を生成することを特徴とする。
置は、互いに主データ線及び副データ線を形成する各デ
ータ線を対とした複数のデータ線対と、前記データ線対
それぞれと交差する複数のワード線と、前記ワード線に
より選択制御されるメモリセルが前記各データ線に複数
接続されこれらメモリセルがマトリクス状に形成された
メモリセルアレイと、前記各データ線毎に１つ設けられ
る前記メモリセルと同等のダミーセルと、前記データ線
対間の電位の差を増幅するセンスアンプ回路と、前記デ
ータ線対を一定電位にするプリチャージ回路と、前記デ
ータ線対の隣り合う二組のうち、一方の組のデータ線対
を第１の電位に設定するための第１の電位供給回路と、
もう一方の組のデータ線対を第２の電位に設定するため
の第２の電位供給回路と、前記データ線対の隣り合う二
組について副データ線どうしをイコライズ制御するイコ
ライズ回路とを具備し、前記第１、第２の電位供給回路
によりそれぞれ前記ダミーセルのキャパシタが充放電さ
れ、前記メモリセルアレイより選択されるメモリセルに
おける主データ線へのデータの読み出し時、隣り合う二
組の前記データ線対の副データ線どうしで電荷の再分配
を行い主データ線の電位に対する副データ線の基準電位
を生成することを特徴とする。
【００１３】この発明では、前記ダミーセルが選択され
ている二組の副データ線間において、電荷の再分配を行
うことにより、主データ線と副データ線間の電位の差を
得る構成であるから、ダミーセルとしてメモリセルと同
等のセルを使用できる。
ている二組の副データ線間において、電荷の再分配を行
うことにより、主データ線と副データ線間の電位の差を
得る構成であるから、ダミーセルとしてメモリセルと同
等のセルを使用できる。
【００１４】
【発明の実施の形態】図１はこの発明の第１の実施形態
の半導体記憶装置に係るＤＲＡＭの要部の構成を示す回
路図である。互いに主データ線及び副データ線を形成す
る各データ線ＤＴＬａ，ＤＴＬｂを対としたデータ線
対、ＤＴＬｃ，ＤＴＬｄを対としたデータ線対が構成さ
れている。ワード線／ＷＬ1 ，／ＷＬ2 はこれら各デー
タ線対と交差するように設けられている。これらワード
線／ＷＬ1 ，／ＷＬ2 により選択制御されるメモリセル
ＭＣａ，ＭＣｂ，ＭＣｃ，ＭＣｄが上記対応するデータ
線に接続されている。このようなメモリセルは図示しな
い他の各データ線対とワード線が交差する毎に配列さ
れ、マトリクス状のメモリセルアレイを構成する。
の半導体記憶装置に係るＤＲＡＭの要部の構成を示す回
路図である。互いに主データ線及び副データ線を形成す
る各データ線ＤＴＬａ，ＤＴＬｂを対としたデータ線
対、ＤＴＬｃ，ＤＴＬｄを対としたデータ線対が構成さ
れている。ワード線／ＷＬ1 ，／ＷＬ2 はこれら各デー
タ線対と交差するように設けられている。これらワード
線／ＷＬ1 ，／ＷＬ2 により選択制御されるメモリセル
ＭＣａ，ＭＣｂ，ＭＣｃ，ＭＣｄが上記対応するデータ
線に接続されている。このようなメモリセルは図示しな
い他の各データ線対とワード線が交差する毎に配列さ
れ、マトリクス状のメモリセルアレイを構成する。
【００１５】また、各データ線毎に上記メモリセルと同
等のダミーセルＤＭＣａ，ＤＭＣｂ，ＤＭＣｃ，ＤＭＣ
ｄが設けられている。これらダミーセルを選択制御する
ワード線はダミーセルワード線／ＤＷＬ1 ，／ＤＷＬ2
として、ワード線／ＷＬ1 ，／ＷＬ2 と同様に各データ
線対と交差するように設けられている。
等のダミーセルＤＭＣａ，ＤＭＣｂ，ＤＭＣｃ，ＤＭＣ
ｄが設けられている。これらダミーセルを選択制御する
ワード線はダミーセルワード線／ＤＷＬ1 ，／ＤＷＬ2
として、ワード線／ＷＬ1 ，／ＷＬ2 と同様に各データ
線対と交差するように設けられている。
【００１６】上記メモリセルアレイを構成するメモリセ
ルの領域とダミーセルの領域との間にはデータ線対間の
電位の差を増幅するセンスアンプ回路11（11-1，11-2）
が設けられている。制御線／ＳＡＥはセンスアンプ回路
11の動作制御用の信号が供給される。すなわち、センス
アンプ回路11は制御線／ＳＡＥの信号により主データ線
と副データ線の電位の差を増幅し２値の電位の確定を行
う。上記メモリセル領域とセンスアンプ回路11の間の位
置にはデータ線対を一定電位にするプリチャージ回路12
（12-1，12-2）が設けられている。制御線ＰＲＣにはプ
リチャージ回路12の動作制御用の信号が供給される。
ルの領域とダミーセルの領域との間にはデータ線対間の
電位の差を増幅するセンスアンプ回路11（11-1，11-2）
が設けられている。制御線／ＳＡＥはセンスアンプ回路
11の動作制御用の信号が供給される。すなわち、センス
アンプ回路11は制御線／ＳＡＥの信号により主データ線
と副データ線の電位の差を増幅し２値の電位の確定を行
う。上記メモリセル領域とセンスアンプ回路11の間の位
置にはデータ線対を一定電位にするプリチャージ回路12
（12-1，12-2）が設けられている。制御線ＰＲＣにはプ
リチャージ回路12の動作制御用の信号が供給される。
【００１７】データ線対ＤＴＬａ，ＤＴＬｂと、隣り合
うデータ線対ＤＴＬｃ，ＤＴＬｄについて、一方のデー
タ線対ＤＴＬａ，ＤＴＬｂを電源電位Ｖddに設定するた
めの電位供給回路13と、もう一方のデータ線対ＤＴＬ
ｃ，ＤＴＬｄを接地電位ＧＮＤに設定するための電位供
給回路14が構成されている。
うデータ線対ＤＴＬｃ，ＤＴＬｄについて、一方のデー
タ線対ＤＴＬａ，ＤＴＬｂを電源電位Ｖddに設定するた
めの電位供給回路13と、もう一方のデータ線対ＤＴＬ
ｃ，ＤＴＬｄを接地電位ＧＮＤに設定するための電位供
給回路14が構成されている。
【００１８】電位供給回路13は各データ線ＤＴＬａ，Ｄ
ＴＬｂの端部を共に電源電位Ｖddに接続し、各データ線
の経路に対してそれぞれＰチャネルＭＯＳトランジスタ
131，132 の電流通路を接続することにより、ＭＯＳト
ランジスタ131 ，132 のゲート制御によって電源電位Ｖ
ddをトランスファ制御させる。電位供給回路14は各デー
タ線ＤＴＬａ，ＤＴＬｂの端部を共に接地電位ＧＮＤに
接続し、各データ線の経路に対してそれぞれＰチャネル
ＭＯＳトランジスタ141 ，142 の電流通路を接続するこ
とにより、ＭＯＳトランジスタ141 ，142 のゲート制御
によって接地電位ＧＮＤをトランスファ制御させる。
ＴＬｂの端部を共に電源電位Ｖddに接続し、各データ線
の経路に対してそれぞれＰチャネルＭＯＳトランジスタ
131，132 の電流通路を接続することにより、ＭＯＳト
ランジスタ131 ，132 のゲート制御によって電源電位Ｖ
ddをトランスファ制御させる。電位供給回路14は各デー
タ線ＤＴＬａ，ＤＴＬｂの端部を共に接地電位ＧＮＤに
接続し、各データ線の経路に対してそれぞれＰチャネル
ＭＯＳトランジスタ141 ，142 の電流通路を接続するこ
とにより、ＭＯＳトランジスタ141 ，142 のゲート制御
によって接地電位ＧＮＤをトランスファ制御させる。
【００１９】各ＭＯＳトランジスタ131 ，132 ，141 ，
142 のゲートは制御線／ＳＥＴに共通に接続されている
（／ＳＥＴの先頭の／は、“Ｌ”（ロー）レベル信号で
素子をアクティブにする信号線という意味であり図中で
は上にバーが付く）。すなわち、制御線／ＳＥＴの
“Ｌ”レベル（ローレベル）の信号により、ＭＯＳトラ
ンジスタ131 ，132 は、選択されるダミーセルＤＭＣ
ａ，ＤＭＣｂの充電を行い、ＭＯＳトランジスタ141 ，
142 は、選択されるダミーセルＤＭＣｂ，ＤＭＣｄの放
電を行う。
142 のゲートは制御線／ＳＥＴに共通に接続されている
（／ＳＥＴの先頭の／は、“Ｌ”（ロー）レベル信号で
素子をアクティブにする信号線という意味であり図中で
は上にバーが付く）。すなわち、制御線／ＳＥＴの
“Ｌ”レベル（ローレベル）の信号により、ＭＯＳトラ
ンジスタ131 ，132 は、選択されるダミーセルＤＭＣ
ａ，ＤＭＣｂの充電を行い、ＭＯＳトランジスタ141 ，
142 は、選択されるダミーセルＤＭＣｂ，ＤＭＣｄの放
電を行う。
【００２０】さらに、データ線対ＤＴＬａ，ＤＴＬｂ
と、隣り合うデータ線対ＤＴＬｃ，ＤＴＬｄについて、
副データ線となるデータ線どうしをイコライズ制御する
ためのイコライズ回路15が構成されている。
と、隣り合うデータ線対ＤＴＬｃ，ＤＴＬｄについて、
副データ線となるデータ線どうしをイコライズ制御する
ためのイコライズ回路15が構成されている。
【００２１】イコライズ回路15は、データ線ＤＴＬａと
ＤＴＬｃとの接続経路にＮチャネルＭＯＳトランジスタ
151 の電流通路が接続され、データ線ＤＴＬｂとＤＴＬ
ｄとの接続経路にＮチャネルＭＯＳトランジスタ152 の
電流通路が接続されている。ＭＯＳトランジスタ151 の
ゲートは制御線ＥＱ1 に接続され、ＭＯＳトランジスタ
152 のゲートは制御線ＥＱ2 に接続されている。これに
より、どちらの組のデータ線が副データ線となるかで、
制御線ＥＱ1 あるいはＥＱ2 がイコライズ動作を制御す
る。イコライズ動作されると、副データ線どうしの電荷
の再分配が行われることになり、主データ線の電位に対
する副データ線の基準電位が生成される。
ＤＴＬｃとの接続経路にＮチャネルＭＯＳトランジスタ
151 の電流通路が接続され、データ線ＤＴＬｂとＤＴＬ
ｄとの接続経路にＮチャネルＭＯＳトランジスタ152 の
電流通路が接続されている。ＭＯＳトランジスタ151 の
ゲートは制御線ＥＱ1 に接続され、ＭＯＳトランジスタ
152 のゲートは制御線ＥＱ2 に接続されている。これに
より、どちらの組のデータ線が副データ線となるかで、
制御線ＥＱ1 あるいはＥＱ2 がイコライズ動作を制御す
る。イコライズ動作されると、副データ線どうしの電荷
の再分配が行われることになり、主データ線の電位に対
する副データ線の基準電位が生成される。
【００２２】図２は図１の具体的な回路例を示す回路図
である。メモリセルＭＣａ〜ｄ及びダミーメモリセルＤ
ＭＣａ〜ｄの各々はＰチャネル型のトランジスタとキャ
パシタで構成される。センスアンプ回路11はそれぞれＣ
ＭＯＳインバータ回路111 ，112 の互いの入出力がデー
タ線対間で反対向きに接続されており、Ｐチャネル型の
ＭＯＳトランジスタ113 で動作制御される。プリチャー
ジ回路12はそれぞれＮチャネル型のＭＯＳトランジスタ
121 〜123 で動作制御される。
である。メモリセルＭＣａ〜ｄ及びダミーメモリセルＤ
ＭＣａ〜ｄの各々はＰチャネル型のトランジスタとキャ
パシタで構成される。センスアンプ回路11はそれぞれＣ
ＭＯＳインバータ回路111 ，112 の互いの入出力がデー
タ線対間で反対向きに接続されており、Ｐチャネル型の
ＭＯＳトランジスタ113 で動作制御される。プリチャー
ジ回路12はそれぞれＮチャネル型のＭＯＳトランジスタ
121 〜123 で動作制御される。
【００２３】図２の回路動作について、図３のタイミン
グチャートを参照しながら説明する。ここではメモリセ
ルＭＣａ，ＭＣｃのデータの読み出しを行うものと仮定
する。まず、ダミーセルワード線／ＤＷＬ2 の信号レベ
ルをダミーセルがオンするレベル（“Ｌ”レベル）に
し、ダミーセルＤＭＣｂ，ＤＭＣｄをそれぞれデータ線
ＤＴＬｂ，ＤＴＬｄに接続する（21）。このとき、ダミ
ーセルＤＭＣａ，ＤＭＣｃもそれぞれデータ線ＤＴＬ
ａ，ＤＴＬｃに接続されている。次に制御線／ＳＥＴを
“Ｌ”レベルにしてＭＯＳトランジスタ131 ，132 ，14
1 ，142 をオン状態にする（22）。これにより、ダミー
セルＤＭＣｂは電源電位Ｖddにより充電され、ダミーセ
ルＤＭＣｄは接地電位ＧＮＤにより放電される（ＤＭＣ
ａの充電、ＤＭＣｂの放電も同じく行われる）。
グチャートを参照しながら説明する。ここではメモリセ
ルＭＣａ，ＭＣｃのデータの読み出しを行うものと仮定
する。まず、ダミーセルワード線／ＤＷＬ2 の信号レベ
ルをダミーセルがオンするレベル（“Ｌ”レベル）に
し、ダミーセルＤＭＣｂ，ＤＭＣｄをそれぞれデータ線
ＤＴＬｂ，ＤＴＬｄに接続する（21）。このとき、ダミ
ーセルＤＭＣａ，ＤＭＣｃもそれぞれデータ線ＤＴＬ
ａ，ＤＴＬｃに接続されている。次に制御線／ＳＥＴを
“Ｌ”レベルにしてＭＯＳトランジスタ131 ，132 ，14
1 ，142 をオン状態にする（22）。これにより、ダミー
セルＤＭＣｂは電源電位Ｖddにより充電され、ダミーセ
ルＤＭＣｄは接地電位ＧＮＤにより放電される（ＤＭＣ
ａの充電、ＤＭＣｂの放電も同じく行われる）。
【００２４】その後、ダミーセルワード線／ＤＷＬ2
を、ダミーセルがオフするレベル（“Ｈ”レベル）にす
ることにより（23）、ダミーセルＤＭＣｂ，ＤＭＣｄを
それぞれデータ線ＤＴＬｂ，ＤＴＬｄより切り離す（ダ
ミーセルワード線／ＤＷＬ1 においても既に“Ｈ”レベ
ルにされダミーセルＤＭＣａ，ＤＭＣｃをそれぞれのデ
ータ線から切り離されている）。次に、制御線／ＳＥＴ
を“Ｈ”レベルにし、ＭＯＳトランジスタ131 ，132 ，
141 ，142 をオフ状態して、各データ線を電源電位Ｖdd
及び接地電位ＧＮＤより切り離す（24）。
を、ダミーセルがオフするレベル（“Ｈ”レベル）にす
ることにより（23）、ダミーセルＤＭＣｂ，ＤＭＣｄを
それぞれデータ線ＤＴＬｂ，ＤＴＬｄより切り離す（ダ
ミーセルワード線／ＤＷＬ1 においても既に“Ｈ”レベ
ルにされダミーセルＤＭＣａ，ＤＭＣｃをそれぞれのデ
ータ線から切り離されている）。次に、制御線／ＳＥＴ
を“Ｈ”レベルにし、ＭＯＳトランジスタ131 ，132 ，
141 ，142 をオフ状態して、各データ線を電源電位Ｖdd
及び接地電位ＧＮＤより切り離す（24）。
【００２５】次に、イコライズ回路15中の制御線ＥＱ1
を“Ｈ”レベルにしてＭＯＳトランジスタ151 をオン状
態にすることにより、副データ線となるデータ線ＤＴＬ
ｂ，ＤＴＬｄどうしを同一電位にイコライズする（2
5）。そして、制御線ＰＲＣをプリチャージ回路12の活
性化レベル（“Ｈ”レベル）にする（26）。データ線Ｄ
ＴＬａ〜ｄへのプリチャージが行われた後、ワード線／
ＷＬ1 の信号レベルを、セルがオンするレベル（“Ｌ”
レベル）にして（27）、メモリセルＭＣａ，ＭＣｃをそ
れぞれデータ線ＤＴＬａ，ＤＴＬｃに接続する。そし
て、ダミーセルワード線／ＤＷＬ2 を、ダミーセルがオ
ンする信号レベル（“Ｌ”レベル）にして（28）、ダミ
ーセルＤＭＣｂ，ＤＭＣｄをそれぞれデータ線ＤＴＬ
ｂ，ＤＴＬｄに接続する。
を“Ｈ”レベルにしてＭＯＳトランジスタ151 をオン状
態にすることにより、副データ線となるデータ線ＤＴＬ
ｂ，ＤＴＬｄどうしを同一電位にイコライズする（2
5）。そして、制御線ＰＲＣをプリチャージ回路12の活
性化レベル（“Ｈ”レベル）にする（26）。データ線Ｄ
ＴＬａ〜ｄへのプリチャージが行われた後、ワード線／
ＷＬ1 の信号レベルを、セルがオンするレベル（“Ｌ”
レベル）にして（27）、メモリセルＭＣａ，ＭＣｃをそ
れぞれデータ線ＤＴＬａ，ＤＴＬｃに接続する。そし
て、ダミーセルワード線／ＤＷＬ2 を、ダミーセルがオ
ンする信号レベル（“Ｌ”レベル）にして（28）、ダミ
ーセルＤＭＣｂ，ＤＭＣｄをそれぞれデータ線ＤＴＬ
ｂ，ＤＴＬｄに接続する。
【００２６】これにより、データ線ＤＴＬｂ，ＤＴＬｄ
間で電荷の再分配が行われ、すなわち、副データ線とし
てのデータ線ＤＴＬｂ，ＤＴＬｄ間には次式で表す電位
が得られる。 ＶbitB＝（Ｃｓ／２（Ｃｂ＋Ｃｓ））Ｖdd …（１） また、主データ線との関係は次のようになる。 ＶbitB＝（１／２）Ｖbit …（２） ただし、ＶbitBは副データ線の電位、Ｖbit は主データ
線信号振幅、Ｃｓはダミーセルのキャパシタ容量値、Ｃ
ｂは副データ線の配線用容量値、Ｖddは電源電位であ
る。
間で電荷の再分配が行われ、すなわち、副データ線とし
てのデータ線ＤＴＬｂ，ＤＴＬｄ間には次式で表す電位
が得られる。 ＶbitB＝（Ｃｓ／２（Ｃｂ＋Ｃｓ））Ｖdd …（１） また、主データ線との関係は次のようになる。 ＶbitB＝（１／２）Ｖbit …（２） ただし、ＶbitBは副データ線の電位、Ｖbit は主データ
線信号振幅、Ｃｓはダミーセルのキャパシタ容量値、Ｃ
ｂは副データ線の配線用容量値、Ｖddは電源電位であ
る。
【００２７】従って、ダミーセルとメモリセルの容量比
を利用せずに、データ線対間の電位の差を得ることが可
能である。この後、制御線ＥＱ1 を“Ｌ”レベルにして
（29）、ＭＯＳトランジスタ151 をオフ状態にし、制御
線／ＳＡＥの“Ｌ”レベル（30）により、センスアンプ
を動作させ通常のＤＲＡＭと同様にデータの読み出しを
行う。
を利用せずに、データ線対間の電位の差を得ることが可
能である。この後、制御線ＥＱ1 を“Ｌ”レベルにして
（29）、ＭＯＳトランジスタ151 をオフ状態にし、制御
線／ＳＡＥの“Ｌ”レベル（30）により、センスアンプ
を動作させ通常のＤＲＡＭと同様にデータの読み出しを
行う。
【００２８】図４はこの発明の第２の実施形態の半導体
記憶装置に係るＤＲＡＭの要部の構成を示す回路図であ
る。図１の回路に比べて異なるのは、ダミーセルとイコ
ライズ回路の間のビット線の経路それぞれにタイミング
調整用のＮチャネル型ＭＯＳトランジスタ161 〜164 が
設けられ、メモリセルアレイとダミーセルとの間のデー
タ線の接続を制御するトランスファ制御回路16が構成さ
れる点、及び、メモリセル側のビット線のプリチャージ
回路12とは別にダミーメモリセル側のビット線のプリチ
ャージ回路17が設けられている点である。トランスファ
制御回路16は制御線ＣＯＮにより制御される。プリチャ
ージ回路17は制御線ＰＲＣにより制御され、プリチャー
ジ回路12の制御線ＰＲＣと同じタイミングである。
記憶装置に係るＤＲＡＭの要部の構成を示す回路図であ
る。図１の回路に比べて異なるのは、ダミーセルとイコ
ライズ回路の間のビット線の経路それぞれにタイミング
調整用のＮチャネル型ＭＯＳトランジスタ161 〜164 が
設けられ、メモリセルアレイとダミーセルとの間のデー
タ線の接続を制御するトランスファ制御回路16が構成さ
れる点、及び、メモリセル側のビット線のプリチャージ
回路12とは別にダミーメモリセル側のビット線のプリチ
ャージ回路17が設けられている点である。トランスファ
制御回路16は制御線ＣＯＮにより制御される。プリチャ
ージ回路17は制御線ＰＲＣにより制御され、プリチャー
ジ回路12の制御線ＰＲＣと同じタイミングである。
【００２９】図４の回路動作について、図５のタイミン
グチャートを参照しながら説明する。ここでは上述の実
施形態と同様にメモリセルＭＣａ，ＭＣｃのデータの読
み出しを行うものと仮定する。まず、トランスファ制御
回路16の制御線ＣＯＮを“Ｌ”レベルにすることにより
（50）、ＭＯＳトランジスタ161 〜164 をオフ状態にす
る。これにより、メモリセル部とダミーセル部の回路が
電気的に切り放される。これに伴い、ダミーセルワード
線／ＤＷＬ2 の信号レベルを、ダミーセルがオンするレ
ベル（“Ｌ”レベル）にし、ダミーセルＤＭＣｂ，ＤＭ
Ｃｄをそれぞれデータ線ＤＴＬｂ，ＤＴＬｄに接続する
（51）。このときダミーセルＤＭＣａ，ＤＭＣｃもそれ
ぞれデータ線ＤＴＬａ，ＤＴＬｃに接続されている。次
に、制御線／ＳＥＴを“Ｌ”レベルにしてＭＯＳトラン
ジスタ131 ，132 ，141 ，142 をオン状態にする（5
2）。これにより、ダミーセルＤＭＣｂは電源電位Ｖdd
により充電され、ダミーセルＤＭＣｄは接地電位ＧＮＤ
により放電される（ＤＭＣａの充電、ＤＭＣｂの放電も
同じく行われる）。
グチャートを参照しながら説明する。ここでは上述の実
施形態と同様にメモリセルＭＣａ，ＭＣｃのデータの読
み出しを行うものと仮定する。まず、トランスファ制御
回路16の制御線ＣＯＮを“Ｌ”レベルにすることにより
（50）、ＭＯＳトランジスタ161 〜164 をオフ状態にす
る。これにより、メモリセル部とダミーセル部の回路が
電気的に切り放される。これに伴い、ダミーセルワード
線／ＤＷＬ2 の信号レベルを、ダミーセルがオンするレ
ベル（“Ｌ”レベル）にし、ダミーセルＤＭＣｂ，ＤＭ
Ｃｄをそれぞれデータ線ＤＴＬｂ，ＤＴＬｄに接続する
（51）。このときダミーセルＤＭＣａ，ＤＭＣｃもそれ
ぞれデータ線ＤＴＬａ，ＤＴＬｃに接続されている。次
に、制御線／ＳＥＴを“Ｌ”レベルにしてＭＯＳトラン
ジスタ131 ，132 ，141 ，142 をオン状態にする（5
2）。これにより、ダミーセルＤＭＣｂは電源電位Ｖdd
により充電され、ダミーセルＤＭＣｄは接地電位ＧＮＤ
により放電される（ＤＭＣａの充電、ＤＭＣｂの放電も
同じく行われる）。
【００３０】その後、ダミーセルワード線／ＤＷＬ2
を、ダミーセルがオフするレベル（“Ｈ”レベル）にす
ることにより（53）、ダミーセルＤＭＣｂ，ＤＭＣｄを
それぞれデータ線ＤＴＬｂ，ＤＴＬｄより切り離す（ダ
ミーセルワード線／ＤＷＬ1 においても既に“Ｈ”レベ
ルにされダミーセルＤＭＣａ，ＤＭＣｃをそれぞれのデ
ータ線から切り離されている）。次に、制御線／ＳＥＴ
を“Ｈ”レベルにしＭＯＳトランジスタ131 ，132 ，14
1 ，142 をオフ状態して、各データ線を電源電位Ｖdd及
び接地電位ＧＮＤより切り離す（54）。
を、ダミーセルがオフするレベル（“Ｈ”レベル）にす
ることにより（53）、ダミーセルＤＭＣｂ，ＤＭＣｄを
それぞれデータ線ＤＴＬｂ，ＤＴＬｄより切り離す（ダ
ミーセルワード線／ＤＷＬ1 においても既に“Ｈ”レベ
ルにされダミーセルＤＭＣａ，ＤＭＣｃをそれぞれのデ
ータ線から切り離されている）。次に、制御線／ＳＥＴ
を“Ｈ”レベルにしＭＯＳトランジスタ131 ，132 ，14
1 ，142 をオフ状態して、各データ線を電源電位Ｖdd及
び接地電位ＧＮＤより切り離す（54）。
【００３１】制御線／ＳＥＴの“Ｈ”に伴い、制御線Ｃ
ＯＮを“Ｈ”レベルにしてＭＯＳトランジスタ161 〜16
4 をオン状態にし（55）、メモリセル部とダミーセル部
の回路を結合させる。さらにイコライズ回路15中の制御
線ＥＱ1 を“Ｈ”レベルにして（56）、ＭＯＳトランジ
スタ151 をオン状態にすることにより、副データ線とな
るデータ線ＤＴＬｂ，ＤＴＬｄどうしを同一電位にイコ
ライズする。また、このとき制御線ＰＲＣをプリチャー
ジ回路12の活性化レベル（“Ｈ”レベル）にする（5
7）。データ線ＤＴＬａ〜ｄへのプリチャージが行われ
た後、ワード線／ＷＬ1 の信号レベルを、セルがオンす
るレベル（“Ｌ”レベル）にして（58）、メモリセルＭ
Ｃａ，ＭＣｃをそれぞれデータ線ＤＴＬａ，ＤＴＬｃに
接続する。そして、ダミーセルワード線／ＤＷＬ2 を、
ダミーセルがオンする信号レベル（“Ｌ”レベル）にし
て（59）、ダミーセルＤＭＣｂ，ＤＭＣｄをそれぞれデ
ータ線ＤＴＬｂ，ＤＴＬｄに接続する。これにより、デ
ータ線ＤＴＬｂ，ＤＴＬｄ間で電荷の再分配が行われ、
比較したいデータ線対間の電位の差を得る。
ＯＮを“Ｈ”レベルにしてＭＯＳトランジスタ161 〜16
4 をオン状態にし（55）、メモリセル部とダミーセル部
の回路を結合させる。さらにイコライズ回路15中の制御
線ＥＱ1 を“Ｈ”レベルにして（56）、ＭＯＳトランジ
スタ151 をオン状態にすることにより、副データ線とな
るデータ線ＤＴＬｂ，ＤＴＬｄどうしを同一電位にイコ
ライズする。また、このとき制御線ＰＲＣをプリチャー
ジ回路12の活性化レベル（“Ｈ”レベル）にする（5
7）。データ線ＤＴＬａ〜ｄへのプリチャージが行われ
た後、ワード線／ＷＬ1 の信号レベルを、セルがオンす
るレベル（“Ｌ”レベル）にして（58）、メモリセルＭ
Ｃａ，ＭＣｃをそれぞれデータ線ＤＴＬａ，ＤＴＬｃに
接続する。そして、ダミーセルワード線／ＤＷＬ2 を、
ダミーセルがオンする信号レベル（“Ｌ”レベル）にし
て（59）、ダミーセルＤＭＣｂ，ＤＭＣｄをそれぞれデ
ータ線ＤＴＬｂ，ＤＴＬｄに接続する。これにより、デ
ータ線ＤＴＬｂ，ＤＴＬｄ間で電荷の再分配が行われ、
比較したいデータ線対間の電位の差を得る。
【００３２】この後、制御線ＥＱ1 を“Ｌ”レベルにし
て（60）、ＭＯＳトランジスタ151をオフ状態にし、制
御線／ＳＡＥの“Ｌ”レベル（61）により、センスアン
プを動作させ、通常のＤＲＡＭと同様にデータの読み出
しを行う。そして、データ線の信号振幅が充分大きくな
った時点で、制御線ＣＯＮを“Ｌ”レベルにし（62）、
ＭＯＳトランジスタ161 〜164 をオフ状態にする。さら
に、各ダミーセルワード線を“Ｌ”レベルとすることに
より（63）、ダミーセルＤＭＣａ〜ｄをそれぞれデータ
線ＤＴＬａ〜ｄに接続する。その後、制御線／ＳＥＴを
“Ｌ”レベルにしてＭＯＳトランジスタ131 ，132 ，14
1 ，142 をオン状態にし（64）、ダミーセルＤＭＣａ，
ＤＭＣｂは電源電位Ｖddにより充電、ダミーセルＤＭＣ
ｃ，ＤＭＣｄは接地電位ＧＮＤにより放電という上記動
作を繰り返し行う。
て（60）、ＭＯＳトランジスタ151をオフ状態にし、制
御線／ＳＡＥの“Ｌ”レベル（61）により、センスアン
プを動作させ、通常のＤＲＡＭと同様にデータの読み出
しを行う。そして、データ線の信号振幅が充分大きくな
った時点で、制御線ＣＯＮを“Ｌ”レベルにし（62）、
ＭＯＳトランジスタ161 〜164 をオフ状態にする。さら
に、各ダミーセルワード線を“Ｌ”レベルとすることに
より（63）、ダミーセルＤＭＣａ〜ｄをそれぞれデータ
線ＤＴＬａ〜ｄに接続する。その後、制御線／ＳＥＴを
“Ｌ”レベルにしてＭＯＳトランジスタ131 ，132 ，14
1 ，142 をオン状態にし（64）、ダミーセルＤＭＣａ，
ＤＭＣｂは電源電位Ｖddにより充電、ダミーセルＤＭＣ
ｃ，ＤＭＣｄは接地電位ＧＮＤにより放電という上記動
作を繰り返し行う。
【００３３】上記構成によれば、ＭＯＳトランジスタ16
1 〜164 を設けることにより、メモリセル部とダミーセ
ル部の回路を分けて動作させながら、前記図１の構成と
同様な回路動作が得られる。これにより、高速動作が可
能な回路が得られ、また、ダミーセルの充放電時の消費
電流を小さくできる。
1 〜164 を設けることにより、メモリセル部とダミーセ
ル部の回路を分けて動作させながら、前記図１の構成と
同様な回路動作が得られる。これにより、高速動作が可
能な回路が得られ、また、ダミーセルの充放電時の消費
電流を小さくできる。
【００３４】
【発明の効果】以上説明したようにこの発明によれば、
ダミーセルとメモリセルのキャパシタの容量比を利用し
なくとも、ダミーセルが選択された副データ線間での電
荷の再分配を行うことによりデータ線対間に最適な電位
の差が得られる。この結果、製造プロセスが変更になっ
た場合でも、メモリセルとダミーセルのキャパシタの容
量比の再計算が不要となる。またＶdd／２プリチャージ
方式に比べ、ワード線ブートストラップ回路及びＶdd／
２プリチャージ回路などが不要で、回路規模も小さくな
るためコストも安く、設計も容易である。上記のような
利点を有する半導体記憶装置が提供できる。
ダミーセルとメモリセルのキャパシタの容量比を利用し
なくとも、ダミーセルが選択された副データ線間での電
荷の再分配を行うことによりデータ線対間に最適な電位
の差が得られる。この結果、製造プロセスが変更になっ
た場合でも、メモリセルとダミーセルのキャパシタの容
量比の再計算が不要となる。またＶdd／２プリチャージ
方式に比べ、ワード線ブートストラップ回路及びＶdd／
２プリチャージ回路などが不要で、回路規模も小さくな
るためコストも安く、設計も容易である。上記のような
利点を有する半導体記憶装置が提供できる。
【図１】この発明の第１の実施形態の半導体記憶装置に
係るＤＲＡＭの要部の構成を示す回路図。
係るＤＲＡＭの要部の構成を示す回路図。
【図２】図１の具体的な回路例を示す回路図。
【図３】図２の回路動作を示すタイミングチャート。
【図４】この発明の第２の実施形態の半導体記憶装置に
係るＤＲＡＭの要部の構成を示す回路図。
係るＤＲＡＭの要部の構成を示す回路図。
【図５】図４の回路動作を示すタイミングチャート。
【図６】従来のＶdd（Ｖss）プリチャージ方式のＤＲＡ
Ｍの一例を示す要部の回路図。
Ｍの一例を示す要部の回路図。
ＤＴＬａ〜ｄ…データ線、／ＷＬ1 ，／ＷＬ2 …ワード
線、ＭＣａ〜ｄ…メモリセル、／ＤＷＬ1 ，／ＤＷＬ2
…ダミーワード線、ＤＭＣａ〜ｄ…ダミーセル、11…セ
ンスアンプ回路、12，17…プリチャージ回路、13，14…
電位供給回路、15…イコライズ回路、16…トランスファ
制御回路
線、ＭＣａ〜ｄ…メモリセル、／ＤＷＬ1 ，／ＤＷＬ2
…ダミーワード線、ＤＭＣａ〜ｄ…ダミーセル、11…セ
ンスアンプ回路、12，17…プリチャージ回路、13，14…
電位供給回路、15…イコライズ回路、16…トランスファ
制御回路
Claims (2)
- 【請求項１】 互いに主データ線及び副データ線を形成
する各データ線を対とした複数のデータ線対と、 前記データ線対それぞれと交差する複数のワード線と、 前記ワード線により選択制御されるメモリセルが前記各
データ線に複数接続されこれらメモリセルがマトリクス
状に形成されたメモリセルアレイと、 前記各データ線毎に１つ設けられる前記メモリセルと同
等のダミーセルと、 前記データ線対間の電位の差を増幅するセンスアンプ回
路と、 前記データ線対を一定電位にするプリチャージ回路と、 前記データ線対の隣り合う二組のうち、一方の組のデー
タ線対を第１の電位に設定するための第１の電位供給回
路と、もう一方の組のデータ線対を第２の電位に設定す
るための第２の電位供給回路と、 前記データ線対の隣り合う二組について副データ線どう
しをイコライズ制御するイコライズ回路とを具備し、 前記第１、第２の電位供給回路によりそれぞれ前記ダミ
ーセルのキャパシタが充放電され、前記メモリセルアレ
イより選択されるメモリセルにおける主データ線へのデ
ータの読み出し時、隣り合う二組の前記データ線対の副
データ線どうしで電荷の再分配を行い主データ線の電位
に対する副データ線の基準電位を生成することを特徴と
する半導体記憶装置。 - 【請求項２】 互いに主データ線及び副データ線を形成
する各データ線を対とした複数のデータ線対と、 前記データ線対それぞれと交差する複数のワード線と、 前記ワード線により選択制御されるメモリセルが前記各
データ線に複数接続されこれらメモリセルがマトリクス
状に形成されたメモリセルアレイと、 前記各データ線毎に１つ設けられる前記メモリセルと同
等のダミーセルと、 前記メモリセルアレイとダミーセルとの間を結ぶ前記各
データ線の経路を接続制御するトランスファ制御回路
と、 前記データ線対間の電位の差を増幅するセンスアンプ回
路と、 前記トランスファ制御回路を隔てて前記メモリセルアレ
イ側に設けられた前記データ線対を一定電位にする第１
のプリチャージ回路と、 前記トランスファ制御回路を隔てて前記ダミーセル側に
設けられた前記データ線対を一定電位にする第２のプリ
チャージ回路と、 前記データ線対の隣り合う二組のうち、一方の組のデー
タ線対を第１の電位に設定するための第１の電位供給回
路と、もう一方の組のデータ線対を第２の電位に設定す
るための第２の電位供給回路と、 前記データ線対の隣り合う二組について副データ線どう
しをイコライズ制御するイコライズ回路とを具備し、 前記第１、第２の電位供給回路によりそれぞれ前記ダミ
ーセルのキャパシタが充放電され、前記メモリセルアレ
イより選択されるメモリセルにおける主データ線へのデ
ータの読み出し時、隣り合う二組の前記データ線対の副
データ線どうしで電荷の再分配を行い主データ線の電位
に対する副データ線の基準電位を生成することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7315428A JPH09161482A (ja) | 1995-12-04 | 1995-12-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7315428A JPH09161482A (ja) | 1995-12-04 | 1995-12-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09161482A true JPH09161482A (ja) | 1997-06-20 |
Family
ID=18065263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7315428A Pending JPH09161482A (ja) | 1995-12-04 | 1995-12-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09161482A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335400B1 (ko) * | 1998-12-23 | 2002-09-26 | 주식회사 하이닉스반도체 | 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 |
-
1995
- 1995-12-04 JP JP7315428A patent/JPH09161482A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335400B1 (ko) * | 1998-12-23 | 2002-09-26 | 주식회사 하이닉스반도체 | 더미 셀을 이용하여 레저버 캡을 구현한 반도체장치 |
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