KR100287826B1 - 반도체 메모리 장치 - Google Patents

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Abstract

전기 회로가 정상적으로 동작하는 개선된 반도체 메모리 장치가 제공된다. 동적 랜덤 억세스 메모리의 메모리 셀 블럭(11)이 반도체 기판(16) 상에 제공된다. 더미 스토리지 노드(8)이 메모리 셀 블럭(11)의 모서리부 부근에 제공된다. 더미 셀 플레이트(7)는 더미 스토리지 노드(8)을 덮고 DRAM의 주 셀 플레이트(1)로부터 전기적으로 절연되도록 제공된다.

Description

반도체 메모리 장치
제1도는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 메모리 셀 블럭의 모서리부의 평면도.
제2도는 제1도의 선 Ⅱ-Ⅱ를 따라 절단된 횡단면도.
제3도는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 제조 방법 중 셀 플레이트의 접촉부 형성 단계에서의 반도체 메모리 장치의 횡단면도.
제4도, 제5도, 제6도, 제7도, 및 제8도는 본 발명의 제2, 제3, 제4, 제5, 및 제6 실시예에 따른 반도체 장치의 메모리 셀 블럭의 모서리부의 평면도.
제9도는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 제조 방법의 기능 및 효과를 도시하는 도면.
제10도는 종래 DRAM의 기본 구조를 도시하는 도면.
제11도는 메모리 셀로의 종래의 배선을 도시하는 도면.
제12도는 종래 메모리 셀 배열의 평면도.
제13도는 제12도의 부분(A)의 확대도.
제14도는 제13도의 도시된 스토리지 노드의 상세도.
제15도는 제14도의 선 XV-XV를 따라 절단된 횡단면도.
제16도는 제13도의 선 XVI-XVI을 따라 절단된 횡단면도.
제17도는 종래 반도체 메모리 장치의 단점을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
7 : 더미 셀 플레이트 8 : 더미 스토리지 노드
11 : 메모리 셀 블럭 16 : 반도체 기판
본 발명은 반도체 메모리 장치에 관한 것이다. 특히, 본 발명은 Al 배선과 메모리 셀의 단부의 셀 플레이트 사이의 단락-회로의 방지를 개선한 반도체 메모리 장치에 관한 것이다.
IC 메모리는 다수의 메모리 소자를 포함하는 메모리 셀 배열 및 입력/출력에 필요한 주변 회로로 구성된다. 이들은 종종 동일한 기판 상에 형성된다.
제10도는 종래 DRAM의 기본 구조를 도시한다. 어드레스된 셀의 로케이션을 지정하는 어드레스 신호(즉, 메모리 어드레스)는 X 어드레스 및 Y 어드레스로부터 입력되고, 어드레스로 기입 또는 어드레스로부터의 판독은 입력/출력 제어 신호에 의해 수행된다.
디코더는 어드레스 신호를 사용함으로써 어드레스를 선택하는 회로이다.
제10도 및 제11도에서, X 디코더의 출력 및 Y 디코더의 출력은 X 라인(워드라인) 및 Y 라인(비트 라인)에 의해 각각의 어드레스에 위치한 메모리 셀로 각각 전송된다.
제12도는 메모리 셀 배열의 평면도이다. 제12도를 참조로, 메모리 셀 배열(10)은 다수의 메모리 셀 블럭(11)을 포함한다.
제13도는 제12도의 부분(A)의 확대도이다.
각 메모리 셀 블럭(11)은 스토리지 노드(storage node)(2) 및 스토리지 노드(2)를 덮도록 제공된 셀 플레이트(1)를 포함한다.
제14도는 스토리지 노드를 상세히 설명한다. 스토리지 노드(2)는 비트 라인(BL) 및 전송 게이트(TG)의 교차 지점 부근에 제공된다. 스토리지 노드 접촉(12) 및 비트 라인 접촉(13)은 활성 영역(14)내에 형성된다.
제15도는 제14도의 선 XV-XV을 따라 절단된 횡단면도이다. 제15도를 참조하면, 셀 플레이트(1)는 스토리지 노드(2)를 덮도록 제공된다.
종래 DRAM에 있어서, 제12도 및 제13도를 참조하면, 반복 패턴의 스토리지 노드(2)의 에지 부분은 메모리 셀 블럭(11)의 구석 부분에서 길이 방향 및 폭 방향으로 정렬되며, 완전히 셀 플레이트(1)로 덮여 있다.
제16도는 제13도의 선 XVI-XVI를 따라 절단된 횡단면도로서, 셀 플레이트 접촉부(15)를 형성하는 단계를 도시한다.
제16도에 있어서, 셀 플레이트(1)는 반도체 기판(16) 상에 형성된 스토리지 노드(2)를 덮도록 제공된다. 층간막(interlayer; 3)이 셀 플레이트를 덮도록 제공된다. 층간막(3) 상에 레지스트(resist; 4)가 제공된다.
제16도에 있어서, 스토리지 노드(2)의 두께에 의한 메모리 셀 블럭(11)의 단부에서 레벨 단차가 발생하므로, 층간막(3)에서 슬로프(slope)가 발생한다. 레지스트(4)가 슬로프를 가진 층간막(3)과 함께 증착된다면, 최소막 두께를 가진 레지스트(4)의 부분(5)이 층간막(3)의 슬로프에서 생성된다. 16M DRAM(2.5)이 실제적으로 제조될 때, 증착된 레지스트(4)의 두께가 10,000Å인 반면, 레지스트(4)의 가장 얇은 부분(5)은 3,600Å의 두께를 가진다.
결과적으로, 셀 플레이트(1)의 접촉부(15)를 형성하기 위해 층간막(3)을 에칭하는데 있어서, 레지스트(4)는 얇게 제조되며 층간막(3)은 제17도에 도시된 것처럼 최소 두께의 레지스트를 가진 부분(5)에 노출된다. 결과적으로, 층간막(3)의 에칭은 최소 레지스트 두께를 가진 부분(5)에서 갑자기 시작하여 층간막(3)이 절삭되어서 오목부(6)가 생성된다. 그러므로, 층간막(3) 상의 Al 배선을 형성하는 공정에서, Al 배선과 셀 플레이트(1) 사이의 오목부(6)에서 단락 회로가 발생한다. 레지스트(4) 및 층간막(3)의 에칭 선택도가 충분히 크지 않다면, 그러한 결함이 발생할 가능성은 증가한다. 결과적으로, 전자 회로가 정상적으로 동작하지 않는 반도체 메모리 장치가 제조된다.
본 발명의 목적은 상술한 문제를 해결하는 것이다. 본 발명의 목적은 전자회로가 정상적으로 동작하는 개선된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제1 특성에 따른 반도체 메모리 장치는 반도체 기판을 구비한다. 반도체 기판 상에 동적 랜덤 억세스 메모리의 메모리 셀 블럭이 구비된다. 스토리지 노드의 더미 패턴(dummy pattern)[이하 "더미 스토리지 노드"라 함]은 메모리 셀 블럭의 모서리부 부근에 제공된다. 셀 플레이트의 더미 패턴[이하 "더미 셀 플레이트"라 함]이 제공되어 더미 스토리지 노드를 덮고 동적 랜덤 억세스 메모리의 주 셀 플레이트로부터 전기적으로 절연된다.
본 발명의 제1 특성에 따른 반도체 메모리 장치에 있어서, 더미 플레이트가 주 셀 플레이트로부터 전기적으로 절연되므로 Al 배선과 더미 셀 플레이트 사이에 단락-회로가 발생하더라도 전기 회로는 정상적으로 동작한다.
본 발명의 제2 특성에 따른 반도체 메모리 장치는 반도체 기판을 구비한다. 반도체 기판 상에 동적 랜덤 억세스 메모리의 셀 블럭이 제공된다. 메모리 셀의 블럭의 모서리가 절삭되므로, 층간막의 슬로프는 완화된다.
본 발명의 상술한 목적 및 다른 목적, 특성, 이점은 첨부된 도면과 함께 본 발명의 상세한 설명에서 더욱 분명해 진다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
[제1 실시예]
본 발명의 제1 실시예에서, 메모리 셀 배열의 평면도는 제12도에 도시된 종래 메모리 셀 배열과 동일하다. 본 발명의 제1 실시예에 따른 부분(A)의 확대도가 제1도에 도시된다. 본 발명의 실시예에 따르면, 더미 스토리지 노드(8)은 메모리 셀 블럭(11)의 모서리부 부근에 제공된다. 더미 셀 플레이트(7)는 더미 스토리지 노드(8)를 덮고 동적 랜덤 억세스 메모리의 주 셀 플레이트(1)로부터 전기적으로 절연되도록 제공된다.
제2도는 제1도의 선 Ⅱ-Ⅱ를 따라 절단된 횡단면도이다. 제2도에서 분명한 것처럼, 반도체 기판(16) 상에 형성된 더미 셀 플레이트(7)는 주 셀 플레이트(1)로부터 전기적으로 절연된다.
제2도 및 제3도를 참조하면, 셀 플레이트의 접촉부(15)을 형성하는 경우에도, 최소 레지스트 두께를 가지는 부분(5)에서 층간막(3)은 절삭되어서 오목부(6)가 생성되며, 층간막(3) 상에 형성된 Al 배선(도시 없음)과 더미 셀 플레이트(7) 사이에 단락 회로가 발생하여, 더미 셀 플레이트(7)이 주 셀 플레이트(1)로부터 전기적으로 절연되므로 전기 회로는 정상적으로 동작한다.
[제2 실시예]
제1도에 도시된 반도체 메모리 장치에 있어서, 더미 스토리지 노드(8)가 메모리 셀 블럭의 모서리를 둘러싸도록 제공된 경우를 도시한다. 그러나, 본 발명은 이 예에만 제한되지 않는다. 즉, 제4도를 참조하면, 한쪽 측면과 다른 쪽 측면으로 형성된 메모리 셀 블럭의 모서리부의 한 측에만 도미 스토리지 노드(8)이 형성되더라도 동일한 효과가 실현된다.
[제3 실시예]
제5도를 참조하면, 더미 스토리지 노드(8)가 2차원의 사각 형태로 형성되는 경우에도 동일한 효과가 실현된다.
[제4 실시예]
제6도를 참조하면, 동적 랜덤 억세스 메모리의 메모리 셀 블럭(11)이 반도체 기판(도시 없음) 상에 제공된다. 스토리지 노드(2)의 패턴 중 모서리부는 45°각도의 직선 형태로 절삭된다. 스토리지 노드(2)의 모서리의 패턴이 상기와 같이 형성되는 경우, 층간막(3)의 슬로프는 완화되며 제9도에서 도시된 것처럼 최소 리지스트 두께를 가진 부분(5)의 두께가 증가될 수 있다. 결과적으로, 층간막(3)은 셀 플레이트(1)의 접촉부를 형성하는 경우, 절삭되지 않는다. 또한, Al 배선과 셀 플레이트(1) 사이에 단락 회로가 발생하지 않는다. 제9도에서, 제16도에 도시된 종래 층간막의 슬로프가 또한 점선으로 도시된다.
[제5 실시예]
제4 실시예에서, 스토리지 노드 패턴의 모서리가 직선형으로 절삭되는 예가 도시된다. 그러나, 본 발명은 이 예에만 제한되지 않는다. 즉, 제7도에서 도시된 것처럼 모서리가 2차원의 계단형으로 절삭되는 경우 그 효과는 유사하다.
[제6 실시예]
상기 실시예들에서, 스토리지 노드의 패턴의 모서리는 직선형 또는 계단형으로 절삭된다. 그러나, 본 발명은 이러한 예들에만 국한하지 않는다. 즉, 제8도에 도시된 것처럼 모서리가 곡선형으로 절삭된 경우 유사한 효과가 실현된다.
본 발명의 제1 특성에 따른 반도체 메모리 장치에 있어서, Al 배선과 더미 셀 플레이트 사이에 단락 회로가 발생하는 경우에도, 더미 플레이트가 주 셀 플레이트로부터 전기적으로 절연되므로, 전기 회로는 정상적으로 동작한다.
본 발명의 제2 특성에 따른 반도체 메모리 장치는 반도체 기판을 구비한다. 반도체 기판 상에 동적 랜덤 억세스 메모리의 메모리 셀 블럭이 제공된다. 메모리 셀의 블럭의 모서리가 절삭되므로, 층간막의 슬로프는 완화된다.
본 발명이 상세하게 설명되고 도시되었지만, 이는 예로써 설명된 것으로, 본 발명의 기술 사상 및 범위를 벗어나지 않으며, 본 발명은 첨부된 청구 범위에만 제한된다.

Claims (9)

  1. 반도체 기판(16);
    상기 반도체 기판(16)상에 제공된 동적 랜덤 억세스 메모리의 메모리 셀 블럭(11);
    상기 메모리 셀 블럭(11)의 모서리부 부근에 제공된 스토리지 노드(storage node)의 더미 패턴(dummy pattern; 8); 및
    상기 스토리지 노드의 더미 패턴을 덮고, 상기 동적 랜덤 억세스 메모리의 주 셀 플레이트(1)로부터 전기적으로 절연된 셀 플레이트의 더미 패턴(7)
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 스토리지 노드의 상기 더미 패턴(8)은 상기 메모리 셀 블럭(11)의 상기 모서리부를 둘러 싸도록 제공된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 블럭(11)의 상기 모서리부는 하나의 측면 및 다른 측면으로 형성되며,
    상기 스토리지 노드의 상기 더미 패턴(8)은 상기 모서리부의 상기 하나의 측면에만 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 스토리지 노드의 상기 더미 패턴(8)은 상기 메모리 셀 블럭(11)의 상기 모서리부에 장방형의 2차원의 형태로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 기판(16); 및
    상기 반도체 기판(16)상에 제공되며, 스토리지 노드(2)의 패턴을 포함하는 동적 랜덤 억세스 메모리의 메모리 셀 블럭(11)
    을 포함하며,
    상기 스토리지 노드(2) 블럭의 모서리부는 절삭되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 스토리지 노드(2) 블럭의 상기 모서리부는 45°각도로 절삭되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 스토리지 노드(2) 블럭의 상기 모서리부는 직선형으로 절삭되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 스토리지 노드(2) 블럭의 상기 모서리부는 2차원의 계단형으로 절삭되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 스토리지 노드(2) 블럭의 상기 모서리부는 곡선형으로 절삭되어 있는 것을 특징으로 하는 반도체 메모리 장치.
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