DE19625668A1

DE19625668A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE19625668A1
Application number: DE19625668A
Authority: DE
Inventors: Hiroshi Matsuo; Shinya Watanabe; Yuichi Yokoyama; Shinya Inoue
Original assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Current assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Priority date: 1995-11-09
Filing date: 1996-06-26
Publication date: 1997-05-15
Anticipated expiration: 2016-06-27
Also published as: DE19625668C2; JPH09135002A; TW307041B; KR100287826B1; FR2741193A1; US5747843A; FR2741193B1; JP3616179B2; KR970030836A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei chereinrichtung. Insbesondere bezieht sie sich auf eine Halb leiterspeichereinrichtung, die zur Verhinderung eines Kurz schlusses zwischen einer Al-Verbindung und einer Zellplatte an einem Endabschnitt einer Speicherzelle verbessert ist.

Ein IC-Speicher besteht aus einem Speicherzellenfeld, das eine Anzahl von Speicherelementen aufweist, und einer peripheren Schaltung, die zur Eingabe/Ausgabe benötigt wird. Diese sind häufig auf demselben Substrat ausgebildet.

Fig. 10 zeigt die grundlegende Struktur eines DRAN (dynamischer Speicher mit wahlfreiem Zugriff). Ein Adreßsignal, das den Ort der Zelle, die zu adressieren ist, bezeichnet (d. h. eine Spei cheradresse) wird als X-Adresse und Y-Adresse eingegeben, und das Schreiben in die oder das Lesen aus der Adresse wird durch ein Eingabe/Ausgabe-Steuersignal ausgeführt bzw. ausgelöst.

Ein Decoder ist eine Schaltung, die eine Adresse unter Verwendung des Adreßsignals auswählt.

Wie in den Fig. 10 und 11 gezeigt ist, werden eine Ausgabe eines X-Decoders und eine Ausgabe eines Y-Decoders über eine X-Leitung (eine Wortleitung) bzw. eine Y-Leitung (eine Bitleitung) an eine Speicherzelle, die an der jeweiligen Adresse angeordnet ist, übertragen.

Fig. 12 ist eine Draufsicht auf ein Speicherzellenfeld. Wie in Fig. 12 gezeigt ist, weist ein Speicherzellenfeld 10 eine Anzahl von Speicherzellenblöcken 11 auf.

Fig. 13 ist eine vergrößerte Ansicht des Abschnittes A aus Fig. 12.

Jeder Speicherzellenblock 11 weist einen Speicherknoten 2 und eine Zellplatte 1, die zur Bedeckung des Speicherknotens 2 vor gesehen ist, auf.

Fig. 14 illustriert im Detail den Speicherknoten. Der Speicher knoten 2 ist nahe eines Kreuzungspunktes einer Bitleitung (BL) und eines Übertragungsgatters (TG) vorgesehen. Ein Speicher knotenkontakt 12 und ein Bitleitungskontakt 13 sind innerhalb eines aktiven Bereiches 14 ausgebildet.

Fig. 15 ist eine Schnittansicht, die entlang der Linie XV-XV in Fig. 14 genommen ist. Wie in Fig. 15 gezeigt ist, ist eine Zellplatte 1 zur Bedeckung des Speicherknotens 2 vorgesehen.

In dem DRAM sind, wie in den Fig. 12 und 13 gezeigt ist, Randab schnitte der Speicherknoten 2, die in einem sich wiederholenden Muster ausgebildet sind, in der Längenrichtung und in der Brei tenrichtung an einem Eckabschnitt des Speicherzellenblockes 11 angeordnet, und sie sind insgesamt mit der Zellplatte 1 bedeckt.

Fig. 16 ist eine Schnittansicht, die entlang der Linie XVI-XVI in Fig. 13 genommen ist, und sie illustriert einen Schritt der Aus bildung eines Zellplattenkontaktes 15.

Wie in Fig. 16 gezeigt ist, ist die Zellplatte 1 zum Bedecken des Speicherknotens 2, der auf einem Halbleitersubstrat 16 ausgebil det ist, vorgesehen. Eine Zwischenschicht 3 ist zum Bedecken der Zellplatte 1 vorgesehen. Ein Resist 4 ist auf der Zwischenschicht 3 ausgebildet.

Wie in Fig. 16 gezeigt ist, gibt es in der Zwischenschicht 3 eine Steigung bzw. einen Abfall, da eine Niveaudifferenz in dem End abschnitt eines Speicherzellenblockes 11 aufgrund der Dicke des Speicherknotens 2 bzw. dessen fehlender Dicke auftritt. Falls der Resist 4 auf eine Zwischenschicht 3 mit einer Steigung aufge bracht wird, wird ein Abschnitt 5 des Resists 4 an der Steigung bzw. dem Abfall der Zwischenschicht 3 erzeugt, der eine minimale Schichtdicke aufweist. Wenn ein 16M (2,5) DRAN tatsächlich her gestellt wird, ist die Dicke des aufgebrachten Resists 4 gleich 1000 nm (10000 Å), während der dünnste Abschnitt 5 des Resists 4 eine Dicke von 360 nm (3600 Å) aufweist.

Als ein Ergebnis wird beim Ätzen der Zwischenschicht 3 zur Aus bildung eines Kontaktes 15 der Zellplatte 1 der Resist 4 dünn gemacht, und die Zwischenschicht 3 wird im Abschnitt 5, der die minimale Resistdicke aufweist, freigelegt, wie in Fig. 17 gezeigt ist. Als ein Ergebnis wird das Ätzen der Zwischenschicht 3 in dem Abschnitt 5 mit der minimalen Resistdicke auf einmal gestartet, so daß die Zwischenschicht 3 abgetragen wird und ein einge schnittener bzw. vertiefter Abschnitt 6 erzeugt wird. Derart wird bei dem Prozeß zur Ausbildung einer Al-Verbindung auf der Zwi schenschicht 3 ein Kurzschluß an dem eingeschnittenen Abschnitt 6 zwischen der Al-Verbindung und der Zellplatte 1 auftreten. Die Wahrscheinlichkeit, daß ein solcher Defekt auftreten kann, erhöht sich, falls die Ätzselektivität des Resists 4 und der Zwischen schicht 3 nicht ausreichend groß ist. Als ein Ergebnis wird eine Halbleiterspeichereinrichtung hergestellt, in der ein elektri scher Schaltkreis nicht normal arbeitet.

Die vorliegende Erfindung dient zur Lösung der obigen Probleme. Es ist Aufgabe der vorliegenden Erfindung, eine verbesserte Halbleiterspeichereinrichtung anzugeben, bei der eine elektrische Schaltung normal arbeiten kann.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich tung nach Anspruch 1 oder 5. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine Halbleiterspeichereinrichtung nach einem ersten Aspekt der vorliegenden Erfindung weist ein Halbleitersubstrat auf. Auf dem Halbleitersubstrat ist ein Block von Speicherzellen eines dyna mischen Speichers mit wahlfreiem Zugriff (DRAN) ausgebildet. Ein Dummy-Muster (Attrappenmuster) eines Speicherknotens (im folgen den als "Dummy-Speicherknoten" bezeichnet), ist nahe eines Eck abschnittes des Blockes der Speicherzellen vorgesehen. Ein Dummy- Muster einer Zellplatte (im folgenden als "Dummy-Zellplatte" bezeichnet) ist derart ausgebildet, daß es den Dummy-Speicher knoten bedeckt und elektrisch von der Hauptzellplatte des dyna mischen Speichers mit wahlfreiem Zugriff isoliert ist.

Bei der Halbleiterspeichereinrichtung nach dem ersten Aspekt der vorliegenden Erfindung wird die elektrische Schaltung normal arbeiten, selbst falls ein Kurzschluß zwischen der Al-Verbindung und der Dummy-Zellplatte auftritt, da die Dummy-Zellplatte elek trisch von der Hauptzellplatte isoliert ist.

Eine Halbleiterspeichereinrichtung nach einem zweiten Aspekt der vorliegenden Erfindung weist ein Halbleitersubstrat auf. Auf dem Halbleitersubstrat ist ein Block von Speicherzellen eines dyna mischen Speichers mit wahlfreiem Zugriff ausgebildet. Da eine Ecke des Blockes der Speicherzellen abgeschnitten ist, wird die Steigung der Zwischenschicht entspannt bzw. vermindert.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Draufsicht auf einen Eckabschnitt eines Speicherzellenblockes einer Halbleiterspeicher einrichtung nach einer ersten Ausführungsform der Erfindung;

Fig. 2 eine Schnittansicht, die entlang der Linie II-II in Fig. 1 genommen ist;

Fig. 3 eine Schnittansicht einer Halbleiterspeicherein richtung in dem Schritt der Ausbildung eines Kon taktes einer Zellplatte in einem Verfahren zur Herstellung einer Halbleiterspeichereinrichtung entsprechend der ersten Ausführungsform der vor liegenden Erfindung;

Fig. 4 bis 8 Draufsichten auf einen Eckabschnitt eines Spei cherzellenblockes einer Halbleiterspeicherein richtung entsprechend einer zweiten, dritten, vierten, fünften bzw. sechsten Ausführungsform der vorliegenden Erfindung;

Fig. 9 eine Darstellung, die die Funktion und die Wirkung eines Verfahrens zur Herstellung einer Halblei terspeichereinrichtung entsprechend der vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 10 die grundlegende Struktur eines DRAN;

Fig. 11 die Verbindung zu einer Speicherzelle;

Fig. 12 eine Draufsicht auf das Speicherzellenfeld;

Fig. 13 eine vergrößerte Ansicht des Abschnittes A aus Fig. 12;

Fig. 14 eine detaillierte Ansicht des Speicherknotens, der in Fig. 13 gezeigt ist;

Fig. 15 eine Schnittansicht, die entlang der Linie XV-XV aus Fig. 14 genommen ist;

Fig. 16 eine Schnittansicht, die entlang der Linie XVI-XVI aus Fig. 13 genommen ist; und

Fig. 17 einen Nachteil einer Halbleiterspeichereinrichtung.

Im folgenden werden Ausführungsformen der Erfindung unter Bezug nahme auf die Figuren beschrieben.

(Erste Ausführungsform)

Bei einer ersten Ausführungsform der vorliegenden Erfindung ist eine Draufsicht auf das Speicherzellenfeld dieselbe wie die des in Fig. 12 gezeigten Speicherzellenfeldes. Eine vergrößerte Ansicht des Abschnittes A entsprechend der ersten Ausführungsform der vorliegenden Erfindung ist in Fig. 1 gezeigt. Bei der vor liegenden Ausführungsform ist ein Dummy-Speicherknoten (Attrap pen-Speicherknoten) 8 nahe eines Eckabschnittes des Speicher zellenblockes 11 ausgebildet. Eine Dummy-Zellplatte (Attrappen- Zellplatte) 7 ist derart ausgebildet, daß sie den Dummy-Speicher knoten 8 bedeckt und elektrisch von einer Hauptzellplatte 1 des dynamischen Speichers mit wahlfreiem Zugriff (DRAN) isoliert ist.

Fig. 2 ist eine Schnittansicht, die entlang der Linie II-II aus Fig. 1 genommen ist. Es ist aus Fig. 2 offensichtlich, daß die Dummy-Zellplatte 7, die auf dem Halbleitersubstrat 16 ausgebildet ist, von der Hauptzellplatte 1 elektrisch isoliert ist.

Wie aus den Fig. 2 und 3 zu erkennen ist, arbeitet eine elektri sche Schaltung selbst dann normal, falls bei der Ausbildung eines Kontaktes 15 für die Hauptzellplatte 1 die Zwischenschicht 3 in einem Abschnitt 5, der eine minimale Resistdicke aufweist, abge tragen und ein eingeschnittener Abschnitt 6 erzeugt wird, wes wegen ein Kurzschluß zwischen einer Al-Verbindung (nicht ge zeigt), die auf der Zwischenschicht 3 ausgebildet wird, und der Dummy-Zellplatte 7 auftritt, da die Dummy-Zellplatte 7 elektrisch von der Hauptzellplatte 1 isoliert ist.

(Zweite Ausführungsform)

Bei der Halbleiterspeichereinrichtung, die in Fig. 1 gezeigt ist, ist der Fall dargestellt, bei dem ein Dummy-Speicherknoten 8 zum Umgeben einer Ecke eines Speicherzellenblockes vorgesehen ist. Jedoch ist die vorliegende Erfindung nicht auf dieses Beispiel beschränkt. Das heißt, daß eine vergleichbare Wirkung erzielt wird, falls ein Dummy-Speicherknoten 8 nur an einer Seite eines Eckabschnittes eines Speicherzellenblockes, der durch die eine Seite und die andere Seite gebildet wird, ausgebildet wird, wie in Fig. 4 gezeigt ist.

(Dritte Ausführungsform)

Wie in Fig. 5 gezeigt ist, wird eine vergleichbare Wirkung er zielt, falls ein Dummy-Speicherknoten 8 derart ausgebildet ist, daß er eine quadratische Form in den beiden Dimensionen aufweist, d. h. falls er eine quadratische Abmessung in der Längen- und Breitenrichtung des Speicherzellenblockes aufweist.

(Vierte Ausführungsform)

Wie in Fig. 6 gezeigt ist, ist ein Speicherzellenblock 11 eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) auf einem Halbleitersubstrat (nicht gezeigt) ausgebildet. Ein Eckabschnitt des Musters des Speicherknotens 2 ist in einem Winkel von 45° abgeschnitten. Der Eckabschnitt ist gerade abgeschnitten. Da die Ecke des Musters für die Speicherknoten 2 derart ausgebildet ist, wird die Steigung der Zwischenschicht 3 entspannt bzw. abge schwächt, und daher kann die Dicke des Abschnittes 5, der die minimale Resistdicke aufweist, erhöht werden, wie in Fig. 9 gezeigt ist. Als ein Ergebnis wird die Zwischenschicht 3 nicht abgetragen, wenn der Kontakt für die Zellplatte 1 ausgebildet wird. Daher wird der Kurzschluß zwischen der Al-Verbindung und der Zellplatte 1 nicht auftreten. In Fig. 9 ist die Steigung der in Fig. 16 gezeigten Zwischenschicht durch die gestrichelte Linie dargestellt.

(Fünfte Ausführungsform)

Bei der vierten Ausführungsform ist der Fall dargestellt, bei dem die Ecke des Musters des Speicherknotens gerade abgeschnitten ist. Jedoch ist die vorliegende Erfindung nicht auf dieses Bei spiel beschränkt. Das heißt, daß eine vergleichbare Wirkung erreicht wird, falls die Ecke schrittweise in den beiden Dimen sionen abgeschnitten bzw. abgestuft wird, wie es in Fig. 7 ge zeigt ist.

(Sechste Ausführungsform)

Bei den obigen Ausführungsformen ist die Ecke des Musters für den Speicherknoten gerade oder schrittweise abgeschnitten worden. Jedoch ist die vorliegende Erfindung nicht auf diese Beispiele beschränkt. Das heißt, daß eine vergleichbare Wirkung erzielt wird, falls die Ecke bogenförmig abgeschnitten wird, wie in Fig. 8 gezeigt ist.

Bei der Halbleiterspeichereinrichtung entsprechend des ersten Aspektes der vorliegenden Erfindung wird die elektrische Schal tung normal arbeiten, selbst falls ein Kurzschluß zwischen der Al-Verbindung und der Dummy-Zellplatte auftritt, da die Dummy- Zellplatte elektrisch von der Hauptzellplatte isoliert ist.

Bei einer Halbleiterspeichereinrichtung entsprechend des zweiten Aspektes der vorliegenden Erfindung ist ein Halbleitersubstrat vorgesehen. Auf dem Halbleitersubstrat ist ein Block von Spei cherzellen eines dynamischen Speichers mit wahlfreiem Zugriff ausgebildet. Da eine Ecke des Blockes der Speicherzellen abge schnitten ist, wird die Steigung der Zwischenschicht entspannt bzw. vermindert.

Claims

1. Halbleiterspeichereinrichtung mit einem Halbleitersubstrat (16),
einem Block (11) von Speicherzellen eines dynamischen Speichers mit wahlfreiem Zugriff, der auf dem Halbleitersubstrat (16) ausgebildet ist,
einem Dummy-Muster (8) eines Speicherknotens, das nahe eines Eckabschnittes des Blockes (11) der Speicherzellen ausgebildet ist, und
einem Dummy-Muster (7) einer Zellplatte, das das Dummy-Muster (8) des Speicherknotens bedeckt und elektrisch von einer Hauptzell platte (1) des dynamischen Speichers mit wahlfreiem Zugriff isoliert ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Dummy-Muster (8) des Speicherknotens den Eckabschnitt des Blockes (11) der Speicherzellen umgibt.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Eckabschnitt des Blockes (11) der Speicherzellen mit einer Seite und der anderen Seite ausgebildet ist, und daß das Dummy-Muster (8) des Speicherknotens nur an der einen Seite des Eckabschnittes ausgebildet ist.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Dummy-Muster (8) des Speicherknotens als ein Rechteck in zwei Dimensionen an dem Eckabschnitt des Blockes (11) der Speicherzellen ausgebildet ist.

5. Halbleiterspeichereinrichtung mit einem Halbleitersubstrat (16), und einem Block (11) von Speicherzellen eines dynamischen Speichers mit wahlfreiem Zugriff, der ein Muster eines Speicherknotens (2) aufweist, das auf dem Halbleitersubstrat (16) ausgebildet ist, wobei ein Eckabschnitt des Musters des Speicherknotens (2) abgeschnitten ist.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Eckabschnitt des Musters des Speicherknotens (2) in einem Winkel von 45° abgeschnitten ist.

7. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Eckabschnitt des Musters des Speicherknotens (2) gerade abgeschnitten ist.

8. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Eckabschnitt des Musters des Speicherknotens (2) in zwei Dimensionen schrittweise abgeschnitten ist.

9. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Eckabschnitt des Musters des Speicherknotens (2) bogenförmig abgeschnitten ist.