以下に本発明の実施形態を図面に基づいて説明する。
(第1の実施の形態)
図2は、本発明の第1実施形態に係る半導体装置のメモリセル領域の一部を示す断面図である。また、図3は、本発明の第1実施形態に係る半導体装置のメモリセル領域の平面図である。なお、図2は、図3のI−I線断面図である。図3において、素子分離絶縁膜より上の絶縁膜は省略して描かれている。
図2において、p型シリコン(半導体)基板1の表面には、LOCOS(Local Oxdation of Silicon)法により素子分離絶縁膜2が形成されている。素子分離絶縁膜2は、シリコン基板1の表層で縦横に配置される複数の活性領域(トランジスタ形成領域)1aを囲む領域に形成されている。なお、素子分離絶縁膜2としてSTI(Sallow Trench Isolation)を採用してもよい。
活性領域1aの平面形状は略長方形であり、活性領域1a上にはゲート絶縁膜4を介してゲート電極5が形成されている。ゲート電極5は、活性領域1aの長さ方向に交差する方向に延在するワード線WLの一部を構成する。また、ゲート電極5は、活性領域1a上で間隔をおいてほぼ平行に2本形成されている。ゲート電極5の側面には側壁絶縁膜6が形成されている。
各々の活性領域1aの表層において、2つのゲート電極5の両側にはLDD構造の第1〜第3のn型不純物拡散領域7a,7b,7cが形成されている。また、第1〜第3のn型不純物拡散領域7a,7b,7cのうちゲート電極5及び側壁絶縁膜6に覆われない領域の表面にはシリサイド層(不図示)が形成されている。
活性領域1aの中央に位置する第2のn型不純物拡散領域7bは後述するビット線に電気的に接続され、また、活性領域1aの両側に位置する第1、第3のn型不純物拡散領域7a,7cは後述するキャパシタに電気的に接続される。
各活性領域1aにおいて、第1及び第2のn型不純物拡散領域7a,7bと一方のゲート電極5は第1のnMOSトランジスタT1を構成し、第2及び第3のn型不純物拡散領域7b,7cと他方のゲート電極5は第2のnMOSトランジスタT2を構成する。
第1及び第2のnMOSトランジスタT1,T2と素子分離絶縁膜2の上には絶縁性のカバー膜8が形成されている。このカバー膜8として、例えばプラズマCVD法により酸窒化シリコン(SiON)膜が形成される。さらに、カバー膜8の上には第1層間絶縁膜9が形成されている。第1層間絶縁膜9として、例えばTEOSガスを用いるプラズマCVD法により形成される酸化シリコン(SiO2)膜が形成される。
第1層間絶縁膜9の上面は、化学機械研磨(CMP;Chemical Mechanical Polishing)により平坦化されている。
活性領域1aの長手方向の前と後の素子分離絶縁膜2の上方では、強誘電体キャパシタ10が第1層間絶縁膜9上に形成されている。強誘電体キャパシタ10は、下部電極10aと強誘電体膜10bと上部電極10cから構成されている。下部電極10aはプレートラインと呼ばれて、図3に示すように、ワード線WLにほぼ平行に延在して形成されている。また、強誘電体膜10bは、下部電極10aの上にストライプ状に形成されている。さらに、上部電極10cは、強誘電体膜10b上でプレートライン10aの長さ方向に間隔をおいて複数形成されている。
また、第1層間絶縁膜9の上のメモリセル領域の四隅には、実動作セルの強誘電体キャパシタ10と同じ層構造のダミーキャパシタ10Dが形成されている。強誘電体キャパシタ10とダミーキャパシタ10Dは同時に形成される。
下部電極10aは、例えば10〜30nmのチタン(Ti)膜と100〜300nmのプラチナ(Pt)膜の二層構造を有する。また、強誘電体膜10bは、厚さ100〜300nmのチタン酸ジルコン酸鉛(PZT;Pb(Zr1−xTix)O3)膜からなる。そのような強誘電体膜10bは、成長後に、酸素雰囲気中で温度650〜850℃、30〜120秒間の条件でRTA(Rapid Thermal Annealing)により結晶化される。なお、強誘電体膜10bとして、PZT以外に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9(SBT、Y1)、SrBi2(Ta,Nb)2O9(SBTN、YZ)等のBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。さらに、上部電極10cは、例えば、100〜300nmの厚さの酸化イリジウム(IrO2)膜から構成される。
キャパシタ10のうち上部電極10cと強誘電体膜10bは、別々なマスク又は同じマスクを使ってパターニングされており、それらの上には第1キャパシタ保護絶縁膜11が形成されている。また、下部電極10aのパターニング後には、第1キャパシタ保護絶縁膜11、下部電極10a及び第1層間絶縁膜9の上に第2キャパシタ保護絶縁膜12が形成される。第1及び第2キャパシタ保護絶縁膜11,12は、それぞれ還元防止機能を有するアルミナ、PZTなどの絶縁材料から構成される。
さらに、第2キャパシタ保護絶縁膜12上には第2層間絶縁膜13が形成されている。例えば、第2の層間絶縁膜13として、TEOSを用いてCVD法により酸化シリコン膜を形成する。第2の層間層間絶縁膜13の上面はCMP法により平坦化されている。
第1,第2層間絶縁膜9,13と第2キャパシタ保護絶縁膜12とカバー膜8のうち、第1〜第3のn型不純物拡散領域7a〜7cの上にはそれぞれ第1〜第3のコンタクトホール14a〜14cが形成され、それらのコンタクトホール14a〜14cの中には、それぞれ第1〜第3の導電性プラグ15a〜15cが形成されている。また、第2層間絶縁膜13及びキャパシタ保護絶縁膜11,12のうちキャパシタ10の上部電極10cの上には上部電極用コンタクトホール13aが形成され、また、ダミーキャパシタ10Dの上部電極10cの上にも上部電極用コンタクトホール13bが形成されている。
第1〜第3の導電性プラグ15a〜15cは、グルー膜とタングステン膜を有している。タングステン膜の下地となるグルー膜は、厚さ20nm程度のチタン(Ti)膜と厚さ50nm程度のTiN(窒化チタン)膜の二層構造となっている。なお、第2層間絶縁膜13の上のタングステン膜とグルー膜はCMP法によって除去されている。
第2層間絶縁膜13の上には、第1の導電性プラグ15aとこれに最も近いキャパシタ10の上部電極10cを接続するための第1の金属配線16aと、第3の導電性プラグ15cとこれに最も近いキャパシタ10の上部電極10cを接続するための第2の金属配線16cが形成されている。また、第2の導電性プラグ15bの上には、島状の金属パッド16bが形成されている。
第1の金属配線16aは、第1の導電性プラグ15aの上面から上部電極用コンタクトホール13a内に至る領域に形成される。第2の金属配線16cは、第3の導電性プラグ15cの上面から別の上部電極用コンタクトホール13a内に至る領域に形成される。
また、第2層間絶縁膜13のうちダミーキャパシタ10Dの上方には上部電極用コンタクトホール13bを通して上部電極10cに接続される孤立した第1のダミー金属パッド16dが形成されている。また、ダミーキャパシタ10Dに最も近い第1又は第3の導電性プラグ15a,15c上には孤立した第2のダミー金属パッド16eが形成されている。これにより、ダミーキャパシタ10Dは、MOSトランジスタT1,T2に接続されないので、キャパシタとして動作することはない。
第1、第2の金属配線16a,16c、金属パッド16b、ダミー金属パッド16d,16eは、例えば、それぞれ膜厚150nm程度のTiN膜、膜厚5nm程度のTi膜、膜厚500nm程度のAl-Cu膜、膜厚50nm程度のTiN膜及び膜厚20nm程度のTi膜からなる5層構造金属膜をパターニングして形成されている。
第1、第2の金属配線16a,16c、金属パッド16b、ダミー金属パッド16d,16e及び第2層間絶縁膜13の上には、第3層間絶縁膜18が形成されている。第3層間絶縁膜18として、例えばTEOSを使用してCVD法により形成されるSiO2膜が形成される。第3層間絶縁膜18の上面はCMP法により平坦化されている。
第3層間絶縁膜18のうち第2のn型不純物拡散領域7bに繋がる金属パッド16bの上にはビット線コンタクトホール18aが形成され、ビット線コンタクトホール18aの中にはTiNグルー膜とタングステン膜からなる第4の導電性プラグ19が埋め込まれている。
第3層間絶縁膜18上には、第4の導電性プラグ19の上に接続されてワード線WLに交差する方向に延在するビット線20が形成されている。従って、ビット線20は、第4の導電性プラグ19、金属パッド16b、第2の導電性プラグ15bを介して第2のn型不純物拡散領域7bに電気的に接続される。
次に、活性領域1a、キャパシタ10、ダミーキャパシタ10D、ワード線WL、ビット線20の平面構成について図3を参照して説明する。
図3において、第1層間絶縁膜9上に形成される帯状のプレートライン(下部電極)10aは、間隔をおいてほぼ並行に複数形成されている。また、プレートライン10aは、ワード線WLの延在方向に並ぶ複数の活性領域1aの前後に形成されるとともにワード線WLとほぼ平行に延在してプレートラインドライバ22に電気的に接続されている。プレートライン10aの各々の上方にはプレートライン10aの長さ方向に複数の上部電極10cが形成されている。さらに、プレートライン10aとその上の上部電極10cの間には帯状の強誘電体膜10bが形成されている。
プレートライン10aのうち強誘電体膜10bからはみ出した端部の上には、第2層間絶縁膜13内に形成された下部電極用コンタクトホール13cが形成されている。そして、プレートライン10aには、第2層間絶縁膜13上に形成された下部電極引出配線(不図示)がコンタクトホール13cを通して接続されている。
複数のワード線WLは、それぞれ活性領域1aと素子分離絶縁膜2の上を通り、ワードラインドライバ21に電気的に接続されている。
また、第3層間絶縁膜18上のビット線20は、ワード線WLに直交する方向に延在し、第2の導電性プラグ15b、金属パッド16bを介して活性領域1aの中央の第2の不純物拡散領域7bに電気的に接続されるとともに、センスアンプ23に電気的に接続されている。
活性領域1aにおいて、2つのワード線WLの両側のn型不純物活性領域7a〜7cの上には、第1〜第3の導電性プラグ15a〜15cが埋め込まれる第1〜第3のコンタクトホール14a〜14cが形成されている。また、メモリセル用のキャパシタ10の上部電極10cの上には上部電極用コンタクトホール13aが形成され、またダミーキャパシタ10Dの上部電極10cの上には上部電極用コンタクトホール13bが形成されている。
ダミーキャパシタ10Dは、複数個のキャパシタが縦横に配置される四角形のメモリセル領域の四隅(4つの角)に各々1つずつ存在するキャパシタが適用される。ダミーキャパシタ10Dの上部電極10cの上には、他のキャパシタ10と同様に、コンタクトホール13bが形成されている。しかし、ダミーキャパシタ10Dの上部電極10cには、電気的に孤立したダミー金属パッド16dがコンタクトホール13bを通して接続されるだけである。従って、ダミーキャパシタ10Dは、MOSトランジスタT1,T2から絶縁された状態になっていて、情報を蓄積しない。情報を蓄積するキャパシタ10は、メモリセル領域内の四隅を除いた範囲内で縦横(マトリクス状)に配置されている。
ダミーキャパシタ10Dをメモリセル領域の四隅に選択的に配置し、その他の最外周には実動作のキャパシタを配置したのは次のような理由による。
まず、図4に示すように平面形状が四角形のメモリセル領域Aに上記した構造の強誘電体キャパシタを縦横に複数形成し、所定位置のキャパシタの蓄積電荷量Qswを測定したところ、図5、図6に示すような結果が得られた。
図5は、メモリセル領域Aの1つの隅から対角線方向に沿って存在する複数の強誘電体キャパシタa1〜a5,cmの蓄積電荷量(スイッチング電荷量)Qswの違いを示している。また、図6は、四角のメモリセル領域Aの一辺の中央を通るプレートラインの上に存在する複数の強誘電体キャパシタm1〜m5,cmの蓄積電荷量Qswの違いを示している。
図5、図6から明らかなように、同じ構造を有する強誘電体キャパシタであるにもかかわらず、メモリセル領域Aの四隅の強誘電体キャパシタa1が最も劣化が著しいので、四隅のキャパシタをダミーキャパシタとして適用する。ダミーキャパシタ10Dを形成しない場合には、四隅に近い強誘電体キャパシタa2の劣化が著しくなるので、ダミーキャパシタはメモリセル領域Aの四隅のそれぞれに形成しておくことが好ましい。
ところで、電気的に孤立したダミー金属パッド16dをダミーキャパシタ10Dの上部電極10cに接続したのは次のような理由による。
ダミーキャパシタ10Dの上部電極10cに上部電極用コンタクトホール13bを通して配線(ダミー金属パッド16d)を接続した場合としない場合とを比べたところ、図7に示すような結果が得られた。図7によれば、ダミーキャパシタの上部電極に配線を接続した場合には、その周囲の強誘電体キャパシタの蓄積電荷量Qswは位置によって殆ど変化しない。これに対して、ダミーキャパシタの上部電極に配線を接続しない場合には実動作の強誘電体キャパシタの蓄積電荷量Qswはダミーキャパシタに近いほど小さくなってくる。
これは、ダミーキャパシタ10Dの上に上部電極用コンタクトホール13bを形成しない場合には、実動作の強誘電体キャパシタ10上に上部電極用コンタクトホール13aを形成するために用いるエッチングガスの濃度がダミーキャパシタ10Dの近くで高くなって実動作の強誘電体キャパシタ10を劣化させるからである、と考えられる。
以上のことから、メモリセル領域の四隅に存在する強誘電体キャパシタをダミーキャパシタとして使用し且つダミーキャパシタに孤立金属パターンを接続することにより、情報蓄積用の強誘電体キャパシタ10の劣化が防止される。この結果、メモリセルアレイの歩留まりを良くし、実動作キャパシタのリテンション性能を維持しながら、メモリセルアレイの占有面積を最小限にしてFeRAMを作成することができる。
(第2の実施の形態)
第1実施形態では、メモリセル領域の縦横に規則的に形成された複数のキャパシタのうち、メモリセル領域の最外周の四隅のキャパシタをダミーキャパシタとして適用し、最外周の他の部分のキャパシタを実動作のキャパシタとして適用している。
本実施形態では、メモリセル領域の最外周うちの四隅から突出させてダミーキャパシタを選択的に配置し、最外周とその内側の領域では全てのキャパシタを実動作としている。
図8は、本発明の第2実施形態のFeRAMに係るメモリセル領域を示す平面図である。なお、図8において、素子分離絶縁膜2より上の絶縁膜は省略して描かれている。
図8において、複数のプレートライン10aのうち第1番目と最終番目の長さを他のプレートライン10aより長く形成し、他のプレートライン10aの端から延長させた領域にダミーキャパシタ10Bを形成した構造を有している。
図8のII-II線に沿ったダミーキャパシタ10Bの断面構造は図9のようになっている。また、実動作セルとなるキャパシタ10、MOSトランジスタT1,T2、金属配線16a,16c等の断面構造は、図2の右側に示す構造と同様である。
図8、図9において、第1番目及び最終番目のプレートライン10aのコンタクト領域に近い延長領域の上には強誘電体膜10bを介してダミーキャパシタ10B用の上部電極10dが形成されている。即ち、プレートライン(下部電極)10aと強誘電体膜10bと上部電極10dによってダミーキャパシタ10Bが構成されている。
ダミーキャパシタ10Bは、第1実施形態と同様に、他のキャパシタ10とともにキャパシタ保護絶縁膜11,12と第2層間絶縁膜13によって覆われている。また、ダミーキャパシタ10Bの前方又は後方のシリコン基板1には、第4のn型不純物拡散領域7dが形成されている。
また、カバー膜8、第1層間絶縁膜9、キャパシタ保護絶縁膜11,12及び第2層間絶縁膜13のうち第4のn型不純物拡散領域7dの上には、コンタクトホール14dが形成されている。そのコンタクトホール14dの中には、第1〜第3の導電性プラグ15a〜15cと同じ構造の第5の導電性プラグ15dが形成されている。
キャパシタ保護膜12及び第2層間絶縁膜13のうちダミーキャパシタ10Bの上にはキャパシタコンタクトホール13dが形成されている。そして、第2層間絶縁膜13の上には、第5の導電性プラグ15dの上からキャパシタコンタクトホール13d内に至る範囲でダミー金属配線16fが形成されている。ダミー金属配線16fは、第1及び第2の金属配線16a,16cと同時に形成される。 第3層間絶縁膜18の上には、ビット線20に平行に接地用配線24が形成され、接地用配線24は第6の導電性プラグ25を介してダミー金属配線16fに接続されている。
従って、ダミーキャパシタ10Bはメモリセルとして動作しない。
以上のように、本実施形態では、実動作のキャパシタ10が縦横に形成されるメモリセル領域の四隅の外側近傍にダミーキャパシタ10Bを形成し、メモリセル領域内では最外周も含めて全て実動作のキャパシタ10を形成したので、4つのダミーキャパシタ10Bを結ぶ線によって区画される領域より内側に存在する実動作のキャパシタ10の劣化が防止される。
なお、第1実施形態と同様に、ワード線WLはワードラインドライバに接続され、プレートライン10aはプレートラインドライバに接続され、ビット線はセンスアンプに接続されている。これらの接続については、特に断らない限り、以下の実施形態でも同様である。
(第3の実施の形態)
図10は、本発明の第3実施形態に係るメモリセル領域の平面図である。図10では、素子分離絶縁膜2より上の絶縁膜は省略して描かれている。
図10において、プレートライン10aのうち第1番目と最終番目の両端は、第2実施形態で説明したと同様に、他のプレートライン10aよりも長く形成されている。そして、第1番目と最終番目のプレートライン10aの延長領域に形成される第1のダミーキャパシタ10Bは、第2実施形態と同じ構造であって第4のn型不純物拡散領域7dに金属配線16fを介して電気的に接続されている。
また、第1番目と最終番目のプレートライン10aの延長領域とその近傍には、活性領域1aと反対側にプレート拡張部27が形成されている。そして、プレート拡張部27には2つの第2のダミーキャパシタ10Cが形成されている。第2のダミーキャパシタ10Cは、プレートライン10aのプレート拡張部27からなる下部電極と、プレート拡張部27上に延在する強誘電体膜10bと、強誘電体膜10b上に形成される上部電極10eから構成される。
以上のような構成によれば、複数のキャパシタ10が形成されるメモリセル領域の四隅が、それぞれ第1及び第2のダミーキャパシタ10B,10Cにより外側の三方から囲まれることになる。従って、メモリセル領域内に形成される複数の実動作のキャパシタ10の特性の劣化が第1及び第2のダミーキャパシタ10B,10Cにより防止される。
ところで、メモリセル領域の四隅をそれぞれ三方からダミーキャパシタ10B,10Cで囲んでもメモリセル領域内のキャパシタ10の蓄積電荷量Qswの劣化が十分に防止されない場合がある。即ち、メモリセル領域Aの最外周では、プレートライン10aの一部が露出して触媒として作用するので、メモリセル領域の強誘電体キャパシタは中央よりも周縁近傍が還元性ガスにより劣化され易い。
この場合には、図10のIII-III線断面図である図11に示すように、複数のプレートライン10aのうち第1番目と最終番目に形成される複数のキャパシタを全てダミーキャパシタ10Eとして使用するとともに、複数のビット線20のうちの第1番目と最終番目に電気的に接続される複数のキャパシタを全てダミーキャパシタとして使用してもよい。このような場合には、第1番目と最終番目のプレートライン10aはプレートラインドライバ22に接続せずにホール13cを通して接地配線16hに接続するとともに、第1番目と最終番目のビット線20をセンスアンプ23に接続させずに接地させる。
これにより、メモリセル領域の最外周に沿ってダミーキャパシタ10Eが一列に枠状に配置され、さらに、枠状のダミーキャパシタ10Eの四隅のそれぞれを外側の三方から囲むというように、実動作キャパシタ10が特に劣化しやすい四隅領域の近傍に二重にダミーキャパシタ10B,10Eが形成される。従って、メモリセル領域内の実動作のキャパシタ10の特性劣化がより確実に防止される。即ち、ダミーキャパシタの配列を、四隅部分が2個、それ以外の最外周が1個というように、数又は面積を変化させることにより実動作キャパシタの強誘電体膜の劣化に対する耐性を高める構造を採用してもよい。これにより、実動作キャパシタを周囲から保護してその劣化を抑制し、かつダミーキャパシタ領域の面積の増加を最小限に抑えることができる。
なお、メモリセル領域の四隅に選択的にダミーキャパシタを形成し、さらにダミーキャパシタにより囲まれる領域の内側の最外周にダミーキャパシタを配置することは、第2実施形態において採用してもよい。
(第4の実施の形態)
図12は、本発明の第4実施形態に係るメモリセル領域の平面図である。図12においては、素子分離絶縁膜2より上の絶縁膜は省略されて描かれている。
図12に示すメモリセル領域は、シリコン基板1に間隔をおいて縦横に形成された複数の活性領域1aと、素子分離絶縁膜2及び活性領域1a上を通るワード線WLと、第1層間絶縁膜9の上であって活性領域1aの前方及び後方の上方に形成されるプレートライン(下部電極)10aと、プレートライン10aの上で間隔をおいて複数形成される上部電極10cと、プレートライン10aと上部電極10cの間に形成される強誘電体膜10bとを有している。活性領域1aとその周辺の断面構造は図2の右側に示したと同じような構成を有している。
この場合、第1実施形態に示した構造と異なり、全てのプレートライン10aの上に形成された複数の上部電極10cは実動作のキャパシタ10を構成している。
図12では、メモリセル領域の四隅のそれぞれ、即ち複数のプレートライン10aのうち第1番目と最終番目の両端のそれぞれを外側の三方から囲む領域にL字状の平面形状を有するダミーキャパシタ26が形成されている。ダミーキャパシタ26は、平面形状がL字状の下部電極26a、強誘電体膜26b及び上部電極26cから構成されている。
ダミーキャパシタ26の下部電極26aはプレートライン10aと同じ層構造を有し、強誘電体膜26bはプレートライン10a上の強誘電体膜10bと同じ材料からなり、さらにダミー上部電極26cはプレートライン10a上の上部電極と同じ層構造を有している。
ダミーキャパシタ26は、メモリセルのキャパシタ10と同様に第2層間絶縁膜13により覆われている。そして、第2層間絶縁膜13のうち上部電極26cの上には複数のホール28が形成されており、ホール28の中とその周辺の上にはダミー金属パッド29が形成されている。
ダミーキャパシタ26は、実動作のキャパシタ10に比べて、同じかそれ以上のサイズにしてもよい。それにともない、ダミーキャパシタ26のダミー上部電極26cの上のホール28のサイズも、実動作のキャパシタ10上のホール13aと同じかそれ以上のサイズにしてもよい。
以上のような構成によれば、複数の実動作のキャパシタ10が形成されるメモリセル領域の四隅のそれぞれは、外側の複数のダミーキャパシタ26により三方から囲まれることになる。従って、第1実施形態に示したと同様に、メモリセル領域内に形成される複数のメモリセル用のキャパシタ10の蓄積電荷量Qswの低下がダミーキャパシタ26により防止される。
ところで、メモリセル領域の四隅を局所的に三方からダミーキャパシタ26で囲んだだけでは、実動作のキャパシタ10の特性劣化の防止に十分対応できないことがある。この対策として、図13の断面に示すように、複数のプレートライン10aのうち第1番目と最終番目に形成される複数のキャパシタを全てダミーキャパシタ10Fとして使用するとともに、複数のビット線20のうちの第1番目と最終番目に電気的に接続される複数のキャパシタを全てダミーキャパシタ10Fとして使用してもよい。このような場合には、第1番目と最終番目のプレートライン10aはプレートラインドライバ22に接続せずにホール13cを通して接地配線16hに接続するとともに、第1番目と最終番目のビット線20をセンスアンプ23に接続させずに接地させる。なお、図13は、図12のIV-IV線断面図である。
これにより、メモリセル領域内の最も外側に複数のダミーキャパシタ10Fが枠状に配置され、さらに枠状のダミーキャパシタ10Fを外側の三方から囲むようにダミーキャパシタ26が形成されることになるので、メモリセル領域の四隅では二重にダミーキャパシタ10F,26が配置されることになる。これにより、メモリセル用のキャパシタ10の劣化がより確実に防止される。
ところで、図12に示したダミーキャパシタ26は、略四角形のメモリセル領域の四隅の外側にダミーキャパシタを形成しているが、図14に示すように、メモリセル領域の周りに複数のダミーキャパシタ31を枠状に配置してもよいし、図15に示すように、メモリセル領域内の空き領域とメモリセル領域の外側に複数のダミーキャパシタ35を敷き詰めてもよい。
図14に示したダミーキャパシタ31は、枠状にそれぞれ形成した下部電極31a、強誘電体膜31b、上部電極31cを順に形成した構造を有している。そして、ダミーキャパシタ31の上に形成された第2層間絶縁膜13のうち上部電極31cの上には複数のホール33が形成されており、ホール33の中とその周辺の上にはダミー金属パッド34が形成されている。このダミーキャパシタ31は、実動作のキャパシタ10に比べて、面積が大きく、上部電極31cの面積を実動作のキャパシタ10に比べて同じかそれ以上のサイズにすることもできる。それと同様に、ダミーキャパシタ31の上部電極31c上のホール33も、実動作のキャパシタ10の上のホール13aと同じかそれ以上のサイズにすることも可能である。
なお、ダミーキャパシタ26,31は、実動作のキャパシタ10に間隔をおいて連続して形成されるが動作しないので、その大きさは自由に設定される。
図15に示したダミーキャパシタ35は、メモリセル領域の周囲に敷き詰められた多数の島状の下部電極35aと強誘電体膜35bと上部電極35cから構成されている。そして、ダミーキャパシタ35を覆う第2層間絶縁膜13のうち上部電極35cの上にはホール36が形成されており、ホール36の中とその周辺の上にはダミー金属パッド37が形成されている。
なお、図14、図15においても、第1番目と最終番目のプレートライン10aの上のキャパシタと第1番目と最終番目のビット線20に接続されるキャパシタとを、全てダミーキャパシタ10Fとして使用してもよい。この場合の1番目のプレートライン10aに沿った断面は図13に示したと同様になる。
なお、図12、図14及び図15に示したダミーキャパシタ26,31,35が周辺回路領域にまで形成される場合においては、CMOS(不図示)に接続される導電性プラグに重ならない領域に配置して導電性プラグ間の短絡を防止する必要がある。また、ダミーキャパシタ26,31,35が周辺回路領域に形成される場合においては、一層目配線と重複しない領域に配置する必要がある。これにより、ダミーキャパシタ26,31,35によりメモリセル領域と周辺回路領域で段差を小さくすることができるし、キャパシタ上の層間絶縁膜の容積を低減できるために、成膜時の還元雰囲気からキャパシタの強誘電体膜の劣化を抑制できる。
ところで、ダミーキャパシタをメモリセル領域の最外周の四隅の周りで4個、四隅以外の最外周で2個というように配置してダミーキャパシタ面積を小さくすることも有効である。この場合には、実動作キャパシタの下部電極とダミーキャパシタの下部電極及び強誘電体膜を一体に共通して形成し、実動作キャパシタの上部電極とダミーキャパシタの上部電極を個々に分離させ、ダミーキャパシタの上部電極の上でダミー配線に接続する構造を採用する方が、有効である。即ち、実動作キャパシタはダミーキャパシタに近い方が特性劣化防止に有効である。
(第5の実施の形態)
上記した実施形態では、プレーナ型キャパシタを有するFeRAMについて説明したが、本実施形態ではスタック型キャパシタを有するFeRAMについて説明する。
図16は、本発明の第5実施形態の半導体装置に係るメモリセル領域の1つの活性領域とその周辺を示す平面図、図17は、本発明の第5実施形態の半導体装置に係るメモリセル領域の一部を示す断面図、図18は、本発明の第5実施形態の半導体装置のメモリセル領域を示す平面図である。なお、図16において素子分離絶縁膜より上の絶縁膜は省略して描かれ、V−V線断面は図17である。
図17に示すように、n型又はp型のシリコン(半導体)基板51の活性領域(トランジスタ形成領域)の周囲にはSTI構造の素子分離絶縁膜52が形成される。なお、素子分離絶縁膜52は、LOCOS法により形成されることもある。トランジスタ形成領域にはpウェル51aが形成され、pウェル51aの表面にはゲート絶縁膜53としてシリコン酸化膜が形成されている。
1つのpウェル51a上には2つのゲート電極54が並列に形成され、それらのゲート電極54は素子分離絶縁膜52上を通るワード線WLの一部を構成している。
pウェル51aのうちゲート電極54の両側にはソース/ドレインとなるLDD構造の第1〜第3のn型不純物拡散領域55a〜55cが形成されている。1つのトランジスタ形成領域における2つのゲート電極54の間の第2のn型不純物拡散領域55bはビット線に電気的に接続され、トランジスタ形成領域の両端側の第1、第3のn型不純物拡散領域55a,55cはキャパシタの下部電極に電気的に接続される。
なお、ゲート電極54の側壁には絶縁性のサイドウォールスペーサ56が形成されている。
ゲート電極54とLDD構造のn型不純物拡散層55a〜55cはMOSトランジスタT1,T2を構成している。
MOSトランジスタT1,T2はカバー絶縁膜58により覆われている。カバー絶縁膜58として、例えば約200nmの厚さの酸窒化シリコン(SiON)膜がプラズマCVD法により形成される。さらに、カバー絶縁膜58の上には、第1層間絶縁膜59としてTEOSガスを用いるプラズマCVD法により酸化シリコン(SiO2)膜が形成されている。さらに、第1層間絶縁膜59の表面はCMP法により平坦化されている。
カバー絶縁膜58と第1層間絶縁膜59のうち第1及び第3の不純物拡散領域55a,55cの上にはそれぞれ第1、第2のコンタクトホール59a,59bが形成されている。第1、第2のコンタクトホール59a,59b内面にはそれぞれ第1、第2の導電性プラグ60a,60bが形成されている。第1、第2の導電性プラグ60a,60bは、例えば、チタン(Ti)膜と窒化チタン(TiN)膜とタングステン(W)膜を順に形成した構造を有している。Ti膜、TiN膜及びW膜は、第1層間絶縁膜59の上面からCMP法により除去されている。
第1層間絶縁膜59の上には、第1の導電性プラグ60aと第2の導電性プラグ60bにそれぞれ接続されるスタック型のキャパシタ61が形成されている。キャパシタ61は、第1層間絶縁膜59の上に順に形成された下部電極61a、強誘電体膜61b及び上部電極61cから構成される。
下部電極61aは、例えばイリジウム(Ir)膜、酸化イリジウム膜(IrOx)膜及びプラチナ(Pt)膜の多層構造から構成されている。また。強誘電体膜61bは、第1実施形態と同様にPZT系材料、Bi層状構造化合物材料などから構成される。さらに、上部電極61cは、IrOx膜から構成されている。
なお、強誘電体膜61bは、成長直後に酸素雰囲気中でのアニールにより結晶化されている。また、キャパシタ61の形成のためのエッチングによりダメージを受けた強誘電体膜は、アニールによってを元の状態に回復される。
キャパシタ61は、アルミナ、PZTなどからなる絶縁性のキャパシタ保護膜62に覆われている。また、キャパシタ保護膜62の上には、表面がCMPにより平坦化された第2層間絶縁膜63が形成されている。
第2層間絶縁膜63、キャパシタ保護膜62のうち第2のn型不純物領域55bの上には第3のコンタクトホール63aが形成され、第3のコンタクトホール63a内には第3の導電性プラグ64が形成されている。第3の導電性プラグ64はTi膜、TiN膜及びW膜の三層構造を有している。
第2層間絶縁膜63及びキャパシタ保護膜62のうちキャパシタ61の上部電極61c上にはホール63bが形成されている。そして、上部電極61cは、第2層間絶縁膜63の上に形成されるプレート配線65aにホール63bを通して接続されている。プレート配線65aは、ワード線(ゲート電極)WLと同じ方向に延在される。また、第3の導電性プラグ64上には、プレート配線65aと同じ層構造の導電性パッド65bが形成されている。
プレート配線65a及び導電性パッド65b及び第2層間絶縁膜63の上には、第3層間絶縁膜66が形成されている。なお、第2及び第3層間絶縁膜63,66として例えばTEOSを用いてCVD法によりSiO2膜が形成される。
第3層間絶縁膜66のうち導電性パッド65bの上には、第4の導電性プラグ67が埋め込まれる第4のコンタクトホール66aが形成されている。第4の導電性プラグ67はTi膜とW膜の二層構造から構成されている。さらに、第4の導電性プラグ67は、第3層間絶縁膜66上でプレート配線65aに交差する方向に延在するビット線68に接続される。なお、プレート配線65a、ビット線68は、それぞれ、例えば、膜厚60nmのTi、膜厚30nmのTiN、膜厚400nmのAl-Cu、膜厚5nmのTi、及び膜70nmのTiNを順に形成した多層金属構造を有している。
半導体装置のメモリセルの一部の平面構成は図16のようになり、MOSトランジスタT1,T2とキャパシタ61はメモリセル領域内で規則的に間隔をおいて複数形成されている。ただし、図16では素子分離絶縁膜52より上方の各種絶縁膜は省略して描かれている。
メモリセル領域におけるワード線WLはワードラインドライバ21に電気的に接続され、プレート配線65aはプレートラインドラバ22に電気的に接続され、ビット線68はセンスアンプ23に電気的に接続されている。
また、メモリセル領域におけるキャパシタ61とコンタクトホール59a,59b,63aとプレート配線65aとビット線68の配置関係は図18に示すようになる。そして、メモリセル領域の四隅の外側には、MOSトランジスタT1,T2に接続されずに電気的に孤立したダミーキャパシタ69が1つ又は複数個形成されている。なお、図18においては、メモリセル領域の四隅の外側には3つのダミーキャパシタ69が形成されている。ダミーキャパシタ69は、メモリセルのキャパシタ61と同じ構造を有し、その上にはコンタクトホール70を介してダミー金属パッド71が接続されている。ダミー金属パッド71は、第2層間絶縁膜63の上に形成されていて、プレート配線65aと同じ層構造を有している。
図18では、プレート配線65aにコンタクトホール70aを通して接続されるダミーキャパシタ69も形成されているが、そのダミーキャパシタ69の下方には孤立したn型不純物拡散領域(不図示)が形成され、n型不純物拡散領域とダミーキャパシタ69の下部電極(不図示)は導電性プラグ(不図示)を介して電気的に接続されている。そのダミーキャパシタ69は、MOSトランジスタT1,T2に接続されない。従って、プレート配線65aの下のダミーキャパシタ69には情報が蓄積されない。
ところで、スタック型キャパシタ61を有するメモリセル領域においても、図18のVI-VI線断面図である図19に示すように、複数のプレート配線65aと複数のビット線68のそれぞれの第1番目と最終番目を接地することにより、メモリセル領域内で最外周にあるキャパシタをダミーキャパシタ61Dとして使用してもよい。
これにより、メモリセル領域内においてメモリセルを構成するキャパシタ61は、ダミーキャパシタ61D、69によって囲まれて保護されることになって第1実施形態と同様に、蓄積電荷量が低下しにくくなる。特に、メモリセル領域の四隅の近傍のキャパシタ61の特性は改善される。
なお、スタック型のダミーキャパシタ69も、第1〜第4の実施形態と同様に枠状にしたり、L字状にしたり、孤立パターンとして多数敷き詰めるように配置してもよい。
上記した第1〜第5実施形態では、メモリセル領域に形成される複数のキャパシタのうちメモリセル領域の四隅にそれぞれ選択的にダミーキャパシタを形成している。また、メモリセル領域の中央から外側に見てメモリセル領域の四隅又は四隅の近傍には、それ以外の最外周よりも多く又は広くダミーキャパシタが形成される。または、メモリセル領域の最外周に沿って形成されるダミーキャパシタは、四隅以外の部分に比べて四隅で多く又は広く又は高密度に配置されている。又は、メモリセル領域を外から囲む位置にダミーキャパシタが設けられている。なお、上記した実施形態において接地電位の代わりに固定電位としてもよい。
(第6の実施の形態)
上記した第1〜第5実施形態では、メモリセル領域の四隅の内側と外側の少なくとも一方にダミーキャパシタを形成し、又は、そのダミーキャパシタからメモリセル領域の外側にむけてダミーキャパシタの個数を増やし又は面積を拡張し、これにより実動作のキャパシタの特性を安定にしている。
これに対して、本実施形態から第10実施形態では、ダミーキャパシタを使用しないで、メモリセル領域内の実動作の複数のキャパシタの特性を安定にすることについて説明する。
図20、図21は、本発明の第6実施形態に係る半導体装置のメモリセルの製造工程を示す断面図、図22は、本発明の第6実施形態に係る半導体装置のメモリセル領域のキャパシタを示す平面図である。図20、図21は、図22のVII-VII線から見た断面図である。なお、図20、図21及び図22において、第1〜第4実施形態と同じ符号は同じ要素を示している。
まず、図20(a)に示す構造を形成するまでの工程を説明する。
第1実施形態で説明したように、シリコン基板1の表層にLOCOS法により素子分離絶縁膜2を形成する。素子分離絶縁膜2は、シリコン基板1の表面で縦横に配置される複数の活性領域1aを囲む位置に形成されている。活性領域1aは、複数のプレートライン形成領域の間に形成され、各プレートライン形成領域に沿って間隔をおいて複数配置されている。
続いて、シリコン基板1の活性領域1aの表面を酸化してゲート絶縁膜4を形成する。
次に、素子分離絶縁膜2及びゲート絶縁膜4の上に非晶質又は多結晶のシリコン膜を形成し、さらに、シリコン膜上にタングステンシリサイド膜を形成する。そして、シリコン膜及びタングステンシリコン膜をパターニングして活性領域1aの上方にゲート電極5を形成する。ゲート電極5は、活性領域1a上で間隔をおいてほぼ平行に2本形成されている。ゲート電極5は、素子分離絶縁膜2上を通るワード線WLの一部を構成する。
さらに、活性領域1a内のうちゲート電極5の両側にn型不純物をイオン注入して、n型MOSトランジスタT1,T2ソース/ドレインとなる第1〜第3のn型不純物拡散領域7a,7b,7cを形成する。各活性領域1aにおいて、第1〜第3のn型不純物拡散領域7a〜7cは、ワード線WLと交差する方向、即ち前後方向に1列に並んでいる。活性領域1aの中央に位置する第2のn型不純物拡散領域7bはビット線に電気的に接続され、また、活性領域1aの両端側に位置する第1、第3のn型不純物拡散領域7a、7cは後述するキャパシタの上部電極に電気的に接続される。
その後に、シリコン基板1、素子分離絶縁膜2及びゲート電極5の上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、側壁絶縁膜6として残す。
続いて、ゲート電極5及び側壁絶縁膜6をマスクに使用して、活性領域1aに再びn型不純物イオンを注入することによりn型不純物拡散領域7a〜7cをLDD構造にする。
これにより、第1及び第2のn型不純物拡散領域7a,7bと一方のゲート電極5を有する第1のnMOSトランジスタT1と、第2及び第3のn型不純物拡散領域7b,7cと他方のゲート電極5を有する第2のnMOSトランジスタT2が形成される。
この後に、nMOSトランジスタT1,T2を覆う絶縁性のカバー膜8をシリコン基板1上にCVD法により形成する。カバー膜8として例えば酸窒化シリコン(SiON)膜を形成する。
次に、TEOSを用いるCVD法により酸化シリコン膜をカバー膜8の上に約1.0μmの厚さに形成し、この酸化シリコン膜を第1層間絶縁膜9として使用する。
続いて、第1層間絶縁膜9の緻密化処理として、常圧の窒素雰囲気中で第1層間絶縁膜9を約700℃の温度で30分間熱処理する。その後に、第1層間絶縁膜9の上面をCMP法により平坦化する。
さらに、第1層間絶縁膜9上に、第1の導電膜72として厚さ10〜30nmのチタン(Ti)膜と厚さ100〜300nmのプラチナ(Pt)膜をスパッタ法により順に形成する。
続いて、強誘電体膜73として厚さ100〜300nmのPZT膜をRFスパッタ法により第1の導電膜72上に形成する。強誘電体層73の形成方法は、その他に、MOD(metal organic deposition)法、MOCVD(有機金属CVD)法、ゾル・ゲル法などがある。また、強誘電体膜73の材料としては、PZT以外に、第1実施形態に示したPZT系材料、又はBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
さらに、強誘電体膜73を構成するPZT膜の結晶化処理として、酸素雰囲気中で温度650〜850℃、30〜120秒間の条件でRTA(Rapid Thermal Annealing)を行う。
続いて、強誘電体膜73の上に第2の導電膜74として酸化イリジウム(IrO2)膜をスパッタ法により100〜300nmの厚さに形成する。
次に、図20(b)に示すように、第2の導電膜74をパターニングすることにより、各プレートライン形成領域内で、第2の導電膜74からなる複数の第1の上部電極74aと複数の第2の上部電極74bを形成する。第2の上部電極74bの平面形状の面積は、第1の上部電極74aの平面形状の面積より大きい。なお、第1の上部電極74aは1.7μm×1.0μmの平面形状となっている。また、第2の上部電極74bは2.1μm×1.0μmの平面形状となっている。
各活性領域1aの前方と後方の素子分離絶縁膜2の上方には、第1の上部電極74aと第2の上部電極74bのいずれかが配置されている。即ち、第1のn型不純物拡散領域7aは第1の上部電極74aと第2の上部電極74bのいずれかに隣接し、第3のn型不純物拡散領域7cは第1の上部電極74aと第2の上部電極74bのいずれかに隣接している。
続いて、強誘電体膜73をパターニングしてプレートライン形成領域に残し、これをキャパシタの誘電体膜とする。この後に、エッチングによりダメージを受けた強誘電体膜73の膜質を回復させるために、酸素雰囲気中で強誘電体膜73をアニールする。
その後に、第1の導電膜72をパターニングすることにより、第1の導電膜72よりなる第1のプレートライン72aと第2のプレートライン72bを形成する。第1及び第2のプレートライン72a,72bは、それぞれキャパシタの下部電極として機能する。
第1のプレートライン72aと第2のプレートライン72bは、図22に示すように、各活性領域1aの前方と後方にある素子分離絶縁膜2の上方であって、ワード線WLと同じ方向に伸びてストライプ状に形成されている。第1及び第2のプレートライン72a,72bは、上記した実施形態と同様に、周辺回路領域のプレートラインドライバに接続される。また、ワード線WLは周辺回路領域のワードラインドライバに接続される。
第1のプレートライン72aは、複数のプレートラインのうち第1番目と最終番目以外のプレートラインである。第1のプレートライン72aは、ワード線WLに直交する方向の幅が両端部で局部的に広い略H字の平面形状を有し、両端部での幅は第2の上部電極74bとほぼ同じ約2.1μmであり、それよりも内側での幅は第1の上部電極74aとほぼ同じ約1.7μmとなっている。また、第1のプレートライン72aの両端部のそれぞれの上には、第2の上部電極74bが強誘電体膜73を介して形成されている。また、第1のプレートライン72aのうち第2の上部電極74bの間の領域の強誘電体膜73上には、間隔をおいて複数の第1の上部電極74aがプレートラインの延在方向に一列に形成されている。
第2のプレートライン72bは、メモリセル領域に間隔をおいて形成される複数のプレートラインのうち、第1番目と最終番目のプレートラインである。第2のプレートライン72bのうちワード線WLに直交する方向の幅は2.1μmであり、全体でほぼ同じ幅を有している。また、第2のプレートライン72bの上において、強誘電体膜73の上には、第2のプレートライン72bとほぼ同じ幅を有する第2の上部電極74bが間隔をおいてプレートライン延在方向に一列に複数形成されている。
なお、図22では、第1のプレートライン72aが間隔をおいて4つ例示されているが、それ以上の数でもよい。
以上のような工程で形成された第1の上部電極74aとその直下の強誘電体膜73及び第1のプレートライン72aとにより第1のキャパシタQ1が構成される。また、第2の上部電極74bとその直下の強誘電体膜73と第1又は第2のプレートライン72a,72bとにより第2のキャパシタQ2が構成される。
なお、第1の導電膜72、強誘電体73及び第2の導電膜74のパターニングは、それらの膜を異なるレジストパターン(不図示)によって覆いながら、例えば誘導結合型プラズマエッチング装置を用いて行われる。それらのエッチングに使用されるガスは、塩素(Cl2)とアルゴン(Ar)の混合ガスである。
次に、図21(a)に示す構造を形成するまでの工程を説明する。
まず、キャパシタQ1,Q2を覆うキャパシタ保護絶縁膜12を第1層間絶縁膜9の上に50nmの厚さに形成する。キャパシタ保護絶縁膜12として、アルミナ、PZTのような酸素防御機能を有する材料からなる膜が形成される。
続いて、キャパシタ保護絶縁膜12上に第2層間絶縁膜13としてSiO2膜を形成する。SiO2膜は、TEOSをソースガスに用いるCVD法により形成される。その後に、第2層間絶縁膜13の上面をCMP法により平坦化する。その平坦化は、キャパシタQ1,Q2の上で第2層間絶縁膜13の厚さが約300nmとなるような条件とする。
続いて、第1〜第3のn型不純物拡散領域7a〜7cのそれぞれの上に第1〜第3のコンタクトホール14a〜14cを形成した後に、第1〜第3のコンタクトホール14a〜14c内および第2層間絶縁膜13上に、グルー膜として厚さ20nmのチタン(Ti)膜と厚さ50nmの窒化チタン(TiN)膜をスパッタ法により順に形成する。さらに、第1〜第3のコンタクトホール14a〜14cを完全に埋め込む厚さのタングステン(W)膜をCVD法によりグルー膜上に成長する。さらに、タングステン膜及びグルー膜をCMP法により研磨して第2層間絶縁膜13の上面上から除去する。これにより、第1〜第3のコンタクトホール14a〜14c内に残されたタングステン膜及びグルー膜を、それぞれ第1〜第3の導電性プラグ15a〜15cとする。
その後に、第1〜第3の導電性プラグ15a〜15cを覆う酸化防御膜(不図示)を第2層間絶縁膜13上に形成する。さらに、酸化防御膜と第2層間絶縁膜13とキャパシタ保護絶縁膜12をパターニングして第1及び第2の上部電極74a,74bのそれぞれの上に第4、第5のコンタクトホール13e,13fを形成する。同時に、第1及び第2のプレートライン72a,72bの一端寄りであって上部電極74a,74bから外側にはみ出したコンタクト領域のそれぞれの上に、第6のコンタクトホール13gと第7のコンタクトホール13hを形成する。
続いて、第4、5のコンタクトホール13e,13fの形成により受けたダメージからキャパシタQ1,Q2の膜質を回復させるために酸素雰囲気中でキャパシタQ1,Q2をアニールする。なお、第2のキャパシタQ2の平面の面積は、第1のキャパシタQ1の平面の面積よりも広いので、アニールの効果を高くするために第5のコンタクトホール13fの径を第4のコンタクトホール13eの径より大きくしてもよい。その後に、酸化防御膜をエッチバックして除去する。
次に、図21(b)に示す構造を形成するまでの工程を説明する。
まず、第4〜第7のコンタクトホール13e〜13h内と第2層間絶縁膜13の上に金属膜、例えばTiN膜とAl-Cu膜を有する構造の金属膜を形成する。さらに、金属膜をパターニングすることにより、第1の導電性プラグ15aと第1又は第2の上部電極74a,74bを接続する第1の配線16aと、第3の導電性プラグ15cと第1又は第2の上部電極74a,74bを接続する第2の配線16cとを形成するとともに、第2の導電性プラグ15bの上に島状の導電性パッド16bを形成する。
続いて、第1,第2の配線16a,16cと導電性パッド16bを覆う第3層間絶縁膜18を第2層間絶縁膜13の上に形成し、さらに、第3層間絶縁膜18のうち導電性パッド16bの上に第6のコンタクトホール18aを形成する。その後に、第6のコンタクトホール18a内に第4の導電性プラグ19を形成し、さらに、第4の導電性プラグ19の上に接続されるビット線20を第3層間絶縁膜18上に形成する。なお、ビット線20は周辺回路のセンスアンプに接続される。
以上のような工程により形成された複数のキャパシタQ1,Q2のうち、メモリセル領域内の最外周の部分には面積の大きい方の第2のキャパシタQ2を複数配置し、また、複数の第2のキャパシタQ2に囲まれた領域内で複数の第1のキャパシタQ1を配置している。しかも、第2のキャパシタQ2を構成する上部電極74bの平面形状は、第1のキャパシタQ1を構成する上部電極74aの平面形状よりも広く形成されている。
従って、メモリセル領域のうち劣化しやすい位置に配置される第2のキャパシタQ2は、キャパシタ作成用エッチングガスなどにより劣化が生じても他の第1のキャパシタQ1よりも蓄積電荷量Qswが低くなることが未然に防止される。
これにより、図4、図5に示したような、略四角形のメモリセル領域Aの四隅に形成された第2のキャパシタQ2は、ダミーキャパシタではなく実動作キャパシタとして使用できることになる。しかも、第2のキャパシタQ2の蓄積電荷量の低下が防止されることによって、センスアンプによる情報の書込み、読み取りのエラーの発生が抑制される。
なお、上記した例では、第1のキャパシタQ1と第2のキャパシタQ2を同時に形成するようにしているが、別の工程で形成してもよい。また、第2のキャパシタQ2の上部電極74bの平面形状は、第1のキャパシタQ1の上部電極74aよりも広ければよく、多角形であってもよい。
(第7の実施の形態)
第6実施形態においては、複数のプレートラインのうちメモリセル領域内の最外周に位置する第1番目と最終番目を除いて、略H字状又はハンマー状の平面形状に形成されている。即ち、第1のプレートライン72aにおいて、第1の上部電極74aを形成する部分の幅を細くしている。
これに対して、図23に示すように、第1及び第2の上部電極74a,74bの双方が形成される全ての第1のプレートライン72cの幅を第2の上部電極74bの幅とほぼ同じにしてもよい。第1のプレートライン72cは、第6実施形態と同様に、図20(a)に示した第1の導電膜72をパターニングして形成される。
なお、図23において、図22と同じ符号は同じ要素を示している。
これにより、第1のプレートライン72cは、その上方に形成される第1の上部電極74aに対して幅方向の面積のマージンが広くなるので、第1の導電膜72のパターニングのずれによって第1の上部電極74aが縮小化するおそれが無くなる。
(第8の実施の形態)
第6、第7実施形態では、略四角形状のメモリセル領域A内に配置される第1、第2のキャパシタQ1,Q2のうち、面積の大きい方の第2のキャパシタQ2をメモリセル領域Aの最外周に沿って1列で形成している。
これに対して、図24に示すように、第2のキャパシタQ2をメモリセル領域内で外周に沿って1周形成し、さらに、メモリセル領域Aの対角線方向のうち四隅に最も近い位置に、第3のキャパシタQ3を1個又は複数個追加してもよい。第3のキャパシタQ3は、第1、第2のプレートライン72c,72bのいずれかと、強誘電体膜73と、上部電極74cとから構成される。第3のキャパシタQ3の上部電極74cは、第6実施形態に示した第2の導電膜74のパターニングによって形成され、第2のキャパシタQ2の上部電極74bと同じかそれ以下の面積であって第1のキャパシタQ1の上部電極74aより大きな面積を有している。これにより、第3のキャパシタQ3は、第1のキャパシタQ1よりも蓄積電荷量Qswが大きくなっている。
これによれば、図4に示したように、メモリセル領域Aの四隅に近い部分に配置されるキャパシタの蓄積電荷量Qswの低下が防止され、ダミーキャパシタを設けることなく、実動作のキャパシタの数を増やすことができる。
なお、図24において図20〜図23と同じ符号は同じ要素を示している。
(第9の実施の形態)
第6、第7実施形態では、略矩形状のメモリセル領域A内に配置される第1、第2のキャパシタQ1,Q2のうち、面積の大きい第2のキャパシタQ2をメモリセル領域Aの最外周に沿って1列で形成している。
これに対して、本実施形態では図25に示すように、メモリセル領域A内で四隅にそれぞれ1つずつ第2の上部電極74bを形成して、面積の大きな第2のキャパシタQ2の数を最小限に配置している。また、第1番目と最終番目のプレートラインである第2のプレートライン72eは、第2のキャパシタQ2を構成する第2の上部電極74bと同じ幅に形成されている。また、第1番目と最終番目以外のプレートラインである第1のプレートライン72dは、第1のキャパシタQ1を構成する第1の上部電極74aと同じ幅に形成されている。第1及び第2のプレートライン72d,72eはそれぞれ第6実施形態に示した第2の導電膜74をパターニングすることにより形成されている。
これにより、図4、図5、図6の実験結果に従って、メモリセル領域Aでのキャパシタの蓄積電荷量Qswの低下が抑制される。
また、面積の大きな第2のキャパシタQ2の数を最小限にすることにより、第1のプレートライン72dの幅を、第1番目と最終番目の第2のプレートライン72eの幅に比べて狭くすることができる。従って、メモリセル領域の面積について第6〜第8実施形態のメモリセル領域よりも狭くすることができる。
なお、図25において図20〜図23と同じ符号は同じ要素を示している。
(第10の実施の形態)
第6〜第9実施形態では、メモリセル領域内で四隅又は周縁に沿って第2のキャパシタQ2を配置し、それ以外の領域には第1のキャパシタQ1を配置している。
これに対して、本実施形態では図26に示すように、複数のプレートラインのうち第1番目と最終番目以外のプレートラインであって、隣り合う間隔が最も広くなる2つのプレートライン72f,72gを形成する場合には、それらのプレートライン72f,72gの上に形成されるキャパシタ上部電極として第2の上部電極74bを形成するようにしてもよい。即ち、それらのプレートライン72f,72gの領域には蓄積容量の大きな第2のキャパシタQ2のみを形成するようにしてもよい。
図26において、n番目のプレートライン72fと(n+1)番目のプレートライン72gの間の距離は、活性領域1aの長辺よりも長くなっている。また、n番目のプレートライン72fと(n+1)番目のプレートライン72gの間の領域はビット線20が交差するツイスト領域80であり、ツイスト領域80の下方には活性領域1aが配置されていない。
そのツイスト領域80では、複数のビット線20a,20bは1つおきに一側方に屈曲している。屈曲するビット線20aは、ツイスト領域80の前と後において、重なるキャパシタ列を1つ隣りに変更する軌道を有している。また、屈曲しない残りのビット線20bは、ツイスト領域80内で断線されていてビット線20a,20b同士が短絡しない構造となっている。
また、ツイスト領域80内において、図21(b)に示した第1層間絶縁膜9の上には、ビット線20aの屈曲部に重なる中継配線20cが形成されている。この中継配線20cは、第1の導電膜72をパターニングして形成され、かつプレートライン72f,72gから間隔をおいて配置されている。そして、中継配線20cは、第2、第3層間絶縁膜9,18に形成されたコンタクトホール18b,18cを通して、断線しているビット線20b同士を接続している。断線されたビット線20b同士は、屈曲部を有するビット線20bとツイスト領域80において交差する方向で中継配線20cを介して接続される。
そのようなツイスト領域80を挟む2つのプレートライン72f,72gは、第6実施形態に示した第2のプレートライン72bと同じ形状を有している。また、それらのプレートライン72f,72gの上には誘電体膜72を介して第2の上部電極74bが間隔をおいて複数形成されている。これにより、メモリセル領域の四隅よりも内側の領域において、キャパシタ密度が疎の領域、或いは繰り返しパターン構造が崩れる領域にも第2のキャパシタQ2が形成されることになる。
以上のように、プレートライン72f,72g同士の間隔が広い領域では、パターンが疎の領域になって、図4に示したメモリセル領域Aの周縁領域と同じような環境に置かれる。
従って、そのようなプレートライン72f,72g上には面積の大きな第2の上部電極74bを配置することにより、実動作のキャパシタの蓄積電荷量を補って、歩留まりの低下が防止される。
なお、図26において図20〜図25と同じ符号は同じ要素を示している。
ところで、第6〜第10実施形態において、上部電極の大きさが異なる複数の実動作のキャパシタは、2つのトランジスタと2つのキャパシタにより1ビットを記憶する2T/2C方式と、1つのトランジスタと1つのキャパシタにより1ビットを記憶する1T/1C方式の双方に適用でき、回路動作方式にはとらわれない。
(第11の実施の形態)
第6〜第10実施形態では、プレーナ型の強誘電体キャパシタを有するメモリセルについて説明したが、本実施形態では、スタック型の強誘電体キャパシタを有するメモリセルについて説明する。
図27、図28は、本発明の第11実施形態に係る半導体装置のメモリセルの製造工程を示す断面図、図29は、本発明の第11実施形態に係る半導体装置のメモリセル領域のキャパシタを示す平面図である。図27、図28は、図29のVIII-VIII線から見た断面図である。なお、図27、図28及び図29において、第5実施形態と同じ符号は同じ要素を示している。
まず、図27(a)に示す構造を形成するまでの工程を説明する。
第5実施形態で説明したように、シリコン基板51の表層にSTI構造の素子分離絶縁膜52を形成する。素子分離絶縁膜52は、シリコン基板51の表面で縦横に配置される複数の活性領域51aを囲む領域に形成されている。活性領域51aは、図16に示すように長辺を同じ向きにして複数形成されている。
続いて、シリコン基板51の活性領域51aの表面を酸化してゲート絶縁膜53を形成する。
次に、素子分離絶縁膜52及びゲート絶縁膜53の上に非晶質又は多結晶のシリコン膜を形成し、さらに、シリコン膜上にタングステンシリサイド膜を形成する。そして、シリコン膜及びタングステンシリコン膜をパターニングして活性領域51aの上方にゲート電極54を形成する。ゲート電極54は、活性領域51a上で間隔をおいてほぼ平行に2本形成されている。ゲート電極54は、素子分離絶縁膜52上を通るワード線WLの一部を構成する。
さらに、活性領域51a内のうちゲート電極54の両側にn型不純物をイオン注入して、n型MOSトランジスタT1,T2のソース/ドレインとなる第1〜第3のn型不純物拡散領域55a,55b,55cを形成する。活性領域51a内において第1、第2及び第3のn型不純物拡散領域55a〜55cは、ワード線WLと交差する方向に1列に並んでいる。活性領域51aの中央に位置する第2のn型不純物拡散領域55bはビット線に電気的に接続され、また、活性領域51aの両端側に位置する第1、第3のn型不純物拡散領域55a、55cは後述するキャパシタの下部電極に電気的に接続される。
その後に、シリコン基板51、素子分離絶縁膜52及びゲート電極54の上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、側壁絶縁膜56として残す。
続いて、ゲート電極54及び側壁絶縁膜56をマスクに使用して、活性領域51aに再びn型不純物イオンを注入することによりn型不純物拡散領域55a〜55cをLDD構造にする。
これにより、第1及び第2のn型不純物拡散領域55a,55bと一方のゲート電極54を有する第1のnMOSトランジスタT1と、第2及び第3のn型不純物拡散領域55b,55cと他方のゲート電極54を有する第2のnMOSトランジスタT2が形成される。
この後に、nMOSトランジスタT1,T2を覆う絶縁性のカバー膜58をシリコン基板51上にCVD法により形成する。カバー膜58として例えば酸窒化シリコン(SiON)膜を形成する。
次に、TEOSを用いるCVD法により酸化シリコン膜をカバー膜58の上に約1.0μmの厚さに形成し、この酸化シリコン膜を第1層間絶縁膜59として使用する。
その後に、第1層間絶縁膜59及びカバー膜58をパターニングすることにより、第1及び第3のn型不純物拡散領域55a,55cの上に第1、第2のコンタクトホール59a,59bを形成する。
続いて、第1、第2のコンタクトホール59a,59b内および第1層間絶縁膜59上に、グルー膜として厚さ20nmのTi膜と厚さ50nmのTiN膜をスパッタ法により順に形成する。さらに、第1、第2のコンタクトホール59a,59bを完全に埋め込む厚さのW膜をCVD法によりグルー膜上に成長する。さらに、W膜及びグルー膜をCMP法により研磨して第1層間絶縁膜59の上面上から除去する。これにより、第1,第2のコンタクトホール59a,59b内に残されたタングステン膜及びグルー膜を、それぞれ第1、第2の導電性プラグ60a,60bとする。
さらに、第1層間絶縁膜59及び導電性プラグ60a,60bの上に、第1の導電膜81として厚さ10〜30nmのTi膜と厚さ100〜300nmのPt膜をスパッタ法により順に形成する。
続いて、強誘電体膜82として厚さ100〜300nmのPZT膜をRFスパッタ法により第1の導電膜81上に形成する。強誘電体膜82の形成方法は、その他に、MOD法、MOCVD法、ゾル・ゲル法などがある。また、強誘電体膜82の材料としては、PZT以外に、第5実施形態に示したPZT系材料、又はBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
さらに、強誘電体膜82を構成するPZT膜の結晶化処理として、酸素雰囲気中で温度650〜850℃、30〜120秒間の条件でRTAを行う。
続いて、強誘電体膜82の上に第2の導電膜83として酸化イリジウム(IrO2)膜をスパッタ法により100〜300nmの厚さに形成する。
そして、第2の導電膜83の上であって第1、第2の導電性プラグ60a,60b及びその周辺の上方にそれぞれ第1のハードマスク84aと第2のハードマスク84bを形成する。第1、第2のハードマスク84a,84bは、それぞれTiN膜とSiO2膜を順に形成した構造を有している。また、第2のハードマスク84bは、メモリセル領域の四隅に存在する第1の導電性プラグ60a又は第2の導電性プラグ60bの上に形成され、第1のハードマスク84aよりも広い底面積を有している。例えば、第1のハードマスク84aの平面は1.0μm×1.0μmの大きさで、第2のハードマスク84bの平面は1.5μm×1.0μmの大きさとなっている。
次に、第1及び第2のハードマスク84a,84bに覆われない領域の第2の導電膜83、強誘電体膜82及び第1の導電膜81をエッチングする。それらの膜81〜83は、誘導結合型プラズマエッチング装置を用いてエッチングされ、第1及び第2の導電膜81,83のエッチングにはHBrとO2の混合ガスが用いられ、強誘電体膜82のエッチングにはCl2とArの混合ガスが用いられる。
これにより、図27(b)に示すように、第1のハードマスク84aの下に残された第2の導電膜83は上部電極83aとなり、強誘電体膜82は誘電体膜82aとなり、第1の導電膜81は下部電極81aとなる。そして、下部電極81a、誘電体膜82a及び上部電極83aによって第1のキャパシタがQ01が構成される。また、第2のハードマスク84bの下に残された第2の導電膜83は上部電極83bとなり、強誘電体膜82は誘電体膜82bとなり、第1の導電膜81は下部電極81bとなる。そして、下部電極81b、誘電体膜82b及び上部電極83bによって第2のキャパシタがQ02が構成される。
メモリセル領域における第1及び第2のキャパシタQ01,Q02と活性領域51aの位置関係を平面図で示すと図29のようになる。
続いて、エッチングによりダメージを受けた強誘電体膜82の膜質を回復させるために酸素雰囲気中で第1及び第2のキャパシタQ01,Q02をアニールする。
その後に、図28(a)に示すように、キャパシタQ01,Q02を覆うキャパシタ保護絶縁膜62として例えばアルミナ膜を第1層間絶縁膜59上に形成し、さらにキャパシタ保護絶縁膜59上にSiO2よりなる第2層間絶縁膜63を形成する。第2層間絶縁膜63の表面はCMP法により平坦化される。
次に、図28(b)に示すように、第2のn型不純物拡散領域55bの上の第2層間絶縁膜63、キャパシタ保護絶縁膜62、第1層間絶縁膜59及びカバー膜58をエッチングして第3のコンタクトホール63aを形成し、その中にTi層、TiN層及びW層よりなる第3の導電性プラグ64を形成する。さらに、第3の導電性プラグ64を酸化防止膜(不図示)で覆いながら第1及び第2のキャパシタQ01,Q02の上部電極83a,83bのそれぞれの上にホール63b,63cを形成する。
続いて、ホール63b,63cの形成により受けたダメージからキャパシタQ01,Q02の膜質を回復させるために酸素雰囲気中でキャパシタQ01,Q02をアニールする。なお、第2のキャパシタQ02の平面は、第1のキャパシタQ01の平面よりも広いので、アニールの効果を高くするために、第2のキャパシタQ02上のホール63cの径を第1のキャパシタQ01のホール63bの径より大きくしてもよい。
そして、酸化防止膜を除去した後に、ホール63bを通して第1のキャパシタQ01の上部電極83aに接続される第1の配線65aと、ホール63cを通して第2のキャパシタQ02の上部電極83bに接続される第2の配線65cを第2層間絶縁膜63上に形成する。また、第3の導電性プラグ64に接続される導電性パッド65bを第2層間絶縁膜63上に形成する。
さらに、配線65a,65c及び導電性パッド65bを覆う第3層間絶縁膜66をCVD法により第2層間絶縁膜63上に形成する。さらに、導電性パッド65bの上の第3層間絶縁膜66にホール66bを形成し、そのホール66b内にTiN膜とW膜からなる第4の導電性プラグ67を埋込み、さらに、ワード線WLと直交する方向に延在し且つ第4の導電性プラグ67に接続するストライプ状のビット線68を第3層間絶縁膜66の上に形成する。
以上の工程により形成された第2のキャパシタQ02は、メモリセル領域内の四隅に配置され、しかも、四隅以外の部分に形成された第1のキャパシタQ01よりも面積が広くて蓄積電荷量Qswが大きくなっている。
これにより、図4、図5に示したようなメモリセル領域A内の四隅のキャパシタの蓄積電荷量Qswの減少が防止されて、第1、第2のキャパシタQ01,Q02の蓄積電荷量Qswの値を揃えることができる。これにより、メモリセル領域A内のキャパシタQ01,Q02は、ダミーキャパシタとしてではなく、センスアンプにより駆動される実動作のキャパシタとして適用される。
なお、第2のキャパシタQ02の配置は、メモリセル領域の四隅に限るものではなく、第6〜第9実施形態のように、メモリセル領域Aの最外周に沿って一列に形成したり、メモリセル領域Aの対角線方向で四隅に近い部分に第2のキャパシタQ02の数を2以上で形成したり、キャパシタ密度が疎の領域に形成したりしてもよい。
上記した例では、第1のキャパシタQ01と第2のキャパシタQ02を同時に形成するようにしているが、別の工程で形成してもよい。また、第2のキャパシタQ02の上部電極83bの平面形状は、第1のキャパシタQ01の上部電極83aよりも広ければよく、多角形であってもよい。
(第12の実施の形態)
上記した実施形態では、四角形のメモリセル領域の四隅に最も近いキャパシタをダミーキャパシタとしたり、その四隅に最も近いキャパシタの面積を他のキャパシタよりも大きくしたりすることによって実動作のキャパシタの蓄積電荷量の低下を抑制している。
本実施形態では、メモリセル領域内にダミーキャパシタを設けたり或いは一部のキャパシタの面積を増やしたりせずに、メモリセル領域の四隅又は最外周のキャパシタにかかる電圧を他のキャパシタへの印加電圧よりも高くすることにより蓄積電荷量の少ないキャパシタを実動作させることについて説明する。
まず、メモリセルを構成するMOSトランジスタと強誘電体キャパシタとワード線とプレートラインとの電気的な接続関係を図30(a)に示す。
図30(a)において、プレートラインPLには情報の書込又は読出のための可変電圧が印加される。また、ワード線WLにはMOSトランジスタTのゲート電極が接続されている。MOSトランジスタTのソース/ドレインの一方とプレートラインPLの間には強誘電体キャパシタCferが接続されている。また、MOSトランジスタTのソース/ドレインの他方には、ビット線BLが接続されている。ビット線BLは、接地又は固定電圧となる部分GNDとの間にビット線容量Cbitが等価的に接続された状態となっている。そのような1ビット分の電気回路は、図30(b)又は図30(c)に示す等価回路に書き換えられる。
次に、図30(c)の等価回路を用いてビット線容量Cbitに加わる電圧を求める。
強誘電体キャパシタの電圧−電荷特性は、図31に示すようなヒステリシスループを有している。ここで、強誘電体キャパシタCferにはデータ「1」が書き込まれているとする。そして、図30(c)に示すように、強誘電体キャパシタCferのデータを読み出すために、プレートラインPLに電圧Vccを印加すると、強誘電体キャパシタCferには電圧Vfer、ビット線容量Cbitには電圧Vbitが印加される。即ち、Vcc=Vfer+Vbitとなる。なお、Vcc、Vfer、Vbitの単位はボルトである。
プレートラインPLにVccが印加されると、強誘電体キャパシタCferに蓄積される電荷量の変化量ΔQ11は、式(1)となる。なお、式(1)において、Q(Vfer) は、電圧Vferが印加された強誘電体キャパシタCferの蓄積電荷量である。
ΔQ11=Q(Vfer)−(−Pr)=Q(Vfer)+Pr (1)
また、ビット線容量Cbitの電荷量は、強誘電体キャパシタCferと同じ電荷量となるので、次の式(2)が成立する。
ΔQ11=Cbit×(Vcc−Vfer) (2)
式(1)、(2)から次の式(3)、(4)が成立する。
Q(Vfer)+Pr=Cbit×(Vcc−Vfer) (3)
Q(Vfer)=−Cbit×(Vfer−Vcc)−Pr (4)
従って、強誘電体キャパシタCferにかかる電圧Vf11は図31に示すヒステリシス曲線と直線yの交点として求めることができる。
また、ビット線の電位ΔVH11は、ΔVH11=Vcc−Vf11であるので、次式(5)、(6)によって求めることができる。
Vf11=Vfer=−((Q(Vfer)+Pr)/Cbit)+Vcc (5)
ΔVH11=Vcc−Vf11=(Q(Vfer)+Pr)/Cbit (6)
以上の関係式によれば、ビット線BLの電位ΔVH11はビット線容量Cbitの大きさにより変わるので、ビット線容量Cbitを大きくすることにより強誘電体キャパシタCferに加わる電圧を大きくしてデータ読出時の強誘電体キャパシタCferの見かけ上の蓄積電荷量を増やすことができる。
従って、図4に示したメモリセル領域Aにおいて、蓄積電荷量の低いキャパシタに蓄積されたデータを読み出すためには、四隅に形成されたキャパシタにMOSトランジスタを介して電気的に接続されるビット線の容量を他のビット線よりも大きくすればよい。
そこで、図32(a)に示すように、メモリセル領域の四隅近傍の外側でMOSトランジスタ85をシリコン基板1に形成する。そして、図32(b)に示すように、メモリセル領域内で第1番目と最終番目のビット線20をMOSトランジスタ85のゲート電極85gに接続する。それらのビット線20は、メモリセル領域の四隅に配置されるMOSトランジスタT1、T2を介して接続されるキャパシタ10に接続される。また、MOSトランジスタ85のソース/ドレイン85s、85dは接地電位又は固定電位に保持される。
これにより、MOSトランジスタ85は、等価的に容量素子となり、メモリセル領域を通る第1番目と最終番目のビット線20の容量を他のビット線20の容量よりも大きくすることができる。なお、MOSトランジスタ85をビット線20に複数接続してもよい。
また、図33に示すように、メモリセル領域の四隅近傍の外側にビット線容量Cbitを変えるためのキャパシタ86を形成する。そのキャパシタ86は、図2の右側に示したメモリセル用のキャパシタ10と同様な構造を有して第1層間絶縁膜9上に形成される。また、ビット線20は第2、第3層間絶縁膜13,18に形成されたホール(不図示)を通して容量付加用のキャパシタ86の上部電極86cに接続される。なお、容量付加用のキャパシタ86の下部電極86aは接地電位又は固定電位となっている。
また、図34に示すように、メモリセル領域を通る複数のビット線20のうちの第1番目と最終番目のビット線20に容量付加用のキャパシタ86を2個以上接続してもよい。この場合、第1番目と最終番目のビット線20よりも少ない数の容量付加用のキャパシタ86を他のビット線20に接続してもよい。この場合に、メモリセル領域の中心に近づく毎にビット線20に接続される容量付加用のキャパシタ86の数を減らすようにしてもよい。これにより、メモリセル領域のキャパシタのデータ読出電圧を内側から外側にかけて段階的に増加させることができる。
なお、ビット線容量Cbitを変更するために、容量付加用のキャパシタ86とMOSトランジスタ85の双方をビット線20に接続してもよい。キャパシタ86とMOSトランジスタ85ともに容量付加用素子となるからである。
上記した図32(a)、図33及び図34では、素子分離絶縁膜2よりも上の絶縁膜は省略して描かれ、また、図2、図3と同じ符号は同じ要素を示し、さらに、メモリセル領域内でのキャパシタは全て実動作の強誘電体キャパシタとしている。
ところで、メモリセル領域の四隅に形成されるキャパシタの電圧を上昇させるために、次のような電圧ブースト回路をプレートラインPLに接続してもよい。例えば、電圧ブースト回路を周辺回路領域に形成し、その電圧ブースト回路をメモリセル領域内の第1番目と最終番目のプレートライン10aにそれぞれ接続する。
図35に示す電圧ブースト回路はMOSトランジスタ87と1又は2以上のキャパシタ88とを有している。MOSトランジスタ87のゲートは、メモリセル領域内に形成される第1番目と最終番目のワード線WLにそれぞれ接続されている。また、キャパシタ88の一方の電極は、MOSトランジスタ87の一方のソース/ドレインに接続されている。キャパシタ88が複数存在する場合には、それらのキャパシタ88は、並列に接続されている。さらに、キャパシタ88の他方の電極には周辺回路からのプレートラインブースト信号線が接続されている。MOSトランジスタ87のソース/ドレインの双方は、プレートラインドライバ22から送られる信号線の途中に接続されている。
そして、第1番目又は最終番目のプレートラインPL(10a)に電圧Vccが印加され且つ第1番目又は最終番目のワード線WLにオン電圧が印加された時点で、プレートラインブースト信号線を介してブースト信号が印加される。これにより、ブースト信号の電圧とキャパシタ88の数に応じてプレートラインPLの電圧がブーストされる。これにより、図30に示した強誘電体キャパシタCferにかかる電圧Vf11が上昇して読出に誤りが発生しにくくなる。
なお、プレートラインブースト回路は、メモリセル領域の第1番目、最終番目以外のプレートライン10aに接続してもよい。この場合、メモリセル領域の中央に近づく毎にプレートライン10aに接続されるプレートラインブースト回路内のキャパシタ88の数を少なくして昇圧電圧を段階的に減らしてもよい。
(付記1)半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜上でメモリセル領域内に縦横に形成された複数の実動作キャパシタと、
前記メモリセル領域のうち四隅に選択的に形成されたダミーキャパシタと、
前記実動作キャパシタと前記ダミーキャパシタの上に形成された第2絶縁膜とを有することを特徴とする半導体装置。
(付記2)前記ダミーキャパシタは、前記メモリセル領域の前記四隅の内側と外側のうち少なくとも一方に形成されていることを特徴とする付記1に記載の半導体装置。
(付記3)前記実動作キャパシタは前記メモリセル領域の辺に沿って前記ダミーキャパシタの間の領域に複数形成されていることを特徴とする付記1に記載の半導体装置。
(付記4)前記ダミーキャパシタは、前記メモリセル領域の前記四隅を外側の三方から囲むことを特徴とする付記1乃至付記3のいずれかに記載の半導体装置。
(付記5)前記ダミーキャパシタは前記メモリセル領域の最外周にも形成され、前記メモリセル領域の前記四隅で内から外の方向に二重以上に配置されていることを特徴とする付記1乃至付記4のいずれかに記載の半導体装置。
(付記6)前記ダミーキャパシタは、前記メモリセル領域の前記四隅に近いほど面積密度が高くなるか、数が多くなるか、面積が広くなるかのいずれかであることを特徴とする付記1乃至付記5のいずれかに記載の半導体装置。
(付記7)前記ダミーキャパシタと前記実動作キャパシタは、ともに同じ材料からなる下部電極、強誘電体膜及び上部電極から構成されることを特徴とする付記1乃至付記6のいずれかに記載の半導体装置。
(付記8)前記ダミーキャパシタの上部電極は、前記第2絶縁膜に形成されたホールを通して前記第2絶縁膜の上の導電パターンに接続されていることを特徴とする付記1乃至付記7のいずれかに記載の半導体装置。
(付記9)前記導電パターンは、電気的に孤立するパターンであることを特徴とする付記8に記載の半導体装置。
(付記10)前記導電パターンは、複数の前記ダミーキャパシタの前記上部電極に電気的に接続されることを特徴とする付記8に記載の半導体装置。
(付記11)前記導電パターンは、前記メモリセル領域内を通るプレートラインとビット線のいずれかであることを特徴とする付記8に記載の半導体装置。
(付記12)前記ダミーキャパシタの下部電極は、前記実動作キャパシタの下部電極を兼ねた導電性プレートであることを特徴とする付記1乃至付記9のいずれかに記載の半導体装置。
(付記13)前記ダミーキャパシタは1つの下部電極を共通にして複数形成されていることを特徴とする付記1乃至付記9のいずれかに記載の半導体装置。
(付記14)前記ダミーキャパシタは、前記実動作キャパシタよりも広く形成され、且つ前記第2絶縁膜のうち前記ダミーキャパシタの上部電極の上に形成される第1ホールは前記実動作キャパシタの上部電極の上に形成される第2ホールよりも広いことを特徴とする付記1乃至付記13のいずれかに記載の半導体装置。
(付記15)前記ダミーキャパシタは、前記メモリセル領域以外の領域にも形成されていることを特徴とする付記1乃至付記14のいずれかに記載の半導体装置。
(付記16)前記ダミーキャパシタの下部電極は、上から電気的に引き出されることを特徴とする付記1乃至付記15のいずれかに記載の半導体装置。
(付記17)前記ダミーキャパシタを構成する下部電極、強誘電体膜及び上部電極のそれぞれの側面は連続していることを特徴とする付記1乃至付記15のいずれかに記載の半導体装置。
(付記18)前記ダミーキャパシタの下部電極の下面は、前記第1絶縁膜内に形成された導電性プラグに直に接続されていることを特徴とする付記1乃至付記17のいずれかに記載の半導体装置。
(付記19)前記ダミーキャパシタの上部電極又は下部電極の一方は、前記半導体基板の表層に形成されて電気的に孤立した不純物拡散領域に電気的に接続されていることを特徴とする付記1乃至付記18のいずれかに記載の半導体装置。
(付記20)前記ダミーキャパシタは、前記実動作キャパシタとは形状が異なっていることを特徴とする付記1乃至付記18のいずれかに記載の半導体装置。
(付記21)半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜上のメモリセル領域内に複数形成され且つ第1上部電極、第1誘電体膜及び第1下部電極を有する第1の実動作キャパシタと、
前記第1絶縁膜上の前記メモリセル領域内の四隅に形成され且つ前記第1上部電極より面積が広い第2上部電極と第2誘電体膜と第2下部電極を有する第2の実動作キャパシタと、
前記第1の実動作キャパシタと前記第2の実動作キャパシタを覆う第2絶縁膜と
を有することを特徴とする半導体装置。
(付記22)少なくとも1つの前記第2下部電極は、他の前記第2下部電極と前記第1下部電極の少なくとも一方と一体化されて第1のプレートラインとなっていることを特徴とする付記21に記載の半導体装置。
(付記23)前記第1のプレートラインにおいて、前記第1下部電極と前記第2下部電極が隣接する方向と直交する方向で、前記第1上部電極の下の部分の幅と前記第2上部電極の下の部分の幅が同じであることを特徴とする付記22に記載の半導体装置。
(付記24)前記第1のプレートラインにおいて、前記第1下部電極と前記第2下部電極が隣接する方向と直交する方向で、第1上部電極の下の部分の幅よりも前記第2上部電極の下の部分の幅が広いことを特徴とする付記22に記載の半導体装置。
(付記25)複数の前記第2下部電極が一体化されて構成される第2のプレートラインと、
複数の前記第1下部電極が一体化され且つ前記第2のプレートラインよりも幅の狭い第3のプレートラインと
をさらに有することを特徴とする付記21に記載の半導体装置。
(付記26)前記第1絶縁膜のうち前記第1下部電極の直下に形成された第1ホールと、
前記第1ホール内に形成されて前記第1下部電極に接続される第1導電プラグと、
前記第1絶縁膜のうち前記第2下部電極の直下に形成された第2ホールと、
前記第2ホール内に形成されて前記第2下部電極に接続される第2導電プラグと
をさらに有することを特徴とする付記21に記載の半導体装置。
(付記27)前記第2絶縁膜のうち前記1上部電極の上に形成された第1ホールと、
前記第1ホールを通して前記第1の実動作キャパシタに電気的に接続される第1配線と、
前記第2絶縁膜のうち前記第2上部電極の上に形成され且つ前記第1ホールよりも径の大きな第2ホールと、
前記第2ホールを通して前記第2の実動作キャパシタに電気的に接続される第2配線と
をさらに有することを特徴とする付記21乃至付記26のいずれかに記載の半導体装置。
(付記28)前記第2の実動作キャパシタは、前記メモリセル領域内の前記四隅だけでなく前記メモリセル領域内の最外周に沿っても形成されていることを特徴とする付記21乃至付記27のいずれかに記載の半導体装置。
(付記29)前記第2の実動作キャパシタは、前記メモリセル領域の前記四隅から中央方向に向かって複数形成されていることを特徴とする付記21乃至付記27のいずれかに記載の半導体装置。
(付記30)前記第1下部電極と前記第2下部電極は第1導電膜をパターニングした構造を有し、前記第1誘電体膜と前記第2誘電体膜は強誘電体膜をパターニングした構造を有し、さらに、前記第1上部電極と前記第2上部電極は第2導電膜をパターニングした構造を有することを特徴とする付記21乃至付記29のいずれかに記載の半導体装置。
(付記31)前記第2の実動作キャパシタは、前記メモリセル領域の前記四隅よりも内側であって、キャパシタ密度が疎の領域にも形成されていることを特徴とする付記21乃至付記30のいずれかに記載の半導体装置。
(付記32)前記第2の実動作キャパシタは、前記メモリセル領域の前記四隅よりも内側であって、キャパシタの繰り返し構造が崩れる領域にも形成されていることを特徴とする付記21乃至付記31のいずれかに記載の半導体装置。
(付記33)半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜上のメモリセル領域内に複数形成され且つ第1上部電極、第1誘電体膜及び第1下部電極を有する第1の実動作キャパシタと、
前記第1絶縁膜上の前記メモリセル領域内の四隅に形成され且つ第2上部電極と第2誘電体膜と第2下部電極を有する第2の実動作キャパシタと、
前記第1の実動作キャパシタと前記第2の実動作キャパシタを覆う第2絶縁膜と、
前記第1の実動作キャパシタの前記第1上部電極に第1トランジスタを介して電気的に接続される第1のビット線と、
前記第2の実動作キャパシタの前記第2上部電極に第2トランジスタを介して電気的に接続される第2のビット線と、
前記第2のビット線に接続される1又は2以上の容量補充用素子と
を有することを特徴とする半導体装置。
(付記34)前記第2の実動作キャパシタは、前記メモリセル領域の前記四隅の間にも形成され、
複数の前記第2のビット線に接続される前記容量補充用素子は、前記四隅から遠ざかる前記第2のビット線毎に数が段階的に少なくなる
ことを特徴とする付記33に記載の半導体装置。
(付記35)前記容量補充用素子は、第1又は第2の実動作キャパシタと同じ構造のキャパシタであることを特徴とする付記33又は付記34に記載の半導体装置。
(付記36)前記容量補充用素子は、MOSトランジスタであることを特徴とする付記33又は付記34に記載の半導体装置。
(付記37)半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜上のメモリセル領域内に形成された複数のプレートラインと、
前記プレートラインのそれぞれに接続される複数のキャパシタと、
前記プレートラインのうち前記メモリセル領域の四隅に最も近く配置される第1プレートラインに接続される昇圧回路と
を有することを特徴とする半導体装置。
(付記38)前記昇圧回路は、前記プレートラインのうち前記メモリセル領域の前記四隅の間に形成される第2のプレートラインにも接続され、
複数の前記第1及び第2のプレートラインに接続される前記昇圧回路は、前記四隅から遠ざかるにつれて昇圧値が小さくなる
ことを特徴とする付記37に記載の半導体装置。
1…シリコン(半導体)基板、1a…活性領域、7a〜7c…n型不純物拡散領域、10…キャパシタ、10B〜10E…ダミーキャパシタ、13,18…層間絶縁膜、14a〜14c…コンタクトホール、15a〜15c,19…導電性プラグ、16a,16c…金属配線、16b…金属パッド、20…ビット線、51…シリコン(半導体)基板、51a…ウェル、55a〜55c…n型不純物拡散領域、60a,60b,67…導電性プラグ、61…キャパシタ、65a…プレート配線、65b…金属パッド、68…ビット線、69…ダミーキャパシタ、72…第1導電膜、73…強誘電体膜、74…第2導電膜、72a,72b,72c,72d,72e…プレートライン(下部電極)、74a,74b…上部電極、80…ツイスト領域、81…第1導電膜、82…強誘電体膜、83…第2導電膜、81a,81b…下部電極、82a,82b…誘電体膜、83a,83b…上部電極、85…MOSトランジスタ、86…キャパシタ、87…MOSトランジスタ、88…キャパシタ。