KR100798801B1 - 강유전체 메모리 소자 및 그 제조 방법 - Google Patents

강유전체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 공정을 단순화시키면서 후속 금속배선 형성 공정으로 인한 강유전체 캐패시터의 열화를 방지하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 강유전체 메모리 소자는 셀영역과 주변회로영역이 정의된 반도체기판, 상기 반도체기판상에 평탄화된 표면을 갖고 형성된 제1층간절연막, 상기 셀영역의 상기 제1층간절연막상에 배치된 하부전극과 상기 주변회로영역의 상기 제1층간절연막상에 배치된 제1금속배선으로 이루어진 제1배선층, 상기 셀영역에서는 상기 하부전극의 상측 표면을 노출시키면서 상기 하부전극과 실질적으로 평탄화된 표면을 갖고 상기 주변회로영역에서는 상기 제1금속배선을 포함한 전면을 덮는 제2층간절연막, 상기 하부전극을 포함한 상기 셀영역의 전면에 형성된 강유전체막, 및 상기 강유전체막상에 상기 하부전극에 대향하는 폭을 갖고 형성된 상부전극과 상기 제1금속배선상의 제2층간절연막을 관통하면서 상기 제2층간절연막상에 형성된 제2금속배선으로 이루어진 제2배선층을 포함한다.
강유전체, 수소확산방지막, 보호막, 주변회로영역, 금속배선

Description

강유전체 메모리 소자 및 그 제조 방법{Ferroelectric Random Access Memory and method for fabricating the same}
도 1은 종래기술에 따라 제조된 강유전체 메모리 소자를 도시한 구조 단면도,
도 2는 종래 후속공정에 따른 강유전 캐패시터의 분극특성 열화를 도시한 도면,
도 3은 본 발명의 제1실시예에 따른 강유전체 메모리 소자를 도시한 구조 단면도,
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 메모리로직 복합소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
41 : 반도체기판 42 : 필드산화막
43 : 게이트산화막 44 : 게이트전극
45a,45b,45c : 불순물접합층 46 : 제1층간절연막
47a,47b : 텅스텐플러그 48a : 비트라인
48b : 콘택패드 49 : 제2층간절연막
51a : 제1-1폴리실리콘플러그 51b : 제1-2폴리실리콘플러그
52 : 제1접착층 53 : 하부전극
54 : 제1금속배선 55 : 제3층간절연막
56 : 제2접착층 58 : 강유전체막
60 : 상부전극 61 : 제2금속배선
62 : 수소확산방지막 63 : 보호막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘 발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj )2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrOx), 루테늄산화막(RuOx), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1은 종래기술에 따라 제조된 강유전체메모리소자를 도시한 구조 단면도이다.
도 1을 참조하여 종래기술의 강유전체메모리소자의 제조방법을 설명하면, 먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)으로 구분된 반도체기판(11)에 셀영역(Ⅰ)과 주변회로영역(Ⅱ)간 격리를 위한 필드산화막(12)을 형성한다.
다음으로, 반도체기판(11)상에 게이트산화막(13)과 게이트전극(14)을 형성한 후, 게이트전극(14) 양측 반도체기판(11)에 소스/드레인과 같은 다수의 불순물접합층 (15a, 15b, 15c)을 형성하여 트랜지스터 형성을 완료한다. 이 때, 불순물접합층(15a, 15b, 15c)은 n형 도전형이거나 p형 도전형일 것이며, 트랜지스터는 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 모두 형성된다.
그리고, 게이트전극(14)은 폴리실리콘이나 텅스텐실리사이드로 형성한다.
다음으로, 트랜지스터 형성이 완료된 반도체기판(11)상에 제1층간절연막(16)을 형성한 후, 제1층간절연막(16)을 선택적으로 식각하여 셀영역의 일측 불순물접합층(15b)이 노출되는 제1콘택홀(도시 생략)을 형성하고, 제1콘택홀에 텅스텐플러그(17a)를 플러깅시킨다.
여기서, 제1콘택홀 형성시, 주변회로영역(Ⅱ)의 불순물접합층(15c)을 노출시키는 콘택홀을 동시에 형성한 후, 이 콘택홀에 플러깅되는 텅스텐플러그(17b)를 형성한다.
다음으로, 텅스텐플러그(17a)에 접속되는 비트라인(18a)을 형성한 후, 비트라인(18a)을 포함한 제1층간절연막(16)상에 제2층간절연막(19)을 형성하고, 제2층간절연막(19)과 제1층간절연막(16)을 식각하여 타측 불순물접합층(15a)을 노출시키는 제2콘택홀(도시 생략)을 형성한다.
이 때, 비트라인(18a) 형성시, 주변회로영역(Ⅱ)의 텅스텐플러그(17b)상에 비트라인(18a)과 동일한 물질로 된 콘택패드(18b)를 형성시킨다. 한편, 비트라인(18a)은 텅스텐을 이용한다.
다음으로, 제2콘택홀에 폴리실리콘플러그(20)를 플러깅시킨 후, 제2층간절연막(19)상에 하부전극(22), 강유전체막(23), 상부전극(24)의 순서로 이루어지는 강유전체 캐패시터를 형성한다.
이 때, 하부전극(22) 형성전에 하부전극(22)과 제2층간절연막(19)간의 접착력을 개선시키기 위해 접착층(21)을 형성하고, 강유전체 캐패시터는 셀영역(Ⅰ)에만 형성된다.
한편, 하부전극(22) 및 상부전극(24)은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrOx), 루테늄산화막(RuOx), 백금합금(Pt-alloy) 등의 금속을 이용하고, 강유전체막(23)은 공지의 강유전체막을 이용한다.
다음으로, 강유전체 캐패시터를 포함한 전면에 제3층간절연막(25)을 형성한 후, 상부전극(24)과 주변회로영역(Ⅱ)의 콘택패드(18b)를 노출시키는 제3콘택홀(도시 생략)을 동시에 형성하고, 상부전극(24)을 노출시키는 제3콘택홀에 확산방지막(26)을 형성한다.
다음으로, 확산방지막(26)을 포함한 전면에 금속막을 증착하고 선택적으로 식각하여 제1금속배선(M1)들을 형성하는데, 상부전극(24)에 접속되는 제1-1금속배선(27a)과 콘택패드(18b)에 접속되는 제1-2금속배선(27b)을 동시에 형성한다.
다음으로, 제1금속배선들(27a, 27b)을 포함한 전면에 후속 보호막 공정시 발생되는 수소의 강유전체캐패시터로의 확산을 방지하기 위한 수소확산방지막(28)을 형성한다.
다음으로, 수소확산방지막(28)상에 금속간절연막(Inter Metal Dielectric; IMD)(29)을 형성한 후, 주변회로영역의 금속간절연막(29)과 수소확산방지막()을 선택적으로 식각하여 제1-2금속배선(27b)을 노출시키는 제4콘택홀(도시 생략)을 형성한다.
계속해서, 제4콘택홀을 포함한 전면에 금속막을 증착하고 선택적으로 식각하여 제1-2금속배선(27b)에 접속되는 제2금속배선(M2, 30)을 형성한 후, 제2금속배선(30)을 포함한 전면에 보호막(passivation)(31)을 형성한다.
상술한 바와 같은 종래기술의 강유전체 메모리 소자는 COB(Capacitor Over Bitline) 구조로 비트라인이 강유전체 캐패시터 아래에 위치하며, 강유전체 캐패시터 이후 공정에서 형성하는 제1,2금속배선(M1, M2)은 셀영역(Ⅰ)에서는 플레이트라인(plate line)이나 신호전달을 빠르게 하기 위한 스트랩핑(strapping) 용도로 사용되고, 주변회로영역(Ⅱ)에서는 회로 배선(metallization)으로 이용된다.
그러나, 종래기술은 제1,2 금속배선을 형성하면서 강유전체 캐패시터의 강유전 특성을 열화시키는 문제점이 있고(도 2 참조), 별도의 제1,2금속배선(M1,M2) 및 이들을 형성하기 위해 금속간절연막(IMD) 공정이 반드시 필요하는 등 공정이 복잡하다.
도 2는 강유전체 캐패시터 형성 이후 공정에 따른 강유전특성의 변화를 도시 한 도면으로서, 제1금속배선(M1), 제2금속배선(M2), 보호막 공정이 순차적으로 진행되면서 강유전체 캐패시터의 강유전 특성, 예컨대 분극(polarization) 특성이 나빠짐을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 공정을 단순화시키면서 후속 금속배선 형성으로 인한 강유전체 캐패시터의 열화를 방지하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 셀영역과 주변회로영역이 정의된 반도체기판, 상기 반도체기판상에 평탄화된 표면을 갖고 형성된 제1층간절연막, 상기 셀영역의 상기 제1층간절연막상에 배치된 하부전극과 상기 주변회로영역의 상기 제1층간절연막상에 배치된 제1금속배선으로 이루어진 제1배선층, 상기 셀영역에서는 상기 하부전극의 상측 표면을 노출시키면서 상기 하부전극과 실질적으로 평탄화된 표면을 갖고 상기 주변회로영역에서는 상기 제1금속배선을 포함한 전면을 덮는 제2층간절연막, 상기 하부전극을 포함한 상기 셀영역의 전면에 형성된 강유전체막, 및 상기 강유전체막상에 상기 하부전극에 대향하는 폭을 갖고 형성된 상부전극과 상기 제1금속배선상의 제2층간절연막을 관통하면서 상 기 제2층간절연막상에 형성된 제2금속배선으로 이루어진 제2배선층을 포함하여 이루어짐을 특징으로 한다.
그리고, 본 발명의 강유전체 메모리 소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판상에 제1층간절연막을 형성하는 단계, 상기 셀영역의 상기 제1층간절연막상에 하부전극을 형성함과 동시에 상기 주변회로영역의 상기 제1층간절연막상에 제1금속배선을 형성하는 단계, 상기 셀영역에서는 상기 하부전극의 상측 표면을 노출시키면서 상기 하부전극과 실질적으로 평탄화된 표면을 갖고 상기 주변회로영역에서는 상기 제1금속배선을 포함한 전면을 덮는 제2층간절연막을 형성하는 단계, 상기 상측 표면이 노출된 하부전극을 포함한 상기 셀영역의 전면에 강유전체막을 형성하는 단계, 및 상기 강유전체막상에 상기 하부전극에 대향하는 폭을 갖는 상부전극을 형성함과 동시에 상기 제1금속배선상의 제2층간절연막을 관통하면서 상기 제2층간절연막상에 제2금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 강유전체 메모리 소자의 구조 단면도이다.
도 3을 참조하면, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(41)상에 그 표면이 평탄화된 제1층간절연막(46)이 형성되고, 셀영역(Ⅰ)과 주변회로영 역(Ⅱ)에서 제1층간절연막(46)을 관통하는 제1콘택홀에 텅스텐플러그(47a,47b)가 플러깅된다.
그리고, 동일 물질로 이루어지며 텅스텐플러그(47a,47b) 각각에 셀영역(Ⅰ)의 비트라인(48a)과 주변회로영역(Ⅱ)의 콘택패드(48b)가 접속되고, 비트라인(48a)과 콘택패드(48b)를 덮으면서 제1층간절연막(46)상에 그 표면이 평탄화된 제2층간절연막(49)이 형성된다.
그리고, 셀영역(Ⅰ)의 제1,2층간절연막(46,49)을 관통하여 반도체기판(41)에 이르는 제2콘택홀에 제1-1폴리실리콘플러그(51a)가 플러깅되고, 주변회로영역(Ⅱ)의 제2층간절연막(49)을 관통하여 콘택패드(48b)에 이르는 제2콘택홀에 제1-2폴리실리콘플러그(51b)가 플러깅된다.
그리고, 제1-1폴리실리콘플러그(51a)에 하부전극(53)이 연결되고, 제1-2폴리실리콘플러그(51b)에 제1금속배선(54)이 연결된다. 여기서, 하부전극(53)과 제1금속배선(54)은 동일 물질이며, 제1금속배선(54)은 주변회로영역(Ⅱ)의 제1금속배선(M1)으로 이용된다.
한편, 하부전극(53) 및 제1금속배선(54)은 이리듐(Ir), 이리듐산화막(IrO2), 백금(Pt)의 순서로 적층된 적층막이거나, 백금(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄(Ru) 및 루테늄산화막(RuO2)중에서 선택되는 하나 또는 이들중 적어도 두 물질 이상의 적층막일 수 있다. 그리고, 하부전극(53) 및 제1금속배선(54)은 제1접착층(52)을 통해 제2층간절연막(49)상에 형성된다.
그리고, 제1금속배선(54)을 포함한 주변회로영역(Ⅱ)에서는 제1금속배선(54)의 상측 표면이 드러나지 않도록 모두 덮고 셀영역(Ⅰ)에서는 하부전극(53)의 상측 표면은 노출시키면서 그 표면이 평탄화된 제3층간절연막(55)이 형성되고, 하부전극(53)을 포함한 셀영역(Ⅰ)의 제3층간절연막(55)상에 강유전체막(58)이 형성된다.
그리고, 주변회로영역(Ⅱ)의 제3층간절연막(55)을 관통하여 제1금속배선(54)에 이르는 제3콘택홀을 통해 제1금속배선(54)에 제2금속배선(61)이 연결되고, 셀영역(Ⅰ)의 강유전체막(58)상에는 하부전극(53)을 벗어나지 않는 폭으로 하부전극(53)에 대향하는 상부전극(60)이 형성된다. 여기서, 상부전극과 제2금속배선은 동일 물질이며, 제2금속배선(61)은 주변회로영역(Ⅱ)의 제2금속배선(M2)으로 이용된다.
한편, 상부전극(60)과 제2금속배선(61)은 이리듐(Ir), 이리듐산화막(IrO2), 백금(Pt), 루테늄(Ru) 및 루테늄산화막(RuO2)중에서 선택되는 하나 또는 이들중 적어도 두 물질 이상의 적층막일 수 있다. 그리고, 제2금속배선(61)은 제2접착층(56)을 사이에 두고 제3층간절연막(55)상에 형성된다.
그리고, 제2금속배선(61) 및 상부전극(60)을 포함한 전면을 수소확산방지막(62)으로 덮고, 수소확산방지막(62)상에 소자를 보호하기 위한 보호막(63)이 형성된다.
한편, 반도체기판(41)에는 소스/드레인과 같은 불순물접합층(45a,45b,45c)이 형성되고, 반도체기판(41)상에는 게이트산화막(43)과 게이트전극(44)이 형성되며, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)은 필드산화막(42)에 의해 격리된다.
상술한 바와 같은 강유전체 메모리 소자에 있어서, 하부전극(53)과 제1금속배선(54)은 제1배선층을 이루고, 상부전극(60)과 제2금속배선(61)은 제2배선층을 이룬다.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도로서, 두층의 금속배선(M1, M2)을 이용하는 강유전체 메모리 소자의 제조 공정도이다.
도 4a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)으로 구분된 반도체기판(41)에 셀영역(Ⅰ)과 주변회로영역(Ⅱ)간 격리를 위한 필드산화막(42)을 형성한다.
다음으로, 반도체기판(41)상에 게이트산화막(43)과 게이트전극(44)을 형성한 후, 게이트전극(44) 양측 반도체기판(41)에 소스/드레인과 같은 다수의 불순물접합층 (45a, 45b, 45c)을 형성하여 트랜지스터 형성을 완료한다. 이 때, 불순물접합층(45a, 45b, 45c)은 n형 도전형이거나 p형 도전형일 것이며, 트랜지스터는 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 모두 형성된다.
그리고, 게이트전극(44)은 폴리실리콘이나 텅스텐실리사이드로 형성한다.
다음으로, 트랜지스터 형성이 완료된 반도체기판(41)상에 제1층간절연막(46)을 형성한 후, 제1층간절연막(46)을 선택적으로 식각하여 셀영역(Ⅰ)의 일측 불순물접합층(45b)이 노출되는 제1콘택홀(도시 생략)을 형성하고, 제1콘택홀에 텅스텐 플러그(47a)를 플러깅시킨다.
여기서, 제1콘택홀 형성시, 주변회로영역(Ⅱ)의 불순물접합층(45c)을 노출시키는 콘택홀을 동시에 형성한 후, 이 콘택홀에 플러깅되는 텅스텐플러그(47b)를 형성한다.
다음으로, 텅스텐플러그(47a)에 접속되는 비트라인(48a)을 형성한다. 이 때, 비트라인(48a) 형성시, 주변회로영역(Ⅱ)의 텅스텐플러그(47b)상에 비트라인(48a)과 동일한 물질로 된 콘택패드(48b)를 형성시킨다. 한편, 비트라인(48a)은 텅스텐을 이용한다.
다음으로, 비트라인(48a)을 포함한 제1층간절연막(46)상에 제2층간절연막 (49)을 형성하고, 제2층간절연막(49)과 제1층간절연막(46)을 식각하여 셀영역(Ⅰ)의 타측 불순물접합층(45a)과 주변회로영역(Ⅱ)의 콘택패드(48b)를 노출시키는 제2콘택홀(50)을 동시에 형성한다.
도 4b에 도시된 바와 같이, 제2콘택홀(50)을 포함한 전면에 폴리실리콘을 증착한 후, 에치백하여 셀영역(Ⅰ)의 제2콘택홀(50)에 제1-1폴리실리콘플러그(51a)를 형성함과 동시에 주변회로영역(Ⅱ)의 제2콘택홀(50)에 제1-2폴리실리콘플러그(51b)를 형성한다.
한편, 도면에 도시되지 않았지만, 제2콘택홀(50)에 제1-1 및 제1-2폴리실리콘플러그(51a, 51b)를 부분 플러깅시킨 후, 티타늄실리사이드(Ti-silicide)막과 티타늄나이트라이드막(TiN)의 순서로 적층된 적층막을 형성하여 제2콘택홀(50)을 완전히 매울 수 있다.
도 4c에 도시된 바와 같이, 제1-1폴리실리콘플러그(51a) 및 제1-2폴리실리콘플러그(51b)를 포함한 전면에 제1접착층(52)을 형성한 후 선택적으로 식각하여 제1-1폴리실리콘플러그(51a) 및 제1-2폴리실리콘플러그(51b)의 상부를 노출시키는 형태로 제1접착층(52)을 잔류시킨다.
이 때, 제1접착층(52)은 후속 하부전극과 제2층간절연막(49)과의 접착력 개선을 위해 요구되는 폭으로 잔류한다.
계속해서, 제1접착층(52)을 포함한 전면에 하부전극용 도전막을 증착한 후, 선택적으로 식각하여 셀영역(Ⅰ)에는 강유전체 캐패시터의 하부전극(53)을 형성하고, 주변회로영역(Ⅱ)에는 하부전극(53)과 동일한 막으로 된 제1금속배선(54)을 형성한다.
여기서, 제1금속배선(54)은 주변회로영역(Ⅱ)에서 제1금속배선(M1)으로 작용하며, 하부전극(53)과 제1금속배선(54)은 단일 공정에서 동시에 형성하므로 제1배선층이라 한다.
한편, 하부전극(53) 및 제1금속배선(54)은 이리듐(Ir), 이리듐산화막(IrO2), 백금(Pt)의 순서로 적층된 적층막이거나, 백금(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄(Ru) 및 루테늄산화막(RuO2)중에서 선택되는 하나 또는 이들중 적어도 두 물질 이상의 적층막일 수 있다.
도 4d에 도시된 바와 같이, 하부전극(53) 및 제1금속배선(54)을 포함한 전면에 제3층간절연막(55), 제2접착층(56)을 차례로 형성한 후, 제2접착층(56)상에 감 광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역(Ⅱ)을 덮고 셀영역(Ⅰ)을 노출시키는 셀영역오픈마스크(57)를 형성한다.
여기서, 제2접착층(56)은 물론 제1접착층(52)으로는 통상의 접착층을 이용하는데, 예컨대 이리듐산화막(IrO2)이나 TiO2 등을 이용한다.
다음으로, 셀영역오픈마스크(57)를 잔류시킨 상태에서 셀영역(Ⅰ)을 블랭킷에치백하여 하부전극(53)의 상측 표면을 노출시킨다. 이러한 블랭킷 에치백후 셀영역(Ⅰ)내 제3층간절연막(55)은 평탄화된다.
도 4e에 도시된 바와 같이, 셀영역오픈마스크(57)를 제거한 후, 전면에 강유전체막(58)을 증착하고, 주변회로영역(Ⅱ)의 강유전체막(58)을 식각하여 셀영역(Ⅰ)에만 강유전체막(58)을 잔류시킨다.
여기서, 셀영역(Ⅰ)내 강유전체막(58)은 식각 과정을 거치지 않으므로 그 열화가 감소하고, 또한 이웃한 강유전체 캐패시터의 강유전체막으로도 이용가능하다.
다음으로, 주변회로영역(Ⅱ)의 제2접착층(56)과 제3층간절연막(55)을 선택적으로 식각하여 주변회로영역(Ⅱ)의 제1금속배선(54)의 표면을 노출시키는 제3콘택홀(59)을 형성한다.
도 4f에 도시된 바와 같이, 제3콘택홀(59)을 포함한 전면에 상부전극용 도전막을 증착한 후 선택적으로 식각하여 셀영역(Ⅰ)의 강유전체막(58)상에 하부전극(53)에 대향하는 상부전극(60)을 형성함과 동시에, 상부전극용 도전막식각후 드러난 제2접착층(56)을 추가로 식각하여 주변회로영역(Ⅱ)의 제1금속배선(54) 에 접속되는 제2금속배선(61)을 형성한다.
여기서, 제2금속배선(61)은 주변회로영역(Ⅱ)에서 제2금속배선(M2)으로 작용하며, 상부전극(60) 형성시 제2금속배선(61)이 동시에 형성되므로 상부전극(60)과 제2금속배선(61)을 제2배선층이라 한다.
한편, 상부전극(60)과 제2금속배선(61)은 이리듐(Ir), 이리듐산화막(IrO2), 백금(Pt), 루테늄(Ru) 및 루테늄산화막(RuO2)중에서 선택되는 하나 또는 이들중 적어도 두 물질 이상의 적층막일 수 있다.
도 4g에 도시된 바와 같이, 강유전체 캐패시터 형성과정 중 상부전극(60)의 식각공정에서 발생한 강유전 특성의 열화를 회복시키기 위해 열처리를 실시한 후, 상부전극(60) 및 제2금속배선(61)을 포함한 전면에 수소확산방지막(62)을 형성한다. 여기서, 강유전 특성을 회복시키기 위한 열처리는 노열처리(Furnace Anneal; FA) 또는 급속열처리(Rapid Thermal Anneal; RTA)를 이용한다.
계속해서, 수소확산방지막(62)상에 외부로부터 수분이나 오염원이 침투하는 것을 방지하기 위한 보호막(63)을 형성한다.
상술한 제1실시예에서는 하부전극을 먼저 형성하고 강유전체막과 상부전극을 형성하는 공정 순서로 진행하므로써 주변회로영역(Ⅱ)에 하부전극과 상부전극을 형성할 수 있고, 이로써 강유전체 캐패시터의 하부전극과 상부전극을 주변회로영역(Ⅱ)에서 제1금속배선과 제2금속배선을 제1금속배선(M1)과 제2금속배선(M2)으로 이용한다.
결국, 제1실시예는 강유전체 캐패시터 형성후 강유전 특성의 열화를 발생시키는 제1금속배선 및 제2금속배선의 형성 과정을 생략하므로써 강유전체 캐패시터를 열화시키는 공정을 감소시킨다.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 강유전체 메모리 소자를 탑재한 메모리로직복합소자의 제조 방법을 도시한 공정 단면도이다. 참고로, 메모리로직복합소자는 두층 이상의 금속배선으로 이루어지고, 후술하는 제2실시에에서는 3층의 금속배선(M1,M2,M3)으로 이루어진 메모리로직복합소자의 제조 방법을 설명하고 있다.
도 5a에 도시된 바와 같이, 메모리셀영역(Ⅰ)과 로직소자영역(Ⅱ)으로 구분된 반도체기판(71)에 메모리셀영역(Ⅰ')과 로직소자영역(Ⅱ')간 격리를 위한 필드산화막(72)을 형성한다.
다음으로, 반도체기판(71)상에 게이트산화막(73)과 게이트전극(74)을 형성한 후, 게이트전극(74) 양측 반도체기판(71)에 소스/드레인과 같은 다수의 불순물접합층 (75a, 75b, 75c)을 형성하여 트랜지스터 형성을 완료한다. 이 때, 불순물접합층(75a, 75b, 75c)은 n형 도전형이거나 p형 도전형일 것이며, 트랜지스터는 메모리셀영역(Ⅰ') 및 로직소자영역(Ⅱ')에 모두 형성된다.
그리고, 게이트전극(74)은 폴리실리콘이나 텅스텐실리사이드로 형성하며, 메모리셀영역(Ⅰ')에서는 워드라인으로 작용한다.
다음으로, 트랜지스터 형성이 완료된 반도체기판(71)상에 제1층간절연막(76)을 형성한 후, 제1층간절연막(76)을 선택적으로 식각하여 메모리셀영역(Ⅰ')의 일 측 불순물접합층(75b)이 노출되는 제1콘택홀(도시 생략)을 형성하고, 제1콘택홀에 텅스텐플러그(77a)를 플러깅시킨다.
여기서, 제1콘택홀 형성시, 로직소자영역(Ⅱ')의 불순물접합층(75c)을 노출시키는 콘택홀을 동시에 형성한 후, 이 콘택홀에 플러깅되는 텅스텐플러그(77b)를 형성한다.
다음으로, 텅스텐플러그(77a)에 접속되는 비트라인(78a)을 형성한다. 이 때, 비트라인(78a) 형성시, 로직소자영역(Ⅱ')의 텅스텐플러그(77b)상에 비트라인(78a)과 동일한 물질로 된 콘택패드(78b)를 형성시킨다. 한편, 비트라인(78a)은 텅스텐을 이용한다.
다음으로, 비트라인(78a)을 포함한 제1층간절연막(76)상에 제2층간절연막 (79)을 형성하고, 제2층간절연막(79)과 제1층간절연막(76)을 식각하여 메모리셀영역(Ⅰ')의 타측 불순물접합층(75a)과 로직소자영역(Ⅱ')의 콘택패드(78b)를 노출시키는 제2콘택홀(80)을 동시에 형성한다.
도 5b에 도시된 바와 같이, 제2콘택홀(80)이 형성된 제2층간절연막(79)상에 폴리실리콘을 증착한 후, 에치백하여 메모리셀영역(Ⅰ')의 제2콘택홀(80)에 제1-1폴리실리콘플러그(81a)를 형성함과 동시에 로직소자영역(Ⅱ')의 제2콘택홀에 제1-2폴리실리콘플러그(81b)를 형성한다.
한편, 도면에 도시되지 않았지만, 제2콘택홀(80)에 제1-1 및 제1-2폴리실리콘플러그(81a, 81b)를 부분 플러깅시킨 후, 티타늄실리사이드(Ti-silicide)막과 티타늄나이트라이드막(TiN)의 순서로 적층된 적층막을 형성하여 제2콘택홀(80)을 완 전히 매울 수 있다.
도 5c에 도시된 바와 같이, 제1-1폴리실리콘플러그(51a) 및 제1-2폴리실리콘플러그(51b)를 포함한 전면에 제1접착층(82)을 형성한 후 선택적으로 식각하여 제1-1폴리실리콘플러그(81a) 및 제1-2폴리실리콘플러그(81b)의 상부를 노출시키는 형태로 제1접착층(82)을 잔류시킨다.
이 때, 제1접착층(82)은 후속 하부전극과 제2층간절연막(79)과의 접착력 개선을 위해 요구되는 폭으로 잔류한다.
계속해서, 제1접착층(82)을 포함한 전면에 하부전극용 도전막을 증착한 후, 선택적으로 식각하여 메모리셀영역(Ⅰ')에는 강유전체 캐패시터의 하부전극(83)을 형성하고, 로직소자영역(Ⅱ')에는 하부전극(83)과 동일한 막으로 된 제1금속배선(84)을 형성한다.
따라서, 하부전극(83) 형성시 제1금속배선(84)이 동시에 형성되므로 하부전극(83)과 제2금속배선(84)을 제1배선층이라 한다.
한편, 하부전극(83) 및 제1금속배선(84)은 이리듐(Ir), 이리듐산화막(IrO2), 백금(Pt)의 순서로 적층된 적층막이거나, 백금(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄(Ru) 및 루테늄산화막(RuO2)중에서 선택되는 하나 또는 이들중 적어도 두 물질 이상의 적층막일 수 있다.
도 5d에 도시된 바와 같이, 하부전극(83) 및 제1금속배선(84)을 포함한 전면에 제3층간절연막(85), 제2접착층(86)을 차례로 형성한 후, 제2접착층(86)상에 감 광막을 도포하고 노광 및 현상으로 패터닝하여 로직소자영역(Ⅱ')을 덮고 메모리셀영역(Ⅰ')을 노출시키는 셀영역오픈마스크(87)를 형성한다.
여기서, 제2접착층(86)은 물론 제1접착층(82)으로는 통상의 접착층을 이용하는데, 예컨대 이리듐산화막(IrO2)이나 TiO2 등을 이용한다.
다음으로, 셀영역오픈마스크(87)를 잔류시킨 상태에서 메모리셀영역(Ⅰ')을 블랭킷에치백하여 하부전극(83)의 상측 표면을 노출시킬때까지 메모리셀영역(Ⅰ')에 형성된 제2접착층(86)과 제3층간절연막(85)을 제거한다.
이러한 블랭킷 에치백후 메모리셀영역(Ⅰ')은 평탄화된다.
도 5e에 도시된 바와 같이, 셀영역오픈마스크(87)를 제거한 후, 전면에 강유전체막(88)을 증착하고, 강유전체막(88) 중 로직소자영역(Ⅱ')에 형성된 부분만을식각하여 메모리셀영역(Ⅰ')에만 강유전체막(88)을 잔류시킨다.
다음으로, 로직소자영역(Ⅱ')의 제2접착층(86)과 제3층간절연막(85)을 선택적으로 식각하여 로직소자영역(Ⅱ')의 제1금속배선(84)의 표면을 노출시키는 제3콘택홀(89)을 형성한다.
도 5f에 도시된 바와 같이, 제3콘택홀(89)을 포함한 전면에 상부전극용 도전막을 증착한 후 선택적으로 식각하여 메모리셀영역(Ⅰ')의 강유전체막(88)상에 하부전극과 정렬되는 상부전극(90)을 형성함과 동시에, 상부전극용 도전막식각후 드러나는 제2접착층(86)을 추가로 식각하여 로직소자영역(Ⅱ')의 제1금속배선(84)에 접속되는 제2금속배선(91)을 형성한다.
따라서, 상부전극(90) 형성시 제2금속배선(91)이 동시에 형성되므로 상부전극(90)과 제2금속배선(91)을 제2배선층이라 한다.
한편, 상부전극(90)과 제2금속배선(91)은 이리듐(Ir), 이리듐산화막(IrO2), 백금(Pt), 루테늄(Ru) 및 루테늄산화막(RuO2)중에서 선택되는 하나 또는 이들중 적어도 두 물질 이상의 적층막일 수 있다.
도 5g에 도시된 바와 같이, 강유전체 캐패시터 형성과정 중 상부전극(90) 식각공정에서 발생한 강유전 특성의 열화를 회복시키기 위해 열처리를 실시한 후, 상부전극(90) 및 제2금속배선(91)을 포함한 전면에 수소확산방지막(92)을 형성한 후, 수소확산방지막(92)상에 제4층간절연막(93)을 형성한다. 여기서, 강유전 특성을 회복시키기 위한 열처리는 노열처리(FA) 또는 급속열처리(RTA)를 이용한다.
다음으로, 제4층간절연막(93)을 선택적으로 식각하여 제2금속배선(91)의 상측 표면을 노출시키는 제5콘택홀(도시 생략)을 형성하고, 제5콘택홀을 포함한 전면에 금속막을 증착하고 식각하여 제2금속배선(91)에 접속되는 제3금속배선(94)을 형성한다.
이 때, 제3금속배선(94)은 메모리셀영역(Ⅰ')에도 형성되되, 메모리셀영역(Ⅰ') 전체를 덮는 형태로 형성된다.
다음으로, 제3금속배선(94)를 포함한 전면에 보호막(95)을 형성한다.
상술한 제2실시예에서는 메모리로직 복합소자 제조시, 하부전극을 먼저 형성하고 강유전체막과 상부전극을 형성하는 공정 순서로 진행하므로써 로직소자영역( Ⅱ')에 하부전극과 상부전극을 형성할 수 있고, 이로써 강유전체 캐패시터의 하부전극과 상부전극을 로직소자영역(Ⅱ')에서 종래 제1금속배선(M1)과 제2금속배선(M2)으로 작용하는 제1금속배선과 제2금속배선으로 이용한다.
결국, 제2실시예는 강유전체 캐패시터 형성후 강유전 특성의 열화를 발생시키는 제1금속배선 및 제2금속배선의 형성 과정을 생략하므로써 강유전체 캐패시터를 열화시키는 공정을 감소시킴과 동시에 제조 공정을 단순화시킨다.
전술한 제1 및 제2실시예를 비트라인의 캐패시턴스를 줄여서 보다 효율적인 셀구조를 위하여 셀영역에서 2개 이상의 비트라인을 사용하는 소자나 스트랩핑을 통해 동작속도를 빠르게 하기 위해서 셀영역에 추가로 금속층을 삽입하는 소자에도 적용할 경우에도 강유전체 캐패시터의 상하부전극을 주변회로영역 또는 로직소자영역의 배선으로 이용하면 금속배선층의 수를 줄일 수 있으며, 특히 메모리로직소자의 경우에는 하나의 금속배선층만으로도 구현이 가능하므로 공정이 단순하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 별도의 제1,2금속배선 및 이들을 절연하기 위한 금속간절연막 공정을 생략할 수 있어 제조 공정을 단순화시킬 수 있는 효과가 있 다.
또한, 본 발명은 제1,2금속배선 공정을 생략하므로써 강유전체 캐패시터 형성후 이루어지는 후속공정에서 발생되는 강유전캐패시터의 열화를 최대한 억제할 수 있는 효과가 있다.

Claims (9)

  1. 셀영역과 주변회로영역이 정의된 반도체기판;
    상기 반도체기판상에 평탄화된 표면을 갖고 형성된 제1층간절연막;
    상기 셀영역의 상기 제1층간절연막상에 배치된 하부전극과 상기 주변회로영역의 상기 제1층간절연막상에 배치된 제1금속배선으로 이루어진 제1배선층;
    상기 셀영역에서는 상기 하부전극의 상측 표면을 노출시키면서 상기 하부전극과 실질적으로 평탄화된 표면을 갖고 상기 주변회로영역에서는 상기 제1금속배선을 포함한 전면을 덮는 제2층간절연막;
    상기 하부전극을 포함한 상기 셀영역의 전면에 형성된 강유전체막; 및
    상기 강유전체막상에 상기 하부전극에 대향하는 폭을 갖고 형성된 상부전극과 상기 제1금속배선상의 제2층간절연막을 관통하면서 상기 제2층간절연막상에 형성된 제2금속배선으로 이루어진 제2배선층
    을 포함하는 강유전체 메모리 소자.
  2. 제1항에 있어서,
    상기 하부전극과 상기 제1금속배선은 동일한 물질인 것을 특징으로 하는 강유전체 메모리 소자.
  3. 제1항에 있어서,
    상기 상부전극과 상기 제2금속배선은 동일한 물질인 것을 특징으로 하는 강유전체 메모리 소자.
  4. 제1항에 있어서,
    상기 하부전극은 상기 셀영역의 상기 제1층간절연막을 관통하여 상기 반도체기판에 접속된 제1플러그에 연결되고, 상기 제1금속배선은 상기 주변회로영역의 상기 제1층간절연막을 관통하여 상기 반도체기판에 접속된 제2플러그에 연결된 것을 특징으로 하는 강유전체 메모리 소자.
  5. 제1항에 있어서,
    상기 제2배선층을 덮는 수소확산방지막; 및
    상기 수소확산방지막을 덮는 보호막
    을 더 포함함을 특징으로 하는 강유전체 메모리 소자.
  6. 셀영역과 주변회로영역이 정의된 반도체기판상에 제1층간절연막을 형성하는 단계;
    상기 셀영역의 상기 제1층간절연막상에 하부전극을 형성함과 동시에 상기 주변회로영역의 상기 제1층간절연막상에 제1금속배선을 형성하는 단계;
    상기 셀영역에서는 상기 하부전극의 상측 표면을 노출시키면서 상기 하부전극과 실질적으로 평탄화된 표면을 갖고 상기 주변회로영역에서는 상기 제1금속배선을 포함한 전면을 덮는 제2층간절연막을 형성하는 단계;
    상기 상측 표면이 노출된 하부전극을 포함한 상기 셀영역의 전면에 강유전체막을 형성하는 단계; 및
    상기 강유전체막상에 상기 하부전극에 대향하는 폭을 갖는 상부전극을 형성함과 동시에 상기 제1금속배선상의 제2층간절연막을 관통하면서 상기 제2층간절연막상에 제2금속배선을 형성하는 단계
    를 포함하는 강유전체 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제2층간절연막을 형성하는 단계는,
    상기 하부전극과 상기 제1금속배선을 포함한 전면에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막상에 접착층을 형성하는 단계;
    상기 접착층상의 상기 주변회로영역을 덮는 마스크층을 형성하는 단계; 및
    상기 마스크층에 의해 노출된 상기 셀영역을 블랭킷에치백하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 상부전극을 형성함과 동시에 상기 제2금속배선을 형성하는 단계는,
    상기 제2층간절연막을 선택적으로 식각하여 상기 제1금속배선을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 상부전극용 도전막을 형성하는 단계; 및
    상기 상부전극용 도전막을 선택적으로 식각하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 상부전극 및 상기 제2금속배선을 포함한 전면에 수소확산방지막을 형성하는 단계; 및
    상기 수소확산방지막상에 보호막을 형성하는 단계
    를 더 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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