JPH0945089A

JPH0945089A - 強誘電体記憶装置

Info

Publication number: JPH0945089A
Application number: JP7307990A
Authority: JP
Inventors: Hisanobu Sugiyama; 寿伸杉山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-05-25
Filing date: 1995-11-27
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】読み出し時のビット線電位の差を大きくでき、
読み出しマージンを広げることができる強誘電体記憶装
置を実現する。【解決手段】読み出し時にプレート線ＰＬに印加する電
圧として、電源電圧Ｖ_ccを昇圧した電圧Ｖｐ１を印加す
る。これにより、これまでの電源電圧Ｖ_ccを印加する方
法に比べ、読み出し時のビット線電位の差を大きくし、
読み出しマージンを広げることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体の分極反
転を利用した強誘電体記憶装置に関する。

【０００２】

【従来の技術】図１８に示すようなヒステリシス特性を
有する強誘電体の分極反転を利用した強誘電体不揮発性
メモリとしては、現在さまざまなものが提案されている
が、その中で代表的なものとして、２つのスイッチング
トランジスタと２つの強誘電体キャパシタにより１ビッ
トを構成するもの（２Ｔｒ−２Ｃａｐ方式という）と、
１つのスイッチングトランジスタと１つの強誘電体キャ
パシタにより１ビットを構成するもの（１Ｔｒ−１Ｃａ
ｐ方式）の２種類が提案されている。

【０００３】図１９は、２Ｔｒ−２Ｃａｐ方式を採用し
た強誘電体不揮発性メモリの基本的な１ビット構成を示
す図である。このメモリセルは、図１９に示すように、
ビット線ＢＬ１，ＢＬ２に対しドレインがそれぞれ接続
されたｎチャネルＭＯＳトランジスタからなるスイッチ
ングトランジスタＴｒ１，Ｔｒ２と、スイッチングトラ
ンジスタＴｒ１，Ｔｒ２のソースに対し一方（第１）の
電極が接続された強誘電体キャパシタＦＣ１，ＦＣ２と
の組み合わせ２組によって１ビットが構成されている。
各スイッチングトランジスタＴｒ１，Ｔｒ２のゲートが
共通のワード線ＷＬに接続され、強誘電体キャパシタＦ
Ｃ１，ＦＣ２の他方（第２）の電極（プレート電極）が
共通のプレート線ＰＬに接続されている。そして、ビッ
ト線ＢＬ１，ＢＬ２は図示しない書き込みおよび読み出
し系回路に接続され、ワード線ＷＬおよびプレート線Ｐ
Ｌは図示しない行デコーダに接続される。

【０００４】このような構成を有する２Ｔｒ−２Ｃａｐ
方式では、書き込み動作において２本の対になるビット
線に接続されている強誘電体キャパシタの強誘電体膜を
それぞれ反対方向に分極させ、読み出し動作でその分極
状態を読み出す。以下に、２Ｔｒ−２Ｃａｐ方式を採用
した強誘電体不揮発性メモリにおけるデータの書き込
み、読み出し動作について、図２０〜図２３を参照しつ
つ説明する。

【０００５】まず、図２０および図２１を参照しつつ、
書き込み動作について説明する。図２０は書き込み時に
おける各端子に印加される電位のタイミングチャートで
あり、図２１はその時の強誘電体キャパシタの分極状態
を示している。書き込み時には、まず、図中のＴ１に示
すように、ビット線ＢＬ１に接地ＧＮＤレベル「０」Ｖ
を、ビット線ＢＬ２に電源電圧Ｖ_CCを印加し、ワード線
ＷＬに（Ｖ_CC＋１Ｖ）を印加する。なお、ワード線ＷＬ
の設定レベルを（Ｖ_CC＋１Ｖ）としたのは、スイッチン
グトランジスタのしきい値電圧ＶｔｈがＶｔｈ＜１Ｖで
あることから、「＋１Ｖ」してトランジスタによる電位
降下を防ぐためである。これにより、スイッチングトラ
ンジスタＴｒ１，Ｔｒ２が導通状態となり、強誘電体キ
ャパシタＦＣ１のビット線側電極（一方の電極）に接地
ＧＮＤレベル、すなわち「０」Ｖの電圧が印加され、強
誘電体キャパシタＦＣ２のビット線側電極に電圧Ｖ_CCが
印加される。このとき、プレート線ＰＬは「０」Ｖ（接
地レベル）に保持されている。その結果、強誘電体キャ
パシタＦＣ２側でのみビット線側電極からプレート電極
方向に向かう分極状態となる。

【０００６】その後、図中のＴ２に示すように、プレー
ト線ＰＬに電源電圧Ｖ_CCを印加し、続いて図中のＴ３に
示すように、プレート線ＰＬに「０」Ｖを印加する。す
なわち、プレート線ＰＬに対し、ワード線ＷＬが電源電
圧Ｖ_CCレベルに保持されている期間に、ＧＮＤ（０Ｖ）
→Ｖ_CC→ＧＮＤ（０Ｖ）のパルスを印加する。これによ
り、強誘電体キャパシタＦＣ２の分極状態はビット線側
電極からプレート線側電極方向に向かう状態に保持され
たままで、強誘電体キャパシタＦＣ１において分極が起
こり、プレート電極からビット線側電極方向に向かう分
極状態となる。すなわち、強誘電体キャパシタＦＣ１，
ＦＣ２がそれぞれ反対方向に分極し、その状態が図１８
に示すヒステリシス曲線におけるＤ点、Ｂ点にそれぞれ
移動し書き込みが終了する。

【０００７】次に、読み出し動作について、図２２〜図
２３を参照しつつ説明する。まず、図２２および図２３
中のＴ１に示すように、ビット線ＢＬ１，ＢＬ２に
「０」Ｖを印加し、その後オープンとする。このとき
も、ワード線ＷＬには（Ｖ _CC＋１Ｖ）を印加する。次
に、図中Ｔ２に示すように、プレート線ＰＬの電位を
「０」Ｖから電源電圧Ｖ_CCまで立ち上げる。これによ
り、強誘電体の分極状態によってビット線ＢＬに出力さ
れる電位が異なる。

【０００８】つまり、強誘電体キャパシタＦＣ２の分極
状態は、図１８に示すヒステリシス曲線においてＢ点か
らＣ点に向かって移動し分極反転する。これに対して、
強誘電体キャパシタＦＣ１の分極状態は、Ｄ点からＣ点
に向かって移動し分極反転しない。したがって、分極反
転する強誘電体キャパシタＦＣ２は分極反転しない強誘
電体キャパシタＦＣ１に比べて分極の変化に伴う電荷量
の移動が大きく、ビット線ＢＬ２はビット線ＢＬ１に比
べて電位が上昇する。このビット線電位の差をビット線
ＢＬ１，ＢＬ２が接続される図示しない差動型のセンス
アンプを駆動して電位の大小によりＶ_CCと０Ｖにそれぞ
れラッチすることにより読み出しを行う。そして、図中
のＴ３に示すように、最後に再びプレート線ＰＬに
「０」Ｖを印加することにより、分極反転してしまった
強誘電体キャパシタＦＣ２を元の分極状態に戻す。これ
により、読み出しの一連の動作が完了する。

【０００９】また、図２４は、１Ｔｒ−１Ｃａｐ方式を
採用した強誘電体不揮発性メモリの基本的な２ビット構
成を示す回路図である。この回路では、メモリセルＭＣ
１およびリファレンスセルＲＭＣ１がビット線ＢＬ１に
接続され、メモリセルＭＣ２およびリファレンスセルＲ
ＭＣ２がビット線ＢＬ２に接続されている。具体的に
は、メモリセルＭＣ１のスイッチングトランジスタＴｒ
１のドレインがビット線ＢＬ１に接続され、メモリセル
ＭＣ２のスイッチングトランジスタＴｒ２のドレインが
ビット線ＢＬ２に接続されている。同様に、リファレン
スセルＲＭＣ１のスイッチングトランジスタＲＴｒ１の
ドレインがビット線ＢＬ１に接続され、リファレンスセ
ルＲＭＣ２のスイッチングトランジスタＲＴｒ２のドレ
インがビット線ＢＬ２に接続されている。そして、スイ
ッチングトランジスタＴｒ１のゲートがワード線ＷＬ１
に接続され、スイッチングトランジスタＴｒ２のゲート
がワード線ＷＬ２に接続され、スイッチングトランジス
タＲＴｒ１のゲートがリファレンス用ワード線ＲＷＬ１
に接続され、スイッチングトランジスタＲＴｒ２のゲー
トがリファレンス用ワード線ＲＷＬ２に接続されてい
る。

【００１０】さらに、本回路では、メモリセルＭＣ１の
強誘電体キャパシタＦＣ１のプレート電極とメモリセル
ＭＣ２の強誘電体キャパシタＦＣ２のプレート電極とが
共通のプレート線ＰＬに接続されている。同様に、リフ
ァレンスセルＲＭＣ１のリファレンス用強誘電体キャパ
シタＲＦＣ１のプレート電極とリファレンスセルＲＭＣ
２のリファレンス用強誘電体キャパシタＲＦＣ２のプレ
ート電極とが共通のリファレンス用プレート線ＲＰＬに
接続されている。そして、ビット線ＢＬ１，ＢＬ２がセ
ンスアンプＳＡに接続されている。

【００１１】なお、１Ｔｒ−１Ｃａｐの方式の場合にお
いても、基本的には上述した２Ｔｒ−２Ｃａｐ方式と同
様な方法により書き込み、読み出しを行う。この場合異
なるのは、通常のメモリセルが接続された各ビット線と
リファレンスセルに接続されたビット線との間で電位の
差を検出することである。この場合、たとえばリファレ
ンスセルのキャパシタ面積等を調整することにより、読
み出し時のビット線電位が各分極読み出し時の電位の中
間にくるようにする。

【００１２】次に、１Ｔｒ−１Ｃａｐ方式を採用した強
誘電体不揮発性メモリにおけるデータの書き込み、読む
出し動作について、図２５〜図２８を参照しつつ説明す
る。図２５および図２６が書き込み時のタイミングチャ
ートおよび分極状態をそれぞれ示し、図２７および図２
８が読み出し時のタイミングチャートおよび分極状態を
それぞれ示している。

【００１３】書き込み時には、まず、図２５および図２
６のＴ１に示すように、Ｓｔａｔｅ０，Ｓｔａｔｅ１の
データに従い、書き込みセルのビット線ＢＬ１の電位を
「０」ＶまたはＶ_CCにする。次に、図中Ｔ２に示すよう
に、ワード線ＷＬ１にＶｗ（約Ｖ_CC＋１Ｖ、上述したと
同様に、スイッチングトランジスタによる電位降下を防
ぐ。）の電位を印加してスイッチングトランジスタＴｒ
１を導通状態にすることにより、強誘電体キャパシタＦ
Ｃ１のビット線側電極レベルを０ＶまたはＶ_CCにし、ほ
ぼそれと同時に、プレート線ＰＬに０Ｖ→Ｖ_CC→０Ｖの
パルスを印加する。これにより、メモリセルＭＣ１の強
誘電体キャパシタＦＣ１の分極は、２値のデータに従い
それぞれ図１８に示すヒステリシス（図１）上のＤ点、
Ｂ点に移動し書き込みが終了する。

【００１４】読み出し時には、読み出しセルＭＣ１活性
化時のビットＢＬ１の電位とリファレンスセルＲＭＣ２
に接続されたビッット線ＢＬ２に出力されるリファレン
ス電位をセンスアンプＳＡにて比較することによりデー
タを検知する。まず、図２７および図２８のＴ１に示す
ように、ビット線ＢＬ１，ＢＬ２を「０」Ｖとし、その
後オープンにする。

【００１５】次に、図中Ｔ２に示すように、ワード線Ｗ
Ｌ１とリファレンス用ワード線ＲＷＬ２にＶｗ（Ｖ_CC＋
１Ｖ）を印加し、それと同時にプレート線ＰＬとリファ
レンス用プレート線ＲＰＬを「０」Ｖから電源電圧Ｖ_CC
まで立ち上げる。ここで、図４に示すように、メモリセ
ルの構成はプレート線からみた場合、強誘電体キャパシ
タ（Ｃｓ）とビット線の寄生容量（Ｃｂ）が直列に接続
された等価回路により表されるので、プレート線ＰＬの
電位を「０」Ｖから「Ｖ_CC」に立ち上げると強誘電体の
分極状態（Ｓｔａｔｅ０，Ｓｔａｔｅ１）によってビッ
ト線に出力される電位が異なる。

【００１６】つまり、分極反転するＳｔａｔｅ１は（図
１８においてＢ点からＣ点に向かって移動）は分極反転
しないＳｔａｔｅ０（Ｄ点からＣ点に向かって移動）に
比べて分極の変化に伴う電荷量の移動が大きく、Ｓｔａ
ｔｅ０に比べてＳｔａｔｅ１のデータの方がビット線Ｂ
Ｌ１の電荷は高くなる。よって、リファレンスとなるビ
ット線ＢＬ２がこの２つの電位の中間電位を出力するよ
うにリファレンスセルＲＭＣ２を構成（キャパシタ面積
をメモリセルよりも大きくする等により調節する）し、
差動型のセンスアンプＳＡにて電位差を検出すれば２値
のデータの読み出しが可能となる。そして、図中のＴ３
に示すように、センスアンプＳＡによるデータの検知後
に再びプレート線ＰＬを「０」Ｖとすると、分極反転し
てしまうＳｔａｔｅ１のデータは元の分極状態に戻さ
れ、読み出しの一連の動作が完了する。また、ここで、
リファレンス用ワード線ＲＷＬ２は、キャパシタに分極
反転する電界が印加されないように、リファレンスのプ
レート線ＲＰＬを立ち下げる前に、立ち下げを行う。

【００１７】

【発明が解決しようとする課題】以上の説明から明らか
なように、この方式のメモリのデータ読み出しでは、分
極側と非分極側（２Ｔｒ−２Ｃａｐの場合）、読み出し
セルとリファレンスセル（１Ｔｒ−１Ｃａｐの場合）に
接続しているビット線の電位変化の差を大きくとること
が必要となる。差が小さいと強誘電体キャパシタの特性
バラツキを補えず、読み出しができないビットが生ずる
からである。

【００１８】現在得られている強誘電体薄膜は高集積化
メモリに適用するには特性バラツキが大きく、未だ６４
Ｋビット以上の強誘電体メモリは製品化されていない。
よって、今後のメモリの高集積化のためには、特性バラ
ツキが大きい強誘電体薄膜においてもデータ読み出しが
可能となるようにする必要がある。さらに、今後ＬＳＩ
のトレンドとして電源電圧が低電圧化してくると、単純
にはビット線電位変化の差は小さくなり、やはり読み出
しマージンを減らす方向にある。以上より、強誘電体不
揮発性メモリの高集積化と低電圧化のために、上記ビッ
ト線電位変化の差を簡便な方法によりこれまで以上に大
きくとれ、読み出しマージンを広げることが可能な強誘
電体不揮発性メモリの実現が切望されていた。

【００１９】また、図２４に示す１Ｔｒ−１Ｃａｐ方式
では、図２７からわかるように、データの読み出し時間
（ワード線を立ち上げてからビット線をＶ_CCまたは０Ｖ
に保持する時間）はプレート線の立ち上がりの速さによ
り決定される。しかし、通常プレート線ＰＬには強誘電
体容量、ビット線容量等が接続されているため、プレー
ト線の立ち上がりは遅くなりやすく、上記オペレーショ
は、データの読み出し動作の高速化には不向きである。

【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、読み出し時のビット線電位の差
を大きくでき、読み出しマージンを広げることができ
る、また高速化を図れる強誘電体記憶装置を提供するこ
とにある。

【００２１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに第１の電
極が接続された強誘電体キャパシタの組み合わせにより
メモリセルが構成され、強誘電体キャパシタの分極の方
向により２値のデータを記録し、データ読み出し動作に
おいて、強誘電体キャパシタの第２の電極の電位を上げ
たときに分極方向の違いによって生ずるビット線電位の
差により２値のデータに対応する分極状態を検知する強
誘電体記憶装置であって、読み出し動作時に、上記強誘
電体キャパシタの第２の電極に印加する電圧として、電
源電圧を昇圧した電圧を与える手段を有する。

【００２２】また、本発明の強誘電体記憶装置では、上
記メモリセルは、１つのスイッチングトランジスタと１
つの強誘電体キャパシタの組み合わせ２組によって１ビ
ットが構成され、それぞれの強誘電体キャパシタは異な
る方向に分極され、その分極の方向により２値のデータ
を記憶し、データ読み出し動作において、強誘電体キャ
パシタの第２の電極の電位を上げたときに分極方向の違
いによって生ずる２本のビット線電位の差により２値の
データに対応する分極状態を検知する。

【００２３】また、本発明の強誘電体記憶装置では、上
記メモリセルは、１つのスイッチングトランジスタと１
つの強誘電体キャパシタによって１ビットが構成され、
強誘電体の分極の方向によって２値のデータを記憶し、
データ読み出し動作において、強誘電体端のプレート線
の電位を上げたときのビット線電位とリファレンスビッ
ト線の電位の差により２値のデータに対応する分極状態
を検知する。

【００２４】また、本発明の強誘電体記憶装置では、デ
ータ書き込み動作時に、上記強誘電体キャパシタの第２
の電極に印加する電圧として、電源電圧を昇圧した電圧
を与える手段を有する。

【００２５】また、本発明は、ビット線に接続されたス
イッチングトランジスタと、当該スイッチングトランジ
スタに第１の電極が接続された強誘電体キャパシタの組
み合わせからなり、強誘電体キャパシタの分極の方向に
より２値のデータを記録するメモリセルと、リファレン
ス用ビット線に接続されたリファレンス用スイッチング
トランジスタと、当該スイッチングトランジスタに第１
の電極が接続されたリファレンス用強誘電体キャパシタ
の組み合わせからなるリファレンスセルとを備え、デー
タ読み出し動作において、強誘電体キャパシタの第２の
電極の電位を上げたときに分極方向の違いによって生ず
るビット線電位を、上記リファレンスセルを同時に駆動
することにより得られる上記リファレンス用ビット線電
位と比較することにより、２値のデータに対応する分極
状態を検知する強誘電体記憶装置であって、読み出し動
作時に、上記リファレンス用強誘電体キャパシタの第２
の電極に印加する電圧として、上記メモリセルの強誘電
体キャパシタの第２の電極に印加する電圧より高い電圧
を印加する手段を有する。

【００２６】また、本発明の強誘電体記憶装置では、上
記強誘電体キャパシタの第２の電極に印加する電圧とし
て、電源電圧を昇圧した電圧を与える手段を有する。

【００２７】また、本発明は、ビット線に接続されたス
イッチングトランジスタと、当該スイッチングトランジ
スタに第１の電極が接続された強誘電体キャパシタの組
み合わせからなり、強誘電体キャパシタの分極の方向に
より２値のデータを記録するメモリセルと、リファレン
ス用ビット線に接続されたリファレンス用スイッチング
トランジスタと、当該スイッチングトランジスタに第１
の電極が接続されたリファレンス用強誘電体キャパシタ
の組み合わせからなるリファレンスセルとを備え、デー
タ読み出し動作において、上記ビット線および上記リフ
ァレンス用ビット線を所定電位にプリチャージした後、
上記メモリセルおよびリファレンスセルの各スイッチン
グトランジスタを導通させて、強誘電体キャパシタの分
極方向の違いによって生ずるビット線電位を、上記リフ
ァレンスセルを同時に駆動することにより得られる上記
リファレンス用ビット線電位と比較することにより、２
値のデータに対応する分極状態を検知する強誘電体記憶
装置であって、読み出し動作時に、強誘電体キャパシタ
の第２の電極の電位を固定電位に保持する手段を有す
る。

【００２８】また、本発明の強誘電体記憶装置では、読
み出し動作時に、上記リファレンス用ビットのプリチャ
ージ電圧として、上記メモリセルが接続されるビット線
のプリチャージ電圧より低い電圧を与える手段を有す
る。

【００２９】また、本発明の強誘電体記憶装置では、読
み出し動作時に、上記メモリセルが接続されるビット線
のプリチャージ電圧として電源電圧を与える手段を有す
る。

【００３０】また、本発明の強誘電体記憶装置では、読
み出し動作時に、上記リファレンス用ビット線のプリチ
ャージ電圧として、電源電圧を降圧した電圧を与える手
段を有する。

【００３１】また、本発明の強誘電体記憶装置では、デ
ータ検知後、上記メモリセルの強誘電体キャパシタの第
２の電極に所定電圧を印加し、読み出し動作において分
極が反転するデータをもとのデータに再書き込みする手
段を有する。

【００３２】また、本発明の強誘電体記憶装置では、上
記の一連の読み出し、再書き込み動作において、リファ
レンスセル用強誘電体キャパシタの第２の電極に、基準
電位を与える手段を有する。

【００３３】本発明の強誘電体記憶装置によれば、たと
えば２Ｔｒ−２Ｃａｐ方式の場合、読み出し動作時に
は、スイッチングトランジスタが所定期間だけ導通状態
に制御されているときに、強誘電体キャパシタの第２の
電極に対して電源電圧を昇圧した電圧が所定期間与えら
れる。そして、強誘電体キャパシタの第２の電極の電位
を上げたときに分極方向の違いによって生ずる２本のビ
ット線電位の差により、２値のデータに対応する分極状
態が検知される。

【００３４】また、本発明の強誘電体記憶装置が、たと
えば１Ｔｒ−１Ｃａｐ方式の場合、読み出し動作時に
は、スイッチングトランジスタが所定期間だけ導通状態
に制御されているときに、強誘電体キャパシタの第２の
電極に対して電源電圧を昇圧した電圧が所定期間与えら
れる。そして、強誘電体キャパシタの第２の電極の電位
を上げたときに分極方向の違いによって生ずるビット線
電位とリファレンスビット線の電位の差により、２値の
データに対応する分極状態が検知される。

【００３５】また、本発明の強誘電体キャパシタによれ
ば、データ書き込み動作時にも、強誘電体キャパシタの
第２の電極に印加する電圧として、電源電圧を昇圧した
電圧が与えられる。これにより、残留電荷を大きくする
ことになるので、読み出し時のビット線電位差を大きく
でき、読み出しマージンを広げることができる。

【００３６】また、本発明の強誘電体キャパシタによれ
ば、読み出し動作時に、リファレンス用強誘電体キャパ
シタの第２の電極に、メモリセルの強誘電体キャパシタ
の第２の電極に印加する電圧より高い電圧、たとえば電
源電圧を昇圧した電圧を印加する。これにより、メモリ
セルとリファセンスセルではキャパシタ面積を等しくし
でき、さらにメモリセル構造も同一にすることにより、
キャパシタ面積、特性のばらつき時にもリファレンス電
位が中間点からずれにくくなる。

【００３７】また、本発明の強誘電体キャパシタによれ
ば、ビット線およびリファレンス用ビット線を所定電位
にプリチャージしてデータの読み出しを行う場合、強誘
電体キャパシタの第２の電極の電位が固定電位に保持さ
れ、上記メモリセルが接続されるビット線のプリチャー
ジ電圧として、たとえば電源電圧が与えられる。これに
より、データの読み出しを高速化できる。また、リファ
レンス用ビット線には、メモリセルが接続されるビット
線のプリチャージ電圧より低い電圧、たとえば電源電圧
を降圧した電圧がプリチャージ電圧として与えられる。

【００３８】また、読み出し動作後は、データ検知後、
メモリセルの強誘電体キャパシタの第２の電極に所定電
圧を印加し、読み出し動作において分極が反転するデー
タをもとのデータに再書き込みする。そして、一連の読
み出し、再書き込み動作において、リファレンスセル用
強誘電体キャパシタの第２の電極には、基準電位、たと
えば０Ｖを与える。これにより、再書き込みが防止され
る。

【００３９】

【発明の実施の形態】第１実施形態図１は、本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図であって、図１９と同一構成部分は同一符号をもって
表している。すなわち、Ｔｒ１，Ｔｒ２はｎチャネルＭ
ＯＳトランジスタからなるスイッチングトランジスタ、
ＦＣ１，ＦＣ２は強誘電体キャパシタ、ＢＬ１，ＢＬ２
はビット線、ＷＬはワード線、ＰＬはプレート線、１は
行制御回路、２は列制御回路をそれぞれ示している。

【００４０】このメモリセルは、図１に示すように、ビ
ット線ＢＬ１，ＢＬ２に対しスイッチングトランジスタ
Ｔｒ１，Ｔｒ２のドレインがそれぞれ接続され、スイッ
チングトランジスタＴｒ１，Ｔｒ２のソースが強誘電体
キャパシタＦＣ１，ＦＣ２の一方の電極にそれぞれ接続
され、強誘電体キャパシタＦＣ１，ＦＣ２の他方の電極
（プレート電極）が共通のプレート線ＰＬに接続され、
スイッチングトランジスタＴｒ１，Ｔｒ２のゲートが共
通のワード線ＷＬに接続されている。そして、ワード線
ＷＬおよびプレート線ＰＬが行制御回路１に接続され、
ビット線ＢＬ１，ＢＬ２が列制御回路２に接続されてい
る。

【００４１】行制御回路１は、書き込み命令時には、た
とえば従来と同様、図２および図３に示すように、ワー
ド線ＷＬに（Ｖ_CC＋１Ｖ）の電圧を印加してスイッチン
グトランジスタＴｒ１，Ｔｒ２を導通させた状態で、一
定期間Ｔ２にプレート線ＰＬに対して一定の電圧Ｖ_CCを
印加して、強誘電体キャパシタＦＣ１，ＦＣ２のプレー
ト電極を一定の電位に固定させ、期間Ｔ３においてプレ
ート線ＰＬの印加電圧を０Ｖに設定した後、ワード線Ｗ
Ｌへの印加電圧を（Ｖ_CC＋１Ｖ）から０Ｖに切り換え
る。そして、読み出し命令時には、図２および図３に示
すように、ワード線ＷＬに（Ｖ_CC＋１Ｖ）の電圧を印加
してスイッチングトランジスタＴｒ１，Ｔｒ２を導通さ
せた状態で、一定期間Ｔ２にプレート線ＰＬに対して電
源電圧Ｖ_CCを、図示しない昇圧回路でΔＶplだけ昇圧さ
せた電圧Ｖｐｌを印加して、強誘電体キャパシタＦＣ
１，ＦＣ２のプレート電極に電圧Ｖｐｌを印加し、期間
Ｔ３においてプレート線ＰＬの印加電圧を０Ｖに設定し
た後、ワード線ＷＬへの印加電圧を（Ｖ _CC＋１Ｖ）から
０Ｖに切り換える。

【００４２】なお、上述した昇圧回路としては、たとえ
ばＤＲＡＭのワード線昇圧に使用されるブートストラッ
プ回路、ＥＰＲＯＭ等の不揮発性メモリの高電圧発生に
用いられるチャージポンピング回路等が用いられる。従
来の強誘電体メモリでは、ワード線の昇圧はＤＲＡＭと
同様にブートストラップ回路を用いることが一般的であ
るので、本発明のプレート線昇圧もブートストラップ回
路を用いるのが簡便である。ブートストラップ回路を用
いた場合、電源電圧Ｖ_CCを３．３Ｖとすると、昇圧電位
Ｖｐｌとして４．５Ｖ程度が得られる。

【００４３】列制御回路２は、書き込み命令時には、２
本のビット線ＢＬ１，ＢＬ２に対し、たとえば「０」Ｖ
および電源電圧Ｖ_CCをそれぞれ印加する。また、読み出
し命令時には、スイッチングトランジスタＴｒ１，Ｔｒ
２が導通状態にある時の２本のビット線ＢＬ１，ＢＬ２
の電位変化の差を検出し、その差により「０」Ｖまたは
Ｖ_CCにラッチし、そのときに強誘電体キャパシタＦＣ
１，ＦＣ２の両電極に印加される電圧により再度データ
の書き込みを行う。なお、実際には、ビット線間の電位
差の検出、ラッチ系は、差動型のセンスアンプにより構
成される。

【００４４】本実施形態に係る強誘電体不揮発性メモリ
は、上述したように読み出し時にプレート線ＰＬに印加
する電位として、電源電圧Ｖ_CCを昇圧した電圧Ｖｐｌを
印加することにより、これまでの電源電圧Ｖ_CCを印加す
る方法に比べ、読み出し時のビット線電位の差を大きく
し、読み出しマージンを広げるものである。以下に、読
み出し時のビット線電位変化の差を見積もる方法につい
て、図４〜図７を参照しつつ説明する。

【００４５】図４は、各ビット線に接続されたスイッチ
ングトランジスタと強誘電体キャパシタの等価回路図で
ある。スイッチングトランジスタがオン状態では、強誘
電体キャパシタＦＣはプレート線ＰＬとＧＮＤとの間で
ビット線の寄生容量（ビット線容量）Ｃｂと直列接続さ
れている。読み出し動作では、プレート線にＶｐｌの電
位を印加した時に、強誘電体キャパシタＦＣの分極状態
によって、ビット線電位Ｖｂｌが異なることを利用す
る。このビット線電位Ｖｂｌは強誘電体キャパシタＦＣ
とビット線容量Ｃｂによる電位分割により決定される
が、強誘電体キャパシタＦＣの容量Ｃｓは関数の具体的
な式が明らかでない非線形容量であるため、ビット線電
位Ｖｂｌを解析的に解くことは不可能である。よって、
ビット線電位Ｖｂｌを求めるために以下のような作図に
よる求め方を用いる。

【００４６】強誘電体キャパシタＦＣの電極両端に電位
差Ｖが印加された時に、強誘電体キャパシタＦＣに蓄積
される電荷Ｑを関数Ｑ（Ｖ）によって表すことにする。
ここで、Ｑ（Ｖ）の関数形は図５上で非分極反転時は曲
線Ｄ−Ｃ、分極反転時は曲線Ｂ−Ｃに相当する。一方、
ビット線容量Ｃｂを線形キャパシタとすると、蓄積電荷
と電極両端の電位差Ｖの関係はＱ＝Ｃｂ・Ｖによって表
される。プレート線ＰＬに電圧Ｖｐｌが印加されたと
き、ビット線がオープンであることから強誘電体キャパ
シタＦＣとＣｂに蓄積される電荷は等しく、その電荷を
Ｑｏとすると以下の連立方程式が成り立つ。

【００４７】

【数１】Ｑｏ＝Ｑ（Ｖｐｌ−Ｖｂｌ）・・・（１）

【数２】Ｑｏ＝Ｃｂ・Ｖｂｌ・・・（２）

【００４８】この連立方程式を満たすＶｂｌは図５に示
すように、ヒステリシス上に描いた傾きＣｂの直線と分
極反転、非分極反転側のそれぞれの曲線Ｂ−Ｃ、Ｄ−Ｃ
との交点により求めることができる。

【００４９】以上のようにして、分極反転、非分極反転
側のビット線電位Ｖｂｌ１、Ｖｂｌ０を求めると、たと
えば２Ｔｒ−２Ｃａｐ方式の場合のビット線電位差ΔＶ
ｂｌ（Ｖｂｌ１−Ｖｂｌ０）は図５中に示す部分によっ
て表すことができる。メモリセルとしては読み出しマー
ジンをできるだけ大きくするために、ΔＶｂｌはより大
きいほうが望ましいのであるが、図５からわかるよう
に、そのΔＶｂｌは同じヒステリシス曲線でもビット線
容量Ｃｂの傾きやプレート線電圧Ｖｐｌの大きさにより
変化していくことがわかる。特に、ビット線容量Ｃｂを
一定としてプレート線電圧Ｖｐｌを変化させた場合、上
記（１）式、（２）式の交点はシフトし、プレート線電
圧Ｖｐｌを大きくするとビット線電位差ΔＶｂｌも大き
くなっていく。

【００５０】以上のビット線電位差ΔＶｂｌの計算例と
して、強誘電体薄膜ＰＺＴ２８２ｎｍ、１０μｍ²のキ
ャパシタによって得られたヒステリシス曲線を示す図６
を例にとり説明する。図６ではＣｂ＝１ｐＦ固定とし、
プレート線電圧ＶｐｌをＶ_CC＝５Ｖから１Ｖに下げてい
った場合のビット線容量Ｃｂの直線とヒステリシスの交
点の推移を示す（グラフではＶｐｌでなく原点を移動し
ている）。また、図７は、図６から得られたビット線電
位差ΔＶｂｌのプレート線電圧Ｖｐｌ依存性示すグラフ
である。これにより、明らかにプレート線電圧Ｖｐｌを
大きくすることによりビット線電位差ΔＶｂｌを大きく
することができる。よって、強誘電体キャパシタ、ビッ
ト線容量が同じメモリを、同じ電源電圧Ｖ _CCで駆動した
場合、プレート線電圧Ｖｐｌを従来例の様にＶ_CCに設定
するのに対し、本発明のように昇圧回路によって電源電
圧Ｖ_CCを昇圧した電位にプレート線電圧Ｖｐｌを設定す
る方がビット線電位差ΔＶｂｌは大きくなり、読み出し
マージンが広くなることがわかる。

【００５１】以上の原理的な考察から、本実施形態で
は、メモリの読み出し動作時のプレート線電圧Ｖｐｌと
して、図２，図３（２Ｔｒ−２Ｃａｐの場合）に示すよ
うに、電源電圧Ｖ_CCを昇圧した電圧Ｖｐｌを与える。こ
こで、図２では図２２に対してプレート線電圧の表記を
Ｖ_CCからＶｐｌ＞Ｖ _CCに変えただけであり他は全く変わ
らない。

【００５２】次に、このような構成を有する２Ｔｒ−２
Ｃａｐ方式を採用した強誘電体不揮発性メモリにおける
データの書き込み、読み出し動作について、図２０、図
２１、並びに図２、図３を参照しつつ順を追って説明す
る。

【００５３】まず、図２０および図２１を参照しつつ、
書き込み動作について説明する。書き込み動作において
は、従来と同様に、まず、図中のＴ１に示すように、列
制御回路２によりビット線ＢＬ１に接地ＧＮＤレベル
「０」Ｖを、ビット線ＢＬ２に電源電圧Ｖ_CCを印加し、
行制御回路１によりワード線ＷＬに（Ｖ_CC＋１Ｖ）を印
加する。なお、ワード線ＷＬの設定レベルを（Ｖ_CC＋１
Ｖ）としたのは、スイッチングトランジスタのしきい値
電圧ＶｔｈがＶｔｈ＜１Ｖであることから、「＋１Ｖ」
してトランジスタによる電位降下を防ぐためである。こ
れにより、スイッチングトランジスタＴｒ１，Ｔｒ２が
導通状態となり、強誘電体キャパシタＦＣ１のビット線
側電極（一方の電極）に接地ＧＮＤレベル、すなわち
「０」Ｖの電圧が印加され、強誘電体キャパシタＦＣ２
のビット線側電極に電圧Ｖ_CCが印加される。このとき、
プレート線ＰＬは「０」Ｖ（接地レベル）に保持されて
いる。その結果、強誘電体キャパシタＦＣ２側でのみビ
ット線側電極からプレート電極方向に向かう分極状態と
なる。

【００５４】その後、図中のＴ２に示すように、行制御
回路１によりプレート線ＰＬに電源電圧Ｖ_CCを印加し、
続いて図中のＴ３に示すように、プレート線ＰＬに
「０」Ｖを印加する。すなわち、プレート線ＰＬに対
し、ワード線ＷＬが電源電圧Ｖ_CCレベルに保持されてい
る期間に、ＧＮＤ（０Ｖ）→Ｖ_CC→ＧＮＤ（０Ｖ）のパ
ルスを印加する。これにより、強誘電体キャパシタＦＣ
２の分極状態はビット線側電極からプレート線側電極方
向に向かう状態に保持されたままで、強誘電体キャパシ
タＦＣ１において分極が起こり、プレート電極からビッ
ト線側電極方向に向かう分極状態となる。すなわち、強
誘電体キャパシタＦＣ１，ＦＣ２がそれぞれ反対方向に
分極し、その状態が図８に示すヒステリシス曲線におけ
るＤ点、Ｂ点にそれぞれ移動し書き込みが終了する。

【００５５】次に、読み出し動作について、図２および
図３を参照しつつ説明する。まず、図２および図３中の
Ｔ１に示すように、列制御回路２によりビット線ＢＬ
１，ＢＬ２に「０」Ｖを印加し、その後オープンとす
る。このとき、行制御回路１によりワード線ＷＬに（Ｖ
_CC＋１Ｖ）を印加する。これにより、スイッチングトラ
ンジスタＴｒ１，Ｔｒ２が導通状態となる。次に、図中
のＴ２に示すように、行制御回路１によりプレート線Ｐ
Ｌに対して、電源電圧Ｖ_CCを昇圧した電圧Ｖｐｌを印加
する。これにより、図２に示すように、強誘電体キャパ
シタＦＣ１，ＦＣ２の分極状態に従ってビット線ＢＬ
１，ＢＬ２の電位が変化する。

【００５６】そして、列制御回路２、実際にはビット線
ＢＬ１，ＢＬ２が接続されたセンスアンプにより、分極
反転しない強誘電体キャパシタＦＣ１に接続されたビッ
ト線ＢＬ１は「０」Ｖに、分極反転する強誘電体キャパ
シタＦＣ２に接続されたビット線ＢＬ２はＶ_CCにそれぞ
れラッチされ、データが読み出される。そして、そのと
き同時に、各強誘電体キャパシタＦＣ１，ＦＣ２には反
対向きに所定の電圧が印加され、元の分極状態へ再書き
込みされる。その後、行制御回路１によりワード線ＷＬ
の電位を（Ｖ_CC＋１Ｖ）から「０」Ｖに切り換える。こ
れにより、スイッチングトランジスタＴｒ１，Ｔｒ２は
非導通状態となり、読み出し動作が終了する。

【００５７】以上説明したように、本第１の実施形態に
よれば、読み出し時に、プレート線ＰＬに印加する電圧
として、電源電圧Ｖ_CCを昇圧した電圧Ｖｐｌを印加する
ので、読み出し時のビット線電位の差を大きくでき、読
み出しマージンを広げることができる。

【００５８】なお、本第１の実施形態では、２Ｔｒ−２
Ｃａｐ方式の強誘電体不揮発性メモリを例に説明した
が、本発明が１Ｔｒ−１Ｃａｐ方式等、他の方式の強誘
電体不揮発性メモリにも適用できることはいうまでもな
い。この１Ｔｒ−１Ｃａｐ方式の場合には、メモリセル
のプレート線と同時にリファレンスセルのプレート線に
も電圧が印加されるが、リファレンスセルのプレート線
は基準電位が正確に設定できれば昇圧してもしなくても
どちらでも良い。

【００５９】また、本発明の書き込み動作は２Ｔｒ−２
Ｃａｐ方式、１Ｔｒ−１Ｃａｐ方式共に従来と同様で問
題ないが、書き込み時もプレート線電圧を昇圧すること
も可能である。但し、この場合、図５中Ｄ状態の書き込
み時のみ昇圧電位が印加されることになる。これはＤ状
態の書き込みを深くする（残留電荷を大きくする）こと
になるので、読み出し時のビット線電位差を大きくする
ことにつながり、読み出しマージンを広げることにつな
がる。

【００６０】第２実施形態本第２の実施形態では、１Ｔｒ−１Ｃａｐ方式の強誘電
体メモリにおいて、ワード線の立ち上がりで読み出し速
さが決まるように、ビット線のプリチャージ電圧を０Ｖ
ではなく、電源電圧Ｖ_CCレベルにするように構成するこ
とにより、上述した第１の実施形態より、さらに高速化
に適した強誘電体メモリを実現している。

【００６１】以下に、本第２の実施形態による読み出し
動作を、図８および図９を参照しつつ順を追って説明す
る。図８は読み出し時における各端子に印加される電位
のタイミングチャートであり、図９はその時の強誘電体
キャパシタの分極状態を示している。なお、メモリの等
価回路は基本的には図２４の回路と同様である。また、
データの書き込み動作も図２５および図２６に示す動作
と同様である。

【００６２】まず、図８および図９のＴ１に示すよう
に、図示しないプリチャージ回路によりビット線ＢＬ
１，ＢＬ２をＶ_CCにプリチャージする。

【００６３】次に、図中Ｔ２に示すように、ワード線Ｗ
Ｌ１とリファレンス用ワード線ＲＷＬ２にＶｗ（たとえ
ばＶ_CC＋１Ｖ）を印加する。このとき、プレート線ＰＬ
とリファレンス用プレート線ＲＰＬのレベルは「０」Ｖ
に保持する。ここで、ワード線ＷＬ１とリファレンス用
ワード線ＲＷＬ２の立ち上がりに応じて、プリチャージ
されているビット線ＢＬ１，ＢＬ２の電荷は、図中Ｔ２
に示すように、強誘電体キャパシタＦＣ１，ＲＦＣ２に
分配され、ビット線電位が下がってくる。

【００６４】このとき、Ｓｔａｔｅ０の場合は、キャパ
シタの分極方向とは逆の電界が印加されるため分極反転
動作が生じる。一方、Ｓｔａｔｅ１の場合、分極方向と
電界は一致しているため分極反転は起こらない。よっ
て、ビット線電位の下がりは、Ｓｔａｔｅ１の場合に比
べ、Ｓｔａｔｅ０の方が大きくなる。そこで、リファレ
ンス側のビット線ＢＬ２の電位がＳｔａｔｅ０とＳｔａ
ｔｅ１の時のビット線電位の中間になるようにリファレ
ンスセルＲＭＣ２を設定し、差動型のセンスアンプＳＡ
にて電位差を検出することにより２値のデータを読み出
す。

【００６５】データの読み出し後、図中Ｔ３に示すよう
に、プレート線ＰＬの電位を「０」ＶからＶ_CCに立ち上
げることにより、分極反転してしまったＳｔａｔｅ０の
セルを再書き込みし、もとの状態に戻す。また、ここ
で、リファレンスセルとしてメモリセルよりもキャパシ
タ面積を大きくする等の方法により２値データの中間電
位を発生させるならば、リファレンスセルのキャパシタ
の分極方向はＳｔａｔｅ１と常に同じである必要があ
り、再書き込みされないようにしなければならない。し
たがって、本読み出し動作では、図８および図９に示す
ように、リファレンスセルのプレート線ＲＰＬは駆動す
る必要がなくなり、書き込み、読み出し動作を通じて常
に「０」Ｖに保持しておく。これにより、図中には、メ
モリセルのプレート線ＰＬと同様にリファレンス用プレ
ート線ＲＰＬも表記されているが、ＲＰＬはメモリ動作
において、選択される必要がなくなり、回路構成が簡略
化される。

【００６６】以上説明したように、本第２の実施形態に
よれば、データの読み出し速さは、ワード線の立ち上が
り速さで決まり、プレート線の立ち上がりに無関係であ
る。よって、これにより、従来例に比べ、より高速な１
Ｔｒ−１Ｃａｐ方式の強誘電体メモリの実現が可能とな
る。

【００６７】第３実施形態本第３の実施形態では、１Ｔｒ−１Ｃａｐ方式の強誘電
体メモリにおいて、メモリセルとリファレンスセルの強
誘電体キャパシタの面積を等しくて、キャパシタ面積や
ヒステリシス特性の製造時のばらつきに対して、メモリ
セルとリファレンスセルの容量の変動率を等しく、リフ
ァレンス電位が中間電位からずれにくくなるようにする
ため、リファレンス電位に変更を加えた新たな読み出し
動作を実現している。

【００６８】以下に、この読み出し動作に係るリファレ
ンス電位の発生原理について、図面に関連付けながら順
を追って説明する。

【００６９】上述したように、図２７および図２８に係
る読み出し動作、並びに第２の実施形態に係る読み出し
動作においては、リファレンスセルの読み出し時のビッ
ト線電位が、Ｓｔａｔｅ０とＳｔａｔｅ１のセルの読み
出し時のビット線電位（Ｖｂ１０、Ｖｂ１１とする）の
ほぼ中間になるようにする必要がある。この具体的な方
法として、上述したように、リファレンスセルのキャパ
シタ面積をメモリセルのキャパシタよりも大きくするこ
とにより、リファレンスセルの非分極反転時のビット線
電位がＳｔａｔｅ０とＳｔａｔｅ１の中間になるように
設定する。

【００７０】ここで、図２７および図２８に係る読み出
し動作、並びに第２の実施形態に係る読み出し動作にお
けるＳｔａｔｅ０とＳｔａｔｅ１の各データのビット線
電位の算出方法と、そこから導かれるリファレンスセル
のキャパシタ面積の設定方法について、図１０および図
１１を参照しつつ説明する。

【００７１】まず、図２７および図２８に係る読み出し
動作時のビット線電位を見積もる方法について述べる。
この読み出し動作では、プレート線にＶｐ１の電位を印
加した時に、強誘電体キャパシタＣｓの分極状態によっ
て、ビット線電位Ｖｂ１が異なることを利用する（図４
参照）。このＶｂ１は強誘電体キャパシタＣｓとビット
線容量Ｃｂによる電位分割により決定される。強誘電体
キャパシタの印加電位と蓄積電荷の関係はヒステリシス
曲線によって表され、ビット線容量はほぼ線形容量とし
て近似できるので、キャパシタの蓄積電荷保存を考慮す
ると、Ｖｂ1 は図１０に示すように、ヒステリシス曲線
と傾きＣｂの直線の交点によって表される。よって、分
極反転時（Ｓｔａｔｅ１）と非分極反転時（Ｓｔａｔｅ
０）のビット線電位Ｖｂ１１、Ｖｂ１０を求めると、図
１０中に示す部分によって表すことができる。このよう
なメモリセルのビット線電位に対し、リファレンスセル
は、キャパシタ面積をメモリセルよりも大きくし、ヒス
テリシスカーブの形状をずらすことにより、非分極反転
時のビット線電位がＶｂ１１，Ｖｂ１０の中間にくるよ
うにする。一方、第２の実施形態に係る読み出し動作時
には、強誘電体キャパシタにかかる電界の向きが逆にな
り、図１１で示すように表すことができる。

【００７２】以上のリファレンス電位の設定方法では、
メモリセルとリファレンスセルとではキャパシタの面積
が異なる。よって、デバイス製造時の強誘電体キャパシ
タの面積やヒステリシス曲線のばらつきに対して、メモ
リセルとリファレンスセルではそれらのばらつきに対す
る特性の変動率が異なってくる。本来リファレンスセル
は図１０、図１１で示されるように設定されるが、メモ
リセルとリファレンスセルで特性変動率に違いがある
と、リファレンス電位が２値データの中間値からずれや
すくなり、読み出しマージンがなくなりやすい。したが
って、メモリセルとリファセンスセルではキャパシタ面
積を等しくし、さらにメモリセル構造も同一にすること
により、キャパシタ面積、特性のばらつき時にもリファ
レンス電位が中間点からずれにくくすることが望まし
い。

【００７３】以下に、１Ｔｒ−１Ｃａｐ方式の強誘電体
メモリにおいて、メモリセルとリファレンスセルの構造
を同一にしてリファレンス電位を発生させる手段とし
て、２つの方法を説明する。なお、メモリの等価回路は
基本的には図２４の回路と同様であるが、リファレンス
セルのキャパシタ面積がメモリセルのキャパシタ面積と
等しく構成される。

【００７４】まず、第１の読み出し動作について、図１
２、図１３および図１４を参照しつつ説明する。図１２
は読み出し時における各端子に印加される電位のタイミ
ングチャート、図１３はその時の強誘電体キャパシタの
分極状態を示す図であり、図１４は昇圧電位の設定方法
を説明するための図である。

【００７５】まず、図１２および図１３のＴ１に示すよ
うに、ビット線ＢＬ１，ＢＬ２を「０」Ｖとし、その後
オープンにする。次に、図中Ｔ２に示すように、ワード
線ＷＬ１とリファレンス用ワード線ＲＷＬ２にＶｗ（Ｖ
_CC＋１Ｖ）を印加し、それと同時にプレート線ＰＬを
「０」Ｖから電源電圧Ｖ_CCまで立ち上げるとともに、リ
ファレンス用プレート線ＲＰＬに電源電圧Ｖ_CCを所定電
圧だけ昇圧した電圧Ｖｒｗを印加する。ここで、図４に
示すように、メモリセルの構成はプレート線からみた場
合、強誘電体キャパシタ（Ｃｓ）とビット線の寄生容量
（Ｃｂ）が直列に接続された等価回路により表されるの
で、プレート線ＰＬの電位を「０」Ｖから「Ｖ_CC」に立
ち上げると強誘電体の分極状態（Ｓｔａｔｅ０，Ｓｔａ
ｔｅ１）によってビット線に出力される電位が異なる。

【００７６】つまり、分極反転するＳｔａｔｅ１は（図
１８においてＢ点からＣ点に向かって移動）分極反転し
ないＳｔａｔｅ０（Ｄ点からＣ点に向かって移動）に比
べて分極の変化に伴う電荷量の移動が大きく、Ｓｔａｔ
ｅ０に比べてＳｔａｔｅ１のデータの方がビット線ＢＬ
１の電荷は高くなる。この場合、読み出し動作時のリフ
ァレンスセルのプレート線ＲＰＬに印加する電圧とし
て、電源電圧Ｖ_CCを昇圧した電圧Ｖrwを印加しているの
で、リファレンスのビット線電位がＶｂ１０とＶｂ１１
の中間値になる。これにより、差動型のセンスアンプＳ
Ａにて両ビット線間の電位差を検出すれば２値のデータ
の読み出しが可能となる。そして、図中のＴ３に示すよ
うに、センスアンプＳＡによるデータの検知後に再びプ
レート線ＰＬを「０」Ｖとすると、分極反転してしまう
Ｓｔａｔｅ１のデータは元の分極状態に戻され、読み出
しの一連の動作が完了する。また、ここで、リファレン
ス用ワード線ＲＷＬ２は、キャパシタに分極反転する電
界が印加されないように、リファレンスのプレート線Ｒ
ＰＬを立ち下げる前に、立ち下げを行う。

【００７７】このように、本第３の実施形態の係る第１
の読み出し動作は、リファレンス用プレート線ＲＰＬに
印加する電圧を昇圧した電位Ｖｒｗに変えるのみで、他
は図２７および図２８に示す動作と同様である。

【００７８】ここで、昇圧電位Ｖｒｗの設定方法の具体
例を強誘電体ＰＺＴ（ＰｂＺｒＴｉＯ₃）２８２ｎｍの
ヒステリシス特性を示す図１４を参照しつつ説明する。
ここで、キャパシタ面積は１０μｍ²、Ｃｂ＝１ｐＦ、
電源電圧Ｖ_CC＝３Ｖを仮定している。メモリセルのヒス
テリシス曲線Ｈｙｓ１は、図１１の場合と同様にＶ_CC＝
３Ｖを中心として描かれる。そして、Ｃｂ＝１ｐＦの直
線との交点によって得られるビット線電位はＶｂ１０＝
０．９Ｖ、Ｖｂ１１＝１．８Ｖ程度である。ヒステリシ
ス曲線Ｈｙｓ１に対し、リファレンス用プレート線ＲＰ
Ｌに昇圧電位Ｖｒｗを印加した場合のリファレンスセル
のヒステリシス曲線Ｈｙｓ２は電圧軸を正側にシフト
し、それに伴い非分極反転時のＣｂとの交点も同時に正
側にシフトしていく。そして、約Ｖｒｗ＝５Ｖでリファ
レンス電位Ｖｒｅｆ＝１．３Ｖが得られ、ほぼＶｂ１０
とＶｂ１１のちょうど中間となる。

【００７９】次に、第２の読み出し動作について、図１
５、図１６および図１７を参照しつつ説明する。図１５
は読み出し時における各端子に印加される電位のタイミ
ングチャート、図１６はその時の強誘電体キャパシタの
分極状態を示す図であり、図１７は昇圧電位の設定方法
を説明するための図である。この場合、読み出し動作時
のリファレンスとなるビット線ＢＬ２のプリチャージ電
圧として、電源電圧Ｖ_CCを降圧した電圧を印加する。そ
して、図１５に示すように、Ｖｃｃのプリチャージ電圧
を降圧電圧Ｖｒｗに変えるのみで、他は図２７および図
２８に示す読み出し動作と同様に行われ、その詳細な説
明は省略する。

【００８０】上述した第１の読み出し動作の場合と同様
にＰＺＴを用いた設定方法の具体例を図１７に示す。こ
の場合、図１７に示すように、メモリセルとリファセン
スセルのヒステリシス曲線は同じである。ここで、リフ
ァレンスセルの場合、プリチャージ電圧を下げると、Ｃ
ｂの直線とヒステリシス曲線の交点は電圧軸を負側にシ
フトしていき、Ｖｒｗ＝２．５ＶでほぼＶｂ１０＝１．
２Ｖ、Ｖｂ１１＝２．３Ｖの中間値のＶｒｅｆ＝１．８
Ｖが得られる。

【００８１】以上により、メモリセルとキャパシタ面積
を等しくしたまま、リファレンス電位の発生が可能とな
る。

【００８２】本第３の実施形態によれば、メモリセルと
リファレンスセルのキャパシタ面積が等しいので、両者
の変動率は同じであり、リファレンス電位は中間電位か
らずれにくくなるという利点がある。そして、メモリセ
ルとリファレンスセルのキャパシタ面積が等しければ、
メモリセルとリファレンスセルのパターンを同一にで
き、リファレンスセルの面積を大きくする必要がなくな
り、装置の大型化を防止できる。

【００８３】

【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、強誘電体キャパシタの特性バラツキ
に対する読み出しマージンを広げることができ、また、
電源電圧の低電圧化に対応しやすい等の利点がある。ま
た、読み出し動作の高速化を図れ、また、メモリセルと
リファレンスセルのキャパシタ面積を等して、メモリセ
ルとリファレンスセルのパターンを同一にでき、その結
果、リファレンスセルの面積を大きくする必要がなくな
り、装置の大型化を防止できる。

【図面の簡単な説明】

【図１】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。

【図２】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの読み出し時における各端子に
印加される電位のタイミングチャートである。

【図３】図２に対応した読み出し時の強誘電体キャパシ
タの分極状態を示す図である。

【図４】強誘電体不揮発性メモリセルのプレート線から
みた等価回路を示す図である。

【図５】ビット線電位の作図による求め方を説明するた
めの図である。

【図６】ビット線電位差ΔＶｂｌの計算例として、強誘
電体薄膜ＰＺＴ２８２ｎｍ、１０μｍ²のキャパシタに
よって得られたヒステリシス曲線を示す図である。

【図７】図６から得られたビット線電位のプレート線電
圧の依存性を示す図である。

【図８】第２の実施形態による読み出し動作時における
各端子に印加される電位のタイミングチャートである。

【図９】図８に対応した強誘電体キャパシタの分極状態
を示している。

【図１０】図２７および図２８に係る読み出し動作にお
けるビット線電位の算出方法と、そこから導かれるリフ
ァレンスセルのキャパシタ面積の設定方法を説明するた
めの図である。

【図１１】第２の実施形態に係る読み出し動作における
ビット線電位の算出方法と、そこから導かれるリファレ
ンスセルのキャパシタ面積の設定方法を説明するための
図である。

【図１２】第３の実施形態に係る第１の読み出し動作時
における各端子に印加される電位のタイミングチャート
である。

【図１３】図１２に対応した強誘電体キャパシタの分極
状態を示す図である。

【図１４】第３の実施形態に係る第１の読み出し動作時
における昇圧電位の設定方法を説明するための図であ
る。

【図１５】第３の実施形態に係る第２の読み出し動作時
における各端子に印加される電位のタイミングチャート
である。

【図１６】図１５に対応した強誘電体キャパシタの分極
状態を示す図である。

【図１７】第３の実施形態に係る第２の読み出し動作時
における昇圧電位の設定方法を説明するための図であ
る。

【図１８】強誘電体キャパシタのヒステリシス特性を示
す図である。

【図１９】従来の２Ｔｒ−２Ｃａｐ方式を採用した強誘
電体不揮発性メモリの基本的な１ビット構成を示す図で
ある。

【図２０】従来の２Ｔｒ−２Ｃａｐ方式を採用した強誘
電体不揮発性メモリの書き込み時における各端子に印加
される電位のタイミングチャートである。

【図２１】図２０に対応した書き込み時の強誘電体キャ
パシタの分極状態を示す図である。

【図２２】従来の２Ｔｒ−２Ｃａｐ方式を採用した強誘
電体不揮発性メモリの読み出し時における各端子に印加
される電位のタイミングチャートである。

【図２３】図２２に対応した読み出し時の強誘電体キャ
パシタの分極状態を示す図である。

【図２４】１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不
揮発性メモリの基本的な２ビット構成を示す図である。

【図２５】従来の１Ｔｒ−１Ｃａｐ方式を採用した強誘
電体不揮発性メモリの書き込み時における各端子に印加
される電位のタイミングチャートである。

【図２６】図２５に対応した書き込み時の強誘電体キャ
パシタの分極状態を示す図である。

【図２７】従来の１Ｔｒ−１Ｃａｐ方式を採用した強誘
電体不揮発性メモリの読み出し時における各端子に印加
される電位のタイミングチャートである。

【図２８】図２７に対応した読み出し時の強誘電体キャ
パシタの分極状態を示す図である。

【符号の説明】

Ｔｒ１，Ｔｒ２…スイッチングトランジスタＲＴｒ１，ＲＴｒ２…リファレンス用スイッチングトラ
ンジスタＦＣ１，ＦＣ２…強誘電体キャパシタＲＦＣ１，ＲＦＣ２…リファレンス用強誘電体キャパシ
タＢＬ１，ＢＬ２…ビット線ＷＬ，ＷＬ１，ＷＬ２…ワード線ＲＷＬ１，ＲＷＬ２…リファレンス用ワード線ＰＬ…プレート線ＲＰＬ…リファレンス用プレート線ＭＣ１，ＭＣ２…メモリセルＲＭＣ１，ＲＭＣ２…リファレンスセル１…行制御回路２…列制御回路ＳＡ…センスアンプ

Claims

【特許請求の範囲】

【請求項１】ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに第１の電
極が接続された強誘電体キャパシタの組み合わせにより
メモリセルが構成され、強誘電体キャパシタの分極の方
向により２値のデータを記録し、データ読み出し動作に
おいて、強誘電体キャパシタの第２の電極の電位を上げ
たときに分極方向の違いによって生ずるビット線電位の
差により２値のデータに対応する分極状態を検知する強
誘電体記憶装置であって、読み出し動作時に、上記強誘電体キャパシタの第２の電
極に印加する電圧として、電源電圧を昇圧した電圧を与
える手段を有する強誘電体記憶装置。
【請求項２】上記メモリセルは、１つのスイッチング
トランジスタと１つの強誘電体キャパシタの組み合わせ
２組によって１ビットが構成され、それぞれの強誘電体キャパシタは異なる方向に分極さ
れ、その分極の方向により２値のデータを記憶し、デー
タ読み出し動作において、強誘電体キャパシタの第２の
電極の電位を上げたときに分極方向の違いによって生ず
る２本のビット線電位の差により２値のデータに対応す
る分極状態を検知する請求項１記載の強誘電体記憶装
置。
【請求項３】上記メモリセルは、１つのスイッチング
トランジスタと１つの強誘電体キャパシタによって１ビ
ットが構成され、強誘電体の分極の方向によって２値のデータを記憶し、
データ読み出し動作において、強誘電体キャパシタの第
２の電極の電位を上げたときのビット線電位とリファレ
ンスビット線の電位の差により２値のデータに対応する
分極状態を検知する請求項１記載の強誘電体記憶装置。
【請求項４】データ書き込み動作時に、上記強誘電体
キャパシタの第２の電極に印加する電圧として、電源電
圧を昇圧した電圧を与える手段を有する請求項１記載の
強誘電体記憶装置。
【請求項５】ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに第１の電
極が接続された強誘電体キャパシタの組み合わせからな
り、強誘電体キャパシタの分極の方向により２値のデー
タを記録するメモリセルと、リファレンス用ビット線に
接続されたリファレンス用スイッチングトランジスタ
と、当該スイッチングトランジスタに第１の電極が接続
されたリファレンス用強誘電体キャパシタの組み合わせ
からなるリファレンスセルとを備え、データ読み出し動
作において、強誘電体キャパシタの第２の電極の電位を
上げたときに分極方向の違いによって生ずるビット線電
位を、上記リファレンスセルを同時に駆動することによ
り得られる上記リファレンス用ビット線電位と比較する
ことにより、２値のデータに対応する分極状態を検知す
る強誘電体記憶装置であって、読み出し動作時に、上記リファレンス用強誘電体キャパ
シタの第２の電極に印加する電圧として、上記メモリセ
ルの強誘電体キャパシタの第２の電極に印加する電圧よ
り高い電圧を印加する手段を有する強誘電体記憶装置。
【請求項６】上記強誘電体キャパシタの第２の電極に
印加する電圧として、電源電圧を昇圧した電圧を与える
手段を有する請求項５記載の強誘電体記憶装置。
【請求項７】ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに第１の電
極が接続された強誘電体キャパシタの組み合わせからな
り、強誘電体キャパシタの分極の方向により２値のデー
タを記録するメモリセルと、リファレンス用ビット線に
接続されたリファレンス用スイッチングトランジスタ
と、当該スイッチングトランジスタに第１の電極が接続
されたリファレンス用強誘電体キャパシタの組み合わせ
からなるリファレンスセルとを備え、データ読み出し動
作において、上記ビット線および上記リファレンス用ビ
ット線を所定電位にプリチャージした後、上記メモリセ
ルおよびリファレンスセルの各スイッチングトランジス
タを導通させて、強誘電体キャパシタの分極方向の違い
によって生ずるビット線電位を、上記リファレンスセル
を同時に駆動することにより得られる上記リファレンス
用ビット線電位と比較することにより、２値のデータに
対応する分極状態を検知する強誘電体記憶装置であっ
て、読み出し動作時に、強誘電体キャパシタの第２の電極の
電位を固定電位に保持する手段を有する強誘電体記憶装
置。
【請求項８】読み出し動作時に、上記リファレンス用
ビット線のプリチャージ電圧として、上記メモリセルが
接続されるビット線のプリチャージ電圧より低い電圧を
与える手段を有する請求項７記載の強誘電体記憶装置。
【請求項９】読み出し動作時に、上記メモリセルが接
続されるビット線のプリチャージ電圧として電源電圧を
与える手段を有する請求項７記載の強誘電体記憶装置。
【請求項１０】読み出し動作時に、上記リファレンス
用ビット線のプリチャージ電圧として、電源電圧を降圧
した電圧を与える手段を有する請求項９記載の強誘電体
記憶装置。
【請求項１１】データ検知後、上記メモリセルの強誘
電体キャパシタの第２の電極に所定電圧を印加し、読み
出し動作において分極が反転するデータをもとのデータ
に再書き込みする手段を有する請求項９記載の強誘電体
記憶装置。
【請求項１２】上記の一連の読み出し、再書き込み動
作において、リファレンスセル用強誘電体キャパシタの
第２の電極に、基準電位を与える手段を有する請求項１
１記載の強誘電体記憶装置。