JPH06302193A

JPH06302193A - 半導体メモリおよびその駆動方法

Info

Publication number: JPH06302193A
Application number: JP5090044A
Authority: JP
Inventors: Katsumi Matsuno; 勝己松野; Miki Takeuchi; 幹竹内; Yoshinobu Nakagome; 儀延中込; Masakazu Aoki; 正和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-04-16
Filing date: 1993-04-16
Publication date: 1994-10-28
Anticipated expiration: 2017-04-15
Also published as: JP3274220B2

Abstract

(57)【要約】【目的】強誘電体を用いて、製造が容易でＳ／Ｎが高く
高集積化に適した不揮発性メモリを提供する。【構成】メモリセルキャパシタＣＦ１のプレート電極Ｐ
Ｌ１をＨｉｇｈとＬｏｗの中間電位に、ダミーセルキャ
パシタＤＣＦ２のプレート電極ＤＰＬをＬｏｗに、デー
タ線ＤＬ，ＤＢをＨｉｇｈに充電してからトランジスタ
ＴＲ１，ＤＴＲ２を導通させる。ＤＣＦ２にはＣＦ１よ
り大きな電圧がかかり、ＤＢの電圧変動はＣＦ１の分極
非反転時におけるＤＬの電圧変動より大きい。これを参
照電位として用いる。【効果】メモリセルとダミーセルを同構造にすることが
でき、製造が容易で特性ばらつきが小さくなる。また、
メモリセルキャパシタのプレート電極をプレート線に加
工しないので高集積化に適する。さらに膜疲労による劣
化が軽減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は強誘電体キャパシタを不
揮発性メモリとして有する半導体メモリの構成とその駆
動方法に係り、特に高集積化に適したメモリ技術に関す
る。

【０００２】

【従来の技術】強誘電体は、ある強さの電界を印加する
と、それにより強誘電体内に分極を生じ、その分極はあ
る強さの逆方向電界を印加して分極を反転させない限り
残留分極として保持される性質を持つ。これをキャパシ
タ誘電体膜として用いた強誘電体キャパシタは、図２５
に示すように、印加電圧ＶＦＥと蓄積電荷ＱＦＥとの間
にヒステリシス特性を有する。図２５を用いて、強誘電
体キャパシタの特性について説明する。強誘電体キャパ
シタにある大きさの電圧ＶＭ１を印加すると、強誘電体
の分極方向が印加電界に沿ってほぼ一定の向きになり、
強誘電体キャパシタの状態は状態ｄ１に遷移する。次に
印加電圧を０Ｖにすると、残留分極を補償する電荷Ｑｒ
１が極板上に残るため、強誘電体キャパシタの状態は状
態ｓ１になる。さらに、ＶＭ１と逆向きにある大きさの
電圧−ＶＭ０を印加すると、分極が反転し、強誘電体キ
ャパシタの状態は状態ｄ０となる。この後印加電圧を０
Ｖにすると、補償電荷−Ｑｒ０が極板上に残り、状態ｓ
０に遷移する。即ち、印加電圧が０Ｖの場合において、
強誘電体キャパシタは複数の状態をとることができる。
よって、例えば状態ｓ１を論理１に対応させ、状態ｓ０
を論理０に対応させることにより、情報を記憶すること
ができる。残留分極は、ある程度の強さの電界がかから
ない限り保持されるので、この記憶方式によれば、リフ
レッシュ動作が不要であり、電源を切った後も情報が保
持される不揮発性メモリを構成できる。上に述べた特性
を持った、予め情報を記憶した強誘電体キャパシタにあ
る大きさの電圧、例えばＶＭ１を印加した時、状態ｓ１
から状態ｄ１に遷移した場合と、状態ｓ０から状態ｄ１
に遷移した場合とでは、強誘電体キャパシタのみかけの
容量値が異なる。即ち、状態ｓ０から状態ｄ１に遷移し
た場合、分極反転に伴い、状態ｓ１からの遷移に比べ多
量の電荷が強誘電体キャパシタに流入し、その結果、み
かけの容量値が大きくなる。つまり、分極反転が起こっ
た場合、分極反転が起こらなかった場合より容量値が等
価的に大きくなる。この特性を利用することにより、情
報を読み出すことができる。

【０００３】上記の特性を持つ強誘電体キャパシタを用
いて構成した不揮発性メモリの例として、例えば米国特
許第４，８７３，６６４号に開示されたものが挙げられ
る。このメモリの構成を図２６を用いて説明する。図に
おいて、強誘電体キャパシタＣＦＥｖ１とトランジスタ
ＴＲｖ１により構成されたメモリセルＭＣｖ１および強
誘電体キャパシタＣＦＥＢｖ１とトランジスタＴＲＢｖ
１により構成されたメモリセルＭＢｖ１は、ワード線Ｗ
Ｌｖ１により選択され且つプレート線ＰＬｖ１により駆
動され、データ線対ＤＬｖ１，ＤＢｖ１に信号電位を発
生させる。動作についてより具体的に述べる。ＤＬｖ
１，ＤＢｖ１，ＰＬｖ１をローレベル（Ｌｏｗ）とし、
ＷＬｖ１をハイレベル（Ｈｉｇｈ）としてセルトランジ
スタを導通させた状態において、ＰＬｖ１をＨｉｇｈに
すると、ＤＬｖ１の電位は、ＨｉｇｈとＬｏｗの電位差
を、ＣＦＥｖ１と、ＤＬｖ１の寄生容量とで電圧分割し
たものとなる。同様に、ＤＢｖ１の電位は、Ｈｉｇｈと
Ｌｏｗの電位差を、ＣＦＥＢｖ１と、ＤＢｖ１の寄生容
量とで電圧分割したものとなる。この動作において、強
誘電体キャパシタの分極が反転した場合、強誘電体キャ
パシタのみかけの容量が大きくなるため、データ線に発
生する信号電位は、分極が反転しなかった場合よりも高
くなる。よって、ＣＦＥｖ１，ＣＦＥＢｖ１の残留分極
の向きを互いに逆方向に設定し、ＭＣｖ１，ＭＢｖ１の
一方に論理１、他方に論理０を書き込んでおくことによ
り、ＤＬｖ１，ＤＢｖ１間に電位差が生じる。この電位
差をセンスアンプＳＡｖ１により感知し、情報を読み出
す。上記のメモリでは、２個のメモリセルを用いて１ビ
ットの情報を記憶するため、高集積のメモリを構成する
のに不利である。より集積度を向上させるためには、１
個のメモリセルに１ビットの情報を記憶する方式が望ま
しい。その場合、選択セルによりデータ線に発生させた
信号電位を検出するため、対をなすデータ線に論理１ま
たは論理０に対応する信号電位の中間の電位を発生する
手段が必要となる。その一つとして、ダミーセルを用い
る方法が挙げられる。上に述べたダミーセルの一つの構
成として、例えば上記米国特許第４，８７３，６６４号
に併記されたもの、あるいは特開平２−３０１０９３号
に開示されたものが挙げられる。即ち、ダミーセルの強
誘電体キャパシタの面積をメモリセルのそれと異なるも
のとすることにより、参照電位を発生させるものであ
る。これを、図２７を用いて説明する。図において、メ
モリセルＭＣｗ１は、ワード線ＷＬｗ１により選択され
且つプレート線ＰＬｗ１により駆動され、データ線ＤＬ
ｗ１に信号電位を発生させる。また、ダミーセルＤＭＣ
ｗ１は、ワード線ＤＷＬｗ１により選択され且つプレー
ト線ＤＰＬｗ１により駆動され、データ線ＤＤＬｗ１に
参照電位を発生させる。ここで、米国特許第４，８７
３，６６４号に開示されたように、ダミーセルＤＭＣｗ
１の強誘電体キャパシタＤＣＦＥｗ１の面積をメモリセ
ルＭＣｗ１の強誘電体キャパシタＣＦＥｗ１のそれより
も２倍以上大きくし、且つ参照電位を発生させる際に分
極反転が起こらないよう、分極の方向を設定しておく。
また、ＣＦＥｗ１には、分極反転時におけるみかけの容
量が、ＤＣＦＥｗ１の分極非反転時の容量より大きいも
のを用いる。その結果、ＤＣＦＥｗ１の容量は、ＣＦＥ
ｗ１の分極非反転時の容量より大きく、分極反転時の容
量より小さくなる。従って、ＤＤＬｗ１に論理１，論理
０に対応する信号電位の中間にある電位を発生させるこ
とができる。上記の手法ではＤＣＦＥｗ１の面積をＣＦ
Ｅｗ１のそれより大きいものとしたが、特開平２−３０
１０９３号に開示されたように、ＤＣＦＥｗ１の面積を
ＣＦＥｗ１のそれより小さいものとし、且つ参照電位を
発生させる際に分極反転が常に起こるように分極の方向
を設定することにより、同様の効果を得ることが可能で
ある。

【０００４】また、ダミーセルの別の構成として、例え
ば特開平２−１１０８９３号に開示されたものが挙げら
れる。即ち、２個の強誘電体キャパシタをデータ線に接
続し、一方の分極を反転させ、他方の分極を反転させな
いよう駆動することにより、参照電位を発生させるもの
である。これを、図２８を用いて説明する。図におい
て、ダミーセルキャパシタＤＣｘ１，ＤＣｘ２は、その
一方の電極が節点ＮＤｘ１にて共通接続され、他方の電
極はそれぞれ異なる定電圧源ＰＬｘ１，ＰＬｘ２に接続
される。ＰＬｘ１はＨｉｇｈとＬｏｗの中間電位であ
り、またＰＬｘ２はＨｉｇｈまたはＬｏｗの電位に設定
される。ＤＣｘ１，ＤＣｘ２の電極面積は、メモリセル
の強誘電体キャパシタのそれと等しいものとする。ま
た、データ線ＤＬｘ１，ＤＬｘ２はＬｏｗ電位にプリチ
ャージされているものとする。さらに、節点ＮＤｘ１に
は、リセット信号ＲＥＳＥＴｘにより予めＨｉｇｈ電圧
を与え、ＤＣｘ１，ＤＣｘ２の残留分極の方向を設定し
ておく。さらにまた、別のデータ線に接続されるメモリ
セル（図では省略）のプレート電位は、ＰＬｘ１と同様
に、ＨｉｇｈとＬｏｗの中間電位であるとする。ここ
で、トランジスタＹＳＷｘ１，ＹＳＷｘ２を導通させ
て、ＤＬｘ１，ＤＬｘ２にＤＣｘ１，ＤＣｘ２を接続す
る。すると、節点ＮＤｘ１の電位は、Ｌｏｗ電位に近い
値となる。この時、ＤＣｘ１の分極は反転するが、ＤＣ
ｘ２の分極は反転しないため、節点ＮＤｘ１からみたダ
ミーセル容量は、メモリセルの分極反転時容量と、分極
非反転時容量の和になる。これを２本のデータ線ＤＬｘ
１，ＤＬｘ２に接続すれば、データ線に分極反転時、分
極非反転時に発生する電位の中間電位を発生させること
ができる。

【０００５】

【発明が解決しようとする課題】しかし、上記ダミーセ
ルを用いたメモリ構成には以下の問題がある。即ち、図
２７に示した第１のダミーセルを用いたメモリ構成に関
しては、プレート電極をプレート線として加工し、また
多数のプレート線駆動回路を設ける必要があるため、高
集積化が困難である点に問題がある。また、メモリセル
キャパシタとダミーセルキャパシタの面積が異なるの
で、メモリセルとダミーセルのパターンを共通とし、連
続したレイアウトパターンとして形成することができ
ず、別の構造を用いなければならない。そのため、所望
の容量値を得るためのプロセス条件設定が難しくなり、
容量ばらつきが大きくなって安定した電位を発生できな
くなる危険性が高く、Ｓ／Ｎや歩留りが低下する点にも
問題がある。また、図２８に示した第２のダミーセルを
用いたメモリ構成に関しては、ダミーセルの構成がメモ
リセルと大きく異なるため、ダミーセルとメモリセルの
構造を異なるものとする必要があり、第１のダミーセル
を用いたメモリ構成と同様に、プロセス条件設定等が難
しいため、Ｓ／Ｎ、歩留りが低下する点に問題がある。
さらに、ダミーセルのアクセス頻度はメモリセルのそれ
に比べ非常に高いにも拘らず、ダミーセルキャパシタの
一方は、読み出し動作毎に常に分極反転を起こすため、
強誘電体膜に疲労の問題がある場合、ダミーセルの寿命
が非常に短くなる点にも問題がある。本発明の目的は、
強誘電体を用いて、製造が容易でＳ／Ｎが高く、高集積
化に適した不揮発性半導体メモリを提供することにあ
る。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリでは、例えば図１（ａ）に示
すように、複数のワード線ＷＬ１，ＷＬ２，ダミーワー
ド線ＤＷＬ１，ＤＷＬ２と、複数のデータ線ＤＬ，ＤＢ
と、該データ線とワード線の交差位置に配置した強誘電
体キャパシタＣＦ１とスイッチング素子ＴＲ１から成る
メモリセルＭＣ１および強誘電体キャパシタＤＣＦ２と
スイッチング素子ＤＴＲ２から成るダミーセルＤＭＣ２
のそれぞれを駆動するメモリセルプレート電位供給手段
（例えばＭＣ１を駆動するプレート電極ＰＬ１への電位
供給手段）およびダミーセルプレート電位供給手段（例
えばＤＭＣ２を駆動するプレート電極ＤＰＬへの電位供
給手段）とを有するメモリセルアレイを具備する半導体
メモリにおいて、データ線対ＤＬとＤＢからのデータの
読み出し時、選択された上記メモリセル例えばＭＣ１に
第１のプレート電位（ＰＬ１への電位）を供給する上記
メモリセルプレート電位供給手段と、選択された上記ダ
ミーセルＤＭＣ２に上記第１のプレート電位と異なる第
２のプレート電位（ＤＰＬへの電位）を供給する上記ダ
ミーセルプレート電位供給手段を備え、さらに図１
（ｂ）に示すように上記ダミーセルの強誘電体キャパシ
タＤＣＦ２にかかる電圧を上記メモリセルの強誘電体キ
ャパシタＣＦ１にかかる電圧より高くすることとする。

【０００７】ここで、上記第１のプレート電位（ＰＬ１
への電位）は、論理１に対応するハイ（Ｈｉｇｈ）の電
位と論理０に対応するロー（Ｌｏｗ）の電位との中間に
ある第１の定電位にあり、上記第２のプレート電位（Ｄ
ＰＬへの電位）は、少なくとも読み出し時例えばローま
たはハイの第２の定電位にあるようにすればよい。

【０００８】あるいは、上記第１のプレート電位および
上記第２のプレート電位はそれぞれ少なくとも１つのメ
モリセルプレート電位供給手段および少なくとも１つの
ダミセルプレート電位供給手段により供給することがで
きる。

【０００９】このような場合に、上記メモリセルの有す
る強誘電体キャパシタ例えばＣＦ１と、上記ダミーセル
の有する強誘電体キャパシタ例えばＤＣＦ２は、同等の
電圧電荷特性を備えるものとすることができる。すなわ
ち、一方のキャパシタ容量を他方のそれより大きくする
ような必要はなく、同等の容量のものを使用することが
できる。

【００１０】あるいは以上の場合に、例えば図１１に示
すように、メモリセルアレイと、メモリセルアレイの有
するデータ線例えば（ＤＬｄ１，ＤＢｄ１）に読み出さ
れた信号を感知する感知手段（例えば感知信号線対ＤＬ
ｄ０−ＤＢｄ０とセンスアンプＳＡｄ）と、選択された
データ線を上記感知手段に接続するデータ線選択手段
（列選択スイッチＹＳＷｄ１など）とを有し、上記感知
手段を複数の上記データ線により共有することとすれ
ば、これにより例えば回路面積を削減できることなどの
利点があり好ましい。

【００１１】この場合に、さらに例えば図１２に示すよ
うに、活性状態においてデータ線を電位供給線ＰＣＶｄ
の電位に充電するデータ線充電手段（ＰＣＣｄ１，ＰＣ
Ｃｄ２，…）と、データ線充電手段を制御線ＰＣＳｄ
１，ＰＣＳｄ２で制御する複数のデータ線充電制御手段
を有し、上記データ線充電手段は上記複数のデータ線充
電制御手段の何れかにより制御され、動作時において、
少なくとも選択された上記データ線に隣接する選択され
ない上記データ線に接続された上記データ線充電手段を
活性化するようにすれば、少なくとも選択データ線に隣
接する非選択データ線を一定電位に固定することも可能
で、これにより隣接データ線間の寄生容量による雑音を
低減し、Ｓ／Ｎを向上することが可能になり好ましい。

【００１２】感知手段を共有とした場合に、アドレス構
成として、例えば図１６に示すように、少なくとも２組
のアドレス（例えばＡＧ０，ＡＧ１とＡＧ２，ＡＧ３）
によりメモリセル（例えばＭＣＳ１１）を選択する構成
をとり、個々の感知手段に接続されるデータ線を第１の
アドレス（例えばＡＧ０とＡＧ１）により選択し、上記
感知手段を第２のアドレス（例えばＡＧ２とＡＧ３）に
より選択するようにすれば、読み出した情報を感知手段
にラッチしたままアドレスを変更して情報を高速連続的
に読み出し得る利点がある。

【００１３】この場合に、上記第１のアドレスによる選
択と上記第２のアドレスによる選択とを時分割により行
うのがよい。

【００１４】さらにこの場合に、例えば図２２に示すよ
うに、メモリセルを選択するワード線ＷＬｈ１またはＷ
Ｌｈ２により、ダミーセルを同時に選択するようにすれ
ば、メモリセルとダミーセルを共通のワード線で駆動す
ることとなり、ワード線の充放電損失が低減されるなど
の利点があり好ましい。

【００１５】また上記目的を達成するための本発明の半
導体メモリの駆動方法としては、例えば図１（ｂ）に示
すように、少なくとも信号発生時（例えば時刻ｔｒ２）
ダミーセルの有する強誘電体キャパシタ（例えば上記Ｄ
ＣＦ２）に印加する電圧ＶＤＣＦ２を、メモリセルの有
する強誘電体キャパシタ（例えば上記ＣＦ１）に印加す
る電圧ＶＣＦ１より高くし、上記メモリセルの有する強
誘電体キャパシタに流れ込む電荷量と、上記ダミーセル
の有する強誘電体キャパシタに流れ込む電荷量との差を
信号として検出することとする（例えば図１（ｂ）で
は、この電荷量の差をセンスアンプＳＡにより増幅し検
出することを示す）。

【００１６】

【作用】本発明では、読み出し時、選択されたメモリセ
ルに第１のプレート電位を供給し、選択されたダミーセ
ルには第１のプレート電位とは異なる第２のプレート電
位を供給し、さらに、上記ダミーセルの強誘電体キャパ
シタにかかる電圧を上記メモリセルの強誘電体キャパシ
タにかかる電圧より高くする。このためには、例えば、
メモリセルキャパシタのプレート電位は、ＨｉｇｈとＬ
ｏｗの中間電位とし、ダミーセルキャパシタの読み出し
時プレート電位は、Ｌｏｗ（またはＨｉｇｈ）とする。
このようにすることにより、読み出し時において、デー
タ線電位をＨｉｇｈ（またはＬｏｗ）にプリチャージ
し、フローティング状態にした後、ワード線を駆動して
セルトランジスタを導通させると、ダミーセルの強誘電
体キャパシタには上記メモリセルの強誘電体キャパシタ
よりも高い電圧がかかることになる。これによりデータ
線電位は、充電電荷をメモリセルキャパシタあるいはダ
ミーセルキャパシタとデータ線の寄生容量とで再配分し
た状態の電位に変動する。その結果、メモリセルキャパ
シタとほぼ同等の容量値を持つダミーセルキャパシタを
用いても、メモリセルキャパシタの分極非反転時におい
て、ダミーセル側のデータ線電位を大きく変動させるこ
とができる。また、分極反転時におけるメモリセルキャ
パシタの容量値は大きく、この時のメモリセル側のデー
タ線電位変動はダミーセル側よりさらに大きいものとす
ることが容易にできる。これにより、ダミーセル側デー
タ線電位を、分極反転時・非反転時におけるメモリセル
側データ線電位の中間の値に設定することができるの
で、ほぼ同じセル構造、キャパシタ特性を持つメモリセ
ルおよびダミーセルを用いながら、情報を読み出すこと
が可能になる。また、以上の読み出し時の状態では、ダ
ミープレート線の電位は例えばＬｏｗの一定状態にあ
り、データ線電位はＬｏｗ以上Ｈｉｇｈ以下にあるので
ダミーセルの強誘電体キャパシタにはその分極を反転さ
せるような方向の電圧はかからない。さらに本発明で
は、メモリセルに供給する第１のプレート電位およびダ
ミーセルに供給する第２のプレート電位はそれぞれ共通
にし得る。したがって、メモリセルプレート電位供給手
段およびダミーセルプレート電位供給手段はそれぞれ少
なくとも１つの供給手段によることが可能になる。また
本発明によれば、メモリセルおよびダミーセルは同じセ
ル構造を持ち得るので回路構成のパターンを共通にする
ことが可能になる。そして、これによりメモリセルおよ
びダミーセルを連続的レイアウトパターン上に形成する
ことが可能となり、プロセス条件の設定が容易で特性ば
らつきの小さい容量が得られやすくなり、歩留り向上に
寄与する。また安定した信号電位が得られることにより
Ｓ／Ｎ向上が可能である。さらにまた、メモリセルキャ
パシタのプレート電極をプレート線として分離加工せ
ず、一体的に形成することが可能で、これにより、高密
度のメモリセルアレイを有しながら多数のプレート線駆
動回路を設ける必要もなく高集積化に適したメモリが得
られる。さらにまた、ダミーセルの分極は反転しないの
で、ダミーセルへの集中アクセスによる強誘電体膜疲労
の問題を軽減することが可能になる。

【００１７】

【実施例】以下に実施例により本発明を説明する。（実施例１）図１は、本発明の基本的な回路構成と読み
出し動作を示す一実施例図であり、図１（ａ）は回路構
成を、図１（ｂ）は読み出し動作をそれぞれ示す。すな
わち、図１（ａ）はメモリセルアレイ中の１組のデータ
線対ＤＬ，ＤＢと、それに接続される回路を示すもの
で、同図において、メモリセルＭＣ１は、セルトランジ
スタＴＲ１と強誘電体キャパシタＣＦ１よりなり、ワー
ド線ＷＬ１とデータ線ＤＬに接続される。強誘電体キャ
パシタＣＦ１は、強誘電体を電極間に挟んで形成される
ものである。強誘電体の材料としては、例えばジルコン
酸チタン酸鉛（ＰＺＴ），チタン酸バリウム（ＢａＴｉ
Ｏ₃），ニオブ酸リチウム（ＬｉＮｂＯ₃）等のペロブス
カイト酸化物が適用可能である。また、メモリセルＭＣ
２は、セルトランジスタＴＲ２と強誘電体キャパシタＣ
Ｆ２よりなり、ワード線ＷＬ２とデータ線ＤＢに接続さ
れる。以下同様に、複数のワード線と、データ線ＤＬま
たはＤＢの交点に、メモリセルが接続されるが、図では
省略する。強誘電体キャパシタＣＦ１のプレート電極Ｐ
Ｌ１、強誘電体キャパシタＣＦ２のプレート電極ＰＬ２
等、各メモリセルの強誘電体キャパシタのプレート電極
は、いずれもハイレベル（Ｈｉｇｈ）とローレベル（Ｌ
ｏｗ）の中間電位を発生する定電位発生手段（図では省
略）に接続される。それとともに、各メモリセルの強誘
電体キャパシタの分極は、Ｈｉｇｈと上記中間電位との
電位差および上記中間電位とＬｏｗとの電位差により反
転することが可能であるとする。一方、ダミーセルＤＭ
Ｃ１は、セルトランジスタＤＴＲ１と強誘電体キャパシ
タＤＣＦ１よりなり、ダミーワード線ＤＷＬ１とデータ
線ＤＬ、およびダミープレート線ＤＰＬに接続される。
また、ダミーセルＤＭＣ２は、セルトランジスタＤＴＲ
２と強誘電体キャパシタＤＣＦ２よりなり、ダミーワー
ド線ＤＷＬ２とデータ線ＤＢ、およびダミープレート線
ＤＰＬに接続される。読み出し動作時において、データ
線ＤＬに接続されたメモリセルが選択された場合にはダ
ミーセルＤＭＣ２を同時に選択し、データ線ＤＢに接続
されたメモリセルが選択された場合にはダミーセルＤＭ
Ｃ１を同時に選択する。メモリセル・ダミーセルは皆同
じセル構造を有し、強誘電体キャパシタの容量特性はほ
ぼ同等のものであるとする。センスアンプＳＡは、セン
スアンプ制御線ＳＰ，ＳＮにより制御され、活性化時に
おいてデータ線ＤＬ，ＤＢの電位差を感知・増幅する。
プリチャージ回路ＰＣＣは、プリチャージ回路制御線Ｐ
ＣＳにより制御され、活性化時においてプリチャージ電
位供給線ＰＣＶの電位をデータ線ＤＬ，ＤＢに供給す
る。列選択スイッチＹＳＷは列選択線ＹＳにより制御さ
れ、入出力線Ｉ／Ｏとデータ線ＤＬ，ＤＢの接続・分離
を行う。次に、図１（ａ）の回路における基本的な読み
出し動作の例を、図１（ｂ）を用いて説明する。図１
（ｂ）は、図１（ａ）に示したメモリセルＭＣ１および
ダミーセルＤＭＣ２を選択した場合の読み出し動作を表
す。図において、ＶＤＬＰＬ１はデータ線ＤＬとプレー
ト電極ＰＬ１の電位差を表し、ＶＣＦ１はメモリセルキ
ャパシタＣＦ１の両端の電位差を表す。またＶＤＢＤＰ
Ｌはデータ線ＤＢとダミープレート線ＤＰＬの電位差を
表し、ＶＤＣＦ２はダミーセルキャパシタＤＣＦ２の両
端の電位差を表す。まず時刻ｔｒ１において、ＶＤＬＰ
Ｌ１を電圧ＶＲ１にする。同時に、ＶＤＢＤＰＬを電圧
ＶＲ１より高い電圧ＶＲＤにする。次に時刻ｔｒ２にお
いて、セルトランジスタＴＲ１，ＤＴＲ２をｏｎにす
る。この時、メモリセルキャパシタＣＦ１には電圧ＶＲ
１がかかり、ダミーセルキャパシタＤＣＦ２には電圧Ｖ
ＲＤがかかる。従って、ダミーセルキャパシタＤＣＦ２
には、分極が反転しない時（’１’Ｒ）のメモリセルキ
ャパシタＣＦ１より多量の充電電荷を流れ込ませること
ができる。ここで、メモリセルキャパシタＣＦ１には、
分極が反転した時（’０’Ｒ）に、さらに多量の電荷が
流れ込む特性のものを用いる。これらにより、時刻ｔｒ
２から時刻ｔｒ３の間におけるＶＤＢＤＰＬの変化量
を’１’Ｒ，’０’ＲそれぞれにおけるＶＤＬＰＬ１の
変化量の中間にすることができる。時刻ｔｒ３におい
て、センスアンプＳＡをｏｎにしてこの差を増幅して検
出する。時刻ｔｒ４において、センスアンプＳＡをｏｆ
ｆにするとともに、ＶＤＬＰＬ１，ＶＤＢＤＰＬを０Ｖ
にし、次いで時刻ｔｒ５において、セルトランジスタＴ
Ｒ１，ＤＴＲ２をｏｆｆにして、読み出し動作を終了す
る。ここに挙げた動作は、メモリセル、ダミーセルのプ
レートを分離して、別の電位を与えることにより可能に
なる。これによって、メモリセルキャパシタと同等の特
性を持つダミーセルキャパシタを用いて、情報の読み出
しを行うことができる。また、上記の動作を通じて、Ｖ
ＤＣＦ２は０Ｖ以上であるため、ダミーセルキャパシタ
ＤＣＦ２の分極は反転せず、強誘電体膜疲労の問題を回
避できる。

【００１８】次に、非選択時におけるメモリセルの状態
および情報保持の方法を、図２を用いて説明する。図２
は、図１のメモリセルＭＣ１の寄生素子を含めた回路構
成を示している。図において、ＤＳ１，ＤＤ１はソース
・ドレイン部のｐｎ接合を表すダイオード、ＲＦ１は強
誘電体キャパシタＣＦ１に並列接続されたリーク抵抗で
あるが、強誘電体のリークによる寄生抵抗を用いてよ
い。以下の説明において、プレート電極ＰＬ１の電位を
ＶＰＬとする。待機時においてメモリセルの分極情報を
保持するためには、ダイオードＤＳ１の逆バイアスによ
る接合リーク電流がリーク抵抗ＲＦ１およびセルトラン
ジスタＴＲ１のオフ抵抗Ｒｏｆｆを通して供給される状
態、即ち定常状態において、節点ＳＮ１の電位がほぼＶ
ＰＬであり、この時の節点ＳＮ１とプレート電極ＰＬ１
の電位差によって、強誘電体キャパシタＣＦ１の分極反
転による情報破壊が起こらなければよい。よってこのよ
うな特性を持つ素子を用いてメモリセルを形成すれば、
安定な情報保持が可能である。ここで、待機時における
データ線ＤＬの電位をＶＰＬとすれば、定常状態におけ
る節点ＳＮ１の電位は、リーク抵抗ＲＦ１とオフ抵抗Ｒ
ｏｆｆの並列合成抵抗と、ダイオードＤＳ１の抵抗との
比で決定される。通常、ダイオードＤＳ１の逆バイアス
抵抗は上記の並列合成抵抗に比べ十分高くすることが可
能であるので、情報保持が容易になる。また、その状態
でトランジスタＴＲ１が導通しても強誘電体キャパシタ
ＣＦ１に電圧がかからないので、ワード線の雑音にも強
くなる。動作時においてデータ線ＤＬが駆動される場
合、オフ抵抗Ｒｏｆｆがリーク抵抗ＲＦ１に比べ十分高
ければ、あるいはデータ線ＤＬからオフ抵抗Ｒｏｆｆを
通して行われる強誘電体キャパシタＣＦ１への充電の時
定数が動作時間に比べ十分大きく、動作中に強誘電体キ
ャパシタＣＦ１にほとんど電圧がかからなければ、情報
が破壊されることはない。さらに、リーク抵抗ＲＦ１
は、セルトランジスタＴＲ１のオン抵抗Ｒｏｎに比べ十
分高く、選択時において強誘電体キャパシタＣＦ１に十
分な大きさの電圧がかかるものとする。

【００１９】次に、制御系を含めたブロック構成の例に
ついて、図３を用いて説明する。図においてＭＣＡＲＹ
ａは、メモリセル、ワード線、データ線、プリチャージ
回路等を含むメモリセルアレイである。ＳＡＧａはセン
ス回路群である。メモリコントローラＭＣＴＬａは、外
部からの制御信号を受けてメモリ各部への制御信号ＣＴ
ＬＧａを発生し、また内部アドレスを行アドレスバッフ
ァＸＡＢａおよび列アドレスバッファＹＡＢａに供給す
る。ＸＡＢａは行アドレスバッファであり、ＭＣＴＬａ
から受け取った行アドレスをラッチする。ＸＤＥＣａは
行デコーダであり、ＸＡＢａにラッチされた行アドレス
を基に、ワード線を選択する。ＸＤＲＶａはワード線ド
ライバであり、選択ワード線を駆動する。ＹＡＢａは列
アドレスバッファであり、ＭＣＴＬａから受け取った列
アドレスをラッチする。ＹＤＥＣａは列デコーダであ
り、ＹＡＢａにラッチされた列アドレスを基に、データ
線を選択する。ＹＳＷＧａは列選択スイッチ群であり、
選択されたデータ線と外部との接続・分離を行う。ＩＤ
Ｂａは入力データバッファであり、外部からの入力デー
タを受ける。ＯＤＢａは出力データバッファであり、読
み出した信号を増幅するメインアンプ、出力段を含んで
なる。次に図３に示した制御信号について説明する。ア
ドレス取り込み信号／ＣＳ１，／ＣＳ２は、アドレス信
号Ａｄｒｓを取り込むタイミングを制御する。書き込み
制御信号／ＷＥは、読み出し・書き込み動作モードの切
り替えおよびデータ入出力ピンＤＩＯからの入力信号取
り込みのタイミングを制御する。出力制御信号／ＯＥ
は、読み出した信号のＤＩＯへの出力のタイミングを制
御する。パワーダウン制御信号／ＰＷＤは、電源オン・
オフに対処し、情報破壊を起こさないよう各部電位を設
定する動作モードを実行させる。

【００２０】図１の回路の読み出し動作の一例を、図４
を用いて説明する。図４は、メモリセルＭＣ１とダミー
セルＤＭＣ２を選択した場合の読み出し動作波形を表
し、ダミープレート線ＤＰＬを駆動して、参照電位を発
生する手法である。待機状態において、各ワード線電位
は電位ＶＳＳ、各データ線電位は電位ＶＰＬである。ま
た、ＮＭＯＳ側センスアンプ駆動線ＳＮは電位ＶＤＤ、
ＰＭＯＳ側センスアンプ駆動線ＳＰは電位ＶＳＳであ
り、センスアンプＳＡは非活性状態である。さらにま
た、プリチャージ回路制御線ＰＣＳは電位ＶＤＤ、プリ
チャージ電位供給線ＰＣＶは電位ＶＰＬであり、プリチ
ャージ回路ＰＣＣのトランジスタが導通して、データ線
ＤＬ，ＤＢに電位ＶＰＬを供給している。さらにまた、
列選択線ＹＳは電位ＶＳＳであり、列選択スイッチＹＳ
Ｗは非導通状態にあって、入出力線Ｉ／Ｏとデータ線Ｄ
Ｌ，ＤＢは分離されている。ここで電位ＶＳＳはＬｏｗ
に対応する電位であり、電位ＶＤＤはＨｉｇｈに対応す
る電位である。また、電位ＶＰＬはＨｉｇｈとＬｏｗの
中間電位である。さらに、後述する電位ＶＣＨは電位Ｖ
ＤＤに比べ少なくともセルトランジスタのしきい値電圧
程度高い電位であり、トランジスタのゲート電極にＶＣ
Ｈを印加することにより、ソース・ドレイン端子間で電
位ＶＤＤ程度の信号電位を十分伝達することができるも
のである。なお、以下の説明において、各電位は電位Ｖ
ＳＳを基準電位とした値であるものとする。さて、図４
の読み出し動作波形に示すように、アドレス取り込み信
号／ＣＳ１の立ち下がりに同期して、行アドレスを取り
込むと共に読み出し動作を開始する。まず時刻ｔｒａ１
において、プリチャージ電位供給線ＰＣＶの電位をＶＤ
Ｄに上げ、データ線ＤＬ，ＤＢの電位をＶＤＤにする。
この際、プリチャージが十分行われるよう、プリチャー
ジ回路制御線ＰＣＳの電位をＶＣＨにする。また、後の
動作のため、ダミープレート線ＤＰＬの電位をＶＳＳに
しておく。次に時刻ｔｒａ２において、プリチャージ回
路制御線ＰＣＳの電位をＶＳＳにし、プリチャージ回路
ＰＣＣを非活性化して、データ線ＤＬ，ＤＢをフローテ
ィング状態にする。次に時刻ｔｒａ３において、ワード
線ＷＬ１とダミーワード線ＤＷＬ２の電位をＶＣＨと
し、セルトランジスタＴＲ１，ＤＴＲ２を導通させる。
この時、メモリセルキャパシタＣＦ１には、ほぼＶＤＤ
−ＶＰＬの電圧がかかる。この向きに電圧がかかった時
にメモリセルキャパシタＣＦ１の分極が反転しない場合
（’１’Ｒ）、定常状態における電位ＶＳＳからみたデ
ータ線ＤＬの電位ＶＤＬ１は以下の式で表される。

【００２１】

【数１】

【００２２】ここで、ＣＤＬはデータ線ＤＬの寄生容量
を表し、ＣＦ１Ｎは強誘電体キャパシタＣＦ１の非反転
時容量を表す。この電位ＶＤＬ１は、データ線容量ＣＤ
Ｌにプリチャージされた電荷を、ＣＤＬとＣＦ１Ｎとの
間で再分配した状態の電位である。一方、ダミーセルキ
ャパシタＤＣＦ２は’１’Ｒの状態に設定されており、
また、ダミープレート線ＤＰＬの電位はＶＳＳである。
よって上と同様に、データ線ＤＢの寄生容量ＣＤＢと強
誘電体キャパシタＤＣＦ２の非反転時容量ＤＣＦ２Ｎと
の間で電荷の再分配が行われ、定常状態における電位Ｖ
ＳＳからみたデータ線ＤＢの電位ＶＤＢＲは以下の式で
表される。

【００２３】

【数２】

【００２４】よって、ＣＤＬ＝ＣＤＢ，ＣＦ１Ｎ＝ＤＣ
Ｆ２Ｎが成り立つ場合、’１’Ｒにおける信号量即ちＶ
ＤＬ１とＶＤＢＲの電位差ΔＶ１は以下の式で表され
る。

【００２５】

【数３】

【００２６】一方、メモリセルキャパシタＣＦ１の分極
が反転した場合（’０’Ｒ）、分極反転を補償する電荷
ΔＱｒがＣＦ１に流入する。ΔＱｒは、十分な分極反転
が起こった時、図２５に示した、残留分極を補償する電
荷の差Ｑｒ１−（−Ｑｒ０）に等しい。’０’Ｒにおい
て、定常状態での電位ＶＳＳからみたデータ線ＤＬの電
位ＶＤＬ０は以下の式で表される。

【００２７】

【数４】

【００２８】よって、ＣＤＬ＝ＣＤＢ，ＣＦ１Ｎ＝ＤＣ
Ｆ２Ｎが成り立つ場合、’０’Ｒにおける信号量即ちＶ
ＤＬ０とＶＤＢＲの電位差ΔＶ０は以下の式で表され
る。

【００２９】

【数５】

【００３０】故に、ΔＱｒ＞ＣＦ１Ｎ・ＶＰＬを満た
し、ΔＶ１，−ΔＶ０がセンスアンプＳＡにより検出可
能な大きさであれば、データ線ＤＢの電位ＶＤＢＲを参
照電位として、時刻ｔｒａ４においてセンスアンプ制御
線ＳＮ，ＳＰの電位を反転させてセンスアンプＳＡを活
性化し、データ線ＤＬ，ＤＢの電位差を感知・増幅する
ことにより、情報を読み出すことが可能になる。ここ
で、アドレス取り込み信号／ＣＳ２の立ち下がりに同期
して列アドレスを取り込むと共に、時刻ｔｒａ５におい
て列選択線ＹＳの電位をＶＤＤとして、列選択スイッチ
ＹＳＷを導通させ、入出力線Ｉ／Ｏに信号を出力する。
ここで、異なる列アドレスを入力して列選択スイッチを
切り替える等の操作により、複数の情報を連続的に読み
出すこともできる。また、出力制御信号／ＯＥ、書き込
み制御信号／ＷＥを用いて動作を書き込みモードに切り
替え、入出力線Ｉ／Ｏから書き込み信号を入力すること
により、情報をメモリセルＭＣ１に書き込むこともでき
る。これまでの動作において、ダミープレート線ＤＰＬ
の電位はＶＳＳのままであり、データ線電位はＶＳＳ以
上ＶＤＤ以下であるので、ダミープレート線ＤＰＬの電
位はデータ線電位以下となり、ダミーセルキャパシタＤ
ＣＦ２に分極が反転する方向の電圧はかからない。アド
レス取り込み信号／ＣＳ２の立ち上がりに同期してアド
レスの取り込みを停止し、時刻ｔｒａ６において列選択
スイッチを遮断する。さらに、アドレス取り込み信号／
ＣＳ１の立ち上がりに同期して、メモリを待機状態に戻
す動作に移る。まず時刻ｔｒａ７において、センスアン
プ制御線ＳＮ，ＳＰの電位を反転させて、センスアンプ
ＳＡを非活性化する。また、後の動作のため、プリチャ
ージ電位供給線ＰＣＶの電位をＶＰＬに戻す。次に時刻
ｔｒａ８において、プリチャージ回路制御線ＰＣＳの電
位をＶＤＤにしてプリチャージ回路ＰＣＣを活性化さ
せ、データ線ＤＬ，ＤＢの電位をＶＰＬにする。そし
て、ダミープレート線ＤＰＬの電位をＶＰＬにする。す
ると、メモリセルＭＣ１およびダミーセルＤＭＣ２のト
ランジスタと強誘電体キャパシタの接続された節点（情
報蓄積ノード）の電位はほぼＶＰＬとなり、メモリセル
キャパシタＣＦ１およびダミーセルキャパシタＤＣＦ２
の両端の電圧はほぼ０Ｖになる。これにより、残留分極
を補償する電荷以外の不要な電荷を放電し、次回の読み
出し動作時においてデータ線に発生させる信号電位を安
定化することができる。ここで、ダミープレート線ＤＰ
Ｌの電位をＶＰＬに戻す際、過渡的にＤＰＬの電位がデ
ータ線ＤＢの電位より高くなり、ダミーセルキャパシタ
ＤＣＦ２の分極方向が変化しないように動作させるのが
望ましい。さらに言えば、データ線ＤＢの電位がほぼＶ
ＰＬになった時に、ダミープレート線ＤＰＬの電位を動
かし、ＶＰＬにさせるとよい。最後に時刻ｔｒａ９にお
いて、ワード線ＷＬ１，ＤＷＬ２の電位をＶＳＳにして
セルトランジスタＴＲ１，ＤＴＲ２を非導通にし、読み
出し動作が終了する。なお、例えば読み出し時のデータ
線プリチャージ電位をＶＳＳにし、ダミープレート線電
位をＶＤＤにする等、電位関係の適宜変更を行ってもよ
い。この場合、プリチャージ回路制御線の電位を一時的
にＶＣＨにする必要がなく、駆動回路を簡単に構成でき
る。また、ダミープレート線の動作時における電位は、
ＶＳＳでなくてもよく、ダミープレート線電位を適当な
値にすることにより、参照電位を調整してもよい。ダミ
ープレート線電位をＶＳＳまで下げずに参照信号を発生
させた場合には、信号増幅時に電位をＶＳＳにすること
により、ダミーセルキャパシタの分極反転を防止でき
る。さらに、信号量ΔＶ１，−ΔＶ０は同じ大きさであ
る必要はなく、例えば強誘電体膜疲労による残留分極ひ
いてはΔＱｒの減少を見込んで、−ΔＶ０をΔＶ１より
予め大きくしてもよい。

【００３１】次に、図１の回路の読み出し動作の別の例
を、図５を用いて説明する。図５は、ダミープレート線
ＤＰＬの電位を固定電位とした点で、図４に示した例と
異なる。待機時の状態は、図４の例と同様であり、また
時刻ｔｒｂ１〜ｔｒｂ８の動作も、図４の時刻ｔｒａ１
〜ｔｒａ８における動作とほぼ同様であるが、本例で
は、ダミープレート線ＤＰＬの電位がＶＳＳに固定され
る。次に時刻ｔｒｂ９において、ワード線ＷＬ１の電位
をＶＳＳに戻し、セルトランジスタＴＲ１を非導通状態
にする。この時、ダミーワード線ＤＷＬ２の電位はＶＣ
Ｈのままであり、ダミーセルトランジスタＤＴＲ２は導
通状態である。次に、ダミーセルキャパシタＤＣＦ２の
両端の電圧をほぼ０Ｖにリセットする動作を行う。まず
時刻ｔｒｂ１０において、プリチャージ電位供給線ＰＣ
Ｖの電位をＶＳＳにし、データ線ＤＬ，ＤＢの電位をＶ
ＳＳにする。これにより、ダミーセルＤＭＣ２の情報蓄
積ノードの電位はほぼＶＳＳになり、ダミーセルキャパ
シタＤＣＦ２の両端の電圧はほぼ０Ｖになる。次に時刻
ｔｒｂ１１において、ダミーワード線ＤＷＬ２の電位を
ＶＳＳに戻し、ダミーセルトランジスタＤＴＲ２を非導
通にする。最後に時刻ｔｒｂ１２において、プリチャー
ジ電位供給線ＰＣＶの電位をＶＰＬに戻し、リセット動
作が終了する。この読み出し動作では、ダミープレート
線ＤＰＬの充放電を行わないので、プレート線駆動回路
を設ける必要がない。また、特にプレート線に比較的高
抵抗の材質を用いた場合等では、プレート線を駆動する
方式に比べ、プレート線充放電により動作時間が長くな
る等の問題はない。

【００３２】上記２通りの読み出し動作においては、プ
リチャージ電位供給線の電位を変えることにより複数値
のデータ線充電電位を供給しているが、図６に示すよう
に、複数のプリチャージ回路を使い分けて充電を行って
もよい。図６には、３個のプリチャージ回路ＰＣＣ１，
ＰＣＣ２，ＰＣＣ３がデータ線対ＤＬ，ＤＢに接続され
ている。プリチャージ回路ＰＣＣ１は、プリチャージ回
路制御線ＰＣＳ１により制御され、プリチャージ電位供
給線ＰＣＶＰＬの電位ＶＰＬをデータ線ＤＬ，ＤＢに充
電する。同様に、プリチャージ回路ＰＣＣ２，ＰＣＣ３
はそれぞれプリチャージ回路制御線ＰＣＳ２，ＰＣＳ３
により制御され、プリチャージ電位供給線ＰＣＶＤＤ，
ＰＣＶＳＳの電位ＶＤＤ，ＶＳＳを充電する。これによ
れば、特に電位供給線の寄生容量が大きい場合等にも、
高速に充電を行うことができる。

【００３３】本実施例によれば、メモリセルのものとほ
ぼ同じ容量特性を持つ強誘電体キャパシタを備えたダミ
ーセルを用いて、データ線に参照電位を発生させ、情報
を読み出すことができる。また、メモリセルのプレート
電位は全て共通の定電位であるので、プレート電極をプ
レート線として分離加工する必要がなく、高集積化に適
したメモリを形成することができる。さらに、ダミーセ
ルキャパシタの分極は反転しないので、ダミーセルへの
アクセス集中によるダミーセルキャパシタの膜疲労を軽
減できる。

【００３４】（実施例２）図７は、本発明に基づき構成
したメモリセルアレイを示した一実施例であり、図１に
示したと同様のメモリ回路をアレイ状に配列した例であ
る。図において、ＭＣｃｐｑ（ｐ＝１，２，３，４，
…；ｑ＝１，２，…）は、ワード線ＷＬｃｐとデータ線
ＤＬｃｑまたはＤＢｃｑに接続されたメモリセルであ
る。データ線ＤＬｃｑとＤＢｃｑは対をなし、両者の電
位差を検出して信号を読み出すものである。以下、デー
タ線対をＤＬｃｑ−ＤＢｃｑのように表記する。各メモ
リセルキャパシタのプレート電極は、電位ＶＰＬを発生
するプレート電位発生手段（図中省略）に接続される。
また、ＤＭＣｃ１１，ＤＭＣｃ１２，…は、ダミーワー
ド線ＤＷＬｃ１とデータ線ＤＬｃ１，ＤＬｃ２，…にそ
れぞれ接続されたダミーセルであり、ＤＭＣｃ２１，Ｄ
ＭＣｃ２２，…は、ダミーワード線ＤＷＬｃ２とデータ
線ＤＢｃ１，ＤＢｃ２，…にそれぞれ接続されたダミー
セルである。各ダミーセルキャパシタのプレート電極
は、ダミープレート線ＤＰＬｃに接続される。図中に示
すように、メモリセルＭＣｃ１１とＭＣｃ２１等、２個
のメモリセルとデータ線との節点が共通接続される。こ
れにより、データ線とのコンタクト孔数を削減できるの
で、高密度のセルレイアウトが可能になる。図中のダミ
ーセルはデータ線との節点を他のセルと共有していない
が、メモリセル、あるいは不使用のセルと接続する等に
より、連続したレイアウトパターンとして形成すること
ができる。また、ＳＡｃ１，ＳＡｃ２，…は、データ線
対ＤＬｃ１−ＤＢｃ１，ＤＬｃ２−ＤＢｃ２，…に発生
させた信号を感知・増幅するセンスアンプであり、セン
スアンプ制御線ＳＰｃ，ＳＮｃにより制御される。ＰＣ
Ｃｃ１，ＰＣＣｃ２，…は、データ線対ＤＬｃ１−ＤＢ
ｃ１，ＤＬｃ２−ＤＢｃ２，…にプリチャージ電位供給
線ＰＣＶｃの電位を充電するプリチャージ回路であり、
プリチャージ回路制御線ＰＣＳｃにより制御される。Ｙ
ＳＷｃ１，ＹＳＷｃ２，…は、データ線対ＤＬｃ１−Ｄ
Ｂｃ１，ＤＬｃ２−ＤＢｃ２，…と入出力線Ｉ／Ｏｃと
の接続・分離を行う列選択スイッチであり、列選択線Ｙ
Ｓｃ１，ＹＳｃ２，…により制御される。

【００３５】上記メモリセルアレイの断面構造の一例を
図８に示す。図８は、例えば特開平３−２５６３５８号
に開示されたように、セルトランジスタを形成し、表面
を平坦化した後、強誘電体膜を形成してなる構造のメモ
リセルを形成後、本発明の概念を適用し、メモリセルと
ダミーセルのプレート電極を分離してメモリセルアレイ
を形成した例である。図を用いて、形成手順を説明す
る。まず、半導体基板１上に、選択酸化等により素子分
離用絶縁膜２を形成し、ゲート絶縁膜３、ワード線４、
層間絶縁膜５、ソース・ドレイン拡散領域６を順に形成
し、セルトランジスタを形成する。次に、情報蓄積ノー
ドのコンタクトプラグ７、データ線８、層間絶縁膜９を
形成する。さらに、表面を絶縁膜１０により平坦化した
後、情報蓄積ノードのコンタクトプラグ１１、キャパシ
タ下部電極１２、強誘電体膜１３を形成する。その上に
キャパシタ上部電極即ちプレート電極を形成後メモリセ
ル上部とダミーセル上部との間で分離し、メモリセルプ
レート電極１４、ダミープレート線１５を形成する。以
上によりメモリセルおよびダミーセルを形成する。材料
としては、例えば半導体基板１にはｐ型シリコン、ソー
ス・ドレイン拡散領域６にはｎ型シリコン、ワード線
４，コンタクトプラグ７，データ線８にはｎ型ポリシリ
コン、絶縁膜２，３，５，９，１０にはシリコン酸化
物、コンタクトプラグ１１，プレート電極１４，１５に
はタングステン、下部電極１２には白金、強誘電体膜１
３にはＰＺＴを用いる。

【００３６】上記メモリセルアレイの断面構造の別の例
を図９に示す。図９は、例えば特開平２−３０４９８４
号に開示されたように、ソース・ドレインコンタクト上
に強誘電体キャパシタを形成してなる構造のメモリセル
を形成後、本発明の概念を適用し、メモリセルとダミー
セルのプレート電極を分離してメモリセルアレイを形成
した例である。図を用いて、形成手順を説明する。ま
ず、半導体基板１０１上に、選択酸化等により素子分離
用絶縁膜１０２を形成し、ゲート絶縁膜１０３、ワード
線１０４、層間絶縁膜１０５、ソース・ドレイン拡散領
域１０６を順に形成し、セルトランジスタを形成する。
次に、中間導電膜１０７、下部電極１０８、強誘電体膜
１０９、上部電極１１０を形成し、強誘電体キャパシタ
を形成する。次に、層間絶縁膜１１１形成後、データ線
１１２を形成する。さらに、表面を絶縁膜１１３により
平坦化し、プレート導電膜を形成後メモリセル上部とダ
ミーセル上部との間で分離し、メモリセルプレート導電
膜１１４、ダミーセルプレート導電膜１１５を形成す
る。以上によりメモリセルおよびダミーセルを形成す
る。例えばチタンを用いた中間導電膜１０７は、白金に
よる下部電極１０８を用いた場合等、白金とシリコンと
の反応を防ぐ効果がある。その他の部分の材料は、図８
の例と同様のものを用いてよい。

【００３７】上記メモリセルアレイの平面レイアウトの
一例を図１０に示す。図において、素子分離領域２に囲
まれた拡散層６と、ゲート電極を兼ねるワード線４との
重なる位置にセルトランジスタがそれぞれ形成される。
隣合う２個のセルトランジスタのソース・ドレイン領域
の一方は共通化され、データ線コンタクト孔１６を介し
てデータ線８に接続される。他方のソース・ドレイン領
域は、それぞれ情報蓄積ノードコンタクト孔７を介して
キャパシタ下部電極１２に接続される。メモリセルプレ
ート１４はメモリセル部の上を覆い、ダミーセルプレー
ト１５はダミーセル部の上を覆ってダミープレート線を
形成する。図では、メモリセルプレート１４とダミーセ
ルプレート１５との間に使用しないセルを設けることに
より、繰り返しパターンを用いながら、プレートの分離
に余裕を持たせている。これにより面積は若干増加する
ものの、メモリセルプレートは分離しないため高密度の
メモリセルアレイを形成することができるので、この面
積増加は実際にはほとんど問題にならない。

【００３８】本実施例によれば、本発明の基本構成に基
づく高集積の強誘電体メモリを形成することができる。
即ち、メモリセルとダミーセルは、両者間でプレート電
極が分離されていること以外は、構造や素子サイズが同
じであり、両者のレイアウトパターンを共通化すること
ができる。また、繰返しパターンとしてレイアウトされ
たメモリセルアレイ上にメモリセルとダミーセルを同時
形成することにより、キャパシタの特性ばらつきを小さ
くすることができるので、プロセス条件の設定が容易で
あり、且つ高Ｓ／Ｎのメモリを得られる。さらに、メモ
リセルプレート電極を複数のメモリセルにわたり一体形
成することにより、プレート電極分離用のスペースを必
要とせず、高集積化に適したメモリを形成することがで
きる。なお、読み出し動作は図４または図５に示したと
同様の動作により行うことができるので、ここでは省略
する。また、例えば強誘電体膜としてチタン酸バリウム
を用いる、上部電極としてアルミニウムを用いる等、上
記と異なる材料を用いてメモリを形成してもよい。

【００３９】（実施例３）図１１は、本発明の概念に基
づくメモリの回路構成を示した一実施例であり、センス
アンプを複数のデータ線対に共有した点で図１および図
７に示した例と異なる。図において、メモリセルＭＣｄ
ｐｑ（ｐ＝１，２，３，４，…；ｑ＝１，２，…）およ
びダミーセルＤＭＣｄ１ｑ，ＤＭＣｄ２ｑと、ワード線
ＷＬｄｐ、データ線ＤＬｄｑ，ＤＢｄｑ、ダミーワード
線ＤＷＬｄ１，ＤＷＬｄ２、ダミープレート線ＤＰＬｄ
との接続関係は、図７に示したメモリセルアレイと同様
である。ＰＣＣｄ１，ＰＣＣｄ２，…は、データ線対Ｄ
Ｌｄ１−ＤＢｄ１，ＤＬｄ２−ＤＢｄ２，…にプリチャ
ージ電位供給線ＰＣＶｄの電位を充電するプリチャージ
回路であり、複数のプリチャージ回路制御線ＰＣＳｄ
１，ＰＣＳｄ２，…により制御される点で、図７に示し
たプリチャージ回路と異なる。但し、プリチャージ回路
制御線はプリチャージ回路それぞれに個別に用意する必
要はなく、複数のプリチャージ回路で制御線を共有して
もよい。図１２はその一例であり、プリチャージ回路を
プリチャージ回路制御線ＰＣＳｄ１，ＰＣＳｄ２に交互
に接続することにより、隣合うプリチャージ回路を個別
に制御できる。データ線対ＤＬｄ１−ＤＢｄ１，ＤＬｄ
２−ＤＢｄ２，…は、動作時において、列選択線ＹＳｄ
１，ＹＳｄ２，…により制御される第一の列選択スイッ
チＹＳＷｄ１，ＹＳＷｄ２，…により、選択的に感知信
号線対ＤＬｄ０−ＤＢｄ０に接続される。センスアンプ
ＳＡｄは、センスアンプ制御線ＳＰｄ，ＳＮｄにより制
御され、感知信号線対ＤＬｄ０−ＤＢｄ０の電位差を感
知・増幅する。プリチャージ回路ＰＣＣｄ０は、プリチ
ャージ回路制御線ＰＣＳｄ０により制御され、プリチャ
ージ電位供給線ＰＣＲｄの電位を感知信号線対ＤＬｄ０
−ＤＢｄ０に供給する。第二の列選択スイッチＹＳＷｄ
０は、列選択線ＹＳｄ０により制御され、感知信号線対
ＤＬｄ０−ＤＢｄ０と入出力線Ｉ／Ｏｄとの接続・分離
を行う。

【００４０】図１１の回路を用いたメモリセルアレイの
構成例を、図１３に示す。図において、メモリセルアレ
イＭＣＡｆ１，ＭＣＡｆ２，…は、図１１の回路中に示
したと同様に構成された、メモリセル，ダミーセル，プ
リチャージ回路，列選択スイッチを含むメモリセルアレ
イである。ＷＬｆ１，…はワード線、ＤＷＬｆ１，ＤＷ
Ｌｆ２はダミーワード線、ＤＰＬｆはダミープレート
線、ＰＣＳｆ１，ＰＣＳｆ２はプリチャージ回路制御
線、ＰＣＶｆはプリチャージ電位供給線、ＹＳＳｆは列
選択線である。プリチャージ回路制御系は、図１２に示
したものを用いるものとする。感知信号線対ＤＬｆ０１
−ＤＢｆ０１，ＤＬｆ０２−ＤＢｆ０２，…は、メモリ
セルアレイＭＣＡｆ１，ＭＣＡｆ２，…に含まれるデー
タ線対に選択的に接続される。センスアンプＳＡｆ１，
ＳＡｆ２，…は、センスアンプ制御線ＳＰｆ，ＳＮｆに
より制御され、それぞれ接続された感知信号線対の電位
差を感知・増幅する。プリチャージ回路ＰＣＣｆ０１，
ＰＣＣｆ０２，…は、プリチャージ回路制御線ＰＣＳｆ
０により制御され、プリチャージ電位供給線ＰＣＲｆの
電位をそれぞれ接続された感知信号線対に充電する。列
選択スイッチＹＳＷｆ０１，ＹＳＷｆ０２，…は、列選
択線ＹＳｆ０１，ＹＳｆ０２，…により制御され、それ
ぞれ接続された感知信号線対と入出力線Ｉ／Ｏｆとの接
続・分離を行う。個々のメモリセルアレイは共通の駆動
線により同時に動作し、それぞれにつき１個のメモリセ
ルがアクセスされる。なお、予備データ線を設けて不良
を持つデータ線を救済するため、列選択線ＹＳＳｆと列
選択スイッチの間に切り替え手段を設けてもよい。ある
いは、列選択線をメモリセルアレイＭＣＡｆ１，ＭＣＡ
ｆ２，…毎に個々に設けてもよい。

【００４１】次に、制御系を含めたブロック構成の例に
ついて、図１４を用いて説明する。図においてＭＣＡＲ
Ｙｄは、メモリセル、ワード線、データ線、プリチャー
ジ回路等を含むメモリセルアレイである。ＳＡＧｄはセ
ンス回路群であり、選択データ線に接続される感知信号
線と、感知信号線の信号を感知するセンスアンプを含ん
でなる。メモリコントローラＭＣＴＬｄは、外部からの
制御信号を受けてメモリ各部への制御信号ＣＴＬＧｄを
発生し、また内部アドレスを行アドレスバッファＸＡＢ
ｄおよび列アドレスバッファＹＡＢｄに供給する。ＸＡ
Ｂｄは行アドレスバッファであり、ＭＣＴＬｄから受け
取った行アドレスをラッチする。ＸＤＥＣｄは行デコー
ダであり、ＸＡＢｄにラッチされた行アドレスを元に、
ワード線を選択する。ＸＤＲＶｄはワード線ドライバで
あり、選択ワード線を駆動する。ＹＡＢｄは列アドレス
バッファであり、ＭＣＴＬｄから受け取った列アドレス
をラッチする。ＹＤＥＣｄは列デコーダであり、ＹＡＢ
ｄにラッチされた列アドレスを基に、データ線を選択す
る。ＹＳＷＧｄ１は第一の列選択スイッチ群であり、選
択されたデータ線と感知信号線との接続・分離を行う。
ＹＳＷＧｄ２は第二の列選択スイッチ群であり、選択さ
れた感知信号線と外部との接続・分離を行う。ＩＤＢｄ
は入力データバッファであり、外部からの入力データを
受ける。ＯＤＢｄは出力データバッファであり、読み出
した信号を増幅するメインアンプ、出力段を含んでな
る。制御信号は図３に示した例と同様であり、Ａｄｒｓ
はアドレス信号、／ＣＳ１，／ＣＳ２はアドレス取り込
み信号、／ＷＥは書き込み制御信号、／ＯＥは出力制御
信号、／ＰＷＤはパワーダウン制御信号である。列選択
を２段階に分けて行うことにより、複数のデータ線でセ
ンスアンプを共有する構成をとることができる。

【００４２】ここで、図１５に示すように、列デコーダ
を分割して、ＹＳＷＧｄ１，ＹＳＷＧｄ２それぞれに設
けてもよい。図１５において、列アドレスバッファＹＡ
Ｂｄ１にラッチされた列アドレスは、列デコーダＹＤＥ
Ｃｄ１に供給され、列選択スイッチ群ＹＳＷＧｄ１を制
御する。また、列アドレスバッファＹＡＢｄ２にラッチ
された列アドレスは、列デコーダＹＤＥＣｄ２に供給さ
れ、列選択スイッチ群ＹＳＷＧｄ２を制御する。この構
成では、ＹＤＥＣｄ１からワード線方向に制御線を配置
することができるので、ＳＡＧｄに含まれるセンスアン
プにそれぞれ接続されるデータ線を、共通の制御線によ
り選択できる。

【００４３】上記の如く、１組のセンス回路を有するメ
モリセルアレイを複数個備えたメモリにおけるアドレス
割当ての例を、図１６を用いて説明する。図において、
メモリマットＭＭ１１，ＭＭ１２，…，ＭＭ２１，ＭＭ
２２，…は、それぞれセンス回路ＳＵ１１，ＳＵ１２，
…，ＳＵ２１，ＳＵ２２，…を持つ。また、ｑ本のアド
レスピンＡ０〜Ａｑ−１から入力されるアドレスは、ア
ドレス取り込み信号／ＣＳ１，／ＣＳ２それぞれに同期
してメモリコントローラＭＣＴＬｆに取り込まれるもの
とする。まず／ＣＳ１に同期して、ｐビットのアドレス
ＡＧ０がＡ０〜Ａｐ−１から、（ｑ−ｐ）ビットのアド
レスＡＧ１がＡｐ〜Ａｑ−１からそれぞれ取り込まれ
る。ＡＧ０はメモリマットの行アドレスに対応し、ＡＧ
１はメモリマットの列アドレスに対応する。これによ
り、個々のメモリマットに含まれるメモリセルＭＣＳ１
１，ＭＣＳ１２，…，ＭＣＳ２１，ＭＣＳ２２，…がそ
れぞれ選択される。次に／ＣＳ２に同期して、ｒビット
のアドレスＡＧ２がＡ０〜Ａｒ−１から、（ｓ−ｒ）ビ
ットのアドレスＡＧ３がＡｒ〜Ａｓ−１からそれぞれ取
り込まれる。この例では図１６（ｃ）に示したＡ０〜Ａ
ｓ−１は、図１６（ｂ）のピンＡ０〜Ａｑ−１のうちｓ
本を時分割で使用していることを示しており、残りのピ
ンＡｓ〜Ａｑ−１はドントケアとする。ＡＧ２はセンス
回路の行アドレスに対応し、ＡＧ３はセンス回路の列ア
ドレスに対応する。これにより、センス回路ＳＵ１１が
選択される。このように、メモリマットそれぞれに含ま
れるメモリセルを選択するアドレスと、メモリマットを
選択するアドレスとのマルチプレクス構成とすると、上
に述べたようにセンスアンプを共有した構成を有しなが
ら、例えばスタティックカラムモードのように、読み出
した情報をセンスアンプにラッチしたままアドレスを変
更して、情報を連続的且つ高速に読み出す動作を容易に
行うことができる。

【００４４】図１１の回路の読み出し動作の一例を、図
１７を用いて説明する。図１７は、メモリセルＭＣｄ１
１とダミーセルＤＭＣｄ２１を選択した場合の読み出し
動作波形を表し、図４に示したと同様に、ダミープレー
ト線ＤＰＬｄを駆動して、参照電位を発生する手法であ
る。但し、データ線対の波形は、’１’読み出しの場合
のみを示す。待機状態における各ワード線電位、各デー
タ線電位およびダミープレート線ＤＰＬｄの電位は、図
４に示したものと同様である。また、センスアンプＳＡ
ｄは非活性、プリチャージ回路は全て活性、列選択スイ
ッチは全て非導通状態であり、プリチャージ電位供給線
ＰＣＶｄの電位はＶＰＬ、ＰＣＲｄの電位はＶＤＤであ
る。プリチャージ回路制御線ＰＣＳｄ０の電位はＶＤＤ
であり、プリチャージ電位ＶＤＤを十分に感知信号線対
ＤＬｄ０−ＤＢｄ０に供給できないため、感知信号線対
ＤＬｄ０−ＤＢｄ０の電位は、ＶＤＤよりもプリチャー
ジ回路ＰＣＣｄ０のトランジスタのしきい値電圧程度低
い電位になっている。さて、アドレス取り込み信号／Ｃ
Ｓ１の立ち下がりに同期してアドレスを取り込むと共
に、動作を開始する。まず時刻ｔｒｄ１において、プリ
チャージ回路駆動線ＰＣＳｄ１の電位をＶＳＳにし、選
択データ線対ＤＬｄ１−ＤＢｄ１をフローティング状態
にする。この時、ＤＬｄ２−ＤＢｄ２等、少なくとも選
択データ線に隣接する非選択データ線に接続されるプリ
チャージ回路は活性状態を保つことにより、ＤＬｄ２−
ＤＢｄ２等の電位はＶＰＬに固定される。これにより、
隣接するデータ線間の寄生容量による雑音を低減するこ
とができる。次に時刻ｔｒｄ２において、列選択線ＹＳ
ｄ１の電位をＶＣＨにし、データ線対ＤＬｄ１−ＤＢｄ
１と感知信号線対ＤＬｄ０−ＤＢｄ０とを接続すると共
に、プリチャージが十分に行われるよう、プリチャージ
回路制御線ＰＣＳｄ０の電位をＶＣＨにする。これによ
り、感知信号線対ＤＬｄ０−ＤＢｄ０およびデータ線対
ＤＬｄ１−ＤＢｄ１の電位が、プリチャージ回路ＰＣＣ
ｄ０によりＶＤＤにプリチャージされる。また、後の動
作のため、ダミープレート線ＤＰＬｄの電位をＶＳＳに
しておく。以下、時刻ｔｒｄ３〜ｔｒｄ１０の動作は、
図４における時刻ｔｒａ２〜ｔｒａ９の動作と同様であ
り、データ線対ＤＬｄ１−ＤＢｄ１に読み出した信号を
増幅し、出力した後、回路各部の状態を元に戻す。ここ
で、待機時におけるデータ線側と感知信号線側のプリチ
ャージ電位が異なるため、時刻ｔｒｄ９におけるプリチ
ャージ動作の前に、時刻ｔｒｄ８において列選択線ＹＳ
ｄ１の電位をＶＳＳにして列選択スイッチＹＳＷｄ１を
非導通にする。以上に述べた一連の動作を通じて、ＶＤ
Ｄプリチャージを行わないデータ線の電位はＶＰＬであ
り、選択ワード線ＷＬｄ１に接続される非選択メモリセ
ルのトランジスタは導通するにも関わらず、強誘電体キ
ャパシタにはほとんど電圧がかからない。よって非選択
メモリセルの情報は破壊されず、選択メモリセルのみか
ら情報を読み出すことができる。また、データ線側と感
知信号線側のプリチャージ電位供給線に異なる電位を与
えているので、プリチャージ電位供給線の電位を変動さ
せる必要がなく、スイッチを制御するだけで充電動作を
行うことができる。但し、データ線側プリチャージ電位
供給線電位を変動させ、信号線側プリチャージ回路を省
略してもよい。

【００４５】次に、図１１の回路の読み出し動作の別の
例を、図１８を用いて説明する。図１８は、図５と同様
に、ダミープレート線ＤＰＬｄの電位を固定電位とし、
読み出し動作終了時に、ダミーセルキャパシタの状態を
リセットする動作を行う例である。但し、データ線対の
波形は’１’読み出しの場合のみを示す。待機時の状態
および時刻ｔｒｅ１〜ｔｒｅ９の動作は、図１７におけ
る時刻ｔｒｄ１〜ｔｒｄ９の動作と同様である。但し、
ダミープレート線ＤＰＬｄの電位はＶＳＳに固定され
る。次に時刻ｔｒｅ１０において、ワード線ＷＬｄ１の
電位をＶＳＳに戻し、メモリセルトランジスタを非導通
にする。但し、ここではダミーワード線ＤＷＬｄ２の電
位はＶＣＨのままである。次に、ダミーセルキャパシタ
をリセットする動作を行う。まず時刻ｔｒｅ１１におい
て、プリチャージ電位供給線ＰＣＶｄの電位をＶＳＳに
し、各データ線の電位をＶＳＳにする。次に時刻ｔｒｅ
１２において、ダミーワード線ＤＷＬｄ２の電位をＶＳ
Ｓに戻し、ダミーセルトランジスタを非導通にする。最
後に時刻ｔｒｅ１３において、プリチャージ電位供給線
ＰＣＶｄの電位をＶＰＬに戻し、リセット動作が終了す
る。

【００４６】本実施例によれば、センスアンプを共有す
ることにより回路面積を削減すること、センスアンプ部
のレイアウト余裕を緩和することができる。これに加
え、メモリセルアレイにおいて必要な部分のみを動作さ
せるので、消費電力や電源等の雑音を大幅に低減するこ
とができる。さらに、選択されないメモリセルの強誘電
体キャパシタにおける不要な分極反転をなくすことがで
きるので、特に疲労の問題のある強誘電体膜を用いた場
合、特性劣化を抑制することが可能である。なお、図１
１において、ダミープレート線をさらに複数に分割し、
例えばダミーセル毎にダミープレート線を設けることに
より、容量負荷を軽減し、消費電力のさらなる低減、動
作の高速化を図ることも可能である。

【００４７】（実施例４）図１９は、本発明に基づき構
成したメモリセルアレイを示した一実施例であり、図１
１に示した例と同様に、複数のデータ線にセンスアンプ
を共用した構成を持つ回路構成であるが、ワード線とデ
ータ線の全交点にメモリセルを設けた点で異なる。図に
おいて、メモリセルＭＣｇｐｑ（ｐ＝１，２，…；ｑ＝
１，２，３，４，…）は、ワード線ＷＬｇｐとデータ線
ＤＬｇｑとの間に接続される。プリチャージ回路ＰＣＣ
ｇ１，ＰＣＣｇ３，…は、プリチャージ回路制御線ＰＣ
Ｓｇ１により制御され、プリチャージ回路ＰＣＣｇ２，
ＰＣＣｇ４，…は、プリチャージ回路制御線ＰＣＳｇ２
により制御され、共にプリチャージ電位供給線ＰＣＶｇ
の電位をそれぞれ接続されたデータ線に充電する。列選
択スイッチＹＳＷｇ１，ＹＳＷｇ２，ＹＳＷｇ３，ＹＳ
Ｗｇ４，…は、列選択線ＹＳｇ１，ＹＳｇ２，ＹＳｇ
３，ＹＳｇ４，…により制御され、データ線を選択的に
感知信号線ＤＬｇ０に接続する。一方、ダミーセルＤＭ
Ｃｇ１１は、ワード線ＤＷＬｇ１とデータ線ＤＤＬｇ１
との間に接続される。プリチャージ回路ＤＰＣＣｇ１
は、プリチャージ回路制御線ＤＰＣＳｇ１により制御さ
れ、プリチャージ電位供給線ＤＰＣＶｇの電位をデータ
線ＤＤＬｇ１に充電する。列選択スイッチＤＹＳＷｇ１
は、列選択線ＤＹＳｇ１により制御され、データ線ＤＤ
Ｌｇ１を感知信号線ＤＤＬｇ０に接続する。さらに、セ
ンスアンプＳＡｇは、センスアンプ制御線ＳＰｇ，ＳＮ
ｇにより制御され、感知信号線対ＤＬｇ０−ＤＤＬｇ０
の電位差を感知・増幅する。プリチャージ回路ＰＣＣｇ
０は、プリチャージ回路制御線ＰＣＳｇ０により制御さ
れ、プリチャージ電位供給線ＰＣＲｇの電位を感知信号
線対ＤＬｇ０−ＤＤＬｇ０に充電する。列選択スイッチ
ＹＳＷｇ０は、列選択線ＹＳｇ０により制御され、感知
信号線対ＤＬｇ０−ＤＤＬｇ０と入出力線Ｉ／Ｏｇとの
接続・分離を行う。読み出し動作については、図１７な
いし図１８に示したと同様の動作を適用することができ
る。なお、図に示した回路では、信号線ＤＤＬｇ０に接
続された側のメモリセルアレイにはダミーセルＤＭＣｇ
１１のみしか示されていないが、信号線ＤＤＬｇ０側に
もメモリセルアレイを設け、さらに信号線ＤＬｇ０側に
もダミーセルを設け、一方のメモリセルが選択された時
に他方のダミーセルが選択される構成とすれば、面積効
率のよいメモリセルアレイを形成できる。

【００４８】上記メモリセルアレイの断面構造の一例を
図２０に示す。図２０は、図８に示したと同様に、セル
トランジスタ形成後、表面を平坦化し、キャパシタを一
体形成してメモリセルを形成する構造において、メモリ
セルとダミーセルのプレート電極を分離してメモリセル
アレイを形成する例である。形成手順は図８と同様であ
る。まず、半導体基板２０１上に、素子分離用絶縁膜２
０２を形成し、ゲート絶縁膜２０３、ワード線２０４、
層間絶縁膜２０５、ソース・ドレイン拡散領域２０６を
順に形成し、セルトランジスタを形成する。次に、デー
タ線２０８、層間絶縁膜２０９を形成する。さらに、表
面を絶縁膜２１０により平坦化した後、コンタクトプラ
グ２１１、キャパシタ下部電極２１２、強誘電体膜２１
３を形成する。そして、メモリセルプレート２１４、ダ
ミーセルプレート２１５を形成し、メモリセルおよびダ
ミーセルを形成する。

【００４９】上記メモリセルアレイの平面レイアウトの
一例を図２１に示す。図において、素子分離領域２０２
に囲まれた拡散層２０６と、ゲート電極を兼ねるワード
線２０４との重なる位置にセルトランジスタがそれぞれ
形成される。隣合う２個のセルトランジスタのソース・
ドレイン領域の一方は共通化され、データ線コンタクト
孔２１６を介してデータ線２０８に接続される。他方の
ソース・ドレイン領域は、それぞれ情報蓄積ノードコン
タクト孔２１１を介してキャパシタ下部電極２１２に接
続される。メモリセルプレート２１４はメモリセル部の
上を覆い、ダミーセルプレート２１５はダミーセル部の
上を覆ってダミープレート線を形成する。図１０と同様
に、ダミーセルプレート２１５の分離部に使用しないセ
ルを設け、繰り返しパターンを用いながら、プレートの
分離に余裕を持たせている。また、素子特性のばらつき
が大きい危険性の高い周縁部のメモリセルも使用しな
い。

【００５０】本実施例によれば、ワード線とデータ線と
の全交点上にメモリセルを設けるため、より高密度のメ
モリセルアレイを構成できる。また、少なくとも隣合う
データ線の一方の電位は、動作中ＶＰＬに固定されるの
で、図のような構成をとりながら線間雑音等に強く、信
頼性の高い読み出し動作を行うことができる。

【００５１】（実施例５）図２２は、本発明に基づき構
成したメモリセルアレイを示した一実施例であり、図１
９に示した例と同様の構成を持つメモリセルアレイを用
い、さらにダミーセル用のデータ線を設け、メモリセル
およびダミーセルを共通のワード線により駆動する構成
としたものである。図において、メモリセルアレイを構
成するメモリセルＭＣｈｐｑ（ｐ＝１，２，…；ｑ＝
１，２，３，４，…）、ワード線ＷＬｈｐ、データ線Ｄ
Ｌｈｑ、プリチャージ回路ＰＣＣｈｑ、プリチャージ回
路制御線ＰＣＳｈ１，ＰＣＳｈ２、プリチャージ電位供
給線ＰＣＶｈ、列選択スイッチＹＳＷｈｑ、列選択線Ｙ
Ｓｈｑ、および感知信号線対ＤＬｈ０−ＤＤＬｈ０、セ
ンスアンプＳＡｈ、センスアンプ駆動線ＳＰｈ，ＳＮ
ｈ、プリチャージ回路ＰＣＣｈ０、プリチャージ回路制
御線ＰＣＳｈ０、プリチャージ電位供給線ＰＣＲｈ、列
選択スイッチＹＳＷｈ０、列選択線ＹＳｈ０、入出力線
Ｉ／Ｏｈの接続関係は、図１９に示した回路と同様であ
る。ダミーセルＤＭＣｈ１１，ＤＭＣｈ２１，…は、そ
れぞれワード線ＷＬｈ１，ＷＬｈ２，…とダミーデータ
線ＤＤＬｈ１との間に接続され、さらにダミーセルキャ
パシタのプレート電極は、ダミープレート線ＤＰＬｈに
接続される。プリチャージ回路ＤＰＣＣｈ１は、プリチ
ャージ回路制御線ＤＰＣＳｈ１により制御され、プリチ
ャージ電位供給線ＤＰＣＶｈの電位をダミーデータ線Ｄ
ＤＬｈ１に充電する。列選択スイッチＤＹＳＷｈ１は、
列選択線ＤＹＳｈ１により制御され、ダミーデータ線Ｄ
ＤＬｈ１と信号線ＤＤＬｈ０との接続・分離を行う。な
お、図１９に示した実施例と同様に、メモリセルアレイ
側にもダミーセルアレイを設け、ダミーセルアレイ側に
もメモリセルアレイを設け、一方のメモリセルと他方の
ダミーセルを選択する構成としてもよい。

【００５２】図２２の回路の読み出し動作の一例を、図
２３に示す。図２３は、メモリセルＭＣｈ１１とダミー
セルＤＭＣｈ１１を選択した場合の読み出し動作波形を
表し、図１７に示したと同様に、ダミープレート線ＤＰ
Ｌｈを駆動して、参照電位を発生する手法である。但
し、データ線対の波形は’１’読み出しの場合のみを示
す。時刻ｔｒｈ１〜ｔｒｈ１０において、図１７におけ
る時刻ｔｒｄ１〜ｔｒｄ１０とほぼ同様の動作を行うこ
とにより、情報を読み出すことができる。但し、選択さ
れるワード線はＷＬｈ１のみである。

【００５３】次に、図２２の回路の読み出し動作の別の
例を、図２４に示す。図２４は、図１８に示したと同様
に、ダミープレート線ＤＰＬｈの電位を固定電位とした
例である。但し、データ線対の波形は’１’読み出しの
場合のみを示す。また、プリチャージ電位供給線ＰＣＶ
ｈの電位はＶＰＬであるが、ダミーデータ線プリチャー
ジ電位供給線ＤＰＣＶｈの電位はＶＳＳである。これに
より、待機時において、データ線電位はＶＰＬである
が、ダミーデータ線ＤＤＬｈ１の電位は、ダミープレー
ト線ＤＰＬｈと同じＶＳＳとなる。時刻ｔｒｉ１〜ｔｒ
ｉ９まで、図１８における時刻ｔｒｅ１〜ｔｒｅ９と同
様の動作が行われ、情報が読み出され、出力される。時
刻ｔｒｉ９においてプリチャージを行うと、ダミーデー
タ線ＤＤＬｈ１の電位はダミープレート線ＤＰＬｈの電
位と同じＶＳＳになり、メモリセルＭＣｈ１１とダミー
セルＤＭＣｈ１１の強誘電体キャパシタの両端の電圧は
共にほぼ０Ｖとなる。よって、図１８に示したような、
ダミーセルキャパシタのリセット動作を行わず、そのま
ま時刻ｔｒｉ１０においてワード線ＷＬｈ１の電位をＶ
ＳＳにすることにより、ダミーセルキャパシタのリセッ
トが自動的に行われ、読み出し動作が終了する。ここで
は、データ線とダミーデータ線の待機時電位を異なるも
のとすることにより、リセット動作を付加せず、読み出
し動作が短縮される。

【００５４】本実施例によれば、メモリセルとダミーセ
ルを共通のワード線により駆動するので、ワード線の充
放電による消費電力を低減することができる。また、ダ
ミープレート線とデータ線は交差しないので、ダミープ
レート線とデータ線との間の寄生容量によるカップリン
グ雑音を除くことができる。

【００５５】以上、本発明の概念を実施例を用いて説明
したが、本発明の基本概念、即ちメモリセルとダミーセ
ルの強誘電体キャパシタにそれぞれ異なる電位を与える
ことにより参照電位を発生する概念の適用は、上記実施
例に限ったものではなく、例えばメモリセル側とダミー
セル側のデータ線の読み出し用プリチャージ電位に差を
もたせる等の手法を用いてもよい。また、逆極性のトラ
ンジスタを用いる、電圧の上下関係を逆にする等の変更
を行ってもよい。さらにまた、メモリセルキャパシタの
プレート電極がプレート線として駆動される型のメモリ
においても、メモリセルプレート線とダミーセルプレー
ト線の駆動電位を異ならしめることにより、本発明の概
念を活かし、参照電位を発生させることが可能である。

【００５６】

【発明の効果】以上、述べたように本発明によれば、製
造が容易でＳ／Ｎが高く、高集積化に適した不揮発性半
導体メモリを構成することができる。

【図面の簡単な説明】

【図１】本発明のメモリの回路構成と読み出し動作を示
す図。

【図２】本発明によるメモリに用いられるメモリセルを
示す図。

【図３】本発明によるメモリのブロック構成を示す図。

【図４】図１に示した回路の読み出し動作波形を示す
図。

【図５】図１に示した回路の読み出し動作波形を示す
図。

【図６】本発明によるメモリに用いられるプリチャージ
回路の構成を示す図。

【図７】本発明によるメモリセルアレイの構成を示す
図。

【図８】本発明によるメモリセルアレイの断面構造を示
す図。

【図９】本発明によるメモリセルアレイの断面構造を示
す図。

【図１０】本発明によるメモリセルアレイの平面レイア
ウトを示す図。

【図１１】本発明によるメモリの回路構成を示す図。

【図１２】本発明によるメモリに用いられるプリチャー
ジ回路の構成を示す図。

【図１３】本発明によるメモリセルアレイの構成を示す
図。

【図１４】本発明によるメモリのブロック構成を示す
図。

【図１５】本発明によるメモリのブロック構成を示す
図。

【図１６】本発明によるメモリのアドレス構成を示す
図。

【図１７】図１１に示した回路の読み出し動作波形を示
す図。

【図１８】図１１に示した回路の読み出し動作波形を示
す図。

【図１９】本発明によるメモリセルアレイの構成を示す
図。

【図２０】本発明によるメモリセルアレイの断面構造を
示す図。

【図２１】本発明によるメモリセルアレイの平面レイア
ウトを示す図。

【図２２】本発明によるメモリセルアレイの構成を示す
図。

【図２３】図２２に示した回路の読み出し動作波形を示
す図。

【図２４】図２２に示した回路の読み出し動作波形を示
す図。

【図２５】強誘電体キャパシタの特性を示す図。

【図２６】従来の強誘電体メモリの構成を示す図。

【図２７】従来の参照電圧発生手法を示す図。

【図２８】従来の参照電圧発生手法を示す図。

【符号の説明】

ＭＣ１，ＭＣ２…メモリセルＤＭＣ１，ＤＭＣ
２…ダミーセルＴＲ１，ＴＲ２，ＤＴＲ１，ＤＴＲ２…セルトランジス
タＣＦ１，ＣＦ２，ＤＣＦ１，ＤＣＦ２…強誘電体キャパ
シタＰＬ１，ＰＬ２…プレート電極ＷＬ１，ＷＬ
２…ワード線ＤＷＬ１，ＤＷＬ２…ダミーワード線ＤＬ，Ｄ
Ｂ…データ線ＤＰＬ…ダミープレート線Ｓ
Ａ…センスアンプＳＰ，ＳＮ…センスアンプ制御線ＰＣ
Ｃ…プリチャージ回路ＰＣＳ…プリチャージ回路制御線ＰＣＶ…プ
リチャージ電位供給線ＹＳＷ…列選択スイッチＹ
Ｓ…列選択線Ｉ／Ｏ…入出力線ＶＣＦ１…メモリセルキャパシタＣＦ１の両端の電位差ＶＤＣＦ２…ダミーセルキャパシタＤＣＦ２の両端の電
位差ＶＤＬＰＬ１…データ線ＤＬとプレート電極ＰＬ１の電
位差ＶＤＢＤＰＬ…データ線ＤＢとダミープレート線ＤＰＬ
の電位差１…半導体基板２…素子分
離絶縁膜３…ゲート絶縁膜４…ワード
線５，９…層間絶縁膜６…ソース
・ドレイン拡散領域７，１１…コンタクトプラグ８…データ
線１０…平坦化絶縁膜１２…下部電
極１３…強誘電体膜１４…メモリ
セルプレート１５…ダミーセルプレート

───────────────────────────────────────────────────── フロントページの続き (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、複数のデータ線と、該
データ線とワード線の交差位置に配置した強誘電体キャ
パシタとスイッチング素子から成るメモリセルおよびダ
ミーセルと、該メモリセルおよびダミーセルのそれぞれ
を駆動するメモリセルプレート電位供給手段およびダミ
ーセルプレート電位供給手段とを有するメモリセルアレ
イを具備する半導体メモリにおいて、読み出し時、選択された上記メモリセルに第１のプレー
ト電位を供給する上記メモリセルプレート電位供給手段
と、選択された上記ダミーセルに上記第１のプレート電
位と異なる第２のプレート電位を供給する上記ダミーセ
ルプレート電位供給手段を備え、さらに上記ダミーセル
の強誘電体キャパシタにかかる電圧を上記メモリセルの
強誘電体キャパシタにかかる電圧より高くする手段を備
えることを特徴とする半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、上
記第１のプレート電位は、論理１に対応するハイ（Ｈｉ
ｇｈ）の電位と論理０に対応するロー（Ｌｏｗ）の電位
との中間にある第１の定電位にあり、上記第２のプレー
ト電位は、少なくとも読み出し時ローまたはハイの第２
の定電位にあることを特徴とする半導体メモリ。
【請求項３】請求項１または請求項２記載の半導体メモ
リにおいて、上記第１のプレート電位および上記第２の
プレート電位はそれぞれ少なくとも１つのメモリセルプ
レート電位供給手段および少なくとも１つのダミーセル
プレート電位供給手段により供給するものであることを
特徴とする半導体メモリ。
【請求項４】請求項１乃至請求項３の何れかに記載の半
導体メモリにおいて、上記メモリセルの有する強誘電体
キャパシタと上記ダミーセルの有する強誘電体キャパシ
タは、同等の電圧電荷特性を備えるものであることを特
徴とする半導体メモリ。
【請求項５】請求項１乃至請求項４の何れかに記載の半
導体メモリにおいて、上記メモリセルアレイと、上記メ
モリセルアレイの有するデータ線に読み出された信号を
感知する感知手段と、選択された上記データ線を上記感
知手段に接続するデータ線選択手段とを有し、上記感知
手段を複数の上記データ線により共有することを特徴と
する半導体メモリ。
【請求項６】請求項５記載の半導体メモリにおいて、活
性状態において上記データ線を充電するデータ線充電手
段と、上記データ線充電手段を制御する複数のデータ線
充電制御手段を有し、上記データ線充電手段は、上記複
数のデータ線充電制御手段の何れかにより制御され、動
作時において、少なくとも選択された上記データ線に隣
接する選択されない上記データ線に接続された上記デー
タ線充電手段を活性化することを特徴とする半導体メモ
リ。
【請求項７】請求項５または請求項６記載の半導体メモ
リにおいて、少なくとも２組のアドレスにより上記メモ
リセルを選択するアドレス構成をとり、個々の上記感知
手段に接続される上記データ線を第１のアドレスにより
選択し、上記感知手段を第２のアドレスにより選択する
ことを特徴とする半導体メモリ。
【請求項８】請求項７記載の半導体メモリにおいて、上
記第１のアドレスによる選択と上記第２のアドレスによ
る選択とを時分割により行う手段を備えることを特徴と
する半導体メモリ。
【請求項９】請求項５乃至請求項８の何れかに記載の半
導体メモリにおいて、上記メモリセルを選択する上記ワ
ード線により、上記ダミーセルを同時に選択する手段を
備えることを特徴とする半導体メモリ。
【請求項１０】強誘電体キャパシタを含んでなるメモリ
セルと、強誘電体キャパシタを含んでなるダミーセルを
有する半導体メモリの駆動方法において、読み出し動作
における信号発生時、上記ダミーセルの有する強誘電体
キャパシタに、上記メモリセルの有する強誘電体キャパ
シタより高い電圧を印加し、上記メモリセルの有する強
誘電体キャパシタに流れ込む電荷量と、上記ダミーセル
の有する強誘電体キャパシタに流れ込む電荷量との差を
信号として検出することを特徴とする半導体メモリの駆
動方法。