JP2001093286A - 強誘電体記憶装置及びその製造方法 - Google Patents
強誘電体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 低い電源電圧でも動作可能な、許容される電
源電圧の範囲が広い強誘電体記憶装置を提供することを
目的とする。 【解決手段】 本発明の強誘電体記憶装置は、強誘電体
薄膜が第１の容量電極及び第２の容量電極で挟まれて成
る強誘電体キャパシタに所定の電圧を印加することで残
留分極を生じさせ、該残留分極によってデータを蓄積す
る強誘電体記憶装置であって、前記第１の容量電極と前
記第２の容量電極間に印加される、外部から所定の電圧
範囲で供給される外部電源電圧をその電圧範囲のうちの
最小電圧に降圧した降圧電圧が、前記強誘電体の分極が
十分に残留する範囲の最小値となるように前記強誘電体
薄膜が形成された構成である。
源電圧の範囲が広い強誘電体記憶装置を提供することを
目的とする。 【解決手段】 本発明の強誘電体記憶装置は、強誘電体
薄膜が第１の容量電極及び第２の容量電極で挟まれて成
る強誘電体キャパシタに所定の電圧を印加することで残
留分極を生じさせ、該残留分極によってデータを蓄積す
る強誘電体記憶装置であって、前記第１の容量電極と前
記第２の容量電極間に印加される、外部から所定の電圧
範囲で供給される外部電源電圧をその電圧範囲のうちの
最小電圧に降圧した降圧電圧が、前記強誘電体の分極が
十分に残留する範囲の最小値となるように前記強誘電体
薄膜が形成された構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に強誘電体材料を用いた強誘電体記憶
装置に関する。
憶装置に関し、特に強誘電体材料を用いた強誘電体記憶
装置に関する。
【０００２】
【従来の技術】強誘電体キャパシタは印加電圧と、それ
によって生じる正負電荷の変位である分極との間にヒス
テリシス特性を持つことが知られている。強誘電体キャ
パシタに所定の電圧を印加して十分に分極を起こさせた
後に印加電圧を０Ｖにしてもヒステリシス特性によって
分極が残留する。この性質を利用して不揮発性記憶装置
を構成することができる。
によって生じる正負電荷の変位である分極との間にヒス
テリシス特性を持つことが知られている。強誘電体キャ
パシタに所定の電圧を印加して十分に分極を起こさせた
後に印加電圧を０Ｖにしてもヒステリシス特性によって
分極が残留する。この性質を利用して不揮発性記憶装置
を構成することができる。
【０００３】メモリセルの構成として、２つのセルトラ
ンジスタと２つの強誘電体キャパシタとからなる２トラ
ンジスタ−２キャパシタ型と、１つのセルトランジスタ
と１つの強誘電体キャパシタとからなる１トランジスタ
−１キャパシタ型とがある。２トランジスタ−２キャパ
シタ型メモリセルは、プロセスのバラツキの影響を受け
にくい等の利点を有する。一方、１トランジスタ−１キ
ャパシタ型メモリセルは、高集積化に適しているという
利点がある。
ンジスタと２つの強誘電体キャパシタとからなる２トラ
ンジスタ−２キャパシタ型と、１つのセルトランジスタ
と１つの強誘電体キャパシタとからなる１トランジスタ
−１キャパシタ型とがある。２トランジスタ−２キャパ
シタ型メモリセルは、プロセスのバラツキの影響を受け
にくい等の利点を有する。一方、１トランジスタ−１キ
ャパシタ型メモリセルは、高集積化に適しているという
利点がある。
【０００４】どちらも基本的な原理は同じであり、強誘
電体キャパシタに電圧を印加することにより、データの
読み出しおよび書き込みを行う。それには強誘電体キャ
パシタに残留した分極が反転し始める印加電圧、つまり
ヒステリシス曲線が分極ゼロの直線と交わる点における
電圧値である抗電圧よりも高い電圧を印加して反転した
分極が残留するようにする必要がある。
電体キャパシタに電圧を印加することにより、データの
読み出しおよび書き込みを行う。それには強誘電体キャ
パシタに残留した分極が反転し始める印加電圧、つまり
ヒステリシス曲線が分極ゼロの直線と交わる点における
電圧値である抗電圧よりも高い電圧を印加して反転した
分極が残留するようにする必要がある。
【０００５】しかし、また、強誘電体キャパシタは分極
反転を繰り返すと、疲労やインプリントと呼ばれる劣化
を起こすことが知られている。この疲労やインプリント
は印加電圧が高いほど顕著に進行する。このような劣化
が進行すると、センスアンプに入力される信号電圧が低
下してしまい、読み出しや書き込みの正常な動作ができ
なくなってしまう。つまり、印加電圧が高いほど強誘電
体キャパシタの繰り返し動作可能な回数が低下してしま
う。
反転を繰り返すと、疲労やインプリントと呼ばれる劣化
を起こすことが知られている。この疲労やインプリント
は印加電圧が高いほど顕著に進行する。このような劣化
が進行すると、センスアンプに入力される信号電圧が低
下してしまい、読み出しや書き込みの正常な動作ができ
なくなってしまう。つまり、印加電圧が高いほど強誘電
体キャパシタの繰り返し動作可能な回数が低下してしま
う。
【０００６】したがって、強誘電体記憶装置を構成する
上では、強誘電体キャパシタの分極反転が十分に可能
で、かつ劣化を最低限に抑えるような印加電圧とするこ
とが重要である。
上では、強誘電体キャパシタの分極反転が十分に可能
で、かつ劣化を最低限に抑えるような印加電圧とするこ
とが重要である。
【０００７】
【発明が解決しようとする課題】これを実現する構成と
して、印加電圧を適当な値に制御する構成が考えられて
いる。具体的には、外部電源電圧を降圧回路によって降
圧して印加電圧を生成し、プレート線の駆動に用いる。
ワード線はトランジスタを動作させる必要があるので、
ワード線の駆動には、プレート線の駆動に用いた印加電
圧よりも高い電圧を用いる。このように構成することに
よって、読み出し、および書き込みが十分に行え、かつ
強誘電体キャパシタの劣化が少なく繰り返し動作が可能
な回数が多い強誘電体記憶装置を提供することができ
る。
して、印加電圧を適当な値に制御する構成が考えられて
いる。具体的には、外部電源電圧を降圧回路によって降
圧して印加電圧を生成し、プレート線の駆動に用いる。
ワード線はトランジスタを動作させる必要があるので、
ワード線の駆動には、プレート線の駆動に用いた印加電
圧よりも高い電圧を用いる。このように構成することに
よって、読み出し、および書き込みが十分に行え、かつ
強誘電体キャパシタの劣化が少なく繰り返し動作が可能
な回数が多い強誘電体記憶装置を提供することができ
る。
【０００８】強誘電体記憶装置は、構造的に不揮発の性
質を持っているＥＥＰＲＯＭやフラッシュメモリよりも
低電圧動作が可能であるなどの特徴があるために、ＩＣ
カード用の不揮発性記憶装置としての応用が期待されて
いる。ＩＣカードは、電源電圧範囲が非常に広いことが
要求され、例えば接触型ＩＣカードでは５Ｖと３Ｖの両
方の電源電圧で動作することが必要であり、非接触型Ｉ
Ｃカードではさらに低い電源電圧での動作を要求され
る。
質を持っているＥＥＰＲＯＭやフラッシュメモリよりも
低電圧動作が可能であるなどの特徴があるために、ＩＣ
カード用の不揮発性記憶装置としての応用が期待されて
いる。ＩＣカードは、電源電圧範囲が非常に広いことが
要求され、例えば接触型ＩＣカードでは５Ｖと３Ｖの両
方の電源電圧で動作することが必要であり、非接触型Ｉ
Ｃカードではさらに低い電源電圧での動作を要求され
る。
【０００９】しかしながら、上記したような従来の強誘
電体記憶装置では、電源電圧を下げると強誘電体キャパ
シタに十分な電圧を印加できなくなる場合があり、強誘
電体キャパシタには十分な残留分極が起きなくなってし
まうという問題点があった。これは、電源電圧を大幅に
小さくすることを考慮していない構成が原因であった。
電体記憶装置では、電源電圧を下げると強誘電体キャパ
シタに十分な電圧を印加できなくなる場合があり、強誘
電体キャパシタには十分な残留分極が起きなくなってし
まうという問題点があった。これは、電源電圧を大幅に
小さくすることを考慮していない構成が原因であった。
【００１０】本発明は上記したような従来技術の有する
問題を解決するためになされたものであり、低い電源電
圧でも動作可能な、許容される電源電圧の範囲が広い強
誘電体記憶装置を提供することを目的とする。
問題を解決するためになされたものであり、低い電源電
圧でも動作可能な、許容される電源電圧の範囲が広い強
誘電体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
本発明の強誘電体記憶装置は、強誘電体薄膜が第１の容
量電極及び第２の容量電極で挟まれて成る強誘電体キャ
パシタに所定の電圧を印加することで残留分極を生じさ
せ、該残留分極によってデータを蓄積する強誘電体記憶
装置であって、前記第１の容量電極と前記第２の容量電
極間に印加される、外部から所定の電圧範囲で供給され
る外部電源電圧を降圧した降圧電圧よりも、前記強誘電
体の抗電圧が小さくなるように前記強誘電体薄膜が形成
された構成である。
本発明の強誘電体記憶装置は、強誘電体薄膜が第１の容
量電極及び第２の容量電極で挟まれて成る強誘電体キャ
パシタに所定の電圧を印加することで残留分極を生じさ
せ、該残留分極によってデータを蓄積する強誘電体記憶
装置であって、前記第１の容量電極と前記第２の容量電
極間に印加される、外部から所定の電圧範囲で供給され
る外部電源電圧を降圧した降圧電圧よりも、前記強誘電
体の抗電圧が小さくなるように前記強誘電体薄膜が形成
された構成である。
【００１２】なお、前記第１の容量電極と前記第２の容
量電極間に印加される前記降圧電圧が、前記強誘電体の
分極が十分に残留する最小値となるように、強誘電体薄
膜が形成された構成としてもよい。
量電極間に印加される前記降圧電圧が、前記強誘電体の
分極が十分に残留する最小値となるように、強誘電体薄
膜が形成された構成としてもよい。
【００１３】また、前記降圧電圧は、所定の一定電圧と
してもよい。
してもよい。
【００１４】さらに、前記降圧電圧は、前記外部電源電
圧の所定の電圧範囲のうちの最小電圧としてもよい。
圧の所定の電圧範囲のうちの最小電圧としてもよい。
【００１５】一方、本発明の強誘電体記憶装置の製造方
法は、強誘電体薄膜が第１の容量電極及び第２の容量電
極で挟まれて成る強誘電体キャパシタに所定の電圧を印
加することで残留分極を生じさせ、該残留分極によって
データを蓄積する強誘電体記憶装置の製造方法であっ
て、前記第１の容量電極と前記第２の容量電極間に印加
される、外部から所定の電圧範囲で供給される外部電源
電圧を降圧した降圧電圧よりも、前記強誘電体の抗電圧
が小さくなるように前記強誘電体薄膜を形成する強誘電
体記憶装置の製造方法である。
法は、強誘電体薄膜が第１の容量電極及び第２の容量電
極で挟まれて成る強誘電体キャパシタに所定の電圧を印
加することで残留分極を生じさせ、該残留分極によって
データを蓄積する強誘電体記憶装置の製造方法であっ
て、前記第１の容量電極と前記第２の容量電極間に印加
される、外部から所定の電圧範囲で供給される外部電源
電圧を降圧した降圧電圧よりも、前記強誘電体の抗電圧
が小さくなるように前記強誘電体薄膜を形成する強誘電
体記憶装置の製造方法である。
【００１６】なお、前記第１の容量電極と前記第２の容
量電極間に印加される前記降圧電圧で、前記強誘電体の
分極が十分に残留するように、前記強誘電体薄膜を形成
してもよい。
量電極間に印加される前記降圧電圧で、前記強誘電体の
分極が十分に残留するように、前記強誘電体薄膜を形成
してもよい。
【００１７】したがって、外部電源電圧を変動範囲の最
小値に降圧した降圧電圧を強誘電体キャパシタへの印加
電圧とし、強誘電体キャパシタの抗電圧が、前記強誘電
体の分極が十分に残留する最小値となるように強誘電体
薄膜を構成することで、広い外部電源電圧範囲で動作可
能であり、また、データ蓄積に十分な分極が残留し、さ
らに、繰り返し動作による劣化の少ない強誘電体記憶装
置を実現できる。
小値に降圧した降圧電圧を強誘電体キャパシタへの印加
電圧とし、強誘電体キャパシタの抗電圧が、前記強誘電
体の分極が十分に残留する最小値となるように強誘電体
薄膜を構成することで、広い外部電源電圧範囲で動作可
能であり、また、データ蓄積に十分な分極が残留し、さ
らに、繰り返し動作による劣化の少ない強誘電体記憶装
置を実現できる。
【００１８】
【発明の実施の形態】次に本発明の実施形態について、
図面を参照して詳細に説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
の強誘電体記憶装置のメモリセルアレイ構成を示す概略
構成図である。第１の実施の形態の強誘電体記憶装置
は、メモリセルが２トランジスタ２キャパシタ型であ
る。
図面を参照して詳細に説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
の強誘電体記憶装置のメモリセルアレイ構成を示す概略
構成図である。第１の実施の形態の強誘電体記憶装置
は、メモリセルが２トランジスタ２キャパシタ型であ
る。
【００１９】図２は第１の実施の形態の強誘電体記憶装
置の電圧供給構成を示すブロック図である。
置の電圧供給構成を示すブロック図である。
【００２０】図３は、印加電圧によってヒステリシス特
性が飽和しない強誘電体キャパシタのＰ（分極）−Ｖ
（印加電圧）曲線である。
性が飽和しない強誘電体キャパシタのＰ（分極）−Ｖ
（印加電圧）曲線である。
【００２１】図４は、印加電圧によってヒステリシス特
性が飽和する強誘電体キャパシタのＰ−Ｖ曲線である。
性が飽和する強誘電体キャパシタのＰ−Ｖ曲線である。
【００２２】図１において、第１の実施の形態の強誘電
体記憶装置は、ビット線ＢＬ０、ＢＬ１と、データを蓄
積するメモリセルＭＣ１〜ＭＮｎと、ワード線ＷＬ１の
電位を制御するワード線駆動回路ＷＬＤと、プレート線
ＰＬ１の電位を制御するプレート線駆動回路ＰＬＤとを
有する。図１では簡略化のため特に示していないが、こ
れらは縦横方向に繰り返し接続されメモリセルアレイを
構成する。
体記憶装置は、ビット線ＢＬ０、ＢＬ１と、データを蓄
積するメモリセルＭＣ１〜ＭＮｎと、ワード線ＷＬ１の
電位を制御するワード線駆動回路ＷＬＤと、プレート線
ＰＬ１の電位を制御するプレート線駆動回路ＰＬＤとを
有する。図１では簡略化のため特に示していないが、こ
れらは縦横方向に繰り返し接続されメモリセルアレイを
構成する。
【００２３】さらに、第１の実施の形態の強誘電体記憶
装置は、ビット線ＢＬ０、ＢＬ１をＧＮＤレベルにプリ
チャージするプリチャージ回路ＰＣと、ビット線ＢＬ
０、ＢＬ１の電位差を増幅するセンスアンプＳＡとを有
する構成である。
装置は、ビット線ＢＬ０、ＢＬ１をＧＮＤレベルにプリ
チャージするプリチャージ回路ＰＣと、ビット線ＢＬ
０、ＢＬ１の電位差を増幅するセンスアンプＳＡとを有
する構成である。
【００２４】ビット線ＢＬ０、ＢＬ１は対を成してお
り、Ｙ選択信号ＹＳＷに従って入出力線ＩＯ０、ＩＯ１
に対してデータの入出力を行う。ＢＬ０、ＢＬ１はそれ
ぞれ寄生容量ＣＢ０、ＣＢ１を持つ。
り、Ｙ選択信号ＹＳＷに従って入出力線ＩＯ０、ＩＯ１
に対してデータの入出力を行う。ＢＬ０、ＢＬ１はそれ
ぞれ寄生容量ＣＢ０、ＣＢ１を持つ。
【００２５】メモリセルＭＣ１は、強誘電体膜を電極で
挟んだ構造を持つ強誘電体キャパシタＦＣ１１、ＦＣ１
２と、２つのセルトランジスタとを有する構成である。
強誘電体キャパシタＦＣ１１の一方の端子はプレート線
ＰＬ１に接続されており、他方の端子はセルトランジス
タＴＣ１１のソース端子に接続されている。強誘電体キ
ャパシタＦＣ１２の一方の端子はプレート線ＰＬ１に接
続されており、他方の端子はセルトランジスタＴＣ１２
のソース端子に接続されている。図１では特に示してい
ないが、ＭＣ２〜ＭＣｎはＭＣ１と同様に構成されてい
る。
挟んだ構造を持つ強誘電体キャパシタＦＣ１１、ＦＣ１
２と、２つのセルトランジスタとを有する構成である。
強誘電体キャパシタＦＣ１１の一方の端子はプレート線
ＰＬ１に接続されており、他方の端子はセルトランジス
タＴＣ１１のソース端子に接続されている。強誘電体キ
ャパシタＦＣ１２の一方の端子はプレート線ＰＬ１に接
続されており、他方の端子はセルトランジスタＴＣ１２
のソース端子に接続されている。図１では特に示してい
ないが、ＭＣ２〜ＭＣｎはＭＣ１と同様に構成されてい
る。
【００２６】セルトランジスタＴＣ１１、ＴＣ１２のゲ
ート端子はワード線ＷＬ１に接続されている。また、セ
ルトランジスタＴＣ１１のドレイン端子はビット線ＢＬ
０に接続されており、セルトランジスタＴＣ１２のドレ
イン端子はビット線ＢＬ１に接続されている。
ート端子はワード線ＷＬ１に接続されている。また、セ
ルトランジスタＴＣ１１のドレイン端子はビット線ＢＬ
０に接続されており、セルトランジスタＴＣ１２のドレ
イン端子はビット線ＢＬ１に接続されている。
【００２７】ワード線駆動回路ＷＬＤは、２つのトラン
ジスタを有する構成であり、ワード線印加電圧制御信号
ＷＬＣにより制御されてＶｂｏｏｔレベルまたはＧＮＤ
レベルをワード線ＷＬ１に供給する。
ジスタを有する構成であり、ワード線印加電圧制御信号
ＷＬＣにより制御されてＶｂｏｏｔレベルまたはＧＮＤ
レベルをワード線ＷＬ１に供給する。
【００２８】プレート線駆動回路ＰＬＤは、２つのトラ
ンジスタを有する構成であり、プレート線印加電圧制御
信号ＰＬＣにより制御されてＶｉｎｔレベルまたはＧＮ
Ｄレベルをプレート線ＰＬ１に供給する。
ンジスタを有する構成であり、プレート線印加電圧制御
信号ＰＬＣにより制御されてＶｉｎｔレベルまたはＧＮ
Ｄレベルをプレート線ＰＬ１に供給する。
【００２９】プリチャージ回路ＰＣは、２つのトランジ
スタを有する構成であり、ビット線プリチャージ信号Ｐ
ＢＬにより制御されてＢＬ０、ＢＬ１を初期状態である
ＧＮＤレベルにプリチャージする。
スタを有する構成であり、ビット線プリチャージ信号Ｐ
ＢＬにより制御されてＢＬ０、ＢＬ１を初期状態である
ＧＮＤレベルにプリチャージする。
【００３０】センスアンプＳＡは、４つのトランジスタ
を有する構成であり、センスアンプ活性化信号ＳＡＰに
より制御されて活性化されると、ビット線ＢＬ０、ＢＬ
１のの電位差を増幅する。増幅された電位差は、Ｙ選択
信号ＹＳＷにより制御されて入出力信号ＩＯ０、ＩＯ１
に出力される。
を有する構成であり、センスアンプ活性化信号ＳＡＰに
より制御されて活性化されると、ビット線ＢＬ０、ＢＬ
１のの電位差を増幅する。増幅された電位差は、Ｙ選択
信号ＹＳＷにより制御されて入出力信号ＩＯ０、ＩＯ１
に出力される。
【００３１】図２において、メモリセルアレイ１０３に
供給される電圧レベルは、降圧回路１０１と昇圧回路１
０２により生成される構成である。
供給される電圧レベルは、降圧回路１０１と昇圧回路１
０２により生成される構成である。
【００３２】外部から供給される外部電源電圧Ｖｄｄ
は、周辺回路１０４に供給されるとともに、降圧回路１
０１によってＶｄｄの変動範囲の最小値である電圧Ｖｉ
ｎｔに降圧される。
は、周辺回路１０４に供給されるとともに、降圧回路１
０１によってＶｄｄの変動範囲の最小値である電圧Ｖｉ
ｎｔに降圧される。
【００３３】昇圧回路１０２は、電圧Ｖｉｎｔをセルト
ランジスタＴＣ１１、ＴＣ１２を動作させるのに必要な
昇圧電圧Ｖｂｏｏｔに昇圧する。
ランジスタＴＣ１１、ＴＣ１２を動作させるのに必要な
昇圧電圧Ｖｂｏｏｔに昇圧する。
【００３４】ＶｉｎｔとＶｂｏｏｔはメモリセルアレイ
１０３に供給される。
１０３に供給される。
【００３５】強誘電体キャパシタＦＣ１１、ＦＣ１２
は、強誘電体膜を２つの電極で挟んだ構成である。印加
電圧Ｖｉｎｔで、残留分極によってデータが蓄積できる
ようにＰ（分極）−Ｖ（印加電圧）ヒステリシス曲線が
十分に飽和し、かつ繰り返し動作による劣化が最低限と
なるように、強誘電体膜は所定の膜厚に形成されてい
る。一例として外部電源電圧Ｖｄｄの変動範囲の最小
値、すなわち印加電圧Ｖｉｎｔが３Ｖとすると、強誘電
体キャパシタＦＣ１１、ＦＣ１２は図３に示すように、
抗電圧を印加電圧よりも小さくして、印加電圧が３Ｖで
Ｐ−Ｖヒステリシス曲線が十分に飽和するような膜厚に
構成されている。膜厚をそれよりも厚く構成した場合に
は、図４に示すように印加電圧が３Ｖで十分飽和せず、
残留分極によるデータの蓄積ができない。
は、強誘電体膜を２つの電極で挟んだ構成である。印加
電圧Ｖｉｎｔで、残留分極によってデータが蓄積できる
ようにＰ（分極）−Ｖ（印加電圧）ヒステリシス曲線が
十分に飽和し、かつ繰り返し動作による劣化が最低限と
なるように、強誘電体膜は所定の膜厚に形成されてい
る。一例として外部電源電圧Ｖｄｄの変動範囲の最小
値、すなわち印加電圧Ｖｉｎｔが３Ｖとすると、強誘電
体キャパシタＦＣ１１、ＦＣ１２は図３に示すように、
抗電圧を印加電圧よりも小さくして、印加電圧が３Ｖで
Ｐ−Ｖヒステリシス曲線が十分に飽和するような膜厚に
構成されている。膜厚をそれよりも厚く構成した場合に
は、図４に示すように印加電圧が３Ｖで十分飽和せず、
残留分極によるデータの蓄積ができない。
【００３６】図５は図１に示した強誘電体記憶装置の動
作の様子を示すタイミングチャートである。
作の様子を示すタイミングチャートである。
【００３７】第１の実施の形態の強誘電体記憶装置の読
み出し動作について説明する。
み出し動作について説明する。
【００３８】ここでは、信号の電圧変動において高電位
をＨレベルと、低電位をＬレベルと呼ぶことにする。外
部電源電圧Ｖｄｄが変動しても、降圧回路１０１と昇圧
回路１０２とによって、電圧Ｖｉｎｔと電圧Ｖｂｏｏｔ
は一定に保たれているので、ＨレベルとＬレベルは、常
に所定の電圧レベルである。
をＨレベルと、低電位をＬレベルと呼ぶことにする。外
部電源電圧Ｖｄｄが変動しても、降圧回路１０１と昇圧
回路１０２とによって、電圧Ｖｉｎｔと電圧Ｖｂｏｏｔ
は一定に保たれているので、ＨレベルとＬレベルは、常
に所定の電圧レベルである。
【００３９】図５において、ビット線プリチャージ信号
ＰＢＬが、Ｈレベルの間にビット線ＢＬ０、ＢＬ１はＬ
レベルにプリチャージされている。ビット線プリチャー
ジ信号ＰＢＬがＬレベルに遷移した後に、ワード線ＷＬ
１がＬレベルからＨレベルに遷移したことでメモリセル
ＭＣ１が選択される。次に、プレート線ＰＬ１がＬレベ
ルからＨレベルに遷移すると、強誘電体キャパシタＦＣ
１１、ＦＣ１２の状態がビット線ＢＬ０、ＢＬ１にそれ
ぞれ読み出される。この状態では、ビット線ＢＬ０とビ
ット線ＢＬ１との電位差は小さい。続いて、センスアン
プ活性化信号ＳＡＰがＬレベルからＨレベルに遷移する
ことでセンスアンプＳＡが活性化され、ビット線ＢＬ０
とビット線ＢＬ１との電位差が増幅される。その後に、
Ｙ選択信号ＹＳＷがＬレベルからＨレベルに遷移する
と、ビット線ＢＬ０、ＢＬ１の電位差が、データとして
入出力信号ＩＯ０、ＩＯ１の電位差として出力される。
ＰＢＬが、Ｈレベルの間にビット線ＢＬ０、ＢＬ１はＬ
レベルにプリチャージされている。ビット線プリチャー
ジ信号ＰＢＬがＬレベルに遷移した後に、ワード線ＷＬ
１がＬレベルからＨレベルに遷移したことでメモリセル
ＭＣ１が選択される。次に、プレート線ＰＬ１がＬレベ
ルからＨレベルに遷移すると、強誘電体キャパシタＦＣ
１１、ＦＣ１２の状態がビット線ＢＬ０、ＢＬ１にそれ
ぞれ読み出される。この状態では、ビット線ＢＬ０とビ
ット線ＢＬ１との電位差は小さい。続いて、センスアン
プ活性化信号ＳＡＰがＬレベルからＨレベルに遷移する
ことでセンスアンプＳＡが活性化され、ビット線ＢＬ０
とビット線ＢＬ１との電位差が増幅される。その後に、
Ｙ選択信号ＹＳＷがＬレベルからＨレベルに遷移する
と、ビット線ＢＬ０、ＢＬ１の電位差が、データとして
入出力信号ＩＯ０、ＩＯ１の電位差として出力される。
【００４０】その後に、プレート線ＰＬ１がＬレベルに
遷移すると、ビット線ＢＬ０、ＢＬ１のレベルが強誘電
体キャパシタＦＣ１１、ＦＣ１２にそれぞれ蓄積され、
元の分極の状態に戻る。続いて、ビット線プリチャージ
信号ＰＢＬがＨレベルに遷移すると、ビット線ＢＬ０、
ＢＬ１はＬレベルにディスチャージされる。最後に、ワ
ード線ＷＬ１がＬレベルに遷移することで、メモリセル
ＭＣ１の選択が開放されて、読み出しサイクルが終了す
る。
遷移すると、ビット線ＢＬ０、ＢＬ１のレベルが強誘電
体キャパシタＦＣ１１、ＦＣ１２にそれぞれ蓄積され、
元の分極の状態に戻る。続いて、ビット線プリチャージ
信号ＰＢＬがＨレベルに遷移すると、ビット線ＢＬ０、
ＢＬ１はＬレベルにディスチャージされる。最後に、ワ
ード線ＷＬ１がＬレベルに遷移することで、メモリセル
ＭＣ１の選択が開放されて、読み出しサイクルが終了す
る。
【００４１】書き込み動作は、Ｙ選択信号ＹＳＷがＨレ
ベルに遷移したときに、入出力信号ＩＯ０、ＩＯ１の状
態がビット線ＢＬ０、ＢＬ１にそれぞれ流れ込む。続い
て、プレート線ＰＬ１がＬレベルに遷移したときに、ビ
ット線ＢＬ０、ＢＬ１に流れ込んだ状態が強誘電体キャ
パシタＦＣ１１、ＦＣ１２に蓄積される。それ以外の動
作は読み出し動作と同様であるため、説明は省略する。
ベルに遷移したときに、入出力信号ＩＯ０、ＩＯ１の状
態がビット線ＢＬ０、ＢＬ１にそれぞれ流れ込む。続い
て、プレート線ＰＬ１がＬレベルに遷移したときに、ビ
ット線ＢＬ０、ＢＬ１に流れ込んだ状態が強誘電体キャ
パシタＦＣ１１、ＦＣ１２に蓄積される。それ以外の動
作は読み出し動作と同様であるため、説明は省略する。
【００４２】したがって、強誘電体キャパシタＦＣ１
１、ＦＣ１２への印加電圧Ｖｉｎｔを外部電源電圧Ｖｄ
ｄの変動範囲の最小値とすることで、広い外部電源電圧
Ｖｄｄの範囲で動作する可能となり、用途の広い強誘電
体記憶装置が実現できる。
１、ＦＣ１２への印加電圧Ｖｉｎｔを外部電源電圧Ｖｄ
ｄの変動範囲の最小値とすることで、広い外部電源電圧
Ｖｄｄの範囲で動作する可能となり、用途の広い強誘電
体記憶装置が実現できる。
【００４３】また、強誘電体キャパシタＦＣ１１、ＦＣ
１２の抗電圧が外部電源電圧Ｖｄｄの最小値である印加
電圧Ｖｉｎｔよりも小さくなるように強誘電体を構成す
ることで、印加電圧Ｖｉｎｔでデータ蓄積に十分な残留
分極を得られ、安定した読み出しと書き込みが可能とな
る。 （第２の実施の形態）図６は第２の実施の形態の強誘電
体記憶装置のメモリセル構成を示す概略構成図である。
第２の実施の形態の強誘電体記憶装置は、メモリセルが
１トランジスタ１キャパシタ型である。
１２の抗電圧が外部電源電圧Ｖｄｄの最小値である印加
電圧Ｖｉｎｔよりも小さくなるように強誘電体を構成す
ることで、印加電圧Ｖｉｎｔでデータ蓄積に十分な残留
分極を得られ、安定した読み出しと書き込みが可能とな
る。 （第２の実施の形態）図６は第２の実施の形態の強誘電
体記憶装置のメモリセル構成を示す概略構成図である。
第２の実施の形態の強誘電体記憶装置は、メモリセルが
１トランジスタ１キャパシタ型である。
【００４４】図６において、第２の実施の形態の強誘電
体記憶装置は、ビット線ＢＬ０、ＢＬ１と、ビット線Ｂ
Ｌ０、ＢＬ１のどちらか一方に交互に接続され、データ
を蓄積するメモリセルＭＣ２１〜ＭＣ２ｎと、ビット線
ＢＬ０、ＢＬ１の読み出し時に、読み出しデータが０か
１かを判断する基準とするための電圧であり、データが
０の場合と１の場合の中間値である参照電圧を、ビット
線ＢＬ１、ＢＬ０にそれぞれ供給する参照電圧発生回路
ＤＭＣ１、ＤＭＣ２と、ワード線ＷＬ１の電位を制御す
るワード線駆動回路ＷＬＤと、プレート線ＰＬ１の電位
を制御するプレート線駆動回路ＰＬＤとを有する。図６
では簡略化のため特に示していないが、これらは縦横方
向に繰り返し接続されメモリセルアレイを構成する。
体記憶装置は、ビット線ＢＬ０、ＢＬ１と、ビット線Ｂ
Ｌ０、ＢＬ１のどちらか一方に交互に接続され、データ
を蓄積するメモリセルＭＣ２１〜ＭＣ２ｎと、ビット線
ＢＬ０、ＢＬ１の読み出し時に、読み出しデータが０か
１かを判断する基準とするための電圧であり、データが
０の場合と１の場合の中間値である参照電圧を、ビット
線ＢＬ１、ＢＬ０にそれぞれ供給する参照電圧発生回路
ＤＭＣ１、ＤＭＣ２と、ワード線ＷＬ１の電位を制御す
るワード線駆動回路ＷＬＤと、プレート線ＰＬ１の電位
を制御するプレート線駆動回路ＰＬＤとを有する。図６
では簡略化のため特に示していないが、これらは縦横方
向に繰り返し接続されメモリセルアレイを構成する。
【００４５】さらに、第２の実施の形態の強誘電体記憶
装置は、ビット線ＢＬ０、ＢＬ１をＧＮＤレベルにプリ
チャージするプリチャージ回路ＰＣと、ビット線ＢＬ
０、ＢＬ１の電位差を増幅するセンスアンプＳＡとを有
する構成である。
装置は、ビット線ＢＬ０、ＢＬ１をＧＮＤレベルにプリ
チャージするプリチャージ回路ＰＣと、ビット線ＢＬ
０、ＢＬ１の電位差を増幅するセンスアンプＳＡとを有
する構成である。
【００４６】ビット線ＢＬ０、ＢＬ１は対を成してお
り、Ｙ選択信号ＹＳＷに従って入出力線ＩＯ０、ＩＯ１
に対してデータの入出力を行う。ＢＬ０、ＢＬ１はそれ
ぞれ寄生容量ＣＢ０、ＣＢ１を持つ。
り、Ｙ選択信号ＹＳＷに従って入出力線ＩＯ０、ＩＯ１
に対してデータの入出力を行う。ＢＬ０、ＢＬ１はそれ
ぞれ寄生容量ＣＢ０、ＣＢ１を持つ。
【００４７】メモリセルＭＣ２１は、強誘電体膜を電極
で挟んだ構造を持つ強誘電体キャパシタＦＣ１と、セル
トランジスタＴＣ１とを有する構成である。強誘電体キ
ャパシタＦＣ１の一方の端子はプレート線ＰＬ１に接続
されており、他方の端子はセルトランジスタＴＣ１のソ
ース端子に接続されている。
で挟んだ構造を持つ強誘電体キャパシタＦＣ１と、セル
トランジスタＴＣ１とを有する構成である。強誘電体キ
ャパシタＦＣ１の一方の端子はプレート線ＰＬ１に接続
されており、他方の端子はセルトランジスタＴＣ１のソ
ース端子に接続されている。
【００４８】セルトランジスタＴＣ１のゲート端子はワ
ード線ＷＬ１に接続されている。また、セルトランジス
タＴＣ１のドレイン端子はビット線ＢＬ０に接続されて
いる。
ード線ＷＬ１に接続されている。また、セルトランジス
タＴＣ１のドレイン端子はビット線ＢＬ０に接続されて
いる。
【００４９】ワード線駆動回路ＷＬＤと、プレート線駆
動回路ＰＬＤと、プリチャージ回路ＰＣとセンスアンプ
ＳＡは、第１の実施の形態と同様の構成である。
動回路ＰＬＤと、プリチャージ回路ＰＣとセンスアンプ
ＳＡは、第１の実施の形態と同様の構成である。
【００５０】電圧供給の構成も第１の実施の形態と同様
であるため、説明は省略する。
であるため、説明は省略する。
【００５１】強誘電体キャパシタＦＣ１は、強誘電体膜
を２つの電極で挟んだ構成である。印加電圧Ｖｉｎｔで
Ｐ−Ｖヒステリシス曲線が十分に飽和し、かつ繰り返し
動作による劣化が最低限となるように、強誘電体膜は所
定の膜厚に形成されている。図７は第２の実施の形態の
強誘電体記憶装置の読み出し動作を示すタイミング図で
ある。
を２つの電極で挟んだ構成である。印加電圧Ｖｉｎｔで
Ｐ−Ｖヒステリシス曲線が十分に飽和し、かつ繰り返し
動作による劣化が最低限となるように、強誘電体膜は所
定の膜厚に形成されている。図７は第２の実施の形態の
強誘電体記憶装置の読み出し動作を示すタイミング図で
ある。
【００５２】第２の実施の形態の強誘電体記憶装置の読
み出し動作は、ＷＬ１がＬレベルからＨレベルに遷移す
ることでメモリセルＭＣ２１が選択されるときに、参照
電圧発生回路ＤＭＣ１用のワード線ＤＷＬ１がＬレベル
からＨレベルに遷移することで参照電圧発生回路ＤＭＣ
１も選択される。プレート線ＰＬ１がＬレベルからＨレ
ベルに遷移することで、ビット線ＢＬ０に強誘電体キャ
パシタの状態が読み出されるときに、プレート線ＤＰＬ
がＬレベルからＨレベルに遷移することで、ビット線Ｂ
Ｌ１に参照電圧が読み出される。参照電圧はビット線の
ＨレベルとＬレベルの中間電位である。それ以外の動作
は第１の実施の形態の強誘電体記憶装置の動作と同様で
あるため、説明は省略する。
み出し動作は、ＷＬ１がＬレベルからＨレベルに遷移す
ることでメモリセルＭＣ２１が選択されるときに、参照
電圧発生回路ＤＭＣ１用のワード線ＤＷＬ１がＬレベル
からＨレベルに遷移することで参照電圧発生回路ＤＭＣ
１も選択される。プレート線ＰＬ１がＬレベルからＨレ
ベルに遷移することで、ビット線ＢＬ０に強誘電体キャ
パシタの状態が読み出されるときに、プレート線ＤＰＬ
がＬレベルからＨレベルに遷移することで、ビット線Ｂ
Ｌ１に参照電圧が読み出される。参照電圧はビット線の
ＨレベルとＬレベルの中間電位である。それ以外の動作
は第１の実施の形態の強誘電体記憶装置の動作と同様で
あるため、説明は省略する。
【００５３】図７において、第２の実施の形態の強誘電
体記憶装置の書き込み動作は、Ｙ選択信号ＹＳＷがＨレ
ベルに遷移したときに、入出力信号ＩＯ０の状態がビッ
ト線ＢＬ０に流れ込む。続いて、プレート線ＰＬ１がＬ
レベルに遷移したときに、ビット線ＢＬ０に流れ込んだ
状態が強誘電体キャパシタＦＣ１に蓄積される。それ以
外の動作は読み出し動作と同様であるため、説明は省略
する。
体記憶装置の書き込み動作は、Ｙ選択信号ＹＳＷがＨレ
ベルに遷移したときに、入出力信号ＩＯ０の状態がビッ
ト線ＢＬ０に流れ込む。続いて、プレート線ＰＬ１がＬ
レベルに遷移したときに、ビット線ＢＬ０に流れ込んだ
状態が強誘電体キャパシタＦＣ１に蓄積される。それ以
外の動作は読み出し動作と同様であるため、説明は省略
する。
【００５４】したがって、第２の実施の形態の強誘電体
記憶装置は第１の実施の形態の強誘電体記憶装置と同様
の効果を生じる。
記憶装置は第１の実施の形態の強誘電体記憶装置と同様
の効果を生じる。
【００５５】なお、強誘電体の抗電圧を変更するための
方法としては、膜厚を変更する方法以外に、ＰＺＴまた
はＳＢＴの選択、組成比の変更、添加物の導入、電極材
料の変更などによる方法などがある。
方法としては、膜厚を変更する方法以外に、ＰＺＴまた
はＳＢＴの選択、組成比の変更、添加物の導入、電極材
料の変更などによる方法などがある。
【００５６】また、外部から供給される外部電源電圧Ｖ
ｄｄは、周辺回路１０４に供給されるとともに、Ｖｄｄ
の変動範囲の最小値である電圧Ｖｂｏｏｔと電圧Ｖｂｏ
ｏｔよりもセルトランジスタＴＣ１１、ＴＣ１２を動作
させる電圧分だけ低い電圧Ｖｉｎｔとの２つの電圧に降
圧される構成としてもよい。
ｄｄは、周辺回路１０４に供給されるとともに、Ｖｄｄ
の変動範囲の最小値である電圧Ｖｂｏｏｔと電圧Ｖｂｏ
ｏｔよりもセルトランジスタＴＣ１１、ＴＣ１２を動作
させる電圧分だけ低い電圧Ｖｉｎｔとの２つの電圧に降
圧される構成としてもよい。
【００５７】よって、昇圧回路の代わりに降圧回路で構
成でき強誘電体記憶装置の消費電力を低減できる。
成でき強誘電体記憶装置の消費電力を低減できる。
【００５８】
【発明の効果】以上説明したように本発明は、以下のよ
うな効果を有する。
うな効果を有する。
【００５９】外部電源電圧を変動範囲の最小値に降圧し
た降圧電圧を強誘電体キャパシタへの印加電圧とし、強
誘電体キャパシタの抗電圧が、前記強誘電体の分極が十
分に残留する最小値となるように強誘電体薄膜を構成す
ることで、広い外部電源電圧範囲で動作可能であり、ま
た、データ蓄積に十分な分極が残留し、さらに、繰り返
し動作による劣化が少なくなる。よって、幅広い用途で
安定して動作し、繰り返し動作回数の多い強誘電体記憶
装置を実現できる。
た降圧電圧を強誘電体キャパシタへの印加電圧とし、強
誘電体キャパシタの抗電圧が、前記強誘電体の分極が十
分に残留する最小値となるように強誘電体薄膜を構成す
ることで、広い外部電源電圧範囲で動作可能であり、ま
た、データ蓄積に十分な分極が残留し、さらに、繰り返
し動作による劣化が少なくなる。よって、幅広い用途で
安定して動作し、繰り返し動作回数の多い強誘電体記憶
装置を実現できる。
【図１】本発明の第１の実施の形態の強誘電体記憶装置
のメモリセルアレイ構成を示す概略構成図である。
のメモリセルアレイ構成を示す概略構成図である。
【図２】第１の実施の形態の強誘電体記憶装置の電圧供
給構成を示すブロック図である。
給構成を示すブロック図である。
【図３】印加電圧によってヒステリシス特性が飽和しな
い強誘電体キャパシタのＰ（分極）−Ｖ（印加電圧）曲
線である。
い強誘電体キャパシタのＰ（分極）−Ｖ（印加電圧）曲
線である。
【図４】印加電圧によってヒステリシス特性が飽和する
強誘電体キャパシタのＰ−Ｖ曲線である。
強誘電体キャパシタのＰ−Ｖ曲線である。
【図５】図１に示した強誘電体記憶装置の動作の様子を
示すタイミングチャートである。
示すタイミングチャートである。
【図６】第２の実施の形態の強誘電体記憶装置のメモリ
セル構成を示す概略構成図である。
セル構成を示す概略構成図である。
【図７】第２の実施の形態の強誘電体記憶装置の読み出
し動作を示すタイミング図である。
し動作を示すタイミング図である。
１０１ 降圧回路 １０２ 昇圧回路 １０３ メモリセルアレイ １０４ 周辺回路 ＢＬ０、ＢＬ１ ビット線 ＣＢ０、ＣＢ１ 寄生容量 ＤＭＣ１、ＤＭＣ２ 参照電圧発生回路 ＤＰＬ プレート線 ＦＣ１１、ＦＣ１２ 強誘電体キャパシタ ＩＯ０、ＩＯ１ 入出力線 ＭＣ１〜ＭＣｎ メモリセル ＭＣ２１〜ＭＣ２ｎ メモリセル ＰＢＬ ビット線プリチャージ信号 ＰＣ プリチャージ回路 ＰＬ１ プレート線 ＰＬＤ プレート線駆動回路 ＰＬＣ プレート線印加電圧制御信号 ＳＡ センスアンプ ＳＡＰ センスアンプ活性化信号 ＴＣ１１、ＴＣ１２ セルトランジスタ ＷＬ１ ワード線 ＷＬＣ ワード線印加電圧制御信号 ＷＬＤ ワード線駆動回路 ＹＳＷ Ｙ選択信号
Claims (6)
- 【請求項１】 強誘電体薄膜が第１の容量電極及び第２
の容量電極で挟まれて成る強誘電体キャパシタに所定の
電圧を印加することで残留分極を生じさせ、該残留分極
によってデータを蓄積する強誘電体記憶装置であって、 前記第１の容量電極と前記第２の容量電極間に印加され
る、外部から所定の電圧範囲で供給される外部電源電圧
を降圧した降圧電圧よりも、前記強誘電体の抗電圧が小
さくなるように前記強誘電体薄膜が形成された強誘電体
記憶装置。 - 【請求項２】 前記第１の容量電極と前記第２の容量電
極間に印加される前記降圧電圧が、前記強誘電体の分極
が十分に残留する範囲の最小値となるように、強誘電体
薄膜が形成された請求項１記載の強誘電体記憶装置。 - 【請求項３】 前記降圧電圧は、 所定の一定電圧である請求項１または２記載の強誘電体
記憶装置。 - 【請求項４】 前記降圧電圧は、 前記外部電源電圧の所定の電圧範囲のうちの最小電圧で
ある請求項３記載の強誘電体記憶装置。 - 【請求項５】 強誘電体薄膜が第１の容量電極及び第２
の容量電極で挟まれて成る強誘電体キャパシタに所定の
電圧を印加することで残留分極を生じさせ、該残留分極
によってデータを蓄積する強誘電体記憶装置の製造方法
であって、 前記第１の容量電極と前記第２の容量電極間に印加され
る、外部から所定の電圧範囲で供給される外部電源電圧
を降圧した降圧電圧よりも、前記強誘電体の抗電圧が小
さくなるように前記強誘電体薄膜を形成する強誘電体記
憶装置の製造方法。 - 【請求項６】 前記第１の容量電極と前記第２の容量電
極間に印加される前記降圧電圧で、前記強誘電体の分極
が十分に残留する範囲の最小値となるように、前記強誘
電体薄膜を形成する請求項５記載の強誘電体記憶装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26740499A JP2001093286A (ja) | 1999-09-21 | 1999-09-21 | 強誘電体記憶装置及びその製造方法 |
| US09/663,725 US6452829B1 (en) | 1999-09-21 | 2000-09-15 | Ferroelectric memory device |
| KR10-2000-0055130A KR100449940B1 (ko) | 1999-09-21 | 2000-09-20 | 강유전성 메모리 장치 |
| EP00308264A EP1087403A1 (en) | 1999-09-21 | 2000-09-21 | Ferroelectric memory device |
| TW089119551A TW475177B (en) | 1999-09-21 | 2000-09-21 | Ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26740499A JP2001093286A (ja) | 1999-09-21 | 1999-09-21 | 強誘電体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093286A true JP2001093286A (ja) | 2001-04-06 |
Family
ID=17444381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26740499A Pending JP2001093286A (ja) | 1999-09-21 | 1999-09-21 | 強誘電体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6452829B1 (ja) |
| EP (1) | EP1087403A1 (ja) |
| JP (1) | JP2001093286A (ja) |
| KR (1) | KR100449940B1 (ja) |
| TW (1) | TW475177B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569558B1 (ko) * | 2003-11-10 | 2006-04-10 | 주식회사 하이닉스반도체 | 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 |
| US7176824B2 (en) | 2003-11-21 | 2007-02-13 | Ramtron International | Imprint-free coding for ferroelectric nonvolatile counters |
| KR100568861B1 (ko) * | 2003-12-15 | 2006-04-10 | 삼성전자주식회사 | 레퍼런스 전압 발생 회로를 갖는 강유전체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532953A (en) * | 1995-03-29 | 1996-07-02 | Ramtron International Corporation | Ferroelectric memory sensing method using distinct read and write voltages |
| JP3622304B2 (ja) * | 1995-12-27 | 2005-02-23 | 株式会社日立製作所 | 半導体記憶装置 |
| US5774392A (en) | 1996-03-28 | 1998-06-30 | Ramtron International Corporation | Bootstrapping circuit utilizing a ferroelectric capacitor |
| JPH10270654A (ja) | 1997-03-27 | 1998-10-09 | Toshiba Corp | 半導体記憶装置 |
-
1999
- 1999-09-21 JP JP26740499A patent/JP2001093286A/ja active Pending
-
2000
- 2000-09-15 US US09/663,725 patent/US6452829B1/en not_active Expired - Lifetime
- 2000-09-20 KR KR10-2000-0055130A patent/KR100449940B1/ko not_active IP Right Cessation
- 2000-09-21 TW TW089119551A patent/TW475177B/zh not_active IP Right Cessation
- 2000-09-21 EP EP00308264A patent/EP1087403A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010030449A (ko) | 2001-04-16 |
| EP1087403A1 (en) | 2001-03-28 |
| KR100449940B1 (ko) | 2004-09-22 |
| US6452829B1 (en) | 2002-09-17 |
| TW475177B (en) | 2002-02-01 |
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