JPH09282893A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH09282893A JPH09282893A JP8092681A JP9268196A JPH09282893A JP H09282893 A JPH09282893 A JP H09282893A JP 8092681 A JP8092681 A JP 8092681A JP 9268196 A JP9268196 A JP 9268196A JP H09282893 A JPH09282893 A JP H09282893A
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Abstract
(57)【要約】
【課題】 微細なサイズの強誘電体容量に低電圧を印加
した際の分極特性を改善し、低電圧での動作を可能と
し、かつ歩留りのよい高集積な強誘電体メモリ装置を提
供する。 【解決手段】 メモリ内容を記憶させる前段階におい
て、メモリ動作時に強誘電体容量Ｃに印加される通常の
電圧ＶＣＣよりも高い電圧Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）を
あらかじめ強誘電体容量Ｃに印加する。強誘電体容量Ｃ
に高電圧Ｖｅｘを印加することにより、強誘電体容量Ｃ
のドメインを再配列することができる。そのため、サイ
ズの縮小による強誘電体容量Ｃの欠陥の増加等により分
極反転を阻害されたドメインが、再配列により分極反転
が可能となる。このような作用により小さいサイズの強
誘電体容量における低電圧印加時の分極特性が改善され
る。この分極特性を改善した後、メモリ内容を書き込ん
でメモリ装置として使用する。
した際の分極特性を改善し、低電圧での動作を可能と
し、かつ歩留りのよい高集積な強誘電体メモリ装置を提
供する。 【解決手段】 メモリ内容を記憶させる前段階におい
て、メモリ動作時に強誘電体容量Ｃに印加される通常の
電圧ＶＣＣよりも高い電圧Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）を
あらかじめ強誘電体容量Ｃに印加する。強誘電体容量Ｃ
に高電圧Ｖｅｘを印加することにより、強誘電体容量Ｃ
のドメインを再配列することができる。そのため、サイ
ズの縮小による強誘電体容量Ｃの欠陥の増加等により分
極反転を阻害されたドメインが、再配列により分極反転
が可能となる。このような作用により小さいサイズの強
誘電体容量における低電圧印加時の分極特性が改善され
る。この分極特性を改善した後、メモリ内容を書き込ん
でメモリ装置として使用する。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリ装置
に関し、特に強誘電体材料を用いた容量を含むメモリセ
ルを配列した構成の強誘電体メモリ装置に関する。
に関し、特に強誘電体材料を用いた容量を含むメモリセ
ルを配列した構成の強誘電体メモリ装置に関する。
【０００２】
【従来の技術】近年、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3などのヒ
ステリシス特性を有する強誘電体材料をメモリセルに用
いることにより、電源を切断しても記憶を保持する機能
をもつ不揮発性メモリが実現されている。このような強
誘電体メモリ装置の例としては、特開昭６３−２０１９
９８号公報、特開平１−１５８６９１号公報、１９９４
年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ．ＩＳＳＣＣ）予稿集２６８ペー
ジに報告されているものなどがある。
ステリシス特性を有する強誘電体材料をメモリセルに用
いることにより、電源を切断しても記憶を保持する機能
をもつ不揮発性メモリが実現されている。このような強
誘電体メモリ装置の例としては、特開昭６３−２０１９
９８号公報、特開平１−１５８６９１号公報、１９９４
年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ．ＩＳＳＣＣ）予稿集２６８ペー
ジに報告されているものなどがある。
【０００３】次に、この強誘電体メモリ装置に使用され
るメモリセルとして、１つのスイッチング用のトランジ
ストと、強誘電体の両面に電極を取付けた強誘電体容量
とからなる（以下、１Ｔ／１Ｃ型という）ものを用いた
場合に、そのメモリセルの特性及び動作について説明す
る。
るメモリセルとして、１つのスイッチング用のトランジ
ストと、強誘電体の両面に電極を取付けた強誘電体容量
とからなる（以下、１Ｔ／１Ｃ型という）ものを用いた
場合に、そのメモリセルの特性及び動作について説明す
る。
【０００４】図２９は、１Ｔ／１Ｃ型のメモリセルを用
いた回路図である。メモリセルＭＣは、スイッチング用
のトランジスタＴｒと、一方の電極がトランジスタＴｒ
のソース、ドレインのうちのいずれか一方に接続された
強誘電体容量Ｃとで構成されており、強誘電体容量Ｃの
他方の電極は、プレート線ＰＬに接続され、トランジス
タＴｒのゲートは、ワード線ＷＬに接続され、トランジ
スタＴｒのソース、ドレインのうち強誘電体容量Ｃが接
続されいないものは、ビット線ＢＬに接続されている。
いた回路図である。メモリセルＭＣは、スイッチング用
のトランジスタＴｒと、一方の電極がトランジスタＴｒ
のソース、ドレインのうちのいずれか一方に接続された
強誘電体容量Ｃとで構成されており、強誘電体容量Ｃの
他方の電極は、プレート線ＰＬに接続され、トランジス
タＴｒのゲートは、ワード線ＷＬに接続され、トランジ
スタＴｒのソース、ドレインのうち強誘電体容量Ｃが接
続されいないものは、ビット線ＢＬに接続されている。
【０００５】このメモリセルＭＣにおける強誘電体容量
Ｃの両電極間の電圧Ｖに対する分極量ｐの特性（分極特
性）を図３０（Ａ），（Ｂ）に示す。図３０（Ａ），
（Ｂ）に示すように、強誘電体容量Ｃは、その両電極間
の電圧Ｖに対してヒステリシス特性を示し、電圧Ｖ＝０
としたときの分極量Ｐの相違（ａ点、ｅ点）により２値
情報を記憶する。例えば、ａ点を２値情報の一方のデー
タ“１”に対応させ、ｅ点を他方のデータ“０”に対応
させる（以下の説明は、この対応とする）。
Ｃの両電極間の電圧Ｖに対する分極量ｐの特性（分極特
性）を図３０（Ａ），（Ｂ）に示す。図３０（Ａ），
（Ｂ）に示すように、強誘電体容量Ｃは、その両電極間
の電圧Ｖに対してヒステリシス特性を示し、電圧Ｖ＝０
としたときの分極量Ｐの相違（ａ点、ｅ点）により２値
情報を記憶する。例えば、ａ点を２値情報の一方のデー
タ“１”に対応させ、ｅ点を他方のデータ“０”に対応
させる（以下の説明は、この対応とする）。
【０００６】ワード線ＷＬをハイレベルにしてトランジ
スタＴｒをオン状態にし、ビット線ＢＬ、プレート線Ｐ
Ｌ間に、強誘電体容量Ｃの両電極間の電圧Ｖが−Ｖｅと
なる電圧を印加すると、データ“１”（ａ点）では分極
量ｐがａ→ｂ→ｃ→ｄと変化し、この変化に相当する電
荷Ｑ１がビット線ＢＬを介して得られる（図３０
（Ａ））。またデータ“０”（ｅ点）では分極量Ｐがｅ
→ｄと変化し、この変化に相当する電荷Ｑ０がビット線
ＢＬを介して得られる（図３０（Ｂ））。
スタＴｒをオン状態にし、ビット線ＢＬ、プレート線Ｐ
Ｌ間に、強誘電体容量Ｃの両電極間の電圧Ｖが−Ｖｅと
なる電圧を印加すると、データ“１”（ａ点）では分極
量ｐがａ→ｂ→ｃ→ｄと変化し、この変化に相当する電
荷Ｑ１がビット線ＢＬを介して得られる（図３０
（Ａ））。またデータ“０”（ｅ点）では分極量Ｐがｅ
→ｄと変化し、この変化に相当する電荷Ｑ０がビット線
ＢＬを介して得られる（図３０（Ｂ））。
【０００７】このようにして、メモリセルＭＣへのデー
タの読み書きを行う。この動作により明らかなようにＱ
１−Ｑ０に値する電荷量、すなわち強誘電体の残留分極
（Ｐｒ）の２倍（２Ｐｒ）がデータ“１”，“０”の読
み出しマージンとなる。
タの読み書きを行う。この動作により明らかなようにＱ
１−Ｑ０に値する電荷量、すなわち強誘電体の残留分極
（Ｐｒ）の２倍（２Ｐｒ）がデータ“１”，“０”の読
み出しマージンとなる。
【０００８】このようなメモリセルＭＣを配列した従来
の強誘電体メモリ装置の一例を図３１に示す。この強誘
電体メモリ装置は、メモリセルアレイ１と、制御信号Ｘ
Ｃに従ってプレート線ＰＬに所定のタイミングでプレー
ト線電圧Ｖｐを印加するプレート線電圧発生回路７と、
外部アドレス信号ＡＤｘ及び制御信号ＸＣに従ってワー
ド線ＷＬ１〜ＷＬｍのうちの１つを所定のタイミングで
選択レベルとするワード線選択制御回路６と、ディスチ
ャージ制御信号ＢＬＤＣに従ってビット線ＢＬ１１〜Ｂ
Ｌｍ２を所定のタイミングで接地電圧とするビット線デ
ィスチャージ回路２と、選択状態のメモリセルに接続す
るビット線と対をなすビット線に対し基準電位発生制御
信号ＲＬＣ１，ＲＬＣ２に従って所定のタイミングで基
準電圧を供給する基準電位発生回路３と、センス増幅制
御信号ＳＡＣに従って活性化し対をなす第１及び第２の
ビット線間（例えばＢＬ１１，ＢＬ１２間）に伝達され
た読み出しデータを増幅して出力し、書き込みデータを
対をなす第１及び第２のビット線に供給する複数のセン
ス増幅器４と、制御信号語ＸＣに従ってビット線ディス
チャージ回路２、基準電位発生回路３、センス増幅器４
の制御を行うセンスアンプ制御回路５とを有する構成と
なっている。
の強誘電体メモリ装置の一例を図３１に示す。この強誘
電体メモリ装置は、メモリセルアレイ１と、制御信号Ｘ
Ｃに従ってプレート線ＰＬに所定のタイミングでプレー
ト線電圧Ｖｐを印加するプレート線電圧発生回路７と、
外部アドレス信号ＡＤｘ及び制御信号ＸＣに従ってワー
ド線ＷＬ１〜ＷＬｍのうちの１つを所定のタイミングで
選択レベルとするワード線選択制御回路６と、ディスチ
ャージ制御信号ＢＬＤＣに従ってビット線ＢＬ１１〜Ｂ
Ｌｍ２を所定のタイミングで接地電圧とするビット線デ
ィスチャージ回路２と、選択状態のメモリセルに接続す
るビット線と対をなすビット線に対し基準電位発生制御
信号ＲＬＣ１，ＲＬＣ２に従って所定のタイミングで基
準電圧を供給する基準電位発生回路３と、センス増幅制
御信号ＳＡＣに従って活性化し対をなす第１及び第２の
ビット線間（例えばＢＬ１１，ＢＬ１２間）に伝達され
た読み出しデータを増幅して出力し、書き込みデータを
対をなす第１及び第２のビット線に供給する複数のセン
ス増幅器４と、制御信号語ＸＣに従ってビット線ディス
チャージ回路２、基準電位発生回路３、センス増幅器４
の制御を行うセンスアンプ制御回路５とを有する構成と
なっている。
【０００９】またメモリセルアレイ１は、行方向及び列
方向に配置された複数の１Ｔ／１Ｃ型メモリセルＭＣ１
１〜ＭＣｎｍと、各列ごとにメモリセルＭＣ１１〜ＭＣ
ｎｍのトランジスタＴｒのソースまたはドレインに接続
し、これらメモリセルの書き込みデータ及び読み出しデ
ータを伝達する対をなす第１及び第２のビット線ＢＬ１
１，ＢＬ１２〜ＢＬｍｌ，ＢＬｍ２と、複数のメモリセ
ルＭＣ１１〜ＭＣｎｍの各行ごとにそのトランジスタＴ
ｒのゲートに接続し選択レベルのときにメモリセル及び
対応するビット線間を接続して選択状態とする複数のワ
ード線ＷＬｌ〜ＷＬｍと、メモリセルＭＣ１１〜ＭＣｍ
ｎの強誘電体容量Ｃの一方の電極に接続するプレート線
ＰＬとから構成されている。
方向に配置された複数の１Ｔ／１Ｃ型メモリセルＭＣ１
１〜ＭＣｎｍと、各列ごとにメモリセルＭＣ１１〜ＭＣ
ｎｍのトランジスタＴｒのソースまたはドレインに接続
し、これらメモリセルの書き込みデータ及び読み出しデ
ータを伝達する対をなす第１及び第２のビット線ＢＬ１
１，ＢＬ１２〜ＢＬｍｌ，ＢＬｍ２と、複数のメモリセ
ルＭＣ１１〜ＭＣｎｍの各行ごとにそのトランジスタＴ
ｒのゲートに接続し選択レベルのときにメモリセル及び
対応するビット線間を接続して選択状態とする複数のワ
ード線ＷＬｌ〜ＷＬｍと、メモリセルＭＣ１１〜ＭＣｍ
ｎの強誘電体容量Ｃの一方の電極に接続するプレート線
ＰＬとから構成されている。
【００１０】次に図３１に示された強誘電体メモリ装置
の読み出し動作について、図３２に示された各部の電圧
波形図及びメモリセルＭＣ１１の分極状態を示す図を併
せて参照して説明する。まず期間Ｔ１において、ディス
チャージ制御信号ＢＬＤＣをロウレベルとすることによ
り、ビット線ＢＬ１１〜ＢＬｍ２のディスチャージを解
除する。次に期間Ｔ２において、ワード線ＷＬ１とプレ
ート線ＰＬとをそれぞれハイレベルに上げてメモリセル
ＭＣ１１の分極状態を変化させ、メモリセルＭＣ１１の
記憶データに対応する電荷をビット線ＢＬ１１に出力す
る。
の読み出し動作について、図３２に示された各部の電圧
波形図及びメモリセルＭＣ１１の分極状態を示す図を併
せて参照して説明する。まず期間Ｔ１において、ディス
チャージ制御信号ＢＬＤＣをロウレベルとすることによ
り、ビット線ＢＬ１１〜ＢＬｍ２のディスチャージを解
除する。次に期間Ｔ２において、ワード線ＷＬ１とプレ
ート線ＰＬとをそれぞれハイレベルに上げてメモリセル
ＭＣ１１の分極状態を変化させ、メモリセルＭＣ１１の
記憶データに対応する電荷をビット線ＢＬ１１に出力す
る。
【００１１】図にはメモリセルＭＣ１１にデータ“１”
を記憶している場合を示しているが、データ“０”を記
憶している場合は反対方向に分極している。
を記憶している場合を示しているが、データ“０”を記
憶している場合は反対方向に分極している。
【００１２】また、基準電位発生制御信号ＲＬＣ２をハ
イレベルに上げ、基準電位発生回路３によりビット線Ｂ
Ｌ１２を基準電圧に設定する。その後、期間Ｔ３におい
て、センス増幅制御信号ＳＡＣをハイレベルとすること
により、差動型増幅回路のセンス増幅器４を活性化し、
対をなすビット線ＢＬ１１，ＢＬ１２の差電圧をセンス
増幅する。このようにして、メモリセルＭＣ１１の記憶
データが“１”であるか、“０”であるかを判定する。
イレベルに上げ、基準電位発生回路３によりビット線Ｂ
Ｌ１２を基準電圧に設定する。その後、期間Ｔ３におい
て、センス増幅制御信号ＳＡＣをハイレベルとすること
により、差動型増幅回路のセンス増幅器４を活性化し、
対をなすビット線ＢＬ１１，ＢＬ１２の差電圧をセンス
増幅する。このようにして、メモリセルＭＣ１１の記憶
データが“１”であるか、“０”であるかを判定する。
【００１３】その後、期間Ｔ４において、プレート線Ｐ
Ｌをロウレベルとする。次の期間Ｔ５において、センス
増幅制御信号ＳＡＣをロウレベルとすることによりセン
ス増幅器４を非活性化し、更にディスチャージ制御信号
ＢＬＤＣをハイレベルとして、ビット線ＢＬ１１のレベ
ルを接地電圧とする。
Ｌをロウレベルとする。次の期間Ｔ５において、センス
増幅制御信号ＳＡＣをロウレベルとすることによりセン
ス増幅器４を非活性化し、更にディスチャージ制御信号
ＢＬＤＣをハイレベルとして、ビット線ＢＬ１１のレベ
ルを接地電圧とする。
【００１４】こうすることにより、メモリセルＭＣ１１
の強誘電体容量Ｃの分極状態を、データ読み出し前の期
間Ｔ１の状態に戻すことができる。最後に、ワード線Ｗ
Ｌ１をロウレベルに下げ、メモリセルＭＣ１１のトラン
ジスタＴｒを非導通にして、メモリセルＭＣ１１の読み
出し動作を完了する。
の強誘電体容量Ｃの分極状態を、データ読み出し前の期
間Ｔ１の状態に戻すことができる。最後に、ワード線Ｗ
Ｌ１をロウレベルに下げ、メモリセルＭＣ１１のトラン
ジスタＴｒを非導通にして、メモリセルＭＣ１１の読み
出し動作を完了する。
【００１５】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
トランジスタのスケーリング則からの要請、強誘電体メ
モリ装置とデータを伝達するプロセッサなどの低電圧化
などに伴い、強誘電体メモリ装置の動作電圧の低電圧化
が必要である。また、より高集積の強誘電体メモリ装置
を実現するには、メモリセルサイズの縮小が必須であ
る。そのためには、強誘電体容量サイズを縮小する必要
がある。
トランジスタのスケーリング則からの要請、強誘電体メ
モリ装置とデータを伝達するプロセッサなどの低電圧化
などに伴い、強誘電体メモリ装置の動作電圧の低電圧化
が必要である。また、より高集積の強誘電体メモリ装置
を実現するには、メモリセルサイズの縮小が必須であ
る。そのためには、強誘電体容量サイズを縮小する必要
がある。
【００１６】ところが、強誘電体の分極は容量サイズに
依存し、サイズが小さくなると分極の電圧依存性が著し
く劣化する。図３３は強誘電体としてＳｒＢｉ2Ｔａ2０
9を用いた場合の異なったサイズの強誘電対容量につい
て、２Ｐｒの測定値を印加電圧に対してプロットしたグ
ラフである。
依存し、サイズが小さくなると分極の電圧依存性が著し
く劣化する。図３３は強誘電体としてＳｒＢｉ2Ｔａ2０
9を用いた場合の異なったサイズの強誘電対容量につい
て、２Ｐｒの測定値を印加電圧に対してプロットしたグ
ラフである。
【００１７】図に示したように、特に３μｍ角以下の容
量サイズになると、３Ｖ以下の低電圧印加時の分極値が
低下する。動作方法の説明で述べたように、データ
“１”，“０”の場合にメモリセルからビット線に出力
される電荷の差は２Ｐｒに相当するので、２Ｐｒが低下
すると、読み出しマージンが低下する。甚だしい場合は
センス増幅できなくなるため、不良セルが増加し、歩留
りの低下を招く。
量サイズになると、３Ｖ以下の低電圧印加時の分極値が
低下する。動作方法の説明で述べたように、データ
“１”，“０”の場合にメモリセルからビット線に出力
される電荷の差は２Ｐｒに相当するので、２Ｐｒが低下
すると、読み出しマージンが低下する。甚だしい場合は
センス増幅できなくなるため、不良セルが増加し、歩留
りの低下を招く。
【００１８】本発明の目的は、微細なサイズの強誘電体
容量への低電圧印加時の分極特性を改善し、低電圧での
動作が可能で、かつ歩留りのよい高集積な強誘電体メモ
リ装置を提供することにある。
容量への低電圧印加時の分極特性を改善し、低電圧での
動作が可能で、かつ歩留りのよい高集積な強誘電体メモ
リ装置を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る強誘電体メモリ装置は、メモリセルア
レイと、複数のワード線と、複数のビット線と、複数の
プレート線とを有する強誘電体メモリ装置であって、メ
モリセルアレイは、行方向及び列方向にマトリクス状に
配置された複数のメモリセルからなり、各メモリセル
は、少なくとも１つのスイッチング用トランジスタと、
強誘電体の両面に電極を取り付けて、その一方の電極を
前記トランジスタのソース，ドレインのうちのいずれか
一方に接続した少なくとも１つの強誘電体容量との組み
合わせからなるものであり、複数のワード線は、前記メ
モリセルアレイの列方向のスイッチング用トランジスタ
のゲートに接続されたものであり、複数のビット線は、
前記メモリセルアレイの行方向のスイッチング用トラン
ジスタのソースまたはドレインのうち前記強誘電体容量
が接続されていないものに接続されたものであり、複数
のプレート線は、前記各メモリセルの強誘電体容量の他
方の電極に接続されたものであり、さらに前記強誘電体
容量は、その両電極間に予め高電圧が印加されて強誘電
体の分極が増加されたものである。
め、本発明に係る強誘電体メモリ装置は、メモリセルア
レイと、複数のワード線と、複数のビット線と、複数の
プレート線とを有する強誘電体メモリ装置であって、メ
モリセルアレイは、行方向及び列方向にマトリクス状に
配置された複数のメモリセルからなり、各メモリセル
は、少なくとも１つのスイッチング用トランジスタと、
強誘電体の両面に電極を取り付けて、その一方の電極を
前記トランジスタのソース，ドレインのうちのいずれか
一方に接続した少なくとも１つの強誘電体容量との組み
合わせからなるものであり、複数のワード線は、前記メ
モリセルアレイの列方向のスイッチング用トランジスタ
のゲートに接続されたものであり、複数のビット線は、
前記メモリセルアレイの行方向のスイッチング用トラン
ジスタのソースまたはドレインのうち前記強誘電体容量
が接続されていないものに接続されたものであり、複数
のプレート線は、前記各メモリセルの強誘電体容量の他
方の電極に接続されたものであり、さらに前記強誘電体
容量は、その両電極間に予め高電圧が印加されて強誘電
体の分極が増加されたものである。
【００２０】また前記強誘電体容量の両電極間に予め印
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される電圧よりも高い電圧である。
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される電圧よりも高い電圧である。
【００２１】また前記強誘電体容量の両電極間に予め印
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される最も高い電圧よりも高い電圧で
ある。
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される最も高い電圧よりも高い電圧で
ある。
【００２２】また前記全てのメモリセルは、強誘電体メ
モリ装置に入力されるテスト信号が第１のレベルのとき
に、その強誘電体容量の電極間に、前記高電圧が印加さ
れるものである。
モリ装置に入力されるテスト信号が第１のレベルのとき
に、その強誘電体容量の電極間に、前記高電圧が印加さ
れるものである。
【００２３】また強誘電体メモリ装置に外部からテスト
信号が入力され、そのテスト信号が第１のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記複数の各ワード線は、前記テスト信
号の入力期間内に交互に切替えられて前記各トランジス
タの動作用電圧に保持されるものである。
信号が入力され、そのテスト信号が第１のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記複数の各ワード線は、前記テスト信
号の入力期間内に交互に切替えられて前記各トランジス
タの動作用電圧に保持されるものである。
【００２４】また強誘電体メモリ装置に外部からテスト
信号が入力され、テスト信号が第１のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記複数の各ワード線は、前記テスト信号
の入力期間内に交互に切替えられて前記各トランジスタ
の動作用電圧に保持されるものであることを特徴とする
請求項１叉は２に記載の強誘電体メモリ装置。
信号が入力され、テスト信号が第１のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記複数の各ワード線は、前記テスト信号
の入力期間内に交互に切替えられて前記各トランジスタ
の動作用電圧に保持されるものであることを特徴とする
請求項１叉は２に記載の強誘電体メモリ装置。
【００２５】またインターナルアドレス発生回路と、ア
ドレス切替回路と、Ｘデコーダ回路とを有し、前記テス
ト信号が前記第１のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してＸデコーダ回路に入力し、Ｘデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を交互に切替えるものである。
ドレス切替回路と、Ｘデコーダ回路とを有し、前記テス
ト信号が前記第１のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してＸデコーダ回路に入力し、Ｘデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を交互に切替えるものである。
【００２６】またインターナルアドレス発生回路と、ア
ドレス切替回路と、Ｘデコーダ回路とを有し、前記テス
ト信号が前記第１のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してＸデコーダ回路に入力し、Ｘデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を同時に切替えるものである。
ドレス切替回路と、Ｘデコーダ回路とを有し、前記テス
ト信号が前記第１のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してＸデコーダ回路に入力し、Ｘデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を同時に切替えるものである。
【００２７】また前記メモリセルは、強誘電体メモリ装
置に入力されるテスト信号が第１のレベルのときに、選
択された任意の強誘電体容量の電極間に、前記高電圧が
印加されるものである。
置に入力されるテスト信号が第１のレベルのときに、選
択された任意の強誘電体容量の電極間に、前記高電圧が
印加されるものである。
【００２８】また強誘電体メモリ装置に外部からテスト
信号が入力され、そのテスト信号が第１のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記強誘電体容量に接続されたスイッチ
ング用トランジスタは、任意に選択されて導通されるも
のである。
信号が入力され、そのテスト信号が第１のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記強誘電体容量に接続されたスイッチ
ング用トランジスタは、任意に選択されて導通されるも
のである。
【００２９】また強誘電体メモリ装置に外部からテスト
信号が入力され、テスト信号が第１のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記強誘電体容量に接続されたスイッチン
グ用トランジスタは、任意に選択されて導通されるもの
である。
信号が入力され、テスト信号が第１のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記強誘電体容量に接続されたスイッチン
グ用トランジスタは、任意に選択されて導通されるもの
である。
【００３０】またアドレスバッファ回路と、Ｘデコーダ
回路とを有し、前記テスト信号が前記第１のレベルのと
きに、強誘電体メモリ装置に外部から入力されるアドレ
ス信号をアドレスバッファ回路を介してＸデコーダ回路
に入力し、該Ｘデコーダ回路でデコードした信号に応じ
てワード線を選択し、前記強誘電体容量に接続されたス
イッチング用トランジスタを任意に選択して導通するも
のである。
回路とを有し、前記テスト信号が前記第１のレベルのと
きに、強誘電体メモリ装置に外部から入力されるアドレ
ス信号をアドレスバッファ回路を介してＸデコーダ回路
に入力し、該Ｘデコーダ回路でデコードした信号に応じ
てワード線を選択し、前記強誘電体容量に接続されたス
イッチング用トランジスタを任意に選択して導通するも
のである。
【００３１】またダミーセルと、複数のダミーワード線
と、複数のダミープレート線と、基準電位発生回路と、
センスアンプ制御回路とを有し、ダミーセルは、前記複
数のビット線に接続されたスイッチング用トランジスタ
と、強誘電体の両面に電極を取り付けて、その一方の電
極を前記トランジスタのソース，ドレインのうちのいず
れか一方に接続した少なくとも１つの強誘電体容量との
組み合わせからなるものであり、複数のダミーワード線
は、前記複数のダミーセルのトランジスタのゲートに接
続されて、強誘電体メモリ装置に入力されるテスト信号
が第１のレベルのときに該トランジスタを導通するもの
であり、ダミープレート線は、前記複数のダミーセルの
強誘電体容量の他方の電極に接続されたものであり、基
準電位発生回路は、センス動作時に基準電圧を発生する
ものであり、センスアンプ制御回路は、前記基準電位発
生回路を制御するものであり、さらに前記全てのダミー
セルは、強誘電体メモリ装置に入力されるテスト信号が
第１のレベルのときに、その強誘電体容量の両電極間
に、前記基準電圧が印加されるものである。
と、複数のダミープレート線と、基準電位発生回路と、
センスアンプ制御回路とを有し、ダミーセルは、前記複
数のビット線に接続されたスイッチング用トランジスタ
と、強誘電体の両面に電極を取り付けて、その一方の電
極を前記トランジスタのソース，ドレインのうちのいず
れか一方に接続した少なくとも１つの強誘電体容量との
組み合わせからなるものであり、複数のダミーワード線
は、前記複数のダミーセルのトランジスタのゲートに接
続されて、強誘電体メモリ装置に入力されるテスト信号
が第１のレベルのときに該トランジスタを導通するもの
であり、ダミープレート線は、前記複数のダミーセルの
強誘電体容量の他方の電極に接続されたものであり、基
準電位発生回路は、センス動作時に基準電圧を発生する
ものであり、センスアンプ制御回路は、前記基準電位発
生回路を制御するものであり、さらに前記全てのダミー
セルは、強誘電体メモリ装置に入力されるテスト信号が
第１のレベルのときに、その強誘電体容量の両電極間
に、前記基準電圧が印加されるものである。
【００３２】また強誘電体メモリ装置に入力されるテス
ト信号が第１のレベルのときに、前記複数の全てのビッ
ト線は、その電圧が接地電圧に保持され、前記ダミープ
レート線は、その電圧が前記高電圧の電圧値分だけ前記
ビット線よりも高い電圧に保持され、前記複数のダミー
ワード線は、前記テスト信号の入力期間内に交互に切替
えられて前記ダミーセルのトランジスタの動作用電圧に
保持されるものである。
ト信号が第１のレベルのときに、前記複数の全てのビッ
ト線は、その電圧が接地電圧に保持され、前記ダミープ
レート線は、その電圧が前記高電圧の電圧値分だけ前記
ビット線よりも高い電圧に保持され、前記複数のダミー
ワード線は、前記テスト信号の入力期間内に交互に切替
えられて前記ダミーセルのトランジスタの動作用電圧に
保持されるものである。
【００３３】また強誘電体メモリ装置に入力されるテス
ト信号が第１のレベルのときに、前記ダミープレート線
は、その電圧が接地電圧に保持され、前記複数の全ての
ビット線は、その電圧が前記高電圧の電圧値分だけ前記
ダミープレート線よりも高い電圧に保持され、前記複数
のダミーワード線は、前記テスト信号の入力期間内に交
互に切替えられて前記ダミーセルのトランジスタの動作
用電圧に保持されるものである。
ト信号が第１のレベルのときに、前記ダミープレート線
は、その電圧が接地電圧に保持され、前記複数の全ての
ビット線は、その電圧が前記高電圧の電圧値分だけ前記
ダミープレート線よりも高い電圧に保持され、前記複数
のダミーワード線は、前記テスト信号の入力期間内に交
互に切替えられて前記ダミーセルのトランジスタの動作
用電圧に保持されるものである。
【００３４】
【作用】メモリ内容を記憶させる前段階、例えばメモリ
の製造段階等において、メモリ動作時に強誘電体容量に
印加される電圧（図１（ｂ）の電圧ＶＣＣ）よりも高い
電圧（図１（ｂ）の電圧Ｖｅｘ）をあらかじめ強誘電体
容量に印加する。また工場から出荷するために行なわれ
るテスト期間（図７のＴ８）中において、強誘電体容量
に前記高電圧Ｖｅｘを印加する。
の製造段階等において、メモリ動作時に強誘電体容量に
印加される電圧（図１（ｂ）の電圧ＶＣＣ）よりも高い
電圧（図１（ｂ）の電圧Ｖｅｘ）をあらかじめ強誘電体
容量に印加する。また工場から出荷するために行なわれ
るテスト期間（図７のＴ８）中において、強誘電体容量
に前記高電圧Ｖｅｘを印加する。
【００３５】強誘電体容量に高い電圧Ｖｅｘを印加する
ことにより、強誘電体容量のドメインを再配列すること
ができる。そのため、サイズの縮小による強誘電体容量
内の欠陥の増加等により分極反転を阻害されたドメイン
が、再配列により分極反転が可能となる。このような作
用により小さいサイズの強誘電体容量における低電圧印
加時の分極特性が改善される。この分極特性が改善され
た後に、メモリ内容を記憶させる作業が行なわれてメモ
リ装置として使用されることとなる。
ことにより、強誘電体容量のドメインを再配列すること
ができる。そのため、サイズの縮小による強誘電体容量
内の欠陥の増加等により分極反転を阻害されたドメイン
が、再配列により分極反転が可能となる。このような作
用により小さいサイズの強誘電体容量における低電圧印
加時の分極特性が改善される。この分極特性が改善され
た後に、メモリ内容を記憶させる作業が行なわれてメモ
リ装置として使用されることとなる。
【００３６】
【発明の実施の形態】以下、本発明を図により説明す
る。
る。
【００３７】図において、本発明に係る強誘電体メモリ
装置は、基本的構成としてメモリセルアレイ１と、複数
のワード線ＷＬ（ＷＬ1，ＷＬ2・・・ＷＬn）と、複数
のビット線ＢＬ（ＢＬ１１，ＢＬ１２・・・ＢＬｍ２）
と、複数のプレート線ＰＬとを有するものである。
装置は、基本的構成としてメモリセルアレイ１と、複数
のワード線ＷＬ（ＷＬ1，ＷＬ2・・・ＷＬn）と、複数
のビット線ＢＬ（ＢＬ１１，ＢＬ１２・・・ＢＬｍ２）
と、複数のプレート線ＰＬとを有するものである。
【００３８】メモリセルアレイ１は、行方向（ＭＣ１
１，ＭＣ２１，…ＭＣｎ１，…，ＭＣ１ｍ，ＭＣ２ｍ…
ＭＣｎｍ）と列方向（ＭＣ１１，…ＭＣ１ｍ，ＭＣ２１
…ＭＣ２ｍ，…，ＭＣｎ１…ＭＣｎｍ）とにマトリック
ス状に配列された複数のメモリセルＭＣからなり、各メ
モリセルは、少なくとも１つのスイッチング用トランジ
スタＴｒと、強誘電体の両面に電極を取り付けて、その
一方の電極をトランジスタＴｒのソース，ドレインのう
ちのいずれか一方に接続した少なくとも１つの強誘電体
容量Ｃとの組み合わせからなるものである。
１，ＭＣ２１，…ＭＣｎ１，…，ＭＣ１ｍ，ＭＣ２ｍ…
ＭＣｎｍ）と列方向（ＭＣ１１，…ＭＣ１ｍ，ＭＣ２１
…ＭＣ２ｍ，…，ＭＣｎ１…ＭＣｎｍ）とにマトリック
ス状に配列された複数のメモリセルＭＣからなり、各メ
モリセルは、少なくとも１つのスイッチング用トランジ
スタＴｒと、強誘電体の両面に電極を取り付けて、その
一方の電極をトランジスタＴｒのソース，ドレインのう
ちのいずれか一方に接続した少なくとも１つの強誘電体
容量Ｃとの組み合わせからなるものである。
【００３９】複数のワード線ＷＬ（ＷＬ1，ＷＬ2・・・
ＷＬn）は、メモリセルアレイ１の列方向のスイッチン
グ用トランジスタＴｒのゲートに接続されている。また
複数のビット線ＢＬ（ＢＬ1，ＢＬ2・・・ＢＬn）は、
メモリセルアレイ１の行方向のスイッチング用トランジ
スタＴｒのソースまたはドレインのうち強誘電体容量Ｃ
が接続されていないものに接続されている。また複数の
プレート線ＰＬは、各メモリセルＭＣの強誘電体容量Ｃ
の他方の電極に接続されている。
ＷＬn）は、メモリセルアレイ１の列方向のスイッチン
グ用トランジスタＴｒのゲートに接続されている。また
複数のビット線ＢＬ（ＢＬ1，ＢＬ2・・・ＢＬn）は、
メモリセルアレイ１の行方向のスイッチング用トランジ
スタＴｒのソースまたはドレインのうち強誘電体容量Ｃ
が接続されていないものに接続されている。また複数の
プレート線ＰＬは、各メモリセルＭＣの強誘電体容量Ｃ
の他方の電極に接続されている。
【００４０】さらに強誘電体容量Ｃは、その両電極間に
予め高電圧が印加されて強誘電体の分極が増加されてい
る。この分極特性の改善は、メモリ内容を記憶させる前
段階、例えばメモリの製造段階、或いは工場から出荷す
るために行なられるテスト期間等において行なわれる。
予め高電圧が印加されて強誘電体の分極が増加されてい
る。この分極特性の改善は、メモリ内容を記憶させる前
段階、例えばメモリの製造段階、或いは工場から出荷す
るために行なられるテスト期間等において行なわれる。
【００４１】そして、上述した分極特性が改善された後
に、メモリ内容を記憶させる作業が行なわれて、メモリ
装置として使用されることとなる。
に、メモリ内容を記憶させる作業が行なわれて、メモリ
装置として使用されることとなる。
【００４２】（実施形態１）次に本発明の具体例を図１
に示した実施形態を参照して説明する。図１（ａ）は、
本発明の実施形態１に係る強誘電体メモリ装置のメモリ
セルを示す回路図、（ｂ）は本発明の実施形態１におけ
る動作を示す電圧波形図である。
に示した実施形態を参照して説明する。図１（ａ）は、
本発明の実施形態１に係る強誘電体メモリ装置のメモリ
セルを示す回路図、（ｂ）は本発明の実施形態１におけ
る動作を示す電圧波形図である。
【００４３】図１（ａ）に示す本発明の実施形態１に係
る強誘電体メモリ装置に用いるメモリセルＭＣは、１つ
のスイッチング用トランジスタＴｒと、１つの強誘電体
強誘電体容量Ｃとの組合せからなっている。強誘電体容
量Ｃは、強誘電体を２つの電極で挟み込んだ構造をな
し、その一方の電極がトランジスタＴｒのソースに接続
され、その他方の電極がプレート線ＰＬに接続されてい
る。
る強誘電体メモリ装置に用いるメモリセルＭＣは、１つ
のスイッチング用トランジスタＴｒと、１つの強誘電体
強誘電体容量Ｃとの組合せからなっている。強誘電体容
量Ｃは、強誘電体を２つの電極で挟み込んだ構造をな
し、その一方の電極がトランジスタＴｒのソースに接続
され、その他方の電極がプレート線ＰＬに接続されてい
る。
【００４４】またワード線ＷＬは、メモリセルＭＣのト
ランジスタＴｒのゲートに接続されており、ビット線Ｂ
Ｌは、トランジスタＴｒのドレーンのいずれか一方に接
続されている。図１では、強誘電体容量Ｃがトランジス
タＴｒのソースに接続され、ビット線ＢＬがトランジス
タＴｒのドレインに接続されているが、この接続関係は
逆の場合であってもよい。
ランジスタＴｒのゲートに接続されており、ビット線Ｂ
Ｌは、トランジスタＴｒのドレーンのいずれか一方に接
続されている。図１では、強誘電体容量Ｃがトランジス
タＴｒのソースに接続され、ビット線ＢＬがトランジス
タＴｒのドレインに接続されているが、この接続関係は
逆の場合であってもよい。
【００４５】図１（ａ）に示すメモリセルＭＣは、図３
に示すように行方向（ＭＣ１１，ＭＣ２１，…ＭＣｎ
１，…，ＭＣ１ｍ，ＭＣ２ｍ…ＭＣｎｍ）と、列方向
（ＭＣ１１，…ＭＣ１ｍ，ＭＣ２１…ＭＣ２ｍ，…，Ｍ
Ｃｎ１…ＭＣｎｍ）とにマトリックス状に配列されてメ
モリセルアレイ１を構成している。
に示すように行方向（ＭＣ１１，ＭＣ２１，…ＭＣｎ
１，…，ＭＣ１ｍ，ＭＣ２ｍ…ＭＣｎｍ）と、列方向
（ＭＣ１１，…ＭＣ１ｍ，ＭＣ２１…ＭＣ２ｍ，…，Ｍ
Ｃｎ１…ＭＣｎｍ）とにマトリックス状に配列されてメ
モリセルアレイ１を構成している。
【００４６】また複数の各ワード線ＷＬ１，ＷＬｎは、
列方向に配列したメモリセルＭＣ（ＭＣ１１…ＭＣ１
ｍ，…，ＭＣｎ１，…ＭＣｎｍ）のトランジスタＴｒの
ゲートに共通に接続されている。また複数の各ビット線
ＢＬ１１…ＢＬｍ２は、行方向に配列したメモリセルＭ
Ｃ（ＭＣ１１…ＭＣｎ１，…，ＭＣ１ｍ…ＭＣｎｍ）の
トランジスタＴｒのドレイン（またはソース）に共通に
接続されている。
列方向に配列したメモリセルＭＣ（ＭＣ１１…ＭＣ１
ｍ，…，ＭＣｎ１，…ＭＣｎｍ）のトランジスタＴｒの
ゲートに共通に接続されている。また複数の各ビット線
ＢＬ１１…ＢＬｍ２は、行方向に配列したメモリセルＭ
Ｃ（ＭＣ１１…ＭＣｎ１，…，ＭＣ１ｍ…ＭＣｎｍ）の
トランジスタＴｒのドレイン（またはソース）に共通に
接続されている。
【００４７】また複数の各プレート線ＰＬは、列方向に
配列したメモリセルＭＣ（ＭＣ１１…ＭＣ１ｍ，…，Ｍ
Ｃｎ１…ＭＣｎｍ）のトランジスタＴｒのソース（又は
ドレイン）に接続された強誘電体容量Ｃの他方の電極に
共通に接続されている。
配列したメモリセルＭＣ（ＭＣ１１…ＭＣ１ｍ，…，Ｍ
Ｃｎ１…ＭＣｎｍ）のトランジスタＴｒのソース（又は
ドレイン）に接続された強誘電体容量Ｃの他方の電極に
共通に接続されている。
【００４８】さらにメモリ内容を記憶させる前段階、例
えばメモリの製造段階において、各メモリセルＭＣの強
誘電体容量Ｃの両電極間に、メモリ動作時に印加される
電圧よりも高い電圧を印加することにより強誘電体の分
極を励起して、強誘電体の分極を増加させている。
えばメモリの製造段階において、各メモリセルＭＣの強
誘電体容量Ｃの両電極間に、メモリ動作時に印加される
電圧よりも高い電圧を印加することにより強誘電体の分
極を励起して、強誘電体の分極を増加させている。
【００４９】すなわち、図１（ｂ）に示すように、本発
明の実施形態１では、図１（ａ）のメモリセルＭＣに接
続したビット線ＢＬを接地電圧に保持し、メモリセルＭ
Ｃのワード線ＷＬをハイレベルにして、メモリセルＭＣ
のトランジスタＴｒをオンにし、メモリセルＭＣプレー
ト線ＰＬの電圧を、通常のプレート線ＰＬのハイレベル
である電圧ＶＣＣよりも高い電圧である電圧Ｖｅｘに設
定し、このようにすることにより、メモリセルＭＣのト
ランジスタＴｒをオンにしてある期間中に強誘電体容量
Ｃの両電極間に通常動作時の電圧ＶＣＣよりも高い電圧
Ｖｅｘをあらかじめ加える。
明の実施形態１では、図１（ａ）のメモリセルＭＣに接
続したビット線ＢＬを接地電圧に保持し、メモリセルＭ
Ｃのワード線ＷＬをハイレベルにして、メモリセルＭＣ
のトランジスタＴｒをオンにし、メモリセルＭＣプレー
ト線ＰＬの電圧を、通常のプレート線ＰＬのハイレベル
である電圧ＶＣＣよりも高い電圧である電圧Ｖｅｘに設
定し、このようにすることにより、メモリセルＭＣのト
ランジスタＴｒをオンにしてある期間中に強誘電体容量
Ｃの両電極間に通常動作時の電圧ＶＣＣよりも高い電圧
Ｖｅｘをあらかじめ加える。
【００５０】ここで、本発明者は、強誘電体容量Ｃに用
いられる強誘電体の分極は、容量サイズが小さくなる
と、電圧依存性が著しく劣化するという現象を発見し、
その知見に基いて強誘電体メモリ装置の製造時にメモリ
動作時の動作電圧よりも高い電圧、具体的にはメモリセ
ルの動作時に強誘電体容量の両電極間に印加される最も
高い電圧よりも高い電圧を強誘電体容量に予め印加し、
分極を励起する。すなわち、例えば電圧３Ｖで動作する
強誘電体メモリ装置に対して電圧５Ｖで強誘電体の分極
反転を行なうようにしたものである。このように高電圧
Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）で強誘電体容量の強誘電体に
予め分極反転を行なうことにより、電圧３Ｖ印加時の分
極を大幅に増加させることができる。
いられる強誘電体の分極は、容量サイズが小さくなる
と、電圧依存性が著しく劣化するという現象を発見し、
その知見に基いて強誘電体メモリ装置の製造時にメモリ
動作時の動作電圧よりも高い電圧、具体的にはメモリセ
ルの動作時に強誘電体容量の両電極間に印加される最も
高い電圧よりも高い電圧を強誘電体容量に予め印加し、
分極を励起する。すなわち、例えば電圧３Ｖで動作する
強誘電体メモリ装置に対して電圧５Ｖで強誘電体の分極
反転を行なうようにしたものである。このように高電圧
Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）で強誘電体容量の強誘電体に
予め分極反転を行なうことにより、電圧３Ｖ印加時の分
極を大幅に増加させることができる。
【００５１】（実施形態２）図２は、本発明の実施形態
２を示す電圧波形図である。本実施形態に用いる強誘電
体メモリ装置は図１（ａ）と同じ構成であるが、本実施
形態では実施形態１とは異なり、ビット線ＢＬの電圧
を、通常のビット線ＢＬのハイレベル時の電圧ＶＣＣよ
りも高い電圧である高電圧Ｖｅｘとし、プレート線ＰＬ
を接地電圧に保持する。このためメモリセルＭＣのトラ
ンジスタＴｒがオンしている期間中、強誘電体容量Ｃの
電極間に実施形態１とは極性が逆の高電圧を印加するよ
うにしている。尚、実施形態１と２を組み合わせて強誘
電体容量Ｃの電極間に極性を変えて電圧を印加して分極
を励起するようにしてもよく、さらには、極性を変えて
電圧を印加する動作を繰り返し複数回行なうようにして
もよい。
２を示す電圧波形図である。本実施形態に用いる強誘電
体メモリ装置は図１（ａ）と同じ構成であるが、本実施
形態では実施形態１とは異なり、ビット線ＢＬの電圧
を、通常のビット線ＢＬのハイレベル時の電圧ＶＣＣよ
りも高い電圧である高電圧Ｖｅｘとし、プレート線ＰＬ
を接地電圧に保持する。このためメモリセルＭＣのトラ
ンジスタＴｒがオンしている期間中、強誘電体容量Ｃの
電極間に実施形態１とは極性が逆の高電圧を印加するよ
うにしている。尚、実施形態１と２を組み合わせて強誘
電体容量Ｃの電極間に極性を変えて電圧を印加して分極
を励起するようにしてもよく、さらには、極性を変えて
電圧を印加する動作を繰り返し複数回行なうようにして
もよい。
【００５２】（実施形態３）図３は、本発明の実施形態
１及び２に係るメモリセルを用いて構成した強誘電体メ
モリ装置を駆動するための具体的回路構成を示す回路図
である。
１及び２に係るメモリセルを用いて構成した強誘電体メ
モリ装置を駆動するための具体的回路構成を示す回路図
である。
【００５３】図３では、図１（ａ）のメモリセルＭＣを
マトリックス状に配列してなるメモリセルアレイ１に加
えて、制御信号ＸＣに従ってプレート線ＰＬに所定のタ
イミングでプレート線電圧Ｖｐを印加するプレート線電
位発生回路７と、外部アドレス信号ＡＤｘ及び制御信号
ＸＣに従ってワード線ＷＬ１〜ＷＬｍのうちの１つを所
定のタイミングで選択レベルとするワード線選択制御回
路６と、ディスチャージ制御信号ＢＬＤＣに従ってビッ
ト線ＢＬ１１〜ＢＬｍ２を所定のタイミングで接地電圧
とするビット線ディスチャージ回路２と、選択状態のメ
モリセルに接続するビット線と対をなすビット線に対し
基準電位発生制御信号ＲＬＣ１，ＲＬＣ２に従って所定
のタイミングで基準電圧を供給する基準電位発生回路３
と、センス増幅制御信号ＳＡＣに従って活性化し対をな
す第１及び第２のビット線間（例えばＢＬ１１，ＢＬ１
２間）に伝達された読み出しデータを増幅して出力し、
書き込みデータを対をなす第１及び第２のビット線に供
給する複数のセンス増幅器４と、制御信号ＸＣに従って
ビット線ディスチャージ回路２，基準電位発生回路３，
センス増幅器４の制御を行うセンスアンプ制御回路５と
を有している。
マトリックス状に配列してなるメモリセルアレイ１に加
えて、制御信号ＸＣに従ってプレート線ＰＬに所定のタ
イミングでプレート線電圧Ｖｐを印加するプレート線電
位発生回路７と、外部アドレス信号ＡＤｘ及び制御信号
ＸＣに従ってワード線ＷＬ１〜ＷＬｍのうちの１つを所
定のタイミングで選択レベルとするワード線選択制御回
路６と、ディスチャージ制御信号ＢＬＤＣに従ってビッ
ト線ＢＬ１１〜ＢＬｍ２を所定のタイミングで接地電圧
とするビット線ディスチャージ回路２と、選択状態のメ
モリセルに接続するビット線と対をなすビット線に対し
基準電位発生制御信号ＲＬＣ１，ＲＬＣ２に従って所定
のタイミングで基準電圧を供給する基準電位発生回路３
と、センス増幅制御信号ＳＡＣに従って活性化し対をな
す第１及び第２のビット線間（例えばＢＬ１１，ＢＬ１
２間）に伝達された読み出しデータを増幅して出力し、
書き込みデータを対をなす第１及び第２のビット線に供
給する複数のセンス増幅器４と、制御信号ＸＣに従って
ビット線ディスチャージ回路２，基準電位発生回路３，
センス増幅器４の制御を行うセンスアンプ制御回路５と
を有している。
【００５４】図３に示す実施形態では、強誘電体メモリ
装置を工場から出荷する際に行なわれる駆動テスト期間
等において強誘電体容量の強誘電体の分極特性を改善す
るようにしたものである。すなわち、センスアンプ制御
回路５からビット線デイスチャージ回路２に加える電圧
は、図３１に示した場合の電圧ＶＣＣより高い電圧であ
るＶｅｘに設定し、プレート線電位発生回路７から複数
のプレート線ＰＬに加える電圧は、図３１に示した場合
の電圧ＶＣＣより高い電圧であるＶｅｘに設定し、デー
タ“０”又は“１”の書き込みを個々のメモリセルＭＣ
に対して行う。このような動作を行うことにより、デー
タ“１”または“０”を書き込んだメモリセルＭＣの強
誘電体容量Ｃに通常の動作電圧ＶＣＣよりも高い電圧を
印加することとなる。強誘電体容量Ｃに高い電圧Ｖｅｘ
を印加することにより、強誘電体容量Ｃのドメインを再
配列することができる。そのため、サイズの縮小による
強誘電体容量内の欠陥の増加等により分極反転を阻害さ
れたドメインが、再配列により分極反転が可能となる。
このような作用により小さいサイズの強誘電体容量Ｃに
おける低電圧印加時の分極特性が改善される。この分極
特性が改善された後に、メモリ内容を記憶させる作業が
行なわれてメモリ装置として使用される。
装置を工場から出荷する際に行なわれる駆動テスト期間
等において強誘電体容量の強誘電体の分極特性を改善す
るようにしたものである。すなわち、センスアンプ制御
回路５からビット線デイスチャージ回路２に加える電圧
は、図３１に示した場合の電圧ＶＣＣより高い電圧であ
るＶｅｘに設定し、プレート線電位発生回路７から複数
のプレート線ＰＬに加える電圧は、図３１に示した場合
の電圧ＶＣＣより高い電圧であるＶｅｘに設定し、デー
タ“０”又は“１”の書き込みを個々のメモリセルＭＣ
に対して行う。このような動作を行うことにより、デー
タ“１”または“０”を書き込んだメモリセルＭＣの強
誘電体容量Ｃに通常の動作電圧ＶＣＣよりも高い電圧を
印加することとなる。強誘電体容量Ｃに高い電圧Ｖｅｘ
を印加することにより、強誘電体容量Ｃのドメインを再
配列することができる。そのため、サイズの縮小による
強誘電体容量内の欠陥の増加等により分極反転を阻害さ
れたドメインが、再配列により分極反転が可能となる。
このような作用により小さいサイズの強誘電体容量Ｃに
おける低電圧印加時の分極特性が改善される。この分極
特性が改善された後に、メモリ内容を記憶させる作業が
行なわれてメモリ装置として使用される。
【００５５】また図４は、図３の回路構成に電圧変換回
路２０を加えたものである。図３では、すべての回路に
対して通常の電圧ＶＣＣを高電圧Ｖｅｘに変更して印加
しているため、高電圧Ｖｅｘはすべての回路が動作する
上限以下に限られる。しかし図４のように電圧変換回路
２０を備えれば、プレート線ＰＬまたはビット線ＢＬの
みに限定して高電圧Ｖｅｘを印加し、他の回路は通常の
電圧ＶＣＣを入力して動作させることができる。
路２０を加えたものである。図３では、すべての回路に
対して通常の電圧ＶＣＣを高電圧Ｖｅｘに変更して印加
しているため、高電圧Ｖｅｘはすべての回路が動作する
上限以下に限られる。しかし図４のように電圧変換回路
２０を備えれば、プレート線ＰＬまたはビット線ＢＬの
みに限定して高電圧Ｖｅｘを印加し、他の回路は通常の
電圧ＶＣＣを入力して動作させることができる。
【００５６】（実施形態４）図５（ａ）は、本発明の実
施形態４に係る強誘電体メモリ装置に用いるメモリセル
を示す回路図、（ｂ）は電圧波形図である。
施形態４に係る強誘電体メモリ装置に用いるメモリセル
を示す回路図、（ｂ）は電圧波形図である。
【００５７】図５（ａ）に示すメモリセルＭＣは、２つ
のトランジスタＴｒ１，Ｔｒ２と、２つの強誘電体容量
Ｃ１，Ｃ２との組合せからなっている。
のトランジスタＴｒ１，Ｔｒ２と、２つの強誘電体容量
Ｃ１，Ｃ２との組合せからなっている。
【００５８】２つのトランジスタＴｒ１，Ｔｒ２のゲー
トは、ワード線ＷＬに共通に接続され、一方のトランジ
スタＴｒ１のドレイン（又はソース）はビット線ＢＬ１
に、他方のトランジスタＴｒ２のドレイン（又はソー
ス）はビット線ＢＬ２に接続されている。また各トラン
ジスタＴｒ１，Ｔｒ２のソース（又はドレイン）には、
強誘電体容量Ｃ１，Ｃ２の一方の電極で接続され、強誘
電体容量Ｃ１，Ｃ２の他方の電極は、プレート線ＰＬに
共通に接続されている。
トは、ワード線ＷＬに共通に接続され、一方のトランジ
スタＴｒ１のドレイン（又はソース）はビット線ＢＬ１
に、他方のトランジスタＴｒ２のドレイン（又はソー
ス）はビット線ＢＬ２に接続されている。また各トラン
ジスタＴｒ１，Ｔｒ２のソース（又はドレイン）には、
強誘電体容量Ｃ１，Ｃ２の一方の電極で接続され、強誘
電体容量Ｃ１，Ｃ２の他方の電極は、プレート線ＰＬに
共通に接続されている。
【００５９】図５（ｂ）に示すようにプレート線ＰＬの
電圧を、通常の電圧ＶＣＣより高い高電圧Ｖｅｘに設定
し、ビット線ＢＬ１及びＢＬ２の電圧を接地電圧に保持
し、トランジスタＴｒ１及びＴｒ２をオンすることによ
って、２つの強誘電体容量Ｃ１，Ｃ２に高電圧Ｖｅｘを
印加している。このため、実施形態１と同様な効果を得
ることができる。なお、実施形態２と同様に高電圧の印
加方向を逆にすることもできる。
電圧を、通常の電圧ＶＣＣより高い高電圧Ｖｅｘに設定
し、ビット線ＢＬ１及びＢＬ２の電圧を接地電圧に保持
し、トランジスタＴｒ１及びＴｒ２をオンすることによ
って、２つの強誘電体容量Ｃ１，Ｃ２に高電圧Ｖｅｘを
印加している。このため、実施形態１と同様な効果を得
ることができる。なお、実施形態２と同様に高電圧の印
加方向を逆にすることもできる。
【００６０】なお実施形態１，２では、１叉は２個のト
ランジスタ及び強誘電体容量の組み合わせによりメモリ
セルを構成したが、トランジスタ及び強誘電体容量の個
数は、このものに限定されるものではない。
ランジスタ及び強誘電体容量の組み合わせによりメモリ
セルを構成したが、トランジスタ及び強誘電体容量の個
数は、このものに限定されるものではない。
【００６１】（実施形態５）図６は本発明の実施形態５
を示すブロック図である。本実施形態が図３１に示した
従来の強誘電体メモリ装置と異なる点は、強誘電体メモ
リ装置に外部から入力されるテスト信号ＴＥＳＴが第１
のレベル（ハイレベル）のとき、すべてのメモリセルＭ
Ｃ１１〜ＭＣｎｍの強誘電体容量Ｃの電極間に、メモリ
動作時に強誘電体容量Ｃに印加される電圧ＶＣＣよりも
高い電圧である高電圧Ｖｅｘを印加するにした点にあ
る。このようにすることにより、すべてのメモリセルに
対して実施形態１，２に示した動作を高速に行うことが
できる。
を示すブロック図である。本実施形態が図３１に示した
従来の強誘電体メモリ装置と異なる点は、強誘電体メモ
リ装置に外部から入力されるテスト信号ＴＥＳＴが第１
のレベル（ハイレベル）のとき、すべてのメモリセルＭ
Ｃ１１〜ＭＣｎｍの強誘電体容量Ｃの電極間に、メモリ
動作時に強誘電体容量Ｃに印加される電圧ＶＣＣよりも
高い電圧である高電圧Ｖｅｘを印加するにした点にあ
る。このようにすることにより、すべてのメモリセルに
対して実施形態１，２に示した動作を高速に行うことが
できる。
【００６２】図６においてテスト信号ＴＥＳＴは、セン
スアンプ制御回路５、ワード線選択制御回路６、プレー
ト線電位発生回路７に入力されており、この点が図３１
の回路例とは異なっている。図６に示した回路の、動作
波形タイミング例を図７に示す。
スアンプ制御回路５、ワード線選択制御回路６、プレー
ト線電位発生回路７に入力されており、この点が図３１
の回路例とは異なっている。図６に示した回路の、動作
波形タイミング例を図７に示す。
【００６３】図７において、期間Ｔ８がテスト期間、期
間Ｔ７，Ｔ９がテスト期間外である。以下、ビット線Ｂ
Ｌ１１〜ＢＬｍ２、ワード線ＷＬ１〜ＷＬｎ、プレート
線ＰＬの３つの信号線の動作について、個別に説明す
る。まずビット線ＢＬ１１〜ＢＬｍ２の動作について説
明する。テスト期間Ｔ８において、テスト信号ＴＥＳＴ
がハイレベル（第１のレベル）となると、ディスチャー
ジ制御信号ＢＬＤＣがハイレベルとなり、センス増幅器
４は非活性化される。
間Ｔ７，Ｔ９がテスト期間外である。以下、ビット線Ｂ
Ｌ１１〜ＢＬｍ２、ワード線ＷＬ１〜ＷＬｎ、プレート
線ＰＬの３つの信号線の動作について、個別に説明す
る。まずビット線ＢＬ１１〜ＢＬｍ２の動作について説
明する。テスト期間Ｔ８において、テスト信号ＴＥＳＴ
がハイレベル（第１のレベル）となると、ディスチャー
ジ制御信号ＢＬＤＣがハイレベルとなり、センス増幅器
４は非活性化される。
【００６４】図８にセンス増幅器４の回路例を示す。図
８において、センス増幅制御信号ＳＡＣの正転出力信号
ＳＡＰと、センス増幅制御信号ＳＡＣを反転させた反転
出力信号ＳＡＮとは、それぞれＮ，Ｐチャネルトランジ
スタのソース、又はドレインのいずれが一方（ビット線
ＢＬｊ１１〜ＢＬｊｍ１，ＢＬｊ１２〜ＢＬｊｍ２に接
続されていない方）に入力される。ビット線ディスチャ
ージ回路２及び図８に示したセンス増幅器４の動作波形
は図９のようになり、ビット線ＢＬ１１，ＢＬ１２〜Ｂ
Ｌｍ１，ＢＬｍ２は、テスト期間Ｔ８において、接地電
圧にディスチャージされる。
８において、センス増幅制御信号ＳＡＣの正転出力信号
ＳＡＰと、センス増幅制御信号ＳＡＣを反転させた反転
出力信号ＳＡＮとは、それぞれＮ，Ｐチャネルトランジ
スタのソース、又はドレインのいずれが一方（ビット線
ＢＬｊ１１〜ＢＬｊｍ１，ＢＬｊ１２〜ＢＬｊｍ２に接
続されていない方）に入力される。ビット線ディスチャ
ージ回路２及び図８に示したセンス増幅器４の動作波形
は図９のようになり、ビット線ＢＬ１１，ＢＬ１２〜Ｂ
Ｌｍ１，ＢＬｍ２は、テスト期間Ｔ８において、接地電
圧にディスチャージされる。
【００６５】次にワード線ＷＬ１〜ＷＬｎの動作につい
て説明する。図７の例では、ワード線ＷＬ１〜ＷＬｎ
は、テスト期間Ｔ８において、交互に１度だけ選択され
てトランジスタＴｒの動作電圧に保持されるようになっ
ている。実施形態５ではワード線ＷＬ１〜ＷＬｎが保持
される電圧（トランジスタＴｒの動作電圧）を高電圧Ｖ
ＢＯＯＴ（ＶＢＯＯＴ＞ＶＣＣ）に設定している。図１
０に、図７のワード線ＷＬ１〜ＷＬｎの動作波形を実現
するワード線選択制御回路６の例を示す。ワード線選択
制御回路６は、Ｘ系制御回路８、アドレスバッファ回路
９、インターナルアドレス発生回路１０、（ｋ＋１）個
のアドレス切替回路１１、Ｘデコーダ回路１２から構成
される。
て説明する。図７の例では、ワード線ＷＬ１〜ＷＬｎ
は、テスト期間Ｔ８において、交互に１度だけ選択され
てトランジスタＴｒの動作電圧に保持されるようになっ
ている。実施形態５ではワード線ＷＬ１〜ＷＬｎが保持
される電圧（トランジスタＴｒの動作電圧）を高電圧Ｖ
ＢＯＯＴ（ＶＢＯＯＴ＞ＶＣＣ）に設定している。図１
０に、図７のワード線ＷＬ１〜ＷＬｎの動作波形を実現
するワード線選択制御回路６の例を示す。ワード線選択
制御回路６は、Ｘ系制御回路８、アドレスバッファ回路
９、インターナルアドレス発生回路１０、（ｋ＋１）個
のアドレス切替回路１１、Ｘデコーダ回路１２から構成
される。
【００６６】図１０において、ＡＤＣはアドレスバッフ
ァ回路９を制御するための制御信号、ＩＡＤＣはインタ
ーナルアドレス発生回路１０を制御するための制御信
号、ＡＤＳＷＣはアドレス切替回路１１を制御するため
の制御信号、ＸＤＣはＸデコーダ回路１２を制御するた
めの制御信号、ＥＸＡｉ（ｉ＝０〜ｋ）はアドレスバッ
ファ出力信号、ＩＸＡｉ（ｉ＝０〜ｋ）はインターナル
アドレス信号、ＴＸＡｉ，ＮＸＡｉ（ｉ＝０〜ｋ）は、
それぞれアドレス正転出力信号、アドレス反転出力信号
である。
ァ回路９を制御するための制御信号、ＩＡＤＣはインタ
ーナルアドレス発生回路１０を制御するための制御信
号、ＡＤＳＷＣはアドレス切替回路１１を制御するため
の制御信号、ＸＤＣはＸデコーダ回路１２を制御するた
めの制御信号、ＥＸＡｉ（ｉ＝０〜ｋ）はアドレスバッ
ファ出力信号、ＩＸＡｉ（ｉ＝０〜ｋ）はインターナル
アドレス信号、ＴＸＡｉ，ＮＸＡｉ（ｉ＝０〜ｋ）は、
それぞれアドレス正転出力信号、アドレス反転出力信号
である。
【００６７】図１１，１２，１３，１４に、アドレスバ
ッファ回路９、インターナルアドレス発生回路１０、ア
ドレス切替回路１１、Ｘデコーダ回路１２の例を示す。
以下、この例におけるワード線選択制御回路６の動作に
ついて、図１５を用いて説明する。
ッファ回路９、インターナルアドレス発生回路１０、ア
ドレス切替回路１１、Ｘデコーダ回路１２の例を示す。
以下、この例におけるワード線選択制御回路６の動作に
ついて、図１５を用いて説明する。
【００６８】図１５のテスト期間Ｔ８において、アドレ
スバッッファ回路制御信号ＡＤＣはロウレベルとなる。
このとき、図１１の構成から明らかなように、アドレス
バッファ回路９は非活性化される。また、テスト期間Ｔ
８において、インターナルアドレス発生回路制御信号Ｉ
ＡＤＣはハイレベルとなる。このとき、図１２の構成か
ら明らかなように、複数のバイナリカウンタ１３からの
出力信号であるＩＸＡｉ（ｉ＝０〜ｋ）の波形は、図１
５に示すように交互に切り替えて順次出力する波形とな
る。
スバッッファ回路制御信号ＡＤＣはロウレベルとなる。
このとき、図１１の構成から明らかなように、アドレス
バッファ回路９は非活性化される。また、テスト期間Ｔ
８において、インターナルアドレス発生回路制御信号Ｉ
ＡＤＣはハイレベルとなる。このとき、図１２の構成か
ら明らかなように、複数のバイナリカウンタ１３からの
出力信号であるＩＸＡｉ（ｉ＝０〜ｋ）の波形は、図１
５に示すように交互に切り替えて順次出力する波形とな
る。
【００６９】また、テスト期間Ｔ８において、アドレス
切替回路制御信号ＡＤＳＷＣはハイレベルとなる。この
とき、（ｋ＋１）個のアドレス切替回路１１は図１３の
構成から明らかなように、出力信号として、インターナ
ルアドレス信号ＩＸＡｉ（ｉ＝０〜ｋ）を選択する。
切替回路制御信号ＡＤＳＷＣはハイレベルとなる。この
とき、（ｋ＋１）個のアドレス切替回路１１は図１３の
構成から明らかなように、出力信号として、インターナ
ルアドレス信号ＩＸＡｉ（ｉ＝０〜ｋ）を選択する。
【００７０】またテスト期間Ｔ８において、Ｘデコーダ
回路制御信号ＸＤＣはハイレベルとなる。このとき、図
１４に示したＸデコーダ回路１２は活性化され、その内
部のレベル変換回路１４により電圧ＶＣＣのレベルが電
圧ＶＢＯＯＴのレベルに変換され、入力アドレスはデコ
ードされて、電圧ＶＢＯＯＴのレベルで出力される。
回路制御信号ＸＤＣはハイレベルとなる。このとき、図
１４に示したＸデコーダ回路１２は活性化され、その内
部のレベル変換回路１４により電圧ＶＣＣのレベルが電
圧ＶＢＯＯＴのレベルに変換され、入力アドレスはデコ
ードされて、電圧ＶＢＯＯＴのレベルで出力される。
【００７１】以上の結果、図１５で示すように、テスト
期間Ｔ８において、テスト信号が第１のレベル、すなわ
ちハイレベルのときに、インターナルアドレス発生回路
１０からのアドレス信号をアドレス切替回路１１を介し
てＸデコーダ回路１２に入力し、Ｘデコーダ回路１２で
デコードした信号に基いて、テスト信号の入力期間内に
複数のワード線ＷＬ１〜ＷＬｎを交互に切替えることと
なる。
期間Ｔ８において、テスト信号が第１のレベル、すなわ
ちハイレベルのときに、インターナルアドレス発生回路
１０からのアドレス信号をアドレス切替回路１１を介し
てＸデコーダ回路１２に入力し、Ｘデコーダ回路１２で
デコードした信号に基いて、テスト信号の入力期間内に
複数のワード線ＷＬ１〜ＷＬｎを交互に切替えることと
なる。
【００７２】最後にプレート線ＰＬの動作について、図
１６の回路例、図１７の波形タイミング図を用いて説明
する。図１６は、プレート線電位発生回路７の例であ
る。図１６において、プレート線電位発生回路７は、Ｘ
系制御回路１５、電位切替回路１６、プレート線駆動回
路１７から構成される。図１６において、ＶＳＷは電位
切替回路１６の出力レベル、制御信号ＰＬＣ１〜ＰＬＣ
４はＸ系制御回路１５の出力信号であり、制御信号ＰＬ
Ｃ１〜ＰＬＣ３は電位切替回路１６の制御に、制御信号
ＰＬＣ４はプレート線駆動回路１７の制御にそれぞれ用
いられる。テスト期間Ｔ８において、制御信号ＰＬＣ
１，ＰＬ２はローレベルとなり、制御信号ＰＬ３，ＰＬ
Ｃ４はハイレベルとなる。このとき、電位切替回路１６
の出力レベルＶＳＷは高電圧Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）
レベルとなり、プレート線ＰＬの電圧Ｖｐのレベルは、
高電圧Ｖｅｘのレベルとなる。以上の結果、図７に示す
動作波形が実現される。
１６の回路例、図１７の波形タイミング図を用いて説明
する。図１６は、プレート線電位発生回路７の例であ
る。図１６において、プレート線電位発生回路７は、Ｘ
系制御回路１５、電位切替回路１６、プレート線駆動回
路１７から構成される。図１６において、ＶＳＷは電位
切替回路１６の出力レベル、制御信号ＰＬＣ１〜ＰＬＣ
４はＸ系制御回路１５の出力信号であり、制御信号ＰＬ
Ｃ１〜ＰＬＣ３は電位切替回路１６の制御に、制御信号
ＰＬＣ４はプレート線駆動回路１７の制御にそれぞれ用
いられる。テスト期間Ｔ８において、制御信号ＰＬＣ
１，ＰＬ２はローレベルとなり、制御信号ＰＬ３，ＰＬ
Ｃ４はハイレベルとなる。このとき、電位切替回路１６
の出力レベルＶＳＷは高電圧Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）
レベルとなり、プレート線ＰＬの電圧Ｖｐのレベルは、
高電圧Ｖｅｘのレベルとなる。以上の結果、図７に示す
動作波形が実現される。
【００７３】次に、図６に示した回路の、別の動作波形
タイミング例を図１８に示す。この例では、テスト期間
Ｔ８において、常にワード線ＷＬ１〜ＷＬｎのレベルを
電圧ＶＢＯＯＴレベルとした点が図７のタイミング例と
は異なる。図１９に、図１８の動作波形を実現するＸデ
コーダ回路１２の例を示す。テスト期間Ｔ８において、
テスト信号ＴＥＳＴがハイレベルとなると、ワード線Ｗ
Ｌ１〜ＷＬｎを出力する各ＮＡＮＤゲートにロウレベル
が入力される。その結果、ワード線ＷＬ１〜ＷＬｎの電
圧レベルは電圧ＶＢＯＯＴのレベルとなる。
タイミング例を図１８に示す。この例では、テスト期間
Ｔ８において、常にワード線ＷＬ１〜ＷＬｎのレベルを
電圧ＶＢＯＯＴレベルとした点が図７のタイミング例と
は異なる。図１９に、図１８の動作波形を実現するＸデ
コーダ回路１２の例を示す。テスト期間Ｔ８において、
テスト信号ＴＥＳＴがハイレベルとなると、ワード線Ｗ
Ｌ１〜ＷＬｎを出力する各ＮＡＮＤゲートにロウレベル
が入力される。その結果、ワード線ＷＬ１〜ＷＬｎの電
圧レベルは電圧ＶＢＯＯＴのレベルとなる。
【００７４】（実施形態６）図２０は、本発明の実施形
態６を示す回路図である。本実施形態では、メモリセル
ＭＣ１１〜ＭＣｎｍの強誘電体容量Ｃの電極間に印加す
る電圧の極性を、実施形態５の場合とは逆にしたもので
ある。図２０の回路では、図５に示した回路にビット線
チャージ回路１８がつけ加えられており、また図１３に
示したＸデコーダ回路１２に変更が加えられている。図
２１に、実施形態５におけるＸデコーダ回路１２を示
す。図２２に、図２０に示した回路の内部波形を示す。
態６を示す回路図である。本実施形態では、メモリセル
ＭＣ１１〜ＭＣｎｍの強誘電体容量Ｃの電極間に印加す
る電圧の極性を、実施形態５の場合とは逆にしたもので
ある。図２０の回路では、図５に示した回路にビット線
チャージ回路１８がつけ加えられており、また図１３に
示したＸデコーダ回路１２に変更が加えられている。図
２１に、実施形態５におけるＸデコーダ回路１２を示
す。図２２に、図２０に示した回路の内部波形を示す。
【００７５】図２１の回路において、最終段のインバー
タの電源は電圧ＶＢＯＯＴ２となっており、レベル変換
回路１３は、電圧ＶＣＣのレベルを電圧ＶＢＯＯＴ２の
レベルに変換する。各メモリセルＭＣ１１〜ＭＣｎｍの
トランジスタＴｒのしきい値電圧をＶｍとすると、電圧
ＶＢＯＯＴ２のレベルと電圧ＶＣＣのレベルとの間に
は、 ＶＢＯＯＴ＞Ｖｅｘ＋Ｖｔｎ の関係が存在し、メモリセルＭＣ１１〜ＭＣｎｍの強誘
電体容量Ｃに高電圧Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）が印加で
きるようになっている。
タの電源は電圧ＶＢＯＯＴ２となっており、レベル変換
回路１３は、電圧ＶＣＣのレベルを電圧ＶＢＯＯＴ２の
レベルに変換する。各メモリセルＭＣ１１〜ＭＣｎｍの
トランジスタＴｒのしきい値電圧をＶｍとすると、電圧
ＶＢＯＯＴ２のレベルと電圧ＶＣＣのレベルとの間に
は、 ＶＢＯＯＴ＞Ｖｅｘ＋Ｖｔｎ の関係が存在し、メモリセルＭＣ１１〜ＭＣｎｍの強誘
電体容量Ｃに高電圧Ｖｅｘ（Ｖｅｘ＞ＶＣＣ）が印加で
きるようになっている。
【００７６】（実施形態７）次に、本発明の実施形態７
について説明する。本実施形態は、実施形態５，６とは
異なり、外部アドレス信号ＡＤｘを用いて、テスト期間
Ｔ８に置いて、任意のメモリセルＭＣ１１〜ＭＣｎｍの
強誘電体容量Ｃの電極間に電圧Ｖｅｘを印加できるよう
にしたものである。図２３に、本実施形態を実現する回
路の動作波形タイミング例を示す。
について説明する。本実施形態は、実施形態５，６とは
異なり、外部アドレス信号ＡＤｘを用いて、テスト期間
Ｔ８に置いて、任意のメモリセルＭＣ１１〜ＭＣｎｍの
強誘電体容量Ｃの電極間に電圧Ｖｅｘを印加できるよう
にしたものである。図２３に、本実施形態を実現する回
路の動作波形タイミング例を示す。
【００７７】テスト期間Ｔ８において、アドレス切替回
路制御信号ＡＤＳＷＣはロウレベルとなる。このとき、
図１３に示した（ｋ＋１）個のアドレス切替回路１０
は、出力信号として、アドレスバッファ出力信号ＥＸＡ
ｉ（ｉ＝０〜ｋ）を選択する。このようにすることで、
外部アドレス信号ＡＤｘに応じて選択されたワード線を
電圧ＶＢＯＯＴレベルとし、任意のメモリセルの強誘電
体容量Ｃの電極間に電圧を印加することができる。
路制御信号ＡＤＳＷＣはロウレベルとなる。このとき、
図１３に示した（ｋ＋１）個のアドレス切替回路１０
は、出力信号として、アドレスバッファ出力信号ＥＸＡ
ｉ（ｉ＝０〜ｋ）を選択する。このようにすることで、
外部アドレス信号ＡＤｘに応じて選択されたワード線を
電圧ＶＢＯＯＴレベルとし、任意のメモリセルの強誘電
体容量Ｃの電極間に電圧を印加することができる。
【００７８】本実施形態でも、実施形態５，６と同様、
強誘電体容量Ｃの電極間に印加する電圧Ｖｅｘの極性は
２通り考えられ、それを実現する回路構成は、実施形態
５，６と同様になる。
強誘電体容量Ｃの電極間に印加する電圧Ｖｅｘの極性は
２通り考えられ、それを実現する回路構成は、実施形態
５，６と同様になる。
【００７９】（実施形態８）図２４は、本発明の実施形
態８を示す回路図である。図２４に示す実施形態では、
基準電位発生回路３と、基準電位発生回路３の出力側に
設けたダミーセルＤＣ及び複数のダミーワード線ＤＷＬ
並びに複数のダミープレート線ＤＰＬと、センスアンプ
制御回路５と、トランスファーゲート回路１９とを有し
ている。
態８を示す回路図である。図２４に示す実施形態では、
基準電位発生回路３と、基準電位発生回路３の出力側に
設けたダミーセルＤＣ及び複数のダミーワード線ＤＷＬ
並びに複数のダミープレート線ＤＰＬと、センスアンプ
制御回路５と、トランスファーゲート回路１９とを有し
ている。
【００８０】ダミーセルＤＣは、前記複数のビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬｍ１，ＢＬｍ２に接続されたス
イッチング用トランジスタＴと、強誘電体の両面に電極
を取り付けて、その一方の電極をトランジスタＴのソー
ス，ドレインのうちのいずれか一方に接続した少なくと
も１つの強誘電体容量Ｃとの組み合わせからなるもので
ある。また複数のダミーワード線ＤＷＬは、複数のダミ
ーセルＤＣのトランジスタＴのゲートに接続されて、強
誘電体メモリ装置に入力されるテスト信号が第１のレベ
ルのときにトランジスタＴを任意に選択して導通するも
のであり、ダミープレート線ＤＰＬは、複数のダミーセ
ルＤＣの強誘電体容量Ｃの他方の電極に接続されたもの
である。また基準電位発生回路３は、センス動作時に基
準電圧を発生するものである。センスアンプ制御回路５
は、基準電位発生回路３を制御するものであり、前記全
てのダミーセルＤＣは、強誘電体メモリ装置に入力され
るテスト信号が第１のレベルのときに、その強誘電体容
量Ｃの両電極間に、前記基準電圧が印加されるようにな
っている。
Ｌ１１，ＢＬ１２〜ＢＬｍ１，ＢＬｍ２に接続されたス
イッチング用トランジスタＴと、強誘電体の両面に電極
を取り付けて、その一方の電極をトランジスタＴのソー
ス，ドレインのうちのいずれか一方に接続した少なくと
も１つの強誘電体容量Ｃとの組み合わせからなるもので
ある。また複数のダミーワード線ＤＷＬは、複数のダミ
ーセルＤＣのトランジスタＴのゲートに接続されて、強
誘電体メモリ装置に入力されるテスト信号が第１のレベ
ルのときにトランジスタＴを任意に選択して導通するも
のであり、ダミープレート線ＤＰＬは、複数のダミーセ
ルＤＣの強誘電体容量Ｃの他方の電極に接続されたもの
である。また基準電位発生回路３は、センス動作時に基
準電圧を発生するものである。センスアンプ制御回路５
は、基準電位発生回路３を制御するものであり、前記全
てのダミーセルＤＣは、強誘電体メモリ装置に入力され
るテスト信号が第１のレベルのときに、その強誘電体容
量Ｃの両電極間に、前記基準電圧が印加されるようにな
っている。
【００８１】図２４において、ＤＴＧ１，ＤＴＧ２はト
ランスファーゲート制御信号、ＰＤＣはダミーセルプリ
チャージ制御信号、ＤＷＬはダミーワード線、ＤＰＬは
ダミープレート線である。この基準電位発生回路３に
は、強誘電体容量Ｃで構成されるダミーセル２つが用い
られている。
ランスファーゲート制御信号、ＰＤＣはダミーセルプリ
チャージ制御信号、ＤＷＬはダミーワード線、ＤＰＬは
ダミープレート線である。この基準電位発生回路３に
は、強誘電体容量Ｃで構成されるダミーセル２つが用い
られている。
【００８２】本実施形態は、図２４のように、ダミーセ
ルとして強誘電体容量Ｃが用いられている場合に、実施
形態１〜６と同様、この強誘電体容量Ｃの電極間にメモ
リ動作時に印加される電圧ＶＣＣよりも高い電圧Ｖｅｘ
を印加するためのテストモードを設けることに特徴があ
る。図２５に、本発明の実施形態８における動作波型タ
イミング例を示す。テスト期間Ｔ８において、ビット線
ＢＬ１１〜ＢＬＭ２は接地電圧にディスチャージされ、
ダミープレート線ＤＰＬの電圧レベルは電圧Ｖｅｘのレ
ベルとなり、ダミーワード線ＤＷＬの電圧レベルは電圧
ＶＢＯＯＴのレベルとなる。このようにして、ダミーセ
ルの強誘電体容量間に電圧Ｖｅｘを印加することができ
る。なお、図２５においては、ダミープレート線ＤＰＬ
側を高電圧としているが、逆の極性を強誘電体容量Ｃに
印加することも可能であり、それを実現する回路構成
は、実施形態５と同様になる。
ルとして強誘電体容量Ｃが用いられている場合に、実施
形態１〜６と同様、この強誘電体容量Ｃの電極間にメモ
リ動作時に印加される電圧ＶＣＣよりも高い電圧Ｖｅｘ
を印加するためのテストモードを設けることに特徴があ
る。図２５に、本発明の実施形態８における動作波型タ
イミング例を示す。テスト期間Ｔ８において、ビット線
ＢＬ１１〜ＢＬＭ２は接地電圧にディスチャージされ、
ダミープレート線ＤＰＬの電圧レベルは電圧Ｖｅｘのレ
ベルとなり、ダミーワード線ＤＷＬの電圧レベルは電圧
ＶＢＯＯＴのレベルとなる。このようにして、ダミーセ
ルの強誘電体容量間に電圧Ｖｅｘを印加することができ
る。なお、図２５においては、ダミープレート線ＤＰＬ
側を高電圧としているが、逆の極性を強誘電体容量Ｃに
印加することも可能であり、それを実現する回路構成
は、実施形態５と同様になる。
【００８３】（実施例）本発明の実施例１では、図１
（ａ）に示したメモリセルの強誘電体容量Ｃとして、Ｓ
ｒＢｉ2Ｔａ2０9を強誘電体に用い２μｍ角の大きさに
加工して両面に電極を取り付けたものを用いた。図２６
は、この強誘電体容量Ｃを電圧２Ｖで動作させた時のヒ
ステリシス曲線及び実施形態１で述べた電圧Ｖｅｘとし
て電圧５Ｖを印加した後のヒステリシス曲線を測定した
図である。高電圧Ｖｅｘを印加する前の電圧２Ｖ動作時
の２Ｐｒは非常に小さく、読み出しマージンが非常に小
さいが、電圧５Ｖ印加後の２ｐｒは大きく増加してお
り、データ“１”，“０”読み出しの読み出しマージン
が大きく増加した。
（ａ）に示したメモリセルの強誘電体容量Ｃとして、Ｓ
ｒＢｉ2Ｔａ2０9を強誘電体に用い２μｍ角の大きさに
加工して両面に電極を取り付けたものを用いた。図２６
は、この強誘電体容量Ｃを電圧２Ｖで動作させた時のヒ
ステリシス曲線及び実施形態１で述べた電圧Ｖｅｘとし
て電圧５Ｖを印加した後のヒステリシス曲線を測定した
図である。高電圧Ｖｅｘを印加する前の電圧２Ｖ動作時
の２Ｐｒは非常に小さく、読み出しマージンが非常に小
さいが、電圧５Ｖ印加後の２ｐｒは大きく増加してお
り、データ“１”，“０”読み出しの読み出しマージン
が大きく増加した。
【００８４】実施例２として、図１（ａ）に示したメモ
リセルの強誘電体容量Ｃとして、ＳｒＢｉ2Ｔｒ2０9を
強誘電体に用い３μｍ角の大きさに加工して両面に電極
を取り付けたものを用いた。図２７（ａ）は高電圧Ｖｅ
ｘを印加する前、（ｂ）は高電圧Ｖｅｘとして５Ｖを印
加した後の電圧３Ｖ動作時のビット線ＢＬに読み出され
る電荷量の度数分布を示す。データ“０”の読み出しの
電荷量は電圧Ｖｅｘの印加により大きな変化はないが、
データ“０”，“１”ともに読み出される電荷量のばら
つきも減少し、信頼性も向上した。
リセルの強誘電体容量Ｃとして、ＳｒＢｉ2Ｔｒ2０9を
強誘電体に用い３μｍ角の大きさに加工して両面に電極
を取り付けたものを用いた。図２７（ａ）は高電圧Ｖｅ
ｘを印加する前、（ｂ）は高電圧Ｖｅｘとして５Ｖを印
加した後の電圧３Ｖ動作時のビット線ＢＬに読み出され
る電荷量の度数分布を示す。データ“０”の読み出しの
電荷量は電圧Ｖｅｘの印加により大きな変化はないが、
データ“０”，“１”ともに読み出される電荷量のばら
つきも減少し、信頼性も向上した。
【００８５】実施例３を図２８を用いて説明する。図２
８は実施例１に示したメモリセルにおいて電圧３Ｖ動作
を行った場合のデータ“１”，“０”の読み出し電荷量
の差異の度数分布である。高電圧Ｖｅｘを印加すること
により、不良セルの信号電荷量が読み出し可能になるま
で増大した。そのため、チップ選別時の不良メモリセル
が救済できた。
８は実施例１に示したメモリセルにおいて電圧３Ｖ動作
を行った場合のデータ“１”，“０”の読み出し電荷量
の差異の度数分布である。高電圧Ｖｅｘを印加すること
により、不良セルの信号電荷量が読み出し可能になるま
で増大した。そのため、チップ選別時の不良メモリセル
が救済できた。
【００８６】以上本発明の実施例として強誘電体容量の
強誘電体にＳｒＢｉ2Ｔａ2０9を用いた例を述べたが、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3等の他の強誘電体を用いた場合
でも全く同様に本発明が適応できる。
強誘電体にＳｒＢｉ2Ｔａ2０9を用いた例を述べたが、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3等の他の強誘電体を用いた場合
でも全く同様に本発明が適応できる。
【００８７】
【発明の効果】以上のように本発明によれば、低電圧で
の強誘電体容量の分極が大幅に増加し、センス時の信号
電圧が大幅に増大するため、強誘電体メモリ装置を低電
圧で動作させることができる。
の強誘電体容量の分極が大幅に増加し、センス時の信号
電圧が大幅に増大するため、強誘電体メモリ装置を低電
圧で動作させることができる。
【００８８】また強誘電体容量のサイズの縮小化に伴う
残留電極（Ｐｒ）の印加電圧依存性の劣化を軽減するこ
とができるため、強誘電体メモリ装置の高集積化を実現
することができる。
残留電極（Ｐｒ）の印加電圧依存性の劣化を軽減するこ
とができるため、強誘電体メモリ装置の高集積化を実現
することができる。
【００８９】さらに本発明を用いることによりメモリ動
作を可能とする、いわゆる不良セルの救済を可能とする
ことができ、歩留りを向上できる。
作を可能とする、いわゆる不良セルの救済を可能とする
ことができ、歩留りを向上できる。
【図１】（ａ）は、本発明の実施形態１に係るメモリセ
ルを示す回路図、（ｂ）は、動作を示す電圧波形図であ
る。
ルを示す回路図、（ｂ）は、動作を示す電圧波形図であ
る。
【図２】本発明の実施形態２を示す電圧波形図である。
【図３】本発明の実施形態１及び２に係るメモリセルを
用いて構成した強誘電体メモリ装置を駆動するための具
体的回路構成を示す回路図である。
用いて構成した強誘電体メモリ装置を駆動するための具
体的回路構成を示す回路図である。
【図４】図３の回路構成に電圧変換回路を付加した実施
形態を示すブロック図である。
形態を示すブロック図である。
【図５】（ａ）は、本発明の実施形態４に係るメモリセ
ルを示す回路図、（ｂ）は、動作を示す電圧波形図であ
る。
ルを示す回路図、（ｂ）は、動作を示す電圧波形図であ
る。
【図６】本発明の実施形態５を示すブロック図である。
【図７】図６に示された実施形態の動作を説明する電圧
波形図である。
波形図である。
【図８】図６に示されたセンス増幅器の具体例を示す回
路図である。
路図である。
【図９】図８に示された回路の動作を示す電圧波形図で
ある。
ある。
【図１０】図６に示されたワード線選択制御回路の具体
例を示す回路図である。
例を示す回路図である。
【図１１】図１０に示されたアドレスバッファ回路の具
体例を示す回路図である。
体例を示す回路図である。
【図１２】図１０に示されたインターナルアドレス発生
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図１３】図１０に示されたアドレス切替回路の具体例
を示す回路図である。
を示す回路図である。
【図１４】図１０に示されたＸデコーダ回路の具体例を
示す回路図である。
示す回路図である。
【図１５】図１０〜１４に示された回路の動作を説明す
る電圧波形図である。
る電圧波形図である。
【図１６】図６に示されたプレート線電位発生回路の具
体例を示す回路図である。
体例を示す回路図である。
【図１７】図１６に示された回路の動作を説明する電圧
波形図である。
波形図である。
【図１８】図６に示された実施例のべつのタイミング動
作を説明する電圧波形図である。
作を説明する電圧波形図である。
【図１９】図１８に示されたタイミング動作を実現する
Ｘデコーダ回路の具体例を示す回路図である。
Ｘデコーダ回路の具体例を示す回路図である。
【図２０】本発明の実施形態６を示すブロック図であ
る。
る。
【図２１】図２０に示された実施形態におけるＸデコー
ダ回路の具体例を示す回路図である。
ダ回路の具体例を示す回路図である。
【図２２】図２０に示された実施形態の動作を説明する
電圧波形図である。
電圧波形図である。
【図２３】本発明の実施形態７の動作を説明する電圧波
形図である。
形図である。
【図２４】本発明の実施の形態８を示すブロック図であ
る。
る。
【図２５】図２４に示された実施形態の動作を説明する
電圧波形図である。
電圧波形図である。
【図２６】本発明の実施例１を示す分極特性図である。
【図２７】本発明の実施例２を示す度数分布図である。
【図２８】本発明の実施例３を示す度数分布図である。
【図２９】従来の強誘電体メモリ装置に使用されるメモ
リセルの接続状態を示す回路図である。
リセルの接続状態を示す回路図である。
【図３０】図２９に示されたメモリセルの動作を説明す
るための分極特性図である。
るための分極特性図である。
【図３１】従来の強誘電体メモリ装置の一例を示す回路
図である。
図である。
【図３２】図２９に示されたメモリセルの動作を説明す
るための各部の電圧波型図および分極特性図である。
るための各部の電圧波型図および分極特性図である。
【図３３】従来の容量サイズと２Ｐｒの印加電圧依存性
の相関を示す特性図である。
の相関を示す特性図である。
１ メモリセルアレイ ２ ビット線ディスチャージ回路 ３ 基準電位発生回路 ４ センス増幅器 ５ センスアンプ制御回路 ６ ワード線選択制御回路 ７ プレート線電位発生回路 ８ Ｘ系制御回路 ９ アドレスバッファ回路 １０ インターナルアドレス発生回路 １１ アドレス切替回路 １２ Ｘデコーダ回路 １３ バイナリカウンタ １４ レベル変換回路 １５ Ｘ系制御回路 １６ 電位切替回路 １７ プレート線駆動回路 １８ ビット線チャージ回路 １９ トランスファーゲート回路 ２０ 電圧変換回路 ＢＬ，ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ１２〜ＢＬｍ
ｌ，ＢＬｍ２ ビット線 Ｃ，Ｃ１，Ｃ２ 強誘電体容量 Ｔｒ，Ｔｒ１，Ｔｒ２ トランジスタ ＷＬ，ＷＬ１，〜ＷＬｎ ワード線 ＰＬ プレート線 ＭＣ，ＭＣ１１〜ＭＣｎｍ メモリセル
ｌ，ＢＬｍ２ ビット線 Ｃ，Ｃ１，Ｃ２ 強誘電体容量 Ｔｒ，Ｔｒ１，Ｔｒ２ トランジスタ ＷＬ，ＷＬ１，〜ＷＬｎ ワード線 ＰＬ プレート線 ＭＣ，ＭＣ１１〜ＭＣｎｍ メモリセル
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (15)
- 【請求項１】 メモリセルアレイと、複数のワード線
と、複数のビット線と、複数のプレート線とを有する強
誘電体メモリ装置であって、 メモリセルアレイは、行方向及び列方向にマトリクス状
に配置された複数のメモリセルからなり、各メモリセル
は、少なくとも１つのスイッチング用トランジスタと、
強誘電体の両面に電極を取り付けて、その一方の電極を
前記トランジスタのソース，ドレインのうちのいずれか
一方に接続した少なくとも１つの強誘電体容量との組み
合わせからなるものであり、 複数のワード線は、前記メモリセルアレイの列方向のス
イッチング用トランジスタのゲートに接続されたもので
あり、 複数のビット線は、前記メモリセルアレイの行方向のス
イッチング用トランジスタのソースまたはドレインのう
ち前記強誘電体容量が接続されていないものに接続され
たものであり、 複数のプレート線は、前記各メモリセルの強誘電体容量
の他方の電極に接続されたものであり、 さらに前記強誘電体容量は、その両電極間に予め高電圧
が印加されて強誘電体の分極が増加されたものであるこ
とを特徴とする強誘電体メモリ装置。 - 【請求項２】 前記強誘電体容量の両電極間に予め印加
される高電圧は、メモリセルの動作時に強誘電体容量の
両電極間に印加される電圧よりも高い電圧であることを
特徴とする請求項１に記載の強誘電体メモリ装置。 - 【請求項３】 前記強誘電体容量の両電極間に予め印加
される高電圧は、メモリセルの動作時に強誘電体容量の
両電極間に印加される最も高い電圧よりも高い電圧であ
ることを特徴とする請求項２に記載の強誘電体メモリ装
置。 - 【請求項４】 前記全てのメモリセルは、強誘電体メモ
リ装置に入力されるテスト信号が第１のレベルのとき
に、その強誘電体容量の電極間に、前記高電圧が印加さ
れるものであることを特徴とする請求項１、２叉は３に
記載の強誘電体メモリ装置。 - 【請求項５】 強誘電体メモリ装置に外部からテスト信
号が入力され、そのテスト信号が第１のレベルのとき
に、 前記複数の全てのビット線は、その電圧が接地電圧に保
持され、 前記複数の全てのプレート線は、その電圧が前記高電圧
の電圧値分だけ前記ビット線よりも高い電圧に保持さ
れ、 前記複数の各ワード線は、前記テスト信号の入力期間内
に交互に切替えられて前記各トランジスタの動作用電圧
に保持されるものであることを特徴とする請求項１叉は
２に記載の強誘電体メモリ装置。 - 【請求項６】 強誘電体メモリ装置に外部からテスト信
号が入力され、テスト信号が第１のレベルのときに、 前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、 前記複数の全てのビット線は、その電圧が前記高電圧の
電圧値分だけ前記プレート線よりも高い電圧に保持さ
れ、 前記複数の各ワード線は、前記テスト信号の入力期間内
に交互に切替えられて前記各トランジスタの動作用電圧
に保持されるものであることを特徴とする請求項１叉は
２に記載の強誘電体メモリ装置。 - 【請求項７】 インターナルアドレス発生器と、アドレ
ス切替回路と、Ｘデコーダ回路とを有し、 前記テスト信号が前記第１のレベルのときに、インター
ナルアドレス発生器からのアドレス信号をアドレス切替
回路を介してＸデコーダ回路に入力し、Ｘデコーダ回路
でデコードした信号に基いて、前記テスト信号の入力期
間内に前記複数のワード線を交互に切替えるものである
ことを特徴とする請求項４、５叉は６に記載の強誘電体
メモリ装置。 - 【請求項８】 インターナルアドレス発生回路と、アド
レス切替回路と、Ｘデコーダ回路とを有し、 前記テスト信号が前記第１のレベルのときに、インター
ナルアドレス発生回路からのアドレス信号をアドレス切
替回路を介してＸデコーダ回路に入力し、Ｘデコーダ回
路でデコードした信号に基いて、前記テスト信号の入力
期間内に前記複数のワード線を同時に切替えるものであ
ることを特徴とする請求項４に記載の強誘電体メモリ装
置。 - 【請求項９】 前記メモリセルは、強誘電体メモリ装置
に入力されるテスト信号が第１のレベルのときに、選択
された任意の強誘電体容量の電極間に、前記高電圧が印
加されるものであることを特徴とする請求項１、２叉は
３に記載の強誘電体メモリ装置。 - 【請求項１０】 強誘電体メモリ装置に外部からテスト
信号が入力され、そのテスト信号が第１のレベルのとき
に、 前記複数の全てのビット線は、その電圧が接地電圧に保
持され、 前記複数の全てのプレート線は、その電圧が前記高電圧
の電圧値分だけ前記ビット線よりも高い電圧に保持さ
れ、 前記強誘電体容量に接続されたスイッチング用トランジ
スタは、任意に選択されて導通されるものであることを
特徴とする請求項９に記載の強誘電体メモリ装置。 - 【請求項１１】 強誘電体メモリ装置に外部からテスト
信号が入力され、テスト信号が第１のレベルのときに、 前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、 前記複数の全てのビット線は、その電圧が前記高電圧の
電圧値分だけ前記プレート線よりも高い電圧に保持さ
れ、 前記強誘電体容量に接続されたスイッチング用トランジ
スタは、任意に選択されて導通されるものであることを
特徴とする請求項９に記載の強誘電体メモリ装置。 - 【請求項１２】 アドレスバッファ回路と、Ｘデコーダ
回路とを有し、 前記テスト信号が前記第１のレベルのときに、強誘電体
メモリ装置に外部から入力されるアドレス信号をアドレ
スバッファ回路を介してＸデコーダ回路に入力し、該Ｘ
デコーダ回路でデコードした信号に応じてワード線を選
択し、前記強誘電体容量に接続されたスイッチング用ト
ランジスタを任意に選択されて導通するものであること
を特徴とする請求項９，１０叉は１１に記載の強誘電体
メモリ装置。 - 【請求項１３】 ダミーセルと、複数のダミーワード線
と、複数のダミープレート線と、基準電位発生回路と、
センスアンプ制御回路とを有し、 ダミーセルは、前記複数のビット線に接続されたスイッ
チング用トランジスタと、強誘電体の両面に電極を取り
付けて、その一方の電極を前記トランジスタのソース，
ドレインのうちのいずれか一方に接続した少なくとも１
つの強誘電体容量との組み合わせからなるものであり、 複数のダミーワード線は、前記複数のダミーセルのトラ
ンジスタのゲートに接続されて、強誘電体メモリ装置に
入力されるテスト信号が第１のレベルのときに該トラン
ジスタを任意に選択して導通するものであり、 ダミープレート線は、前記複数のダミーセルの強誘電体
容量の他方の電極に接続されたものであり、 基準電位発生回路は、センス動作時に基準電圧を発生す
るものであり、 センスアンプ制御回路は、前記基準電位発生回路を制御
するものであり、 さらに前記全てのダミーセルは、強誘電体メモリ装置に
入力されるテスト信号が第１のレベルのときに、その強
誘電体容量の両電極間に、前記基準電圧が印加されるも
のであることを特徴とする請求項１に記載の強誘電体メ
モリ装置。 - 【請求項１４】 強誘電体メモリ装置に入力されるテス
ト信号が第１のレベルのときに、 前記複数の全てのビット線は、その電圧が接地電圧に保
持され、 前記ダミープレート線は、その電圧が前記高電圧の電圧
値分だけ前記ビット線よりも高い電圧に保持され、 前記複数のダミーワード線は、前記テスト信号の入力期
間内に交互に切替えられて前記ダミーセルのトランジス
タの動作用電圧に保持されるものであることを特徴とす
る請求項１３に記載の強誘電体メモリ装置。 - 【請求項１５】 強誘電体メモリ装置に入力されるテス
ト信号が第１のレベルのときに、 前記ダミープレート線は、その電圧が接地電圧に保持さ
れ、 前記複数の全てのビット線は、その電圧が前記高電圧の
電圧値分だけ前記ダミープレート線よりも高い電圧に保
持され、 前記複数のダミーワード線は、前記テスト信号の入力期
間内に交互に切替えられて前記ダミーセルのトランジス
タの動作用電圧に保持されるものであることを特徴とす
る請求項１３に記載の強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092681A JP2861925B2 (ja) | 1996-04-15 | 1996-04-15 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092681A JP2861925B2 (ja) | 1996-04-15 | 1996-04-15 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282893A true JPH09282893A (ja) | 1997-10-31 |
| JP2861925B2 JP2861925B2 (ja) | 1999-02-24 |
Family
ID=14061238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8092681A Expired - Fee Related JP2861925B2 (ja) | 1996-04-15 | 1996-04-15 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861925B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522567B2 (en) | 2000-06-07 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated device using the same |
| US7436691B2 (en) | 2004-12-01 | 2008-10-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device, operation method of the same and test method of the same |
-
1996
- 1996-04-15 JP JP8092681A patent/JP2861925B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522567B2 (en) | 2000-06-07 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated device using the same |
| US7436691B2 (en) | 2004-12-01 | 2008-10-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device, operation method of the same and test method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861925B2 (ja) | 1999-02-24 |
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|---|---|---|---|
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