JP2007058958A - 強誘電体半導体記憶装置 - Google Patents

Abstract

【課題】常誘電体キャパシタを用いて参照電位を発生する際に、常誘電体キャパシタの面積を小さくすることができない。
【解決手段】センスアンプ回路１１に接続され、センスアンプ回路に対して参照電位を与える参照ビット線／ＢＬと、一端が参照ビット線に接続された選択トランジスタ１４及び選択トランジスタの他端とダミープレート線ＤＰＬとの間に接続された常誘電体キャパシタ１８を含む参照電位発生回路１３と、ダミープレート線に接続され、参照電位発生回路で参照電位を発生する際に、ダミープレート線をセンスアンプ回路の動作電圧よりも高い第１の電圧に駆動するダミープレート線ドライバ２０を具備する。
【選択図】図１

Description

本発明は、強誘電体キャパシタを用いた強誘電体半導体記憶装置に係り、特にセンスアンプ回路でデータをセンスする際に用いられる参照電位を発生する参照電位発生回路を備えた強誘電体半導体記憶装置に関する。

不揮発性の半導体記憶装置として、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた強誘電体メモリ（Ferroelectric Random Access Memory : FeRAM）が知られている。FeRAMにおいて、１個のメモリセルは、一端がビット線に接続された選択トランジスタと、選択トランジスタの他端とプレート線との間に接続された強誘電体キャパシタとから構成されている。

FeRAMでは、強誘電体キャパシタの分極方向の違いによって“１”データ又は“０”データが記憶される。メモリセルに“１”データが書き込まれている場合、選択トランジスタがオン状態にされてメモリセルが選択されている時に、プレート線の電位が上げられると、強誘電体キャパシタからビット線に流入する電荷量が多くなり、ビット線の電位が大きく上昇する。他方、メモリセルに“０”データが書き込まれている場合、メモリセルが選択されている時に、プレート線の電位が上げられると、強誘電体キャパシタからビット線に流入する電荷量は“１”データの場合よりも少なくなり、ビット線の電位上昇は“１”データの場合よりも小さくなる。メモリセルからのデータ読み出し時に、ビット線と参照ビット線の電位の大小がセンスアンプ回路で比較され、読み出されたデータが“１”か“０”かが判定される。参照ビット線には、前述した２種類のビット線電位の中間に位置する参照電位が与えられる。

参照電位を発生する参照電位発生回路として種々の方式ものが提案されており、その内の１つとして、メモリセル内の強誘電体キャパシタを常誘電体キャパシタに置き換えたものがある。選択トランジスタの一端は参照ビット線に接続され、選択トランジスタの他端とダミープレート線との間には常誘電体キャパシタが接続されている。

ここで、参照電位発生回路において、メモリセル側と同様の強誘電体キャパシタを用いずに、常誘電体キャパシタを用いる理由は以下の通りである。すなわち、強誘電体キャパシタの容量値のばらつきが大きい、強誘電体キャパシタは分極反転を伴うと疲労して値が変化する、強誘電体キャパシタの容量値は分極が起こると減少する、強誘電体キャパシタはインプリントが発生して特性が変化する、等の欠点があるため、参照電位を安定に発生できないからである。

上記のような構成の参照電位発生回路において、ダミープレート線の電位を０ＶからＶＤＣに上げると、参照ビット線の電位が上昇する。このときの参照ビット線の電位が所望の参照電位となるように、常誘電体キャパシタの容量とＶＤＣの値が調整される。

ここで問題となるのが、常誘電体キャパシタの面積である。常誘電体キャパシタとしては一般にＭＯＳ構造が用いられる。ＭＯＳ構造のゲート絶縁膜材料の誘電率は、強誘電体の1/100〜1/1000と桁違いに小さい。このため、ある程度以上の値の参照電位を得ようとすると、常誘電体キャパシタの面積、ひいては参照電位発生回路の占有面積が非常に大きくなり、チップ面積が増大する。

なお、常誘電体キャパシタと選択トランジスタからなる参照電位発生回路については、例えば特許文献１（図１８）に開示されている。
特開２００２−８３４９３号公報

本発明は、参照電位発生回路の面積をより小さくでき、もってチップ面積の一層の縮小を図ることができる強誘電体半導体記憶装置を提供しようとするものである。

本発明の強誘電体半導体記憶装置は、センスアンプ回路に接続され、前記センスアンプ回路に対して参照電位を与える参照ビット線と、一端が前記参照ビット線に接続されたトランジスタ及び前記トランジスタの他端とダミープレート線との間に接続された常誘電体キャパシタを含み、前記参照電位を発生する参照電位発生回路と、前記ダミープレート線に接続され、前記参照電位発生回路で前記参照電位を発生する際に、前記ダミープレート線を前記センスアンプ回路の動作電圧よりも高い第１の電圧に駆動する駆動回路とを具備したことを特徴とする。

本発明によれば、参照電位発生回路の面積をより小さくでき、チップ面積の一層の縮小を図ることができる強誘電体半導体記憶装置を提供することができる。

以下、図面を参照して本発明を実施の形態により説明する。

図１は、本発明の第１の実施の形態に係る強誘電体メモリの要部の構成を示している。

センスアンプ回路（Ｓ／Ａ）１１には、ビット線ＢＬ及び参照ビット線／ＢＬが接続されている。ビット線ＢＬ及び参照ビット線／ＢＬには寄生容量がそれぞれ存在しており、図１ではこれをＣBLで示している。ビット線ＢＬにはメモリセル１２が接続され、参照ビット線／ＢＬには参照電位発生回路１３が接続されている。センスアンプ回路１１は、メモリセル１２からのデータ読み出し時に、ビット線ＢＬの電位と参照ビット線／ＢＬに与えられる参照電位の大小比較を行い、読み出されたデータが“１”か“０”かを判定する。

メモリセル１２は、一端がビット線ＢＬに接続されたＮチャネルトランジスタからなる選択トランジスタ１４と、選択トランジスタ１４の他端とプレート線ＰＬとの間に接続された強誘電体キャパシタ１５とから構成されている。選択トランジスタ１４のゲート電極はワード線ＷＬに接続されている。ワード線ＷＬは、ワード線ドライバ１６によって駆動される。プレート線ＰＬは、プレート線ドライバ１７によって駆動される。

参照電位発生回路１３は、メモリセル１２内の強誘電体キャパシタ１５が常誘電体キャパシタ１８に置き換えられた構成を有する。つまり、参照電位発生回路１３は、一端が参照ビット線／ＢＬに接続された選択トランジスタ１４と、選択トランジスタ１４の他端とダミープレート線ＤＰＬとの間に接続された常誘電体キャパシタ１８とから構成されている。選択トランジスタ１４のゲート電極はダミーワード線ＤＷＬに接続されている。ダミーワード線ＤＷＬは、ダミーワード線ドライバ１９によって駆動される。ダミープレート線ＤＰＬは、ダミープレート線ドライバ２０によって駆動される。

プレート線ＰＬを駆動するプレート線ドライバ１７やセンスアンプ回路１１は通常の電圧で動作させる。これに対し、ダミープレート線ＤＰＬを駆動するダミープレート線ドライバ２０は、これらの回路よりも高い電圧で動作させることにより、常誘電体キャパシタ１８のサイズを小さくしても、従来の場合と同レベルの参照電位を参照電位発生回路１３で発生させることができる。

種々の値の外部電源電圧Ｖextに対応するため、チップ内部には降圧回路２１が設けられている。ダミープレート線ドライバ２０に供給される電圧は、外部電源電圧Ｖextを降圧回路２１で降圧したときに安定して得られる最大の内部電圧Ｖint3を用いることができる。外部電源電圧Ｖextが2.7Ｖ〜3.6Ｖの範囲である場合、降圧回路２１で得られる最大の内部電圧Ｖint3の値は、例えば2.5Ｖである。また、降圧回路２１は、Ｖint3よりも値が小さい、例えば２種類の内部電圧Ｖint1、Ｖint2を発生する。内部電圧Ｖint1の値は例えば1.8Ｖであり、内部電圧Ｖint2の値は1.8Ｖと2.5Ｖの中間の値である。

内部回路を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚が例えば6nmの場合、耐圧を考慮すると、ゲート電極に印加できる最大の電圧は3.1Ｖに制限される。この3.1Ｖの電圧は、降圧回路２１で発生される３種類の内部電圧の１つ、例えばＶint2を昇圧回路２２で昇圧することによって、内部電圧Ｖint4として得られる。ビット線ＢＬに読み出される“１”データの電圧を十分に高くするために、選択トランジスタ１４のゲート電極が接続されたワード線ＷＬ及びダミーワード線ＤＷＬを駆動するワード線ドライバ１６及びダミーワード線ドライバ１９には、この3.1Ｖの値を持つ内部電圧Ｖint4が供給される。このとき、ビット線ＢＬの電圧振幅、つまりセンスアンプ回路１１の動作電圧は、選択トランジスタの１４の閾値電圧落ちの影響を受けない値に設定する必要がある。このため、センスアンプ回路１１には、3.1Ｖの値を持つ内部電圧Ｖint4よりも1.3Ｖ（選択トランジスタの閾値電圧に相当する）低い1.8Ｖの値の内部電圧Ｖint1が動作電圧として供給される。すなわち、ダミープレート線ＤＰＬを駆動するダミープレート線ドライバ２０の動作電圧（Ｖint3）は、センスアンプ回路１１の動作電圧（Ｖint1）よりも高い。

上記のような構成の強誘電体メモリにおいて、メモリセル１２からデータを読み出す際の動作を図２の波形図を用いて説明する。データ読み出し時に、ワード線ドライバ１６によってワード線ＷＬが高レベル（Ｖint4）に駆動された後、プレート線ドライバ１７によってプレート線ＰＬが高レベル（Ｖint1）に駆動される。これにより、メモリセル１２内の選択トランジスタ１４がオンし、強誘電体キャパシタ１５の分極状態に応じた量の電荷がビット線ＢＬに流入する。図２の波形図に示すように、“０”データ読み出し時に比べて、“１”データ読み出し時の方が、ビット線ＢＬの電位が高くなる。

一方、参照電位発生回路１３では、ダミーワード線ドライバ１９によってダミーワード線ＤＷＬが高レベル（Ｖint4）に駆動された後、ダミープレート線ドライバ２０によってダミープレート線ＤＰＬが高レベル（Ｖint3）に駆動される。これにより、参照電位発生回路１３内の選択トランジスタ１４がオンし、常誘電体キャパシタ１８を介して、電荷が参照ビット線／ＢＬに流入する。このとき、図２の波形図に示すように、ダミープレート線ＤＰＬは、Ｖint1（1.8Ｖ）よりも高いＶint3（2.5Ｖ）の電圧で駆動される。そして、予め、常誘電体キャパシタ１８の面積を調整しておくことにより、参照ビット線／ＢＬに、“１”データ読み出し時のＢＬ電位と“０”データ読み出し時のＢＬ電位の中間に位置する参照電位を与えることができる。

このように第１の実施の形態に係る強誘電体メモリでは、参照電位発生回路１３で参照電位を発生する際に、センスアンプ回路１１の動作電圧Ｖint1（1.8Ｖ）よりも高い電圧Ｖint3（2.5Ｖ）でダミープレート線ＤＰＬを駆動するようにしたので、参照電位発生回路１３内の常誘電体キャパシタ１８の面積を小さくしても、従来の場合と同レベルの参照電位を発生させることができる。これにより、チップの面積を従来よりも縮小することができる。

なお、本実施の形態では、降圧回路２１で発生される内部電圧Ｖint2を昇圧回路２２で昇圧して、ワード線ＷＬ及びダミーワード線ＤＷＬを駆動する内部電圧Ｖint4を生成する場合を説明したが、これは降圧回路２１で発生される最大の内部電圧Ｖint3を昇圧回路２２で昇圧して内部電圧Ｖint4を生成するように変形してもよい。

図３は、本発明の第２の実施の形態に係る強誘電体メモリの要部の構成を示している。第１の実施の形態の強誘電体メモリでは、常誘電体キャパシタ１８の面積を小さくしても、従来の場合と同レベルの参照電位を発生させるために、降圧回路２１で発生される最大の内部電圧Ｖint3をダミープレート線ドライバ２０に供給している。

図１で説明したように、ワード線ＷＬ及びダミーワード線ＤＷＬの駆動電圧は、ビット線ＢＬ及び参照ビット線／ＢＬにおける信号の閾値電圧落ちを防ぐために、選択トランジスタ１４の耐圧ぎりぎりの値にされる。そのため、メモリチップは昇圧回路２２を内蔵している。すなわち、内部電圧Ｖint3（2.5Ｖ）に比べて、昇圧回路２２で発生される内部電圧Ｖint4（3.1Ｖ）の値が高い。このため、図３に示すように、昇圧回路２２で発生される内部電圧Ｖint4をダミープレート線ドライバ２０に供給すれば、ダミープレート線ＤＰＬは、図１の場合よりもより高い電圧で駆動される。これにより、常誘電体キャパシタ１８の面積をより小さくすることができ、チップ面積のさらなる縮小化が図れる。

ところで、常誘電体キャパシタの面積を1/3に削減できる手法が、「D.Takashima et al., ”A 76-mm² 8-Mb Chain Ferroelectric Memory” IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.36,No.11, NOVEMBER 2001」に開示されている。この文献に記載された参照電位発生回路は、図１中に示した参照電位発生回路１３内の選択トランジスタ１４と常誘電体キャパシタ１８との接続点と、プリチャージノードとの間に、プリチャージトランジスタが挿入されている。そして、予めプリチャージトランジスタをオン状態にして、選択トランジスタ１４と常誘電体キャパシタ１８との接続点をプリチャージしておき、その後、ダミープレート線ＤＰＬを高レベルに駆動する。このようにすることで、図１の場合の1/3の面積の常誘電体キャパシタを用いて、図１の場合と同様の値の参照電位を発生することができる。

図４は、このような原理を応用した本発明の第３の実施の形態に係る強誘電体メモリの要部の構成を示している。参照電位発生回路１３は、一端が参照ビット線／ＢＬに接続された選択トランジスタ１４と、選択トランジスタ１４の他端とダミープレート線ＤＰＬとの間に接続された常誘電体キャパシタ１８と、選択トランジスタ１４の他端とプリチャージノードＰＮとの間に接続されたＰチャネルトランジスタからなるプリチャージトランジスタ２３を含む。参照電位を発生する前の第１の期間では、プリチャージトランジスタ２３がオンし、選択トランジスタ１４と常誘電体キャパシタ１８との接続点がプリチャージされる。プリチャージノードＰＮの電圧、つまりプリチャージ電圧として、降圧回路２１で発生される最大の内部電圧Ｖint3を用いるようにしてもよい。参照電位を発生する第２の期間では、プリチャージトランジスタ２３がオフし、かつ選択トランジスタ１４がオンする。

これにより、図１の場合よりもより小さな面積の常誘電体キャパシタを用いて、図１の場合と同様の値の参照電位を発生することができる。

なお、本実施の形態において、プリチャージトランジスタ２３として、閾値電圧落ちのないＰチャネルトランジスタを用いるようにしている。しかし、閾値電圧落ちの影響が少ない場合には、プリチャージトランジスタ２３としてＮチャネルトランジスタを用いるようにしてもよい。

図５は、本発明の第４の実施の形態に係る強誘電体メモリの要部の構成を示している。第３の実施の形態の強誘電体メモリでは、降圧回路２１で発生される最大の内部電圧Ｖint3をダミープレート線ドライバ２０に供給している。

これに対し、本実施の形態の強誘電体メモリでは、図３に示す第２の実施の形態の強誘電体メモリの場合と同様に、昇圧回路２２で発生される内部電圧Ｖint4をダミープレート線ドライバ２０に供給している。このようにすれば、ダミープレート線ＤＰＬは、図４の場合よりもより高い電圧で駆動される。この場合、プリチャージノードＰＮの電圧、つまりプリチャージ電圧として、昇圧回路２２で発生される内部電圧Ｖint4を用いるようにしてもよい。

本実施形態によれば、常誘電体キャパシタ１８の面積をより小さくすることができ、チップ面積のさらなる縮小化が図れる。

なお、本発明は上記各実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、各実施の形態で説明した外部供給電圧Ｖext及び内部電圧Ｖint1〜Ｖint4の値はあくまでも一例であり、それぞれの値に限定されない。

第１の実施の形態に係る強誘電体メモリの回路図。 図１の強誘電体メモリのデータ読み出し時における波形図。 第２の実施の形態に係る強誘電体メモリの回路図。 第３の実施の形態に係る強誘電体メモリの回路図。 第４の実施の形態に係る強誘電体メモリの回路図。

符号の説明

１１…センスアンプ回路、１２…メモリセル、１３…参照電位発生回路、１４…選択トランジスタ、１５…強誘電体キャパシタ、１６…ワード線ドライバ、１７…プレート線ドライバ、１８…常誘電体キャパシタ、１９…ダミーワード線ドライバ、２０…ダミープレート線ドライバ、２１…降圧回路２１…昇圧回路、２３…プリチャージトランジスタ、ＢＬ…ビット線、／ＢＬ…参照ビット線、ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＰＬ…プレート線、ＤＰＬ…ダミープレート線。

Claims (5)

1. センスアンプ回路に接続され、前記センスアンプ回路に対して参照電位を与える参照ビット線と、
   一端が前記参照ビット線に接続されたトランジスタ及び前記トランジスタの他端とダミープレート線との間に接続された常誘電体キャパシタを含み、前記参照電位を発生する参照電位発生回路と、
   前記ダミープレート線に接続され、前記参照電位発生回路で前記参照電位を発生する際に、前記ダミープレート線を前記センスアンプ回路の動作電圧よりも高い第１の電圧に駆動する駆動回路
   とを具備したことを特徴とする強誘電体半導体記憶装置。
2. センスアンプ回路に接続され、前記センスアンプ回路に対して参照電位を与える参照ビット線と、
   一端が前記参照ビット線に接続された第１トランジスタ、前記第１トランジスタの他端とダミープレート線との間に接続された常誘電体キャパシタ、及び前記第１トランジスタの他端とプリチャージノードとの間に接続された第２トランジスタを含み、前記参照電位を発生する前の第１の期間に前記第２トランジスタがオンし、前記参照電位を発生する第２の期間に前記第２トランジスタがオフし、かつ前記第１トランジスタがオンし、前記参照電位を発生する参照電位発生回路と、
   前記ダミープレート線に接続され、前記参照電位発生回路で前記参照電位を発生する際に、前記ダミープレート線を前記センスアンプ回路の動作電圧よりも高い第１の電圧に駆動する駆動回路
   とを具備したことを特徴とする強誘電体半導体記憶装置。
3. 外部電源電圧を降圧して値が異なる複数の内部電圧を発生する降圧回路をさらに具備し、
   前記駆動回路は、前記複数の内部電圧の内１つの内部電圧を前記第１の電圧として用いることを特徴とする請求項１又は２記載の強誘電体半導体記憶装置。
4. 外部電源電圧を降圧して値が異なる複数の内部電圧を発生する降圧回路と、
   前記降圧回路で発生される複数の内部電圧の内少なくとも１つの内部電圧を昇圧する昇圧回路をさらに具備し、
   前記駆動回路は、前記昇圧回路で昇圧された昇圧電圧を前記第１の電圧として用いることを特徴とする請求項１又は２記載の強誘電体半導体記憶装置。
5. 前記第１の電圧は、前記トランジスタのゲート電極を駆動する電圧と同じ電圧であることを特徴とする請求項１記載の強誘電体半導体記憶装置。

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