JPH0442498A - 半導体記憶装置、半導体記憶装置の読み出し方法、及び半導体記憶装置の書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の構成］ （産業上の利用分野） 本発明は、不揮発性の半導体記憶装置及びその読み出し
、書き込み方法に関する。

（従来の技術） ダイナミックφランダム・アクセス◆メモリ（ＤＲＡＭ
）をはじめとする、半導体記憶装置の大容量化、高集積
化がすすむにつれ、メモリセルにおいてコンデンサが占
める面積の割合が大きくなってきている。このため、た
とえば４ＭビットＤＲＡＭにおいては、メモリセル内の
コンデンサとしてスタック、トレンチなどの３次元構造
が採用されるようになっているが、今後さらに集積化が
進むことが予想されており、メモリセルの構造はますま
す複雑になることが予想されている。

このため従来誘電体材料として使用されている、シリコ
ンの酸化物や窒化物の替わりに、大きな誘電率をもつ強
誘電体を誘電体として使用することにより、コンデンサ
の構造を簡単にすることが検討されている。例えば典型
的な強誘電体であるジルコン酸チタン酸鉛（ＰＺＴ）の
誘電率は１０００以上であり、原理的にブレーナ構造で
あっても小さな面積で大きな電荷を蓄積可能である。こ
のためコンデンサ材料として強誘電体材料を使った半導
体記憶装置は、簡単な構造で高集積化が可能であること
が期待される。ブレーナ構造の強誘電体コンデンサは、
スパッタリングやＣＶＤ法などで堆積した強誘電体膜の
上面と下面をポリシリコンや金属などの電極で挟むだけ
でよく、比較的簡単なプロセスで形成することができる
。

また強誘電体コンデンサを使って、不揮発性のＲＡＭを
作ることも、特開昭６３−２０１９９８号等で検討され
ている。これは、強誘電体は電界と分極の間にヒステリ
シス特性をもつことを利用したもので、強誘電体コンデ
ンサでは電圧をゼロに戻しても印加した電圧の向きに応
じた残留分極が保持される。電極に残留する電荷の向き
を例えば”０”と”１“に対応させることにより、強誘
電体コンデンサにデジタル情報を記憶させることができ
る。

強誘電体コンデンサにおいては、印加電圧Ｖと蓄積電荷
Ｑとの間に第４７図に見られるような関係がある。第４
７図（ａ）はキュリー温度以下（強誘電相）　、（ｂ）
はキュリー温度以上（常誘電相）で観測されるＱ−Ｖ曲
線である。このような強誘電体コンデンサ１個と、ＭＯ
Ｓ型トランジスタ１個を組み合わせることにより形成さ
れる従来のメモリセルの回路の例を第４８図に示す。ま
た、このようなメモリセル１個に１ビツトの情報を書き
込み、また読み出す半導体記憶装置の部分回路図を第４
９図に示す。第４８図に示したメモリセルでは、ＭＯＳ
型トランジスタ（１７）のゲート電極にワード線Ｗ　Ｌ
　（４）が結合し、ＭＯＳ型トランジスタ（１７）のソ
ース及びドレインがそれぞれビット線ＢＬ（Ｉ６）及び
強誘電体コンデンサ（１８）の一方の電極と結合し、強
誘電体コンデンサ（１８）の他方の電極がプレート線Ｐ
　Ｌ　（１３）と結合している。また、プレート線Ｐ　
Ｌ　（１３）及びワード線Ｗ　Ｌ　（４）は共にビット
線Ｂ　Ｌ　（１Ｂ）に直交するように形成されている。

さらに第４９図に示したような半導体記憶装置において
は、１つのセンスアンプＳ　／　Ａ　（２０）に結合す
る２本のビット線Ｂ　Ｌ　（ｌｆｔ−１）、Ｂ　Ｌ　（
１Ｂ−２）がビット線対を構成し、センスアンプＳ　／
　Ａ　（２０）を挾んで一センスアンプＳ　／　Ａ　（
２０）の両側に形成される。

第４９図に示したような構造を１カラムとして、同じ構
造のカラムをＹ方向に複数個並べてメモリセル赤アレイ
が構成される。第５０図に係るメモリセル・アレイの回
路図を示す。すなわちワード線Ｗ　Ｌ　（４）はＹ方向
に並んだ同一ロウ内の複数のメモリセルのＭＯＳ型トラ
ンジスタ（１７）のゲート電極と結合し、さらにワード
線デコーダ（１９）と結合する。またプレート線Ｐ　Ｌ
　（１３）についても、同一ロウ内のメモリセルの強誘
電体コンデンサ（１８）の電極と結合し、さらにプレー
ト線デコーダ（２８）と結合する。

このようなメモリセル・アレイにおいては、読み出しも
しくは書き込みの同一サイクルでは、ワード線Ｗ　Ｌ　
（４）及びプレート線Ｐ　Ｌ　（１１）は、それぞれ、
ワード線デコーダ（１９）及びプレート線デコーダ（２
８）に同じロウについて選択される。すなわち例えばワ
ード線Ｗ　Ｌ　２　（４）が選択された場合、そのサイ
クルにおいては同じロウのプレート線Ｐ　Ｌ　２　（１
３）が選択される。

而して、１本のワード線Ｗ　Ｌ　２　（４）及びこれに
対応する１本のプレート線Ｐ　Ｌ　２　（１３）が選択
されると、これらに接続されているメモリセルは同時に
全カラムについて選択され、それらのメモリセルのデジ
タル情報はビット＄９８　Ｌ　＜１６−１）又はＢＬ（
１Ｂ−２）に取り出される。このとき係る半導体記憶装
置においては、−度情報が読み出されるとメモリセルに
蓄えられていた情報は消失する。このため読み出し後も
メモリセル内に情報を保持し続けたい場合には、読み出
されたデジタル情報と同じ内容を再び書き込んでおかな
ければならない（再書き込み）。

このため、通常センスアンプとしてはフリップフロップ
型のアンプが使用される。０ＭＯ３を使用した典型的な
センスアンプの例を第４Ｂ図に示す。

この様なセンスアンプ（２０）はセンスアンプ活性化線
Ａ　ＣＴ　（４９−１）、Ａ　ＣＴ　（４９−２）より
入力されるセンスアンプ活性化信号に応じて活性化され
、ビット線Ｂ　Ｌ　（１Ｂ−１）とビットＩＩ　Ｂ　Ｌ
　（１Ｂ−２）の間に生じた微小電位差を増幅し、セン
スアンプの電源電圧、例えばＶ　とＶ　の一方の電位を
一方のビット線ｓｓ　　　　　　ｃｃ に、他方の電位を他方のビット線に伝達するようにビッ
ト線の電位を決定する。

第５０図に示すような従来の構成の半導体記憶装置にお
いては、ひとたびワード線及びプレート線が選択される
と、これらに接続されている全てのメモリセルのデジタ
ル情報がビット線に取り出され、全てのセンスアンプが
活性化される。また、ひとたびセンスアンプが活性化さ
れるとビット線対の電位が変化し、サイクル終了時、再
びアクセスされる前の準備期間にプリチャージされなけ
ればならない。このため第５Ｄ図に示されたような従来
の構造を有する半導体記憶装置においては、センスアン
プの活性化及びビット線の充放電のために使用される消
費電力が大きくなることは避けられない。また、ビット
線のプリチャージはビット線の数が増えるほど充放電に
必要な電荷量が増えるため、充放電に必要な時間が長く
なることは避けられない。

ところで、上述したような構成および動作は、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）の構成
、動作と類似している。ＤＲＡＭの場合も、ロウアドレ
スによりワード線が選択されると、そのワード線と結合
する全メモリセルの記憶情報がそれぞれのメモリセルと
結合するビット線に取り出される。このためメモリセル
から情報が取り出された各ビット線と結合するセンスア
ンプは、カラムアドレスにより選択されるか否かにかか
わらずすべて活性化される。これによりビット線のセン
ス動作が行われ、その結果メモリセルへの記憶情報の再
書き込みが行われる。再書き込みは、ＤＲＡＭのメモリ
セルがＳＲＡＭなどとは異なり、読み出し破壊型である
ことが原因である。

さて、ＤＲＡＭを例にとり、各アクセス時（読み出し、
書き込み、リフレッシュ）に、全ビット線の電荷を充放
電させることの３つの問題点、すなわちスピードの律速
、消費電力の増大、ノイズの発生について次に説明する
。

例えば、サイクル時間２００ｎＳ　、アクティブ時の平
均電流６０ｓ＾のＩＭビットＤＲＡＭの場合を考える。

このＩＭビットＤＲＡＭにおいては一本あたりのビット
線容量は、約０．６０Ｐである。上述したようにＤＲＡ
Ｍにおいては、−回のアクセス時に２０４８本のビット
線について５ｖ振幅で充放電される。この場合、充放電
で必要な電荷量Ｑは、Ｑ＝ｎＣＶ −２０４８（本）　ｘＯ，６（ｐＰ）ｘ　５　（Ｖ）−
Ｂ、１　（ｎＣ） であり、これを２００ｎＳのサイクル時間で割ると、Ｘ
−〇／Ｔ −６，１（ｎＣ）／２００　（ｎｓ） −３１（−Ａ） となる。これは、アクティブ時の平均電流の約５０％は
ビット線の充放電に割かれていることを示している。ア
クティブ時の平均電流のうち、ビット線の充放電電流が
占める比率は、ＩＭビットＤＲＡＭから、４Ｍビット、
１８Ｍビットとメモリの容量が大きくなるにつれて、増
加する傾向にある。

また各アクセスごとに充放電をしなければならない全ビ
ット線容量は、ＩＭビットＤＲＡＭの場合、Ｏ，ｅ　（
ｐＦ）ｘ　２０４ｇ　（本）　−１，２（ｎＦ）であり
、その容量の充放電が一度に行われる際には、大きなカ
レント・ピークが生じる。すなわち、アクティブ時の電
流６０ｍＡは、平均的に流れ続けるようなものではなく
、ビット線の充放電が行われている期間にほぼ集中して
いる。この電流の急激な変化ｄｌ／ｄｔは、チップ内外
のインダクタンスとあいまって、Ｖ　やＶ　などの電源
電圧を変動させｃｃ　　　　　　ｓｓ る原因となっている。こうして生じる電源ノイズは、チ
ップ内部の回路の誤動作、出力データの論理”０”の接
地レベルを浮き上がらせるなど、好ましくない動作を引
き起こしている。

さらに、アクセスする度にすべてのビット線について再
書き込みやプリチャージが必要なために、１．２　（ｎ
Ｐ）という大きな容量を充放電しなくてはならない。充
放電に必要な時間は、この容量とアルミ配線の配線抵抗
やトランジスタのオン抵抗により、律速されている。例
えばＩＭビットＤＲＡＭの場合、サイクル時間２００ｎ
Ｓのうち、１００ｎｓ程度、すなわちサイクル時間の約
５０％はビット線の充放電に費やされていることになる
。

すなわち第５０図に示したような従来の半導体記憶装置
においては、アクセス時に全てのビット線について充放
電が行なわれるため、前述したＤＲＡＭ同様、スピード
の律速、消費電力の増大、ノイズの発生が問題となる。

また、第５０図に示した半導体装置では、あるプレート
線が選択されプレート線電位が変化するとき、対応する
ワード線は必ず選択されている。例えばプレート線をＬ
からＨにする時、ロウ方向の強誘電体コンデンサの蓄積
電荷のビット線への放出に伴ない、該強誘電体コンデン
サはプレート線にとって負荷として見える。すなわちプ
レート線に接続される全ての強誘電体コンデンサの容量
が、プレート線デコーダにとっての負荷となる。この容
量はワード線にとっての主要な負荷であるＭＯＳ型トラ
ンジスタのゲート容量と比較しても大きく、このために
プレート線デコータの駆動能力はワード線デコーダ駆動
能力よりも大きいものが必要となる。さもなければプレ
ート線容量の充電に時間がかかり、アクセスに要する時
間が一層長くなってしまう。

また上記のように、第５０図に示したような従来の半導
体記憶装置においては、１つのメモリセルにアクセスす
る場合、同一のロウの全てのメモリセルが同時にアクセ
スされ、−度電荷がビット線に取り出され、再書き込み
される必要があった。

強誘電体コンデンサにおいて情報が読み出され、再書き
込みされることは、ｌ／２の確率で分極の反転が生じる
ことを意味する。すなわち記憶されていた情報の”じ、
”０”の一方は、アクセス時に分極の反転を経験するこ
とになる。ところで強誘電体コンデンサにおいては、分
極反転を繰り返すと、次第にその残留分極、すなわち電
極に不揮発に蓄積されている電荷量が減少することが知
られている。例えば、１本のワード線に１０２４個のメ
モリセルが結合した半導体記憶装置においては、１つの
メモリセルをアクセスし情報を読み出す度に、残りの１
０２３個のメモリセルについて強誘電体コンデンサの分
極が反転可能な状態におかれ、ｌ／２の確率で分極が反
転し、最悪の場合１０２３個の強誘電体コンデンサの分
極が全て反転するおそれがある。

このように従来の強誘電体コンデンサを用いた半導体記
憶装置では、アクセス時、同一ロウ内の全てのメモリセ
ルにおいて強誘電体コンデンサの分極反転が生じるおそ
れがあり、強誘電体コンデンサの誘電特性劣化が加速さ
れ、半導体記憶装置が短命化するという問題があった。

（発明が解決しようとする課題） 上述したように、これまで強誘電、体コンデンサを用い
た半導体記憶装置においては、スピードの律速、消費電
力の増大、ノイズの発生、寿命の短かさ等多くの問題が
あり、未だ実用化には到っていない。

本発明ではこのような問題を解決して、各アクセス時に
要するサイクル時間が短かくて電力の消費量やノイズの
発生が少なく、さらには長寿命の半導体記憶装置を実現
し、さらにはその読み出し方法及び書き込み方法を提供
することを目的としている。

〔発明の構成〕

（課題を解決するための手段） 本発明は、マトリックス状に配置されロウ及びカラムを
構成する複数のメモリセルよりなるメモリセル群と、前
記メモリセルと結合しメモリセルに人力される駆動信号
を伝達する複数の第１の駆動線及び第２の駆動線と、前
記メモリセルと結合しメモリセルの読み出し・書き込み
を行なう複数の読み出し・書き込み線と、前記読み出し
・書き込み線と結合した複数のセンスアンプとを有し、
同一カラム内のメモリセルは前記読み出し・書き込み線
を介して同一のセンスアンプと接続されてなる半導体記
憶装置において、複数の第１の駆動線がロウアドレスに
より選択され、複数の第２の駆動線及びセンスアンプが
カラムアドレスにより選択される半導体記憶装置であり
、さらには、メモリセルが１個のＭＯＳ型トランジスタ
と１個の強誘電体コンデンサとからなり、第１の駆動線
、第２の駆動線及び読み出し・書き込み線がそれぞれワ
ード線、プレート線及びビット線であって、前記ＭＯＳ
型トランジスタのゲート電極とワード線が結合し、ＭＯ
Ｓ型トランジスタのソース及びドレインがビット線及び
前記強誘電体コンデンサの一方の電極と結合し、強誘電
体コンデンサの他方の電極がプレート線と結合してなる
半導体記憶装置である。而して本発明の半導体記憶装置
は、メモリセルと結合した第１及び第２の駆動線が異な
るアドレスにより選択され、さらにセンスアンプがカラ
ムアドレスにより選択されることを特徴としている。

また本発明は、ロウアドレス及びカラムアドレスにより
ワード線及びプレート線を選択し、選択されたワード線
及びプレート線を活性化して該ワード線及びプレート線
と結合したメモリセルに駆動信号を入力してメモリセル
の駆動を行ない、前記メモリセルに記憶されている情報
に応じて発生する信号を前記メモリセルと結合したビッ
ト線に取り出す第１の工程と、第１の工程の後前記ビッ
ト線と結合したセンスアンプをカラムアドレスにより選
択し該センスアンプの活性化を行ない、前記ビット線に
取り出された信号を前記センスアンプによって増幅する
第２の工程と、第２の工程の後増幅された信号を出力し
、出力された信号の量を検出して前記メモリセルに記憶
されている情報を読み出す第３の工程とを具備してなる
上記半導体記憶装置の読み出し方法であり、さらに所定
のメモリセルと結合したビット線に書き込み情報と対応
する信号を入力する第１の工程と、′第１の工程の後前
記メモリセルと結合したワード線及びプレート線をロウ
アドレス及びカラムアドレスにより選択し、該ワード線
及びプレート線を法外化して前記メモリセルに駆動信号
を入力してメモリセルの駆動を行ない、前記ビット線に
入力された信号を前記メモリセルに書き込む第２の工程
とを具備してなる上記半導体記憶装置の書き込み方法で
ある。

（作　　用） 上述したように構成することにより、本発明の半導体記
憶装置では、アクセス時に第１及び第２の駆動線をそれ
ぞれロウアドレス及びカラムアドレスにより１本ずつ選
択することによって、該ロウアドレス及びカラムアドレ
スの積によって選択される唯一のメモリセルのみが駆動
する。而して、係るメモリセルと結合する読み出し・書
き込み線のみに情報が取り出される。従って読み出しを
行なう場合は、前記読み出し・書き込み線と結合するセ
ンスアンプをカラムアドレスにより選択して該センスア
ンプのみを活性化すれば、選択されないメモリセルにつ
いては読み出し・書き込み線に情報が取り出されること
なく、選択されたメモリセルについてのみ読み出しを行
なうことができる。また書き込みを行なう場合について
も、同様に、選択されないメモリセルについては読み出
し・書き込み線に情報が取り出されることがないので、
係る読み出し・書き込み線と結合するセンスアンプにつ
いては活性化を行なうことなく、選択されたメモリセル
への書き込みを行なうことができる。

（実施例） 以下に、本発明を実施例によって詳細に説明する。まず
本発明に係る半導体記憶装置におけるメモリセルの一態
様は、第１図に示す如くの回路図で表される。さらに第
２図に、係るメモリセルがマトリックス状に配置されて
なるメモリセル・アレイの回路の一例を示す。第１図に
示したような本発明に係るメモリセル（１１）は、１個
のＭＯＳ型トランジスタ（１７）と１個の強誘電体コン
デンサ（１８）とからなり、ＭＯＳ型トランジスタ（Ｉ
７）のゲート電極が第１の駆動線、すなわちワード線Ｗ
Ｌ（４）と結合する。さらに、ＭＯＳ型トランジスタ（
１７）のソース及びドレインの一方が読み出し・書き込
み線、すなわちビット線Ｂ　Ｌ　（１Ｂ）に、また他方
が強誘電体コンデンサ（１８）の一方の電極と結合し、
強誘電体コンデンサ（１８）の他方の電極は第２の駆動
線、換言すればプレート線Ｐ　Ｌ　（１３）と結合する
。

上述したような構成よりなるメモリセルは、第２図に示
すようにマトリックス状に配置され、ワード線（４）Ｗ
Ｌはビット＠　Ｂ　Ｌ　（１Ｂ−１）、Ｂ　Ｌ　（１Ｂ
−２）と直交し、プレート線Ｐ　Ｌ　（１３）はビット
線ＢＬ（ＩＢ−１）、Ｂ　Ｌ　（１Ｂ−２）と平行にな
る。すなわち第２図に示したような構成では、ワード線
Ｗ　Ｌ　（４）とプレー）ｍＰＬ（１３）が直交して形
成され、各ワード線Ｗ　Ｌ　（４）と各プレート線Ｐ　
Ｌ　（１３）とが交差するに当たり、係るワード！ＩＷ
Ｌ（４）及びプレート線Ｐ　Ｌ　（１３）と結合するメ
モリセル（１１）が１個形成される。

さらに第２図では、ビット線Ｂ　Ｌ　（１６−１）とピ
ッ）　Ｍ　Ｂ　Ｌ　（１Ｂ−２）はビット線対を構成し
、係るビット線対は、プレート線Ｐ　Ｌ　（１３）を挾
んでその両側に形成される。メモリセル（１１）はビッ
ト線対のいずれか一方に結合され、ビット線対、すなわ
ちビット線Ｂ　Ｌ　（１Ｂ−１）及びビット線Ｂ　Ｌ　
（１Ｂ−２）に結合されるメモリセル（１１）の数は等
しい。従って、ビット線Ｂ　Ｌ　（１Ｂ−１）に結合さ
れるメモリセルを第１のメモリセル群、ビット線Ｂ　Ｌ
　（１Ｇ−２）に結合されるメモリセル（１１）を第２
のメモリセル群とすると、ワード線Ｗ　Ｌ　（４）の半
数は第１のメモリセル群に含まれるメモリセル（１１）
と結合し、残りの半数は第２のメモリセル群に含まれる
メモリセル（１１）と結合する。

本発明の半導体記憶装置においては、ビット線とプレー
ト線が平行に形成される構成になっており、本実施例で
はプレート線はビット線ＢＬ。

ＢＬに対し共有されている。さらに本実施例では、前述
したような回路において、ビット線対を構成する２本の
ビット線と結合するメモリセルの数を等しくした。これ
は、ビット線にプレート線が平行配置され両者の間に結
合容量が存在し、読み出し時にビット線をフローティン
グにしたままプレート線の電位を変えたときこのような
結合容量に起因してビット線に電位変化が生じるが、こ
のときの２本のビット線間の電位変化のアンバランスを
最小にするためである。ただし、本発明では所望により
このようなメモリセルの数が異なっていても良い。

また本発明では、前述した第１のメモリセル群のパター
ンと第２のメモリセル群のパターンとが、適当な対称操
作やビット線方向への並行移動を行なうことにより重ね
られるようにパターン形成を行なうのが好ましい。

さらに本発明において、上述したようにビット線対を構
成する２本のビット線が１本のプレート線を挾んでその
両側に平行に形成される場合、第３図に示す如くメモリ
セル・アレイを構成することもできる。このようなメモ
リセル・アレイでは、メモリセル（１１）は２個のＭＯ
Ｓ型トランジスタ、すなわち第１のＭＯＳ型トランジス
タ（１７−１）及び第２のＭＯＳ型トランジスタ（１７
−２）と、２個の強誘電体コンデンサ、すなわち第１の
強誘電体コンデンサ（１８−１）及び第２の強誘電体コ
ンデンサ（１８−２）とからなる。而して、第１のＭＯ
Ｓ型トランジスタ（１？−１）と第２のＭＯＳ型トラン
ジスタ（１７−２）、さらに第１の強誘電体コンデンサ
（１８−１）と第２の強誘電体コンデンサ（１ｇ−２）
とは、プレート線ＰＬ（１３）を挾んで対称的に配置さ
れ、第１のＭＯＳ型トランジスタ（１７−１）のソース
またはドレイン及び第２のＭＯＳ型トランジスタ（１７
−２）のソースまたはドレインは、それぞれビット線Ｂ
　Ｌ　（１Ｂ−１）及びビット線Ｂ　Ｌ　（１Ｂ−２）
と結合される。従って、第３図に示したようなメモリセ
ルアレイに適当な周辺回路を付加することにより得られ
る半導体記憶装置においては、同一のメモリセル（１１
）内の２個の強誘電体コンデンサ（１８−１、１８−２
）は、常に互いに相補的な分極状態を６することになる
。

また第４図に、本発明に係る半導体記憶装置におけるメ
モリセルの他の態様を示す。１４図に示したメモリセル
（１１）は、２ｇのＭＯＳ型トランジスタ（１７−１，
１７−２）と１個のコンデンサ（５０）とからなる。而
して第１のＭＯＳ型トランジスタ（１丁−１）のゲート
電極が１ｅｌの駆動線、すなわちワード線Ｗ　Ｌ　（４
）と結合し、第２のＭＯＳ型トランジスタ（１７−２）
のゲート電極が第２の駆動線、換言すればカラム線ＣＬ
　（４ｇ）ト結合し、サラ１：ｆｆ１ｌ＋７）ＭＯＳ型
トランジスタ（１７−１）のソースまたはドレインと第
２のＭＯＳ型トランジスタ（１７−２）のドレインまた
はソースが接続される。また、第１のＭＯＳ型トランジ
スタ（１７−１）のソースまたはドレインのうち、第２
のＭＯＳ型トランジスタ（１７−２）のドレインまたは
ソースと接続しない一方は、読み出し・書き込み線、す
なわちビット線Ｂ　Ｌ　（１Ｂ）と結合し、第２のＭＯ
Ｓ型トランジスタ（１７−２）のドレインまたはソース
のうち、第１のＭＯＳ型トランジスタ（１７−１）のソ
ースまたはドレインと接続しない一方は、コンデンサ（
５０）と結合される。また、このようなメモリセルより
本発明に係るメモリセル−アレイを形成するには、上述
したような構成を有するメモリセルを第２図に示したメ
モリセル・アレイと同様にマトリックス状に配置して、
ワード線Ｗ　Ｌ　（４）をビット線Ｂ　Ｌ　（１Ｂ）と
直交せしめ、且つカラム線ＣＬ　（４８）をビット線Ｂ
　Ｌ　（１Ｂ）と平行にせしめれば良い。なお係るメモ
リセルでは、コンデンサの材料として特に強誘電体材料
を用いる必要はなく、Ｓ　ｉＯ２等の常誘電体材料を用
いることもできる。何となれば、このようなメモリセル
においては、ＤＲＡＭと同様に、コンデンサに蓄積され
る電荷の有無をそれぞれ“０゛、”ビに対応させること
により、情報の記憶が行なわれるからである。しかしな
がら本発明の半導体記憶装置においては、強誘電体コン
デンサを用いて第１図に示したようなメモリセルを構成
することがより望ましい。この理由は、第１図に示した
ようなメモリセルは１個のＭＯＳ型トランジスタと１個
の強誘電体コンデンサとから構成することができるので
、第４図に示したようなメモリセルと比較して、より小
面積で構成することが可能となる。従って、第２図に示
したようなメモリセル・アレイを高密度に形成すること
ができ、ひいては半導体記憶装置の高集積化に寄与する
からである。

以下に、第２図に示したようなメモリセル・アレイを形
成するプロセスについて説明する。第５図は、係るメモ
リセル・アレイを形成するプロセスを示す平面図、第６
図は係るメモリセル・アレイを形成するプロセスを示す
縦断面図である。なお第６図（’）　（１）、（ＩＩ）
、（目１）、（ｍは、ツレツレ第５図中のｘ　　−ｘ’
　　、ｘ　　−ｘ’　　、ｙｌ　　　　１２　　　２１ Ｙ’　　、Ｙ　　−Ｙ’２の各線に沿った縦断面図を示
す。

まずＰ型シリコン基板（１）の表面を選択的に熱酸化し
て、素子分離領域にフィールド酸化膜（２）を形成する
。（第５．８図（ａ））さらに素子領域上に酸化膜を形
成してその上に多結晶シリコン等の導体を堆積した後、
フォトリソグラフィー技術を用いてバターニングしゲー
ト酸化１１（３）及びゲート電極（５）を形成する。（
第５．６図（ｂ））なおこのゲート電極（５）は、メモ
リセル・アレイのワード線を兼ねている。次にゲート電
極（５）をマスクとして用い、素子領域にＡｓ等のイオ
ン注入を行なってｎ型のソース（１１−１）及びドレイ
ン（６−２）を形成する。（第５．ｌＳ図（Ｃ））次い
で、ＣＶＤ法等を用いて全面にＳ　ｉ　Ｏ２等よりなる
第１の層間絶縁膜（９）を形成した後、ドレイン（６−
２）上の一部領域にリソグラフィー技術を用いてコンタ
クト・ホール（ｌＯ）を形成する。（ｉ５．ｆｉ図（ｄ
））この後、コンタクト・ホール（ｌＯ）を含む第１の
層間絶縁膜（９）上の所定の領域に、強誘電体コンデン
サの一方の電極となる第１の電極（７）が形成される。

（第５．６図（ｅ））続いて、係る第１の電極（７）上
にスパッタ法等を用いて強誘電体膜（１２）を形成する
。（第５．６図（ｒ））さらに強誘電体膜（１２）上に
は、強誘電体コンデンサの他方の電極となる第２の電極
（８）が形成されるが、係る第２の電極（８）はメモリ
セル・アレイのプレート線を兼ねており、ワード線を兼
ねたゲート電極（５）と直交して形成され、隣接するゲ
ート電極（５）間において強誘電体コンデンサが構成さ
れる。（第５．６図（ｇ））次にＣＶＤ法等を用いて全
面に５Ｉ０２等よりなる第２の層間絶１１：Ｍ（１４）
を形成した後、ソース（６−１）上の一部領域にリソグ
ラフィー技術を用いてコンタクトホール（１５）を形成
する。（第５．６図（ｈ））この後、コンタクト・ホー
ル（１５）を含む第２の層間絶縁膜（１４）上の所定の
領域に、ビット線（Ｉｆｆ−１゜１８−２）を形成する
ことにより、本発明に係るメモリセル・アレイのパター
ンが得られる。（第５．６図（１））このとき、ビット
線（１Ｇ−１，１６−２）はワード線を兼ねるゲート電
極（５）と直交し、プレート線を兼ねる第２の電極（８
）と平行に形成される。

また第５図（ｇ）、（１）より明らかなように、２本の
ビット線（１Ｇ−１，１６−２）はプレート線を兼ねる
第２の電極（８）の両側に対称的に形成され、係る２本
のビット線（１Ｂ−１，１６−２）がビット線対を構成
する。

なおこのようなメモリセル−アレイは、この後全面に保
護膜（１５５）を形成してから用いられる。

（第６図（ｊ）） さらに本発明に係るメモリセル・アレイにおいては、上
述したような平面型の強誘電体コンデンサでなく、強誘
電体膜に一対の垂直な溝を互いに平行に形成し、この溝
に導体を充填することによって得られる縦型のコンデン
サを利用してもよい。

以下に、このような縦型のコンデンサを有するメモリセ
ル・アレイを形成するプロセスを図面を参照して説明す
る。第７図は係るメモリセル・アレイを形成するプロセ
スを示す平面図であり、第８図は係るメモリセル・アレ
イを形成するプロセスを示す縦断面図である。なお第８
図の（１）。

（１１）、　（ｌｉｔ）　、　（ＬＶ）は、それぞれ第
７図中ノＸ１−ｘ’　　、ｘ　　−ｘ’　　、ｙ　　−
ｙ’　　、ｙ　　−Ｙ′２の各線に沿った縦断面図を示
す。

まずＰ型シリコン基板（１）の表面にＳｉＮ膜を形成し
、続いてＳｉＮ膜のバターニングを行ない素子領域を残
してＳｉＮ膜を除去した後、Ｐ型シリコン基板（１）の
表面を熱酸化して素子分離領域にフィールド酸化１１ｉ
　（２）を形成して、ＳｉＮ膜は除去する。（第７，８
図（ａ））さらに、素子領域上に酸化膜を形成してその
上に多結晶シリコン等の導体を堆積した後、フォトリソ
グラフィー技術を用いてバターニングしゲート酸化膜（
３）及びゲート電極（５）を形成する。（第７，８図（
ｂ））なおこのゲート電極（５）は、メモリセル・アレ
イのワード線を兼ねている。次にゲート電極（５）をマ
スクとして用い、素子領域にＡｓ等のイオン注入を行な
ってｎ型ソース（８−１）及びドレイン（６−２）を形
成する。（第７．８図（Ｃ））次いで、ＣＶＤ法等を用
いて全面にＳ　五〇　２等よりなる第１の層間絶縁膜（
９）を形成した後、第１の層間絶縁膜（９）上の所定の
領域に、多結晶シリコン等よりなるプレート線（１３）
をワード線を兼ねるゲート電極（５）と直交して形成す
る。（第７．８図（ｄ））さらにこの上全面に、ＣＶＤ
法等を用いてボロンリンシリケー）　（ＢＰＳＧ）等よ
りなる第２の層間絶縁膜（Ｉ４）を形成して、熱処理す
ることにより表面を平坦化した後、第２の層間絶縁膜（
１４）上の所定の領域に、スパッタリング等を用いて強
誘電体膜（１２）を形成する。

（第７．８図（ｅ））なお、前述した第２の層間絶縁膜
（１４）の熱処理は、膜の平坦化と共にリンゲッタリン
グを兼ねていてもよく、また第２の層間絶縁膜（１４）
と強誘電体膜（１２）の間には、ＭｇＯ等よりなるバッ
ファ層もしくはバリア層を形成してもよい。続いて、全
面にリンシリケート等よりなる第３の層間絶縁膜（５１
）を形成するが、この際においても、強誘電体膜（１２
）と第３の層間絶縁膜（５１）の間にバッファ層もしく
はバリア層を形成してもよい。この後、反応性イオンエ
ツチング法等により強誘電体コンデンサの電極用の穴を
所定の位置に設け、この穴にシラン還元によるタングス
テンＣＶＤ法等を用いてタングステン等の導体を埋め込
み、ドレイン（６−２）と結合する第１の電極（７）及
びプレート線（１３）と結合する第２の電極（８）が形
成される。このとき第１の電極（７）用の穴は第２の電
極（８）用の穴より深く設けられ、第１の電極（７）は
ソース（ｌｉ−１）又はドレイン＜６−２）に達し、第
２の電極（８）はプレート線（１３）に達する。（第７
．８図（ｒ））また電極用の穴を設ける際には、第１の
層間絶縁膜（９）とプレート線（１３）とでエツチング
速度の異なるエッチャントを用いれば、深さの異なる第
１の電極（７）用の穴と第２の電極（８）用の穴を一度
で開口することもできる。次いで、ＣＶＤ法等を用いて
全面に第４の層間絶縁ＩＩ（５ｇ）を形成した後、ソー
ス（６−１）上の一部領域にコンタクト拳ホールを形成
し、係るコンタクト・ホールを含む第４の層間絶縁膜（
５３）上の所定の領域に、プレート線（１３）と平行し
てビット線（１６−１，１６−２）が形成される。（第
７．８図（ｇ））このようなメモリセル・アレイにおい
ても、第５．６図に示されたメモリセル・アレイと同様
に、１本のプレート線（１３）に対して２本のビット線
（１Ｂ−１，１６−２）が対称的に形成され、係る２本
のビット線（１Ｂ−１、１８−２）がビット線対を構成
する。さらにこのようなメモリセル・アレイについても
、この後全面に保護膜（１５５）を形成して用いられる
。（第８図（ｈ））このような縦型の強誘電体コンデン
サを利用したメモリセル伊アレイにおいては、前述した
平面型の強誘電体コンデンサを利用したメモリセル・ア
レイと比較して、メモリセルの面積をより小さくするこ
とが可能であり、高集積化の実現に対して有利である。

すな′わち平面型の強誘電体コンデンサでは、強誘電体
コンデンサに蓄積される電荷を確保するために必要な面
積が妨げとなり、ある程度よりメモリセルを小さくする
ことは原理的にできなかった。これに対し縦型の強誘電
体コンデンサでは、強誘電体膜の膜厚を厚くし、これに
あける穴の深さを深くすることによって、平面的な面積
を増やさなくてもコンデンサの電極の面積を増やすこと
ができる。これはデザイン・ルールを小さくし、メモリ
セルの面積を小さくしても、コンデンサが取り扱える電
荷量を確保する手段が原理的にあることを示している。

また平面型の強誘電体コンデンサでは、まず第１の電極
として導体層を形成し、そのうえに強誘電体膜を形成し
、さらに第２の電極として導体層を形成する。そして第
１の電極と第２の電極の間に電圧をかけることにより、
強誘電体に電界がかかる。従来強誘電体としては、ジル
コン酸チタン酸鉛が多く使用され、第１の電極、第２の
電極としては、白金が使用されている。何となれば、ジ
ルコン酸チタン酸鉛が結晶化する温度でジルコン酸チタ
ン酸鉛と反応せず、しかもジルコン酸チタン酸鉛の結晶
がその上に成長しやすい導体として、白金以外の導体は
見出だされていないからである。

しかし、白金の上にジルコン酸チタン酸鉛などのペロブ
スカイト型結晶を成長させると、白金とジルコン酸チタ
ン酸鉛の格子定数は異なるため、界面には無数の転移や
欠陥が生じる。すなわち、ペロブスカイト型の結晶構造
は、酸素八面体を構成要素としそのすべての頂点を隣接
する酸素八面体と共有しながら、３次元的に規則正しく
配列されている。一方、ペロブスカイト型の結晶構造と
類似の酸素八面体を基本的な構成要素とする結晶構造に
は、他の無数の型が存在する。そのため格子定数の異な
る界面など、無数の転移や欠陥が生じやすい状況では、
ペロブスカイト型と類似ではあるが、ペロブスカイト型
とは異なる結晶構造が安定になることは、はとんど避け
られない。而して平面型の強誘電体コンデンサでは、上
述したような理由で生じる低誘電率の界面層が強誘電体
層と直列に接続されるため、強誘電体コンデンサの誘電
特性が低下してしまう。一方縦型の強誘電体コンデンサ
では、前述したような低誘電率の界面層は強誘電体層と
並列に接続されるので、界面層による誘電率の低下はな
く、優れた誘電特性を得ることができる。

さらに本発明では、前述したようなメモリセルがビット
線を介してセンスアンプと結合される。

第９図に、本発明におけるメモリセルとセンスアンプの
レイアウトの一例を示し、以下に係るレイアウトを有す
る半導体記憶装置について説明する。

第９図に示したようなレイアウトを有する半導体記憶装
置においては、１本のプレート線ＰＬ（１３）を挾んで
その両側に形成される２本のビット線Ｂ　Ｌ　（１Ｂ−
１）、Ｂ　Ｌ　（１６−２）、換言すればビット線対は
同一のセンスアンプＳ　／　Ａ　（２Ｇ）と結合される
。

従って同一カラム内のメモリセルＭ／Ｃ（１１）は、前
記ビット線対を介して全て同一のセンスアンプＳ　／　
Ａ　（２０）と結合される。このようなセンスアンプＳ
　／　Ａ　（２０）においては、読み出しを行なう際に
、メモリセルＭ／Ｃ（１１）が駆動した結果束じるビッ
ト線対間のわずかな電位差が増幅され、前記メモリセル
Ｍ／Ｃ（１１）に記憶されている情報の読み出しを可能
とする。またこのとき、係る半導体記憶装置においては
、前述したようにワード線Ｗ　Ｌ　（４）及びプレート
線Ｐ　Ｌ　（１３）をそれぞれロウアドレス及びカラム
アドレスにより１本ずつ選択することにより、該ロウア
ドレス及びカラムアドレスの積によって選択される唯一
のメモリセルＭ／Ｃ（１１）のみが駆動する。従って、
係るメモリセルＭ／Ｃ（１１）と同一カラム内のセンス
アンプＳ　／　Ａ　（２０）のみを活性化すればよく、
それ以外のセンスアンプＳ　／　Ａ　（２０）について
は活性化を行なう必要がな−）。

すなわち第９図に示されたレイアウトを有する半導体記
憶装置では、ワード線ＷＬ（４）はワード線デコーダ（
１９）によって１本が選択される。このとき、選択され
たワード＆ＩＪＷＬ（４）と結合する２個のメモリセル
Ｍ／Ｃ（１１）について、共にＭＯＳ型トランジスタが
導通状態となるが、あら力１じめビット線Ｂ　Ｌ　（１
Ｂ−１）、７丁（１６−２）及びプレート線Ｐ　Ｌ　（
１３）は等電位とされているので、これだけでは強誘電
体コンデンサからビット線Ｂ　Ｌ　（１Ｂ−１）、Ｂ　
Ｌ　（１Ｂ−２）への電荷の移動は生じない。また係る
半導体記憶装置では、プレート線Ｐ　Ｌ　（１Ｂ）はプ
レート線デコーダ（２８）によって１本が選択される。

このとき選択されたプレート線Ｐ　Ｌ　（１３）につい
ては、係るプレート線Ｐ　Ｌ　（１３）を挾んでその両
側に形成されるビット線対との電位差がメモリセルＭ／
Ｃ（１１）の強誘電体コンデンサの分極反転に必要なし
きい値電圧以上となるような電位に設定される。従って
選択されたプレード線Ｐ　Ｌ　（１３）と結合するメモ
リセルＭ　／　Ｃ（１１）のうち、ワード線Ｗ　Ｌ　（
４）が選択されＭＯＳ型トランジスタが導通状態となっ
たメモリセルＭ／Ｃ（１１）、換言すれば選択されたワ
ード線ＷＬ（４）、プレート線ＰＬ（１８）のいずれと
も結合する唯一のメモリセルＭ／　Ｃ（１１）において
、強誘電体コンデンサからビット線Ｂ　Ｌ　（１Ｂ−１
）、Ｂ　Ｌ　（１Ｂ−２）への電荷の移動が生じる。こ
のとき、係るビット線Ｂ　Ｌ　（１Ｂ−１）、Ｂ　Ｌ　
（１８−２）と結合するセンスアンプＳ　／　Ａ　（２
０）のみがセンスアンプセレクタ（３０）により活性化
され、センスアンプＳ　／　Ａ　（２０）と結合するビ
ット線対間のわずかな電位差が増幅され、前述したメモ
リセルＭ／Ｃ（１１）に記憶されている情報の読み出し
が行なわれる。

このように、第９図に示したような本発明に係る半導体
記憶装置では、１本のワード線及びプレート線が選択さ
れると、これらと結合する唯一のメモリセルが駆動し、
係るメモリセルと同−力ラム内のセンスアンプのみが活
性化されこれ以外のセンスアンプは活性化されない。す
なわち、半導体記憶装置の低消費電力化、高速化、長寿
命化に寄与するものである。

また本発明では、１つのセンスアンプと結合するビット
線対を、センスアンプを挾んでその両側に形成すること
もできる。第１Ｏ図にこのような半導体記憶装置のブロ
ック図を示す。このような半導体記憶装置においても、
前述したような理由により、ビット線対を形成する２本
のビット線と結合するメモリセルの数が等しいことが望
ましい。

またこの場合は、係る２本のビット線の一方と結合する
第１のメモリセル群と、係る２本のビット線の他方と結
合する第２のメモリセル群とが、センスアンプに対して
対称的に形成されることがより望ましい。さらに、全て
のメモリセルがビット線対を形成する２本のビット線の
一方と結合してなる半導体記憶装置のブロック図を、第
１１図に示す。第１１図に示したブロック図では、メモ
リセルと結合していない一方のビット線Ｂ　Ｌ　（１Ｂ
−２）には、係−るビット＃ｓＢ　Ｌ　（１Ｇ−２）を
参照電位に設定するためのダミーセルＤ　／　Ｃ（２１
）が結合されている。さらに、係るダミーセルの回路図
を第１２図に示す。

第１２図に示したように係るダミーセル（２Ｉ）は１個
のＭＯＳ型トランジスタ（１７）と１個のコンデンサ（
５０）を有しており、メモリセルと同様にビット線Ｂ　
Ｌ　ＣＬＢ＞、プレート線Ｐ　Ｌ　（Ｈ）と結合する。

一方ＭＯＳ型トランジスタ（１７）のゲート電極は、ビ
ット線Ｂ　Ｌ　（１６）及びプレート線Ｐ　Ｌ　（＋３
）と直交して形成されるダミーワードｌｉｔ　Ｄ　Ｗ　
Ｌ　（３３）と結合する。

また係るダミーセル（２１）では、ダミーセル書き込み
用電源線（５４）より入力される信号に応じ、随時ＶＤ
ｃ電位をコンデンサ（５０）に書き込むことができる。

なおこのような半導体記憶装置においては、メモリセル
と結合していない一方のビット線を参照電位に設定する
ために、ダミーセル以外の他の手段を用いても構わない
。

このように本発明では、１つのセンスアンプと結合する
ビット線対が、センスアンプを挾んでその両側に形成さ
れてもよい。しかしながらこのような半導体記憶装置で
は、ビット線対がプレート線を挾んでその両側に形成さ
れる半導体記憶装置と比較して、ワード線等ビット線と
直交する信号線に起因するノイズの影響を受は易い。例
えば１本のワード線に信号が人力されると、係るワード
線と交差するビット線では、ワード線とビット線の間に
寄生する容量の影響で、電位の変化を生じる。このとき
、第１Ｏ図に示したようにビット線対がセンスアンプを
挾んでその両側に形成されていれば、ビット線対を形成
する２本のビット線のうち、一方のビット線では電位の
変化を生じ他方のビット線では電位の変化を生じない。

すなわち、このようなレイアウトを有する半導体記憶装
置では、ワード線に信号が入力されたときにビット線対
間に電位差を生じてしまい、誤動作が発生するおそれが
ある。一方策９図に示した如く、ビット線対がプレート
線を挾んでその両側に形成される半導体記憶装置では、
ビット線対を形成する２本のビット線は共に全てのワー
ド線と交差しているので、ワード線に信号が入力されて
もビット線対間に生じる電位差は小さく、誤動作が発生
するおそれは少ない。従って本発明の半導体記憶装置に
おいては、ビット線対がプレート線を挾んでその両側に
形成される方が、ワード線等他の信号線に起因するノイ
ズの影響を受けにくく、より好ましい。

本発明では、上述したようなメモリセル・アレイに適当
な周辺回路を付加することにより、任意のメモリセルに
デジタル情報を書き込み、保持し、読み出すことが可能
な半導体記憶装置を構成することができる。第１３図に
、係る半導体記憶装置の一態様のブロック図を示す。

第１３図に示した半導体記憶装置は、第２図に示したよ
うなメモリセル・アレイにワード線デコーダ（１９）、
センスアンプＳ　／　Ａ　（２０）、ダミーセルＤ／　
Ｃ（２１）、ダミーワード線デコーダ（２２）、Ｉ１０
接続回路（２３）、プリチャージ回路（２４）、イコラ
イズ回路（２５）、入出力線センスアンプ（２６）、デ
ータ出力バッファ回路（２７）、プレート線デコーダ（
２８）、データ人力バッファ回路（２９）を図示の如く
付加したものである。係る半導体記憶装置においては、
センスアンプＳ　／　Ａ　（２０）、Ｉ１０接続回路（
２３）、プリチャージ回路（２４）、イコライズ回路（
２５）がカラム毎に設けられ、センスアンプＳ　／　Ａ
　（２０）はプレート線Ｐ　Ｌ　（１３）を介して、！
１０接続回路（２３）はカラムアドレス選択線ＣＳ　Ｌ
　（３２）を介して共にプレート線デコーダ（２８）と
接続され、カラムアドレスにより選択される。またプリ
チャージ回路（２５）及びイコライズ回路（２５〉には
、プリチャージ回路駆動Ｍ　（３１）より信号が入力さ
れる。なお第１３図に示した半導体記憶装置では、カラ
ムアドレス選択線ＣＳ　Ｌ　（３２）の活性化がプレー
ト線デコーダ（２８）によって行なわれ、プレート線デ
コーダ（２８）がカラムアドレス選択線デコーダの機能
をも有しているが、本発明ではプレート線デコーダ（２
８）とは別に、カラムアドレス選択線デコーダを設けて
も構わない。またダミーセルＤ　／　Ｃ（２１）は、ビ
ット線Ｂ　Ｌ　（１Ｇ−１）またはＢ　Ｌ　（１Ｂ−２
）及びプレート線Ｐ　Ｌ　（１３）と結合され、各ビッ
ト線Ｂ　Ｌ　（１１３−１）。

Ｂ　Ｌ　（１Ｂ−２）がそれぞれ１個のダミーセルＤ／
Ｃ（２１）と結合される。さらに、ダミーセルＤ／Ｃ（
２１）はダミーワード線Ｄ　Ｗ　Ｌ　（３３）を介して
ダミーワード線デコーダ（２２）と接続されるが、この
ときビット線対を構成する２本のビット線Ｂ　Ｌ　（１
Ｂ−１）及びＢ　Ｌ　（１６−２）と結合される一対の
ダミーセルＤ／　Ｃ（２１）は、一方がダミーワード線
ＤＷＬＩ（３３−１）と結合され、他方がダミーワード
線ＤＷＬ　２（３３−２）と結合される。また、Ｉ１０
接続回路（２３）を介してビット線対と接続される入出
力ｍ１（１４）は、人出力線センスアンプ（２［ｉ）、
データ出力バッファ回路（２７）、データ人力バッファ
回路（２９）と結合されている。

さらにこのような周辺回路について以下に詳述する。

第１４図に、前述した半導体記憶装置で用いられるイコ
ライズ回路の回路図を示し、第１５図にはプリチャージ
回路の回路図を示す。

係るイコライズ回路（２５）はビット線対の電位を等電
位とするために設けられ、プリチャージ回路駆動線Ｐ　
Ｃ（３１）の信号がＨレベルのときビット線対が等電位
となる。また、プリチャージ回路（２４）はビット線Ｂ
　Ｌ　（１Ｂ−１）及びＢ　Ｌ　（１Ｂ−２）のプリチ
ャージを行なうために設けられ、プリチャージ回路駆動
＄ＩＰ　Ｃ（３１）の信号がＨレベルのときビット線Ｂ
　Ｌ　（１Ｂ−１）及びＢ　Ｌ　（１Ｂ−２）ハＶ　　
　ニ充電される。

ｒｅ これに対しプリチャージ回路駆動線Ｐ　Ｃ（３１）の信
号がＬレベルのとき、ビット線対は互いに切り離される
と同時にＶ　　からも切り離され、ビットｒｅ 線対はフローティング状態となる。なお上述したイコラ
イズ回路及びプリチャージ回路は、共に同一の信号線、
すなわちプリチャージ回路駆動線と結合されているが、
本発明では、イコライズ回路及びプリチャージ回路が異
なる信号線と結合され、別個に制御が行なわれても構わ
ない。

また第１６図に、前述した！１０接続回路の回路図を示
す。このようにＩ１０接続回路（２３）では、カラムア
ドレス選択線ＣＳ　Ｌ　（３２）の信号がＨレベルのと
き、ビット線対を構成する２本のビット線Ｂ　Ｌ　（１
Ｂ−１）及びＢ　Ｌ　（１Ｂ−２）が入出力線対を構成
する２本の入出力線Ｉ１０　（３４−１）及びＩ　／　
Ｏ（３４−２）と接続される。従って第１３図に示した
ように構成される半導体記憶装置では、プレート線デコ
ーダ（２Ｂ）によってカラムアドレス選択線ＣＳ　Ｌ　
（３２）を選択することにより、該カラムのＩ１０接続
回路（２３）が駆動し、ビット線対と入出力線対相互間
で情報を伝達することが可能となる。

さらに本発明の半導体記憶装置では、第１７図に示した
ようなフリップフロップ型のセンスアンプを用いること
ができる。このような構成のセンスアンプ（２０）にお
いては、センスアンプ活性化線Ａ　ＣＴ　（４９−１）
、　Ａ　ＣＴ　（４９−２）よりセンスアンプ活性化信
号φ　　、φ　　が入力されたときに、活ＡＣＴ　　　
ＡＣＴ 性化が行なわれる。またダミーセルについては、第１２
図に示したような構成を有するダミーセルを用いればよ
い。次に、上述したように構成される本発明の半導体記
憶装置の動作方法を第１３図を参照しながら説明する。

本発明の半導体記憶装置は、動作時にはプリチャージ状
態とアクティブ状態を有しているが、このような２つの
状態の選択は、例えば、１ビンのコントロール信号ＣＥ
（チップイネーブル）によって行なわれる。

以下に第１３図に示した半導体記憶装置の読み出し動作
を示す。

第１８図は、係る半導体記憶装置の読み出しを行なう時
の各動作のタイミングを示す波形図である。

なお第１８図には、ワード＆ｊｌＷＬ（４）としてＷＬ
、１が選択され、プレート線Ｐ　Ｌ　（１１）としてＰ
ＬＩが選択される場合について示すものとする。まず係
る半導体記憶装置においては、ＣＥがＨレベルでプリチ
ャージ回路駆動線Ｐ　Ｃ（３１）により伝達されるプリ
チャージ信号φＰＣの電位がＶ。Ｃのプリチャージ状態
では、ワード線Ｗ　Ｌ　（４）及びダミーワード線Ｄ　
Ｗ　Ｌ　（３３）は全て非選択状態で、ビット線Ｂ　Ｌ
　（１６−１）、　　Ｂ　Ｌ　（１６−２）はビット線
充電用電源線Ｖ　Ｂｃ（３ｇ）により１１２■ｃｅにプ
リチャージされている。また、入出力線Ｉ　／　Ｏ（３
４−１）、　　Ｉ　／　Ｏ（３４−２）さらにまたダミ
ーセルＤ　／　Ｃ（２１）には、ダミーセル書き込み用
電源線（５４）によりＶ、。電位が書き込まれている。

次にＣＥがＬレベルになり、プリチャージ信号φＰｃが
ｖｃｃからＶＳＳになりアドレスが取りこまれると、ロ
ウアドレス信号Ｒ／Ａによってワード線ＷＬ＜４）及び
ダミーワード線Ｄ　Ｗ　Ｌ　（３３）が１本ずつ選択さ
れ、選択されたワード線Ｗ　Ｌ　（４）及びダミーワー
ド線ＤＷＬ（３３）はｖ　がら１ｓｓ　　　　２　　ｖ
ｃｃに昇 圧され活性化される。ただしこのときには、ビット線Ｂ
　Ｌ　（Ｉ［１−１）と結合されたメモリセルＭ／Ｃ（
１１）と結合するワード線Ｗ　Ｌ　（４）が選択された
場合には、ビット線Ｂ　Ｌ　（ｌｅ−２）と結合された
ダミーセルＤ　／　Ｃ（２１）と結合するダミーワード
線ＤＷＬ（３３）が選択される。逆に、ビット線Ｂ　Ｌ
　（１Ｇ−２＞と結合されたメモリセルＭ／Ｃ（１１）
と結合スる’７−ド線Ｗ　Ｌ　（４）が選択された場合
には、ビット線Ｂ　Ｌ　（１６−１）ト結合すレタダミ
−セ／Ｌ、　Ｄ　／　Ｃ（２１）と結合するダミーワー
ド線Ｄ　Ｗ　Ｌ　（３３）が選択される。

また、選択されたブード線Ｗ　Ｌ　（４）及びダミーワ
ード線Ｄ　Ｗ　Ｌ　（３３）の電位はＶ　に設定されて
もよＣ 」し いが、より好ましくは上述した如くの　　Ｖ　で　　ｃ
ｃ ある。これとほぼ同時に、カラムアドレス信号Ｃ／Ａに
よってプレート線Ｐ　Ｌ　（１３）が１本選択され、選
択されたプレート線Ｐ　Ｌ　（１３）は　　Ｖ　か２　
　　　ｃｃ ら（ｖ　に昇圧される。これにより、選択されＣ たワード線Ｗ　Ｌ　（４）及びプレート線Ｐ　Ｌ　（１
３）と結合するメモリセルＭ／Ｃ（１１）に記憶されて
いる情報が、係るメモリセルＭ／　Ｃ（１１）と結合す
るビット線Ｂ　Ｌ　（１Ｇ−１）またはＢ　Ｌ　（１Ｂ
−２）に取り出される。

例えば第１８図に示した場合では、メモリセルＭ／Ｃ（
１１）に記憶されている情報がビット線ＢＬＩ（１６−
１）に取り出される。以下、前述したような情報がビッ
ト線Ｂ　Ｌ　（ＩＢ−１）に取り出された場合について
示すと、このとき係るビット線Ｂ　Ｌ　（１ト１）の電
位は、メモリセルＭ／Ｃ（１１）に記憶されている情報
が”ｌ”の場合は大きく、”０”の場合はわずかに上昇
する。一方、係るビット線Ｂ　Ｌ　（１Ｂ−１）とビッ
ト線対を構成する他方のビット線Ｂ　Ｌ　（１Ｂ−２）
は、“１“の情報がビット線Ｂ　Ｌ　（Ｉｆｔ−１）に
取り出された場合の電位と”０”の情報がビット線Ｂ　
Ｌ　（１６−１）に取り出された場合の電位の中間の電
位となる。これは、ビット線Ｂ　Ｌ　（１Ｂ−２）には
ダミーセルＤ／Ｃ（２１）より電荷が移動するが、この
ときビット線Ｂ　Ｌ　（１Ｂ−２）が前述したような電
位となるように、ダミーセルＤ　／　Ｃ（２１）の容量
及びダミーセルＤ／Ｃ（２１）に書き込まれるｖＤｏ電
位が設計されているからである。なおこの際、選択され
たワード線ＷＬ（４）及び非選択状態のプレート線Ｐ　
Ｌ　（１３）と結合するメモリセルＭ　／　Ｃ（１１）
においては、係るメモリセルＭ／Ｃ（１１）と結合する
ビット線Ｂ　Ｌ　（１６−１）またはＢ　Ｌ　（１Ｂ−
２）とプレート線Ｐ　Ｌ　（１３）が１■　で等電位で
あるため、メモリセルＭ／Ｃ（１１）Ｃ に記憶されている情報がビット線Ｂ　Ｌ　（１Ｂ−１）
。

Ｂ　Ｌ　（１Ｇ−２）・に取り出されるおそれはない。

さらに、前述したようにメモリセルＭ／Ｃ（１１）に記
憶されている情報がビット線Ｂ　Ｌ　（１Ｂ−１）に取
り出され、ビット線対間に電位差が生じると、センスア
ンプＳ　／　Ａ　（２０）にセンスアンプ活性化信号φ
　　８　φ　　が入力され、センスアンプＳ／ＡＡＣＴ
　　　ＡＣＴ （２０）の活性化が行なわれる。この時センスアンプＳ
　／　Ａ　（２０）は第１７図に示したような回路を有
しているので、センスアンプＳ　／　Ａ　（２０）の活
性化は、情報が取り出されたメモリセルＭ／Ｃ（１１）
と同一カラム内のセンスアンプＳ　／　Ａ　（２０）に
ついてのみ行なわれる。なお、本実施例ではプレート線
ＰＬ（１８）によってセンスアンプＳ　／　Ａ　（２０
）の選択が行なわれているが、本発明ではセンスアンプ
Ｓ／Ａ（２０）の選択線としてはプレート線Ｐ　Ｌ　（
１３）の使用に限らず、センスアンプＳ　／　Ａ　（２
０）を選択するための専用の制御線で第１７図のプレー
トＩ！　Ｐ　Ｌ　（１３）をおきかえてもよい。係るセ
ンスアンプＳ／Ａ（２０）によって前述したビット線対
間の電位差が増幅されると、カラム選択信号φ８ｏがプ
レート線デコーダ（２８）に人力され、先にカラムアド
レス信号Ｃ／Ａによって選択されたプレート線Ｐ　Ｌ　
（１３）と同一カラム内のカラムアドレス選択線ＣＳ　
Ｌ　（３２）が選択される。これにより、選択されたカ
ラムのＩ１０接続回路（２３）が駆動し、ビット線Ｂ　
Ｌ　（１［１−１）、　　Ｂ　Ｌ　（１［１−２）に取
り出された情報が入出力ｌ！Ｉ／　Ｏ（３４−１）、　
　Ｉ　／　Ｏ（３４−２）に伝達され、２本の入出力線
１　／　Ｏ（３４−１）、　　Ｉ　／　Ｏ（３４−２）
間、すなわち入出力線対間に電位差が生じる。この後、
入出力線対間の電位差は入出力線センスアンプ（２６）
によって増幅され、データ出力バッフ７回路（２７）よ
り論理”ｌ”または”０“の情報が出力信号Ｄ　　とし
Ｕｔ て読み出される。

ところでこのような半導体記憶装置では、上述したよう
な動作によりメモリセルＭ／Ｃ（１１）より情報が取り
出されると、メモリセルＭ／Ｃ（１１）内に記憶されて
いる情報は一度消失する。従って情報を読み出した後に
、同じ情報を再びメモリセルＭ　／　Ｃ（１１）に書き
込んでおかねばならない。換言すれば、このような半導
体記憶装置の読み出し動作では、メモリセルＭ　／　Ｃ
（１１）の情報を外部に出力する動作と共に、メモリセ
ルＭ　／　Ｃ（１１）に情報を再書き込みする動作が必
ず行なわれる。次に、係る半導体記憶装置の再書き込み
動作について説明する。

第１９図は、係る半導体記憶装置において再書き込みを
行なう時の各動作のタイミングを示す波形図である。ま
た第２０図は、このような再書き込み時において、係る
半導体記憶装置のメモリセルを構成する強誘電体コンデ
ンサに蓄積された電荷量が変化する様子を示す特性図で
ある。なお第２０図中において、Ａ、Ａ、、Ａ２はメモ
リセルに記憶されている情報が”０”の場合を示し、Ｂ
ｏ。

Ｂ　　、Ｂ　　はメモリセルに記憶されている情報が”
ｌ”の場合を示す。

第１９図に示したように、アクセスされたメモリセルＭ
／Ｃ（１１）の初期（１８）情報が“０”の場合（第２
０図Ａ。）は、前述したような読み出しか終である。従
ってこのよ、うなメモリセルＭ／Ｃ（１１）では、この
時点で”０”の情報が再書き込みされている（第２０図
８１）。一方メモリセルＭ／Ｃ（１１）の初期（１）情
報が”ｌ“の場合（第２０図Ｂ。）■　であり、再書き
込みはこの時点（ｔｌ）ではＣ 行なわれない（第２０図８１）。次いで第１９図に示す
ように、プレート線Ｐ　Ｌ　（１３）の電位をＶ　に下
Ｓ げることにより、係るメモリセルＭ／　Ｃ（１１）では
ビット線Ｂ　Ｌ　（１６−１）の電位がＶ　であるので
、こＣ の時点（ｔ２）で”１”の情報が再書き込みされる（第
２０図Ｂ２）。一方メモリセルＭ　／　Ｃ（１１）の初
期（ｔ　　）情報が”０”の場合、この時点（ｔ２）で
のビット線Ｂ　Ｌ　（１６−１）及びプレート線、Ｐ　
Ｌ　（１３）の電位は共にＶ　で等電位となる。しかし
ながらＳ 第１３図に示した半導体記憶装置では、メモリセルＭ／
Ｃ（１１）に強誘電体コンデンサが用いられているため
、強誘電体コンデンサの両電極間が等電位となっても係
る強誘電体コンデンサに蓄積された電荷は保持される。

従って、この時点（ｔ２）かにおいてもメモリセルＭ／
Ｃ（１１）には”０”の情報記憶されている。（第２０
図Ａ２） 次いで、このような動作によりアクセスされたメモリセ
ルＭ／Ｃ（１１）への情報の再書き込みが終了すると、
ＣＥがＬレベルから再びＨレベルに戻り、第１３図に示
した半導体記憶装置がプリチャージ状態となる。すなわ
ちプリチャージ信号φ、Ｃたプレート線Ｐ　Ｌ　（１３
）及び入出力線１　／　０　（３４−１）。

１　／　Ｏ（３４−２）の電位も同様に　２”ｅｃとな
り、センスアンプ活性化信号φ　　、φ　　及びカラム
＾ＣＴ　　　ＡＣＴ 選択信号φ８ｏの入力が停止し、ダミーセルＤ／Ｃ（２
１）にはＶ、。電位が書き込まれる。この後、選択され
ていたワード線ＷＬ＜４）及びダミーワード線Ｄ　Ｗ　
Ｌ　（３３）が非選択状態に戻り、読み出しのサイクル
が終了する。

以上、本発明に係る半導体記憶装置の読み出し動作の一
実施例について説明したが、本発明では読み出し時にお
ける各動作のタイミングは特にこれに限定されない。例
えば再書き込み終了後、ＣＥがＬレベルの状態でビット
線Ｂ、Ｌ　（１１３−１）。

Ｂ　Ｌ　（１Ｂ−２）のプリチャージを行ない、さらに
プレニ ート線Ｐ　Ｌ　（１３）の電位を　　Ｖ　に戻し、次い
で　　　ｃｃ ＣＥをＨレベルに戻した後、ワード線Ｗ　Ｌ　（４）及
びダミーワード線Ｄ　Ｗ　Ｌ　（３３）を非選択状態に
戻してもよい。第２１図に、上述したように読み出しを
行なう時の各動作のタイミングについて示す。また第２
２図に示したように、本発明ではワード線Ｗ　Ｌ　（４
）及びダミーワード線Ｄ　Ｗ　Ｌ　（３３）を非選択状
態に戻した後に、ビット線対のプリチャージを行ない、
またプレート線Ｐ　Ｌ　（１３）の電位を±ＶＣＣに戻
してもよい。

次いで、第１３図に示した半導体記憶装置の書き込み動
作（アーリーライト動作）について、以下に説明する。

第２３図は、係る半導体記憶装置に書き込みを行なう時
の各動作のタイミングを示す波形図である。

ＣＥがＨレベルからＬレベルになるときＷＥ（ライトイ
ネーブル）がＬレベルになっている場合、入力信号Ｄ１
ｎがデータ人力バッファ回路（２９）を介してチップ内
部に取りこまれ、その情報が入出力線Ｉ　／　Ｏ（３４
−１）、　Ｉ　／　Ｏ（３４−２）に伝達される。

次いで、カラム選択信号φ８Ｃをプレート線デコーダ（
２８）に入力してカラムアドレス選択線Ｃ３Ｌ（３２）
の選択を行なうと、選択されたカラムのＩ／０接続回路
（２３）が駆動し、上述した情報がビット線Ｂ　Ｌ　（
１Ｂ−１）、　　Ｂ　Ｌ　（１６−２）に伝達される。

この後は、ワード線Ｗ　Ｌ　（４）を選択して、前述し
た再書き込みのときと同様の動作を行なうことにより、
目的とするメモリセルＭ／Ｃ（１１）への書き込み動作
を行なうことができる。なおこの書き込み動作において
は、ワード線Ｗ　Ｌ　（４）及びプレート線Ｐ　Ｌ　＜
１３）の昇圧とビット線対及び入出力線対の接続は、い
ずれを先に行なっても構わない。また第２３図では、選
択されたカラムのセンスアンプＳ／Ａ　（２０）につい
て活性化が行なわれているが、本発明ではセンスアンプ
Ｓ　／　Ａ　（２０）を活性化しないで書き込みを行な
うことも可能である。この場合は、カラムアドレス選択
線ＣＳ　Ｌ　（３２）を　　Ｖ　まで　　ｃｃ 昇圧させ、Ｉ１０接続回路（２３）のトランスファー・
ゲー）　（４６）を３極管動作させることもてきる。さ
らに第２３図には、選択されたプレート線Ｐ　Ｌ　（１
３）を読み出しのときと同様、まず−３゜２　　　　ｃ
ｃ に昇圧する場合について示したが、書き込みのときには
プレート線Ｐ　Ｌ　（１３）の電位は、まずｖｃｃに昇
圧されてもよい。

次に、第１３図に示した半導体記憶装置において、読み
出しを行なった後に続けて書き込みを行なう動作（リー
ドモディファイライト動作）について、以下に説明する
。

第２４図は、係る半導体記憶装置について、リードモデ
ィファイライト動作を行なう時の各動作のタイミングを
示す波形図である。このようなリードモディファイライ
ト動作においては、まず前述した読み出し動作と同様の
動作を行ない、情報が出力信号Ｄ　　として読み出され
た後に、ＷＥがｕｔ ＨレベルからＬレベルに変化して書き込み動作が始まる
。この後は、前述した書き込み動作と同様の動作を行な
うことにより、読み出しを行なった後、同じメモリセル
Ｍ／Ｃ（１１）に書き込みを行なうことができる。なお
第２３図には、メモリセルＭ／　Ｃ（１１）の読み出し
が行なわれた後、係るメモリセルＭ／Ｃ（１１）に記憶
されていた情報と逆の情報が書き込まれる例について示
した。また第２３図では、読み出し動作の後プレート線
Ｐ　Ｌ　（１３）はｖｃｏに昇圧されているが、このと
き前述した書き込み動作と同様に、プレート線Ｐ　Ｌ　
（１３）を　３■　に２　　　　ｃｃ 昇圧せしめても構わない。

また上述したような動作方法においては、プリチャージ
状態におけるビット＄９８　Ｌ　（ＩＧ−１）、　　Ｂ
　Ｌ（ＩＧ−２）の電位及びプレート線Ｐ　Ｌ　（１３
）の電位を共に一１ｖ　としたが、本発明はこれに限定
されず、２　　　　ｃｃ　　　　　　　− プリチャージ状態でのビット線Ｂ　Ｌ　（１Ｂ−１）、
　　Ｂ　Ｌ（１Ｂ−２）及びプレート線Ｐ　Ｌ　（１３
）の電位を、これとは異なる電位に設定することも可能
である。以下に、このようなプリチャージ状態における
ビット線対及びプレート線Ｐ　Ｌ　（１３）の電位を、
ユ■２　　　　ｃｃ 以外の電位に設定する場合について説明する。

第２５図は、上述したような電位をＶ　に設定しＳ て読み出しを行なう時の各動作のタイミングを示す波形
図である。すなわち、ＣＥがＨレベルでプリチャージ信
号φＰＣの電位がｖｏ。のプリチャージ状態では、ビッ
ト線対はＶ　にプリチャージされ、Ｓ プレート線のＰ　Ｌ　（１３）の電位もＶ　に固定され
る。

Ｓ 次にＣＥがＬレベルになり、ブリチ゛ヤージ信号φＰＣ
が■。。からｖｓｓになりアドレスが取りこまれると、
ワード線Ｗ　Ｌ　（４）及びダミーワード線Ｄ　Ｗ　Ｌ
　（３３）が１本ずつ選択され活性化される。これとほ
ぼ同時にプレート線Ｐ　Ｌ　（１３）が１本選択され、
選択されたプレート線Ｐ　Ｌ　（１３）はＶ　からＳ ■　に昇圧される。これにより、アクセスされたＣ メモリセルＭ　／　Ｃ（１１）に記憶されている情報が
ビット線Ｂ　Ｌ　（１Ｂ−１）に取り出され、ビット線
ＢＬ（１Ｂ−１）の電位は、係る情報が”ｌ”の場合は
大きく、。

”０”の場合はわずかに上昇し、ビット線対間に電位差
を生じる。この後、センスアンプＳ　／　Ａ　（２０）
にセンスアンプ活性化信号φ　　、φ　　が入力＾ＣＴ
　　　ＡＣＴ され、センスアンプＳ　／　Ａ　（２０）の活性化が行
なわれる。このときセンスアンプ活性化信号φＡＣＴ　
’φ　　は、センスアンプＳ　／　Ａ　（２０）におい
てＡＣＴ ＰＭＯＳ型のフリップフロップ回路を活性化するφ　　
が、ＮＭＯＳ型のフリップフロップ回路をＡＣＴ 活性化するφ　　よりも先行して入力される。こ°＾Ｃ
Ｔ れは、ビット線対のプリチャージ状態での電位がＶ　と
低いため、ＰＭＯＳ型のフリップフロップＳ 回路を先行させて活性化させると高速のセンス動作が達
成されるからである。次いで第１８図に示したような動
作と同様にして、ビット線対に取り出された情報が入出
力線対を介して、データ出力バッファ回路（２７）より
出力信号Ｄ　　として読み出ｕｔ される。

また、このような動作を行なった後の再書き込み動作に
ついては、前述した第１９図に示した再書き込み動作と
同様に行なわれる。すなわち、アクセスされたメモリセ
ルＭ　／　Ｃ（１１）の初期情報が”０”の場合、読み
出しが終了した時点において、係るメモリセルＭ／Ｃ（
１１）と結合するビット線Ｂ　Ｌ　（１Ｂ−１）（７）
電位がｖ　でプレート線Ｐ　Ｌ　＜１３）（７）Ｓ 電位がＶ　であるので、この時点で”０”の情報がＣ 再書き込みされている。次いでプレート線ＰＬ（１３）
の電位がＶ　に下げられ、アクセスされたメＳ モリセルＭ／Ｃ（１１）の初期情報が”Ｉ”の場合は、
このとき係るメモリセルＭ／Ｃ（１１）と結合するビッ
ト線Ｂ　Ｌ　（１Ｂ−１）の電位がＶ　でプレート線Ｐ
ＬＣ （１３）の電位がＶ　となり、再書き込みが行なわれＳ る。

また、このようにプリチャージ状態におけるビット線対
及びプレート線Ｐ　Ｌ　（１３）の電位をＶ　にＳ 設定する場合は、メモリセルＭ／Ｃ（ＩＩ）と強誘電ユ 体コンデンサが　　Ｖ　以下の印加で分極が反転　　ｃ
ｃ するように設計して、選択されたプレート線ＰＬユ （１３）の昇圧を　　Ｖ　とすることもできる。この　
　ｃｃ ときには、読み出しが終了した時点でアクセスされたメ
モリセルＭ／Ｃ（１１）には自動的に再書き込みが行な
われているので、書き込み動作時にプレート線Ｐ　Ｌ　
（１３）の電位を変化させる必要がない。

しかしながらこのような動作を行なう場合には、メモリ
セルＭ　／　Ｃ（１１）の強誘電体コンデンサの分ユ 極が反転するしきい値が　　ｖ　以下と小さいた　　ｃ
ｃ め、信頼性の低下は避けられない。従って、前述したよ
うに読み出し時に選択されたプレート線Ｐ　Ｌ　（１３
）の電位をまずＶ　に昇圧せしめた後、次Ｃ いでＶ　に下げる方が信頼性の点でより好ましい。

Ｓ さらに係る半導体記憶装置への書き込み動作（アーリー
ライト動作）については、まず、第２３図に示した書き
込み動作と同様にして、入力信号Ｄ１ｎを入出力線対、
ビット線対へと順次取りこむ。

次いで、ワード線Ｗ　Ｌ　（４）を選択して活性化せし
めた後、前述した再書き込みのときと同様の動作を行な
えばよい。

次に、プリチャージ状態におけるビット線対及びプレー
ト線Ｐ　Ｌ　（１３）の電位を、■　に設定するＣ 場合について説明する。

第２６図は、この場合に読み出しを行なう時の各動作の
タイミングを示す波形図である。すなわち、ＣＥがＨレ
ベルでプリチャージ信号φＰＣの電〕 位が　２　ｖｃｃのプリチャージ状態では、ビット線対
は■　にプリチャージされ、プレート線ＰＬＣ （１３）の電位もＶ　に固定される。

Ｃ 次にＣＥがＬレベルになり、プリチャージ信号φ　が　
　■　から■　になりアドレスが取りこＰＣ２ｃｃ　　
　　ｓｓ まれると、ワード線Ｗ　Ｌ　（４）及びダミーワード線
Ｄ　Ｗ　Ｌ　（３３）が１本ずつ選択され活性化される
。これとほぼ同時にプレート線Ｐ　Ｌ　（１３）が１本
選択され、選択されたプレート線Ｐ　Ｌ　（１３）の電
位はＶ。０からＶ　に下げられる。これにより、アクセ
スさＳ れたメモリセルＭ　／　Ｃ（１１）に記憶されている情
報がビット線Ｂ　Ｌ　（１Ｂ−１）に取り出され、ビッ
ト線Ｂ　Ｌ　（１Ｂ−１）の電位は、係る情報が”ｌ“
の場合は小さく”０“の場合は大きく下がり、ビット線
対間に電位差を生じる。この後、センスアンプＳ／Ａ（
２０）にセンスアンプ活性化信号φＡＣＴ　’　　φＡ
ＣＴが入力され、センスアンプＳ　／　Ａ　（２０）の
活性化が行なわれる。このときセンスアンプ活性化信号
φＡＣＴ　’　　φＡＣＴは、センスアンプＳ　／　Ａ
　（２０）においてＮＭＯＳ型のフリップフロップ回路
を活性化するφ＾ＣＴが、ＰＭＯ５型のフリップフロッ
プ回路を活性化するφ　　よりも先行して入力される。

ＣＴ これは、ビット線対のプリチャージ状態での電位がｖＣ
ｏと高いため、ＮＭＯＳ型のフリップフロップ回路を先
行させて活性化させると高速のセンス動作が達成される
からである。次いで第１８図に示したような動作と同様
にして、ビット線対に取り出された情報が入出力線対を
介して、データ出力バッファ回路（２７）より出力信号
Ｄ　　として読みｕｔ 出される。

また、このような動作を行なった後の再書き込み動作に
ついては、アクセスされたメモリセルＭ、、’　ｃ　（
ｔｔ）の初期情報が”Ｉ゛の場合は、読み出しが終了し
た時点において、係るメモリセルＭ／Ｃ（１１）と結合
するビット線Ｂ　Ｌ　（１６−１）の電位がＶＣ８でプ
レート線Ｐ　Ｌ　（１３）の電位がＶ　であるので、Ｓ この時点で“ｌ”の情報が再書き込みされている。

また、係るメモリセルＭ　／　Ｃ（１１）の初期情報が
”０“の場合は、第２６図に示したように、この後プレ
ート線Ｐ　Ｌ　（１３）の電位をＶ　に昇圧せしめて、
Ｃ 再書き込みが行なわれる。

さらにこの場合の・、書き込み動作（アーリーライト動
作）については、まず、第２３図に示した書き込み動作
と同様にして入力信号ＤＩｎを入出力線対、ビット線対
に順次取りこみ、次いでワード線Ｗ　Ｌ　（４）を選択
して活性化せしめた後、前述した再書き込みのときと同
様の動作を行なえばよい。

以上、第１３図に示した半導体記憶装置について、その
読み出し動作、書き込み動作及びリードモディファイラ
イト動作を示したが、本発明ではいずれの動作時におい
ても、選択されたメモリセルと同一カラム内のセンスア
ンプ以外のセンスアンプを活性化する必要がない。従っ
て係る半導体記憶装置では、短時間、低消費電力の下で
前述した如くの動作を行なうことができる。

さらに第２７図に、本発明に係る半導体記憶装置の他の
態様を示す。

係る半導体記憶装置では、第１３図に示したような半導
体記憶装置に、さらに差動増幅器Ｄ／Ａ（３９）を付加
することにより構成される。すなわち、このような半導
体記憶装置においてはカラム毎に差動増幅器Ｄ　／　Ａ
　（３９）が設けられ、また入力線１　（４０−１）、
　　Ｉ　（４０−２）及び出力線０（４１−１）、　　
０（４１−２）が別々に形成され、入力線１　（４０−
１）、　　Ｉ　（４０−２）は入力線接続回路（４５）
を介してビット線Ｂ　Ｌ　（１６−１）、　Ｂ　Ｌ　（
ｌｆｉ−２）と接続され、出力線０　（４１−１）。

０　（４１−２）ハ差動増幅ｒＡＤ　／　Ａ　（３９）
ヲ介しテヒット線Ｂ　Ｌ　（１Ｂ−１）、　　Ｂ　Ｌ　
（１６−２）と接続される。なお入力線接続回路（４５
）は、第１３図に示した半導体記憶装置のＩ１０接続回
路（２３）と同様の構成を有している。さらに入力線１
　（４０−１）、　　Ｉ　（４０−２）は、データ人力
バッファ回路（２９）と結合され、出力線０（４１−１
）、　　０（４１−２）は出力線センスアンプ（４７）
及びデータ出力バッファ回路（２７）と結合されている
。

而して、係る半導体記憶装置の読み出しを行なう場合、
メモリセルＭ　／　Ｃ（１１）よりビット線ＢＬ（１Ｂ
−１）、　　Ｂ　Ｌ　（１Ｂ−２）に取り川された情報
を出力線０（４１−１＞、　０（４１−２）に伝達して
、さらに情報を出力信号Ｄ　　として読み出すときには
センスアンｕｔ ブＳ　／　Ａ　（２０）が用いられる。一方メモリセル
Ｍ／Ｃ（１１）の情報を読み出した後、係るメモリセル
Ｍ／　Ｃ（１１）に再書き込みを行なうときには、差動
増幅器Ｄ　／　Ａ　（３９）が用いられる。また、係る
半導体記憶装置で用いられる差動増幅器Ｄ　／　Ａ　（
３９）は、第２８図に示した如く構成される。

さらに、このような半導体記憶装置の動作方法を第２７
図を参照しながら以下に説明する。

第２９図は、係る半導体記憶装置の読み出しを行なう時
の各動作のタイミングを示す波形図である。

係る半導体記憶装置では、アクセスされたメモリセルＭ
／Ｃ（１１）に記憶されている情報が、係るメモリセル
Ｍ／Ｃ（１１）と結合するビット線Ｂ　Ｌ　（１Ｂ−１
）またはＢ　Ｌ　（１６−２）に取り出されるまでは、
第１８図に示した半導体記憶装置と同様の動作が行なわ
れる。次いで第２７図に示した半導体記憶装置では、ビ
ット線Ｂ　Ｌ　（ＩＧ−１）またはＢ　Ｌ　（１Ｂ−２
）に情報が取り出され、ビット線対間に電位差が生じる
と、直ちにビット線対に取り出された情報が差動増幅器
Ｄ　／　Ａ　（３９）によって増幅されて、出力線０　
（４１−１）、　０　（４１−２）に伝達される。この
後、情報が伝達されることにより生じた２本の出力線０
　（４１−１）及びＯ（４１−２）間、すなわち出力線
対間の電位差が出力線センスアンプ（４７）によって増
幅され、データ出力バッファ回路（２７）より論理”ｌ
”または”０”の情報が出力信号Ｄ　　として読み出さ
れる。一方ｕｔ 係る半導体記憶装置の再書き込み動作は、ビット線対間
に生じた電位差をセンスアンプＳ　／　Ａ　（２０）に
よって増幅した後、以下は第１３図に示した半導体記憶
装置のときと全く同様に行なわれる。

次に、第２７図に示した半導体記憶装置の書き込み動作
（アーリーライト動作）について、以下に説明する。

第３０図は、係る半導体記憶装置に書き込みを行なう時
の各動作のタイミングを示す波形図である。

係る半導体記憶装置では、ＣＥがＨレベルからＬレベル
になるときＷＥがＬレベルになっている場合、入力信号
Ｄｌｎがデータ人力バッファ回路（２９）を介してチッ
プ内部に取りこまれ、その情報が入力線１　（４０−１
＞、　　Ｉ　（４０−２）に伝達される。次いで％カラ
ム選択信号φ８Ｃをプレート線デコーダ（２８）に入力
してカラムアドレス選択線ＣＳ　Ｌ　（３２）の選択を
行なうと、選択されたカラムの人力線接続回路（４５）
が駆動し、上述した情報がビット線Ｂ　Ｌ　（ＩＧ−１
）、　　Ｂ　Ｌ　（１Ｇ−２）に伝達される。この後は
、第１３図に示した半導体記憶装置と同様の動作により
、目的とするメモリセルＭ／Ｃ（１１）への書き込み動
作を行なうことができる。

このように、第２７図に示した半導体記憶装置について
も、アクセス時に選択されたメモリセルと同一カラム内
のセンスアンプ以外のセンスアンプを活性化する必要が
なく、各動作の高速化、ｌ肖費電力の低減が達成される
。

また第３１図に、本発明に係る半導体記憶装置のさらに
他の態様を示す。

このような半導体記憶装置では、カラム毎に設けられた
センスアンプＳ／Ａ（２０）、Ｉ１０接続回路（ｚ３）
、プリチャージ回路（２４）、イコライズ回路（２５）
、プレート線ドライバ（５５）が、それぞれの駆動を行
なうための信号を伝達する信号線とカラムアドレス選択
線ｃ　ｓ　Ｌ　（３２）と結合され、これら２種類の信
号線により伝達される信号によって制御される。すなわ
ちこのような半導体記憶装置ｔこおいては、プレート線
ドライバ（５５）の駆動を行なうための信号は、プレー
ト線ドライノ（駆動線（４２）を介してカラム毎に設け
られたプレート線ドライノく（５５）の全てに伝達され
る。しかしながらプレート線ドライバ（５５）は、この
ようにプレート線ドライバ駆動線（４２）を介して上述
したような信号が入力されただけでは駆動せず、カラム
アドレス選択線ＣＳ　Ｌ　（３２）よりＨレベルの信号
が伝達されたときに始めて駆動する。従って、カラムア
ドレス選択線ＣＳ　Ｌ　（３２）をカラムアドレスによ
って選択することにより、駆動を行なうプレート線ドラ
イノく（５５）を選択することができる。また第３１図
に示した半導体記憶装置においては、カラムアドレス選
択線ＣＳ　Ｌ　（３２）はカラムアドレス選択線デコー
ダ（３Ｂ）と結合し、係るカラムアドレス選択線デコー
ダ（３Ｂ）によりカラムアドレス選択線ＣＳ　Ｌ　（３
２）の選択が行なわれる。さらに、上述したようなカラ
ム毎に設けられる他の周辺回路についても、上述した如
くカラムアドレス選択線ＣＳ　Ｌ　（３２）を含む２種
類の信号線により伝達される信号によって制御されてい
るので、カラムアドレス選択ｆｉｃｓＬ（３２）をカラ
ムアドレスによって選択することにより、選択して駆動
を行なうことができる。

さらに第３１図に示した半導体記憶装置では、センスア
ンプＳ　／　Ａ　（２Ｇ）、Ｉ１０接続回路（２３）、
プリチャージ回路（２４）、イコライズ回路（２５）及
びプレート線ドライバ（５５）が同一のカラムアドレス
選択線ＣＳ　Ｌ　（３２）と結合されている。従って、
カララムアドレス選択線ＣＳ　Ｌ　（３２）をカラムア
ドレスにより選択した後、上述した周辺回路の駆動を行
なうための信号線を活性化すれば、同一カラム内の周辺
回路についてのみ順次駆動を行なうことができ、アクセ
ス時間の縮少、消費電力の低減が顕著となる。このとき
これらの信号線の活性化を行なう動作タイミングは、そ
れぞれのクロックにより制御されている。なおこのよう
な半導体記憶装置では、上記した周辺回路が特に同一の
カラムアドレス選択線ＣＳ　Ｌ　（３２）と結合されな
くとも、同一カラム内の周辺回路については、それぞれ
結合するカラムアドレス選択線ＣＳ　Ｌ　（３２）を介
して同一の信号が入力されれば、係る周辺回路について
同一カラム内の周辺回路を選択することが可能である。

また第３１図に示した半導体記憶装置では、プリチャー
ジ回路（２４）及びイコライズ回路（２５）がそれぞれ
異なる信号線と結合されており、プリチャージ回路（２
４）にはプリチャージ回路駆動線ＰＣ（３１）により信
号が伝達され、イコライズ回路（２５）にはイコライズ
回路駆動線（３５）により信号が伝達され、それぞれ別
個に制御が行なわれる。しかしながら係る半導体記憶装
置においても、第１３図に示した半導体記憶装置と同様
に、プリチャージ回路及びイコライズ回路を共にプリチ
ャージ回路駆動線Ｐ　Ｃ（３５）と結合せしめ、これら
の回路の駆動を同時に行なってもよい。

さらに、第３１図で示された半導体記憶装置の周辺回路
について以下に詳述する。

まず第３２図に、係る半導体記憶装置において用いられ
ているプレート線ドライバの回路図を示す。

このようなプレート線ドライバでは、カラムアドレス選
択線Ｃ３Ｌ（≦２）により伝達されるカラムアドレス選
択信号φ　　と、プレート線ドライバ駆ＳＬｎ 動線（４２）により伝達されるプレート線ドライバ駆動
信号φＰＬによって制御されて、プレート線ＰＬ（１３
）にプレート線電位ＰＬ　　という形で出力する。

このためにＮＡＮＤ回路（４３）とインバータ回路（４
４）で、プレート線ドライバ（５５）を構成している。

このような回路を具体化する方法として、例えばＣＭＯ
３）ランジスタを使って第３３図に示したような回路を
構成すれば良い。第１表は、このようなプレート線ドラ
イバの入出力関係を示す真誤表である。第１表に示され
るようにこのようなプレート線ドライバは、カラムアド
レス選択信号φ　　及びプレート線ドライバ駆動信号φ
ＰＬが真ＳＬｎ のときのみ駆動が行なわれる。

第　　　　１　　　　表 換言すればこのようなプレート線ドライバでは、プレー
ト線ドライバ駆動線が活性化されプレート線ドライバ駆
動信号φＰＬが入力されても、カラムアドレス選択線が
選択されない限りプレート線は活性化されず、選択され
たカラムについてのみプレート線の活性化を行なうこと
を可能とする。

また第３４図に、第３１図に示した半導体記憶装置にお
いて用いられている！１０接続回路の回路図を示す。こ
のようなＩ１０接続回路では、カラムアドレス選択線Ｃ
Ｓ　Ｌ　（３２）により伝達されるカラムアドレス選択
信号φ　　と、入出力線接続信号ＣＳ　Ｌ　ｎ 線（３７）により伝達される人出力線接続信号φ１／。

によって制御されて、ビット線Ｂ　Ｌ　（１Ｂ−１）と
入出力線Ｉ　／　Ｏ（３４−１）及びピッ　ト線Ｂ　Ｌ
　（１１３−２）と入出力線１　／　０　（３４−２）
の接続を行なう。このためＮＡＮＤ回路（４３）とイン
バータ回路＜４４）及びトランスファーゲー）　（４Ｇ
−１，４［１−２）でＩ１０接続回路を構成している。

ＮＡＮＤ回路（４３）やインバータ回路（４４）などの
論理回路を具体化するには、例えばＣＭＯＳトランジス
タを使って第３５図に示したような回路を構成すれば良
い。第２表は、このような夏１０接続回路の２種類の入
力信号と、トランスファーゲートに入力される信号φ　
　の関係１ノＯｎ を示す真誤表である。第２表に示すようにこのような夏
１０接続回路は、カラム選択信号φ　　及ＳＬｎ び入出力線接続信号φ　　が真のときのみ、トランスフ
ァーゲートを閉とすることにより駆動が行なわれる。

第　　　　２　　　　表 換言すればこのようなＩ１０接続回路では、入出力接続
信号線が活性化され入出力線接続信号φ　　が入力され
ても、カラムアドレス選択線が選択されない限り入出力
線とビット線は接続されず、選択されたカラムについて
のみ入出力線とビット線との電気的接続を行なうことを
可能とする。

またセンスアンプとしては、第１７図に示した如くの構
成を有するセンスアンプを用いればよい。

ただし第３１図に示した半導体記憶装置では、係るセン
スアンプのカラムアドレスによる選択がカラムアドレス
選択線（３２）により伝達される信号によって行なわれ
る。すなわちこのようなセンスアンプでは、カラムアド
レス選択線ＣＳ　Ｌ　（３２）により伝達されるカラム
アドレス選択信号φ　　と、セＳＬｎ ンスアンプ活性化線Ａ　ＣＴ　（４９−１）、　Ａ　Ｃ
Ｔ　（４９−２）により伝達されるセンス・アンプ活性
化信号φ　　、φ　　によって制制御されて、ビットＡ
ＣＴ　　　ＡＣＴ 線対間の微小電位差を増幅する。なお、φえ。、。

φ　　は基本的には相補的な信号であるが、ブリ＾ＣＴ ・センスとメイン・センスのタイミングをずらす目的で
若干の時間差をもたせることができる。第３表は、この
ようなセンスアンプの入力信号と、センスアンプの活性
化状況との関係を示す真数表である。第３表に示された
ように、このようなセンス瞭アンプは、センス・アンプ
活性化信号φ　　とカラムアドレス選択信号φ　　がと
もにＡＣＴ　　　　　　　　　　　　　　Ｃ３Ｌｎ真の
ときのみ活性化が行なわれる。

第　　　　３　　　　表 ０　　　　　　１　　　　　　０　　　　　　１ｎａｃ
ｔｉｖｅ１　　　　　　０　　　　　　０　　　　　　
１ｎａｃｔｉｖｅ０　　　　　　１　　　　　　１　　
　　　１ｎａｃｔｉｖｅ１　　　　　　０　　　　　　
１　　　　　　　ａｃｔｉｖｅ換言すればこのようなセ
ンスアンプでは、センスアンプ活性化線が活性化されセ
ンスアンプ活性化信号φ　　、φ　　が人力されても、
カラムアトＡＣＴ　　　ＡＣＴ レス選択線が選択されない限りセンスアンプは活性化さ
れず、選択されたカラムについてのみセンスアンプの活
性化を行なうことを可能とする。

次に第３６図に、第３０図に示した半導体記憶装置にお
いて用いられているプリチャージ回路の回路図を示す。

このようなプリチャージ回路では、カラムアドレス選択
線ＣＳ　Ｌ　（３２）により伝達されるカラムアドレス
選択信号φ　　と、プリチャージＳＬｎ 回路駆動線Ｐ　Ｃ（３１）により伝達されるプリチャー
ジ信号φ　及びプリチャージ解除信号φ、ＣによっＣ て制御されて、ビット線対のプリチャージ及びプリチャ
ージの解除が行なわれる。このために、ＮＡＮＤ回路（
４３）とプリチャージ・トランジスタ（５２−１，５２
−２）でプリチャージ回路が構成されている。このよう
な回路を具体化するには、例えば、０ＭＯ３）ランジス
タを使って第３７図に示したような回路を構成すれば良
い。第４表は、このようなプリチャージ回路において、
プリチャージ信号φＰｏ１プリチャージ解除信号φ、。

及びカラムアドレス選択信号φ　　と、プリチャージ・
トランジＳＬｎ スタに入力される信号φ　　との関係を示す真ｚＩＣｎ 表である。第４表に示すように、このようなブリプリチ
ャージ回路は、カラムアドレス選択信号φ　　及びプリ
チャージ解除信号φ、。が真のときＳＬｎ のみ、プリチャージ・トランジスタを開とすることによ
りプリチャージの解除が行なわれる。

第４表 換言すればこのようなプリチャージ回路では、プリチャ
ージ解除信号φＰＣが人力されても、カラムアドレス選
択線が選択されない限りビット線対のプリチャージは解
除されず、選択されたカラムについてのみビット線対の
プリチャージの解除を行なうことを可能とする。

さらに第３８図に、第３０図に示した半導体記憶装置に
おいて用いられているイコライズ回路の回路図を示す。

このようなイコライズ回路では、カラムアドレス選択線
ＣＳ　Ｌ　（３２）により伝達されるカラムアドレス選
択信号φ　　と、イコライズ回路ＳＬｎ 駆動線（３５）により伝達されるイコライズ信号φＥＱ
及びイコライズ解除信号φＥＱによって制御されて、ビ
ット線対のイコライズ及びイコライズの解除が行なわれ
る。このために、ＮＡＮＤ回路（４３）とイコライズ・
トランジスタ（５６）でイコライズ回路が構成されてい
る。このような回路を具体化するには、例えば、ＣＭＯ
５Ｉ−ランジスタを使って第３９図に示したような回路
を構成すれば良い。第５表はこのようなイコライズ回路
において、イコライズ信号φ　、イコライズ解除信号φ
、Ｑ及びカラムＱ アドレス選択信号φ　　と、イコライズ・トランＳＬｎ ジスタに入力される信号φ　　との関係を示す真Ｑｎ 数表である。第５表に示すように、このようなイコライ
ズ回路は、カラムアドレス選択信号φ。ｓし□及びイコ
ライズ解除信号φＥＱが真のときのみ、イコライズ・ト
ランジスタを開とすることによりイコライズの解除が行
なわれる。

第　　　　５　　　　表 換言すればこのようなイコライズ回路では、イコライズ
解除信号φＥＱ−が入力されても、カラムアドレス選択
線が選択されない限りビット線対のイコライズは解除さ
れず、選択されたカラムについてのみビット線対のイコ
ライズの解除を行なうことを可能とする。

また第３１図に示したような半導体記憶装置では、前述
したようにプリチャージ回路及びイコライズ回路を共に
プリチャージ回路駆動線と結合せしめ、これらの回路の
駆動を同時に行なうこともできる。

第４０図に、このようなプリチャージ回路及びイコライ
ズ回路の回路図を示す。さらに本発明では、第４０図に
示したようなプリチャージ回路及びイコライズ回路にお
いて、プリチャージ回路（２４）内のＮＡＮＤ回路（４
３−１）とイコライズ回路（２５）内のＮＡＮＤ回路（
４３−２）を共通にすることもできる。このようなＮＡ
ＮＤ回路を共有するプリチャージ回路及びイコライズ回
路の回路図を第４１図に示す。

なお、以上示したような周辺回路を用いた半導体記憶装
置は、ビット線対がプレート線を挾んでその両側に形成
される場合を例示して説明したが、このような周辺回路
は、ビット線対がセンスアンプを挾んでその両側に形成
される場合においても使用可能であることは言うまでも
ない。また第３１図の半導体記憶装置では、上述したよ
うな周辺回路を全て有しているが、本発明ではこのよう
な周辺回路のいくつかを選択して用いることもできる。

さらに第３１図に示したような半導体記憶装置において
、前述したような周辺回路を駆動せしめ、係る半導体記
憶装置について読み凹し・書き込みを行なう時の動作方
法を以下に示す。

まず、ＣＥがＨレベルのプリチャージ状態では、プリチ
ャージ回路駆動線Ｐ　Ｃ（３１）よりプリチャージ信号
φ、。が、またイコライズ回路駆動線（３５）よりイコ
ライズ信号φＥＱがそれぞれプリチャージ回路（２４）
及びイコライズ回路（２５）に入力され、ビット線対の
プリチャージ及びイコライズが行なわれる。一方、この
ときワード線ＷＬ（４）及びダミーワード線Ｄ　Ｗ　Ｌ
　（３３）は全て非選択状態で、またプレート線ドライ
バ駆動線（４２）、人出力線接続信号線（３７）、セン
スアンプ活性化線Ａ　ＣＴ　（４９−１）。

Ａ　ＣＴ　（４９−２）は活性化されていない。従って
全てのプレート線Ｐ　Ｌ　＜１３）は非選択状態であり
、このときプレート線Ｐ　Ｌ　（＋３）は前記ビット線
対と等電位に保たれている。次いで、任意のメモリセル
Ｍ／　Ｃ（１１）より情報の読み出しを行なう場合、Ｃ
ＥがＬレベルになりアドレスが取りこまれ、まずワード
線Ｗ　Ｌ　（４）及びダミーワード線Ｄ　Ｗ　Ｌ　（３
３）が１本ずつ選択され活性化される。またカラムアド
レス選択Ｕｉｃ　ｓ　Ｌ　（３２）が選択され、カラム
アドレス選択信号φ　　が伝達される。次に、ブリチャ
５Ｌｎ −ジ回路駆動線（３１）より全てのプリチャージ回路（
２４）にプリチャージ解除信号φＰＣが入力される。

しかしながらプリチャージ回路（２４）は、第４表に示
したようにプリチャージ解除信号φＰｏが入力されても
、カラムアドレス選択線ＣＳ　Ｌ　（３２）が選択され
ない限り駆動されないように構成されているので、この
とき選択されたカラムについてのみ、プリチャージ回路
（２４）が駆動し、ビット線対のプリチャージが解除さ
れる。またこれとほぼ同時に、イコライズ回路駆動線（
３５）よりイコライズ回路（２５）にイコライズ解除信
号φ、Ｑが入力され、選択されたカラムについてのみイ
コライズ回路（２５）が駆動し、ビット線対のイコライ
ズが解除される。

続いて、プレート線ドライバ駆動線（４２）が活性化さ
れてプレート線ドライバ（５５）にプレート線ドライバ
駆動信号φＰＬが入力され、選択されたカラム内のプレ
ート線ドライバ（５５）が駆動し、プレート線Ｐ　Ｌ　
（１３）が活性化される。これにより、活性化の行なわ
れたワード線Ｗ　Ｌ　（４）及びプレート線Ｐ　Ｌ　（
１３）と結合するメモリセルＭ　／　Ｃ（１１）の情報
が、係るメモリセルＭ／Ｃ（１１）と結合するビット線
Ｂ　Ｌ　（ｉｏ−ｔ）またはビット線Ｂ　Ｌ　（１Ｂ−
２）に取り出され、ビット線対間に電位差を生じる。こ
の後、プレート線ドライバ（５５）へのプレート線ドラ
イバ駆動信号φ１．の入力が停止され、選択されたプレ
ート線Ｐ　Ｌ　（１３）は非選択状態に戻される。次い
で、−センスアンプ活性化線Ａ　ＣＴ　（４９−１）、
　Ａ　ＣＴ　（４９−２）が活性化されてセンスアンプ
Ｓ　／　Ａ　（２０）にセンスアンプ活性化信号φ　　
、φ　　が入力され、ＡＣＴ　　　ＡＣＴ 選択されたカラム内のセンスアンプＳ　／　Ａ　（２０
）が活性化され、ビット線対間に生じた電位差が増幅さ
れる。この時さらに、プレート線ドライバ駆動線（４２
）を活性化してプレート線Ｐ　Ｌ　＜１３）を活性化し
て、一定時間の後、再びプレート線ドライバ駆動線（４
２）の活性化を解除しプレート線Ｐ　Ｌ　（１３）を非
選択状態に戻す。これにより、アクセスされたメモリセ
ルＭ／Ｃ（１１）への情報の再書き込みが行なわれる。

さらに続けて、入出力線接続信号線（３７）が活性化さ
れて選択されたカラム内のビット線対と入出力線対が接
続され、ビット線対に取り出された情報が入出力線対に
伝達され、論理゛ｌ“または”０”の情報が出力信号Ｄ
　　として読み出ｕｔ される。この後、プリチャージ回路（２４）及びイコラ
イズ回路（２５）にそれぞれプリチャージ信号φＰ。

及びイコライズ信号φＥＱが入力され、また選択された
ワード線ＷＬ（４）、ダミーワード線ＤＷＬ（３３）、
カラムアドレス選択線ＣＳ　Ｌ　ｎ　（３２）を非選択
状態に戻すことにより、第３１図に示した半導体記憶装
置はプリチャージ状態となり読み出しのサイクルが終了
する。

一方、係る半導体記憶装置への書き込みを行なう場合に
は、まず前述した読み出しの時と同様に、アドレスを取
りこみ、ワード線Ｗ　Ｌ　（４）及びカラムアドレス選
択線ＣＳＬを選択する。また入力信号ＤＩｎをチップ内
部に取りこみ、その情報を入出力線対に伝達する。次い
で読み出しの時と同様に、プリチャージ回路（２４）及
びイコライズ回路（２５）にそれぞれプリチャージ解除
信号φ、Ｃ及びイコライズ解除信号φ８Ｑを入力して、
選択されたカラム内のビット線対のプリチャージ及びイ
コライズを解除する。次に入出力線接続信号線（３７）
の活性化を行ない、上記ビット線対と入出力線対を接続
して情報をビット線対に伝達せしめる。この時、プレー
ト線ドライバ駆動線（４２）よりプレート線ドライバ（
５５）にプレート線ドライバ駆動信号φＰＬを入力して
、選択されたカラム内のプレート線Ｐ　Ｌ　（１３）を
活性化せしめ、一定時間の後、活性化されたプレート線
Ｐ　Ｌ　（１３）を再び非選択状態に戻す。これにより
、前述した読み出し動作における再書き込みのときと同
様に、前記ビット線対に伝達された情報を、選択された
ワード線Ｗ　Ｌ　（４）及びプレート線Ｐ　Ｌ　（１３
）と結合するメモリセルＭ　／　Ｃ（１１）に書き込む
ことができる。

このように第３１図に示した半導体記憶装置では、全て
の周辺回路がカラムアドレス選択線Ｃ３Ｌ（３２）と結
合され、これらの周辺回路は、係るカラムアドレス選択
線ＣＳ　Ｌ　（３２）が選択されない限り、駆動されな
い。従って、係る半導体記憶装置について読み出し・書
き込みを行なう時には、カラムアドレス選択線ＣＳ　Ｌ
　（３２）をカラムアドレスにより選択した後に、前述
したような周辺回路の駆動を行なうための信号線を順次
活性化すれば、同一カラム内の周辺回路についてのみ駆
動が行なわれるので、各動作の高速化、消費電力の低減
が実現される。

以上、第１図に示した構成のメモリセルを有する半導体
記憶装置の動作方法について説明したが、第４図に示し
た構成のメモリセルを有する半導体記憶装置について読
み出しを行なう場合は、読み出しが終了した時点でアク
セスされたメモリセルには自動的に再書き込みが行なわ
れているので、第１８図に示したような再書き込みの動
作を行なう必要がない。これは、係る半導体記憶装置で
はＤＲＡＭと同様に、メモリセルを構成するコンデンサ
に蓄積される電荷の有無により情報の記憶が行なわれる
からである。第４２図は、このような半導体記憶装置に
おいて読み出しを行なう時の各動作のタイミングを示す
波形図である。また係る半導体記憶装置では、前記コン
デンサが常誘電性材料を用いて形成されている場合には
、第４２図に示したように、アクセス時にビット線をプ
リチャージ状態に戻す前に、ワード線及びカラム線を非
選択状態に戻す必要がある。何となれば、コンデンサに
常誘電性材料が用いられている場合には、強誘電性材料
を用いた場合と異なり、前記コンデンサの両電極間の電
位差が変化すると、第４７図（ｂ）に示したようにコン
デンサに蓄積された電荷量は大きく変化する。従って、
このようなコンデンサを用いたメモリセルでは、ワード
線及びカラム線が選択状態でメモリセルのコンデンサが
ビット線と導通状態にあるとき、ビット線をプリチャー
ジ状態に戻せば、ビット線との間でコンデンサに蓄積さ
れた電荷の移動が生じ、メモリセルに記憶されている情
報が失なわれるおそれがあるからである。

さらに本発明の半導体記憶装置においては、所定のカラ
ム内のビット線対に人力信号Ｄ１ｎを取りこんだ後、ワ
ード線を多重選択して同一カラム内の複数のメモリセル
への書き込みを行なうこともできる。第４３図は、第１
図に示した構成のメモリセルを有する半導体記憶装置に
おいて、このような書き込みを行なう時の各動作のタイ
ミングを示す波形図である。

第４３図においては、ＣＥがＨレベルからＬレベルにな
るときＷＥがＬレベルになっている場合、第２２図に示
したような書き込み動作と同様に、入力信号Ｄ１ｎがチ
ップ内部に取りこまれ、その情報が入出力線対を介して
選択されたカラム内のビット線対に伝達される。この後
、ロウアドレスが順次連続的に選択され、選択されたワ
ード線と結合するメモリセルに順次書き込みが行なわれ
る。すなわち第４３図に示したように、まずロウアドレ
スによりワード線ＷＬｉを選択し、また選択されたカラ
ム内のプレート線ＰＬｐの電位をＶ　に昇圧Ｃ しだ後Ｖ　に戻すと、係るワード線ＷＬｉ及びブＳ レート線ＰＬＩＩと結合するメモリセルＭ／ＣＤ　Ｉに
書き込みが行なわれる。次に、ワード線ＷＬｊを選択し
プレート線ＰＬｐの電位をＶ　に昇圧しＣ ■　に戻すと、係るワード線ＷＬｊ及びプレートＳ 線ＰＬｆ！と結合するメモリセルＭ／Ｃ１）ｊに書き込
みが行なわれる。このように順次ワード線を選択して、
さらにワード線を選択する毎にプレート線Ｐ１４１の電
位を■　に昇圧した後■　に戻すこｃｃ　　　　　　　
　　　　　　　　　　　ｓｓとにより、選択されたカラ
ム内のビット線対に取りこまれた情報を係るビット線対
と結合する複数のメモリセルに書き込むことができる。

また、選択されたカラム内のメモリセルへの書き込みを
終了する場合には、ＣＥ及びＷＥがＬレベルからＨレベ
ルになり、人力信号ＤＩｎの取りこまれたビット線対が
プリチャージ状態となり、選択されていたワード線は非
選択状態に戻る。なお以上には、アーリーライト動作の
時にワード線を多重選択する例について示したが、本発
明の半導体記憶装置では、リードモディファイライト動
作の時にワード線を多重選択して、同様に同一カラム内
の複数のメモリセルに書き込みを行なうこともできる。

さらに本発明の半導体記憶装置では、半導体記憶装置の
動作試験を行なう時のみワード線を多重選択して、同一
カラム内の複数のメモリセルへの書き込みを行なうこと
も可能である。第４４図は、このような書き込みを行な
う時の各動作のタイミングを示す波形図である。

まず、テスト用制御信号ＴＥＳＴがＨレベルからＬレベ
ルになると、係る半導体記憶装置はテストモードに切り
換わり、ワード線の多重選択が可能となる。またこのよ
うな半導体記憶装置においては、第４３図に示した動作
方法と同様に、入力信号Ｄ１ｎがチップ内部に取りこま
れ、選択されたカラム内のビット線対に伝達される。こ
の後、ロウアドレスによりワード線が順次選択されるが
、このとき第４４図に示す書き込み動作においては、ワ
ド線が選択される毎にプレート線の電位の昇圧は行なわ
ない。すなわちこのような書き込み動作においては、ワ
ード線の多重選択が終了した後にＴＥＳＴがＬレベルか
らＨレベルになり、次いでプレート線の電位を■　に昇
圧した後Ｖ　に下ｅｃ　　　　　　　　　　　　　　　
　　　８Ｂげろ。従ってこのとき、情報の取りこまれた
ビット線対と結合するメモリセルのうち、選択されたワ
ード線とも結合するメモリセル全てに同時に書き込みが
行なわれる。この後は第４３図に示した書き込み動作と
同様に、ＣＥ及びＷＥがＬレベルがらＨレベルになり、
入力信号Ｄ１ｏの取りこまれたビット線対へのプリチャ
ージが行なわれ、選択されていたワード線は非選択状態
に戻る。

このように、テストモードにおいてワード線の多重選択
が可能な半導体記憶装置においては、同一カラム内のメ
モリセルについては一度に書き込みを行なうことが可能
なので、半導体記憶装置の動作試験に要する時間を大幅
に短縮化することができる。

また本発明では、メモリセルが第４図に示したような構
成を有する半導体記憶装置についても同様に、ワード線
を多重選択して、同一カラム内の複数のメモリセルへの
書き込みを行なうことができる。第４５図は、このよう
な半導体記憶装置について、上述したような書き込みを
行なう時の各動作のタイミングを示す波形図である。係
る半導体記憶装置では、メモリセルを構成するコンデン
サに蓄積される電荷の有無により情報の記憶が行なわれ
るため、上述したような書き込みを行なう場合には、ビ
ット線対に情報を取りこみ、次いで前記ビット線と同一
カラム内のカラム線の電位を昇圧せしめた後にワード線
を順次選択する。これにより、ワード線を選択する毎に
、係るワード線と結合し前記ビット線対と同一カラム内
のメモリセルに、順次書き込みが行なわれる。

なお本発明の半導体記憶装置において、上述したように
ワード線を多重選択して書き込みを行なう場合は、周辺
回路として、外部入力アドレスを順次連続的に受け、そ
れに応じて内部アドレスに変換することのできるスタテ
ィック型のロウアドレスバッファを用いることもできる
。また、ワード線デコーダとして、ワード線の多重選択
が可能なＯＲ型デコーダを用いることもできる。

以上水したような本発明の半導体記憶装置の動作方法で
は、動作時における周辺回路の駆動等が全て選択された
カラムについてのみ行なわれるので、各動作に要する時
間・消費電力等が低減される。なお上述した動作方法に
おいては、ロウアドレス及びカラムアドレスの外部がら
の取りこみが１ビンのコントロール信号τ下により制御
される場合について示したが、本発明は特にこれに限定
されず、例えば、ロウアドレス及びカラムアドレスを時
間で分けて、それぞれＲＡＳ、ＣＡＳにより取りこむア
ドレスマルチプレックス方式を用いてもよい。

［発明の効果］ 以上詳述したように、本発明によれば、各アクセス時に
要するサイクル時間、電力が少なく、ノイズに起因する
誤動作のおそれが低く、さらには長寿命の半導体記憶装
置及びその読み出し・書き込み方法を提供することがで
きる。

【図面の簡単な説明】

第１図は本発明に係るメモリセルの構成を示す回路図、
第２図は本発明に係るメモリセル・アレイの一例を示す
回路図、第３図は本発明に係るメモリセル・アレイの他
の例を示す回路図、第４図は本発明に係るメモリセルの
他の構成を示す回路図、第５図は本発明に係るメモリセ
ル・アレイを形成するプロセスの例を示す平面図、第６
図は本発明に係るメモリセル・アレイを形成するプロセ
スの例を示す縦断面図、第７図は本発明に係るメモリセ
ル・アレイを形成するプロセスの他の例を示す平面図、
第８図は本発明に係るメモリセル・アレイを形成するプ
ロセスの他の例を示す縦断面図、第９図は本発明におけ
るメモリセルとセンスアンプのレイアウトの一例を示す
ブロック図、第１０図は本発明におけるメモリセルとセ
ンスアンプのレイアウトの他の例を示すブロック図、第
１１図は本発明におけるメモリセルとセンスアンプのレ
イアウトのさらに他の例を示すブロック図、第１２図は
本発明で用いられるダミーセルの構成を示す回路図、第
１３図は本発明の半導体記憶装置の一態様を示すブロッ
ク図、第１４図は本発明で用いられるイコライズ回路の
構成を示す回路図、第１５図は本発明で用いられるプリ
チャージ回路の構成を示す回路図、第１６図は本発明で
用いられるＩ１０接続回路の構成を示す回路図、第１７
図は本発明で用いられるセンスアンプの構成を示す回路
図、第１８図は第１３図の半導体記憶装置の読み出しを
行なう時の各動作のタイミングを示す波形図、第１９図
は第１３図の半導体記憶装置に再書き込みを行なう時の
各動作のタイミングを示す波形図、第２Ｄ図は本発明に
係る強誘電体コンデンサに蓄積された電荷量の再書き込
み時における経時変化を示す特性図、第２１図は第１３
図の半導体記憶装置の読み出しを行なう時の各動作のタ
イミングの他の例を示す波形図、第２２図は第１３図の
半導体記憶装置の読み出しを行なう時の各動作のタイミ
ングのさらに他の例を示す波形図、第２３図は第１３図
の半導体記憶装置に書き込みを行なう時の各動作のタイ
ミングを示す波形図、第２４図は第１３図の半導体記憶
装置についてリードモディファイライト動作を行なう時
の各動作のタイミングを示す波形図、第２５図はプリチ
ャージ状態でのビット線の電位を■　として読Ｓ み出しを行なう時の各動作のタイミングを示す波形図、
第２Ｂ図はプリチャージ状態でのビット線の電位をＶ　
として読み出しを行なう時の各動作のＣ タイミングを示す波形図、第２７図は本発明の半導体記
憶装置の他の態様を示すブロック図、第２８図は本発明
で用いられる差動増幅器の構成を示す回路図、第２９図
は第２７図の半導体記憶装置の読み出しを行なう時の各
動作のタイミングを示す波形図、第３０図は第２７図の
半導体記憶装置に書き込みを行なう時の各動作のタイミ
ングを示す波形図、第３１図は本発明の半導体記憶装置
のさらに他の態様を示すブロック図、第３２図は第３１
図の半導体記憶装置で用いられるプレート線ドライバの
構成を示す回路図、ｆｆ１３３図は第３ｚ図のプレート
線ドライバの構成をより具体化した回路図、第３４図は
第３１図の半導体記憶装置で用いられるＩ１０接続回路
の構成を示す回路図、第３５図は第３４図のＩ１０接続
回路の構成をより具体化した回路図、第３６図は第３０
図の半導体記憶装置で用いられるプリチャージ回路の構
成を示す回路図、第３７図は第３６図のプリチャージ回
路の構成をより具体化した回路図、第３８図は第３０図
の半導体記憶装置で用いられるイコライズ回路の構成を
示す回路図、第３９図は第３８図のイコライズ回路の構
成をより具体化した回路図、第４０図はプリチャージ回
路駆動線を共有するプリチャージ回路とイコライズ回路
の構成を示す回路図、第４１図はＮＡＮＤ回路を共有す
るプリチャージ回路とイコライズ回路の構成を示す回路
図、第４２図は第４図に示したメモリセルを有する半導
体記憶装置の読み出しを行なう時の各動作のタイミング
を示す波形図、第４３図は第１図に示したメモリセルを
有する半導体記憶装置についてワード線を多重選択して
書き込みを行なう時の各動作のタイミングを示す波形図
、第４４図は第１図に示したメモリセルををする半導体
記憶装置についてワード線を多重選択して書き込みを行
なう時の各動作のタイミングの他の例を示す波形図、第
４５図は第４図に示したメモリセルを有する半導体記憶
装置についてワード線を多重選択して書き込みを行なう
時の各動作のタイミングを示す波形図、第４６図は従来
の半導体記憶装置において用いられるセンスアンプの構
成を示す回路図、第４７図は強誘電体コンデンサに印加
される電圧と蓄積される電荷の量との関係を示す特性図
、第４８図は従来の半導体記憶装置のメモリセルの構成
を示す回路図、′ｉｔ！４９図は従来の半導体記憶装置
のレイアウトの一部を示すブロック図、第５０図は従来
の半導体記憶装置のレイアウトを示すブロック図である
。 ４・・・ワード線、１１・・・メモリセル、１Ｂ・・・
プレート線、１８・・・ビット線、１７・・・ＭＯ３型
トランジスタ、１８・・・強誘電体コンデンサ、１９・
・・ワード線デコーダ、２０・・・センスアンプ、２１
・・・ダミーセル、２２・・・ダミーワード線デコーダ
、２≦・・・Ｉ１０接続回路、２４・・・プリチャージ
回路、２５・・・イコライズ回路、２Ｂ・・・プレート
線デコーダ、３２・・カラムアドレス選択線、３３・・
ダミーワード線、３４・・・入出力線、３９・・・差動
増幅器、４０・・・入力線、４１・・・出力線、４５・
・・入力線接続回路、５５・・・プレート線ドライバ。

Claims (14)

【特許請求の範囲】
1. （１）マトリックス状に配置されロウ及びカラムを構成
   する複数のメモリセルよりなるメモリセル群と、前記メ
   モリセルと結合しメモリセルに入力される駆動信号を伝
   達する複数の第１の駆動線及び第２の駆動線と、前記メ
   モリセルと結合しメモリセルの読み出し・書き込みを行
   なう複数の読み出し・書き込み線と、前記読み出し・書
   き込み線と結合した複数のセンスアンプとを有し、同一
   カラム内のメモリセルは前記読み出し・書き込み線を介
   して同一のセンスアンプと接続されてなる半導体記憶装
   置において、複数の第１の駆動線がロウアドレスにより
   選択され、複数の第２の駆動線及びセンスアンプがカラ
   ムアドレスにより選択されることを特徴とする半導体記
   憶装置。
2. （２）メモリセルが１個のＭＯＳ型トランジスタと１個
   の強誘電体コンデンサとからなり、第１の駆動線、第２
   の駆動線及び読み出し・書き込み線がそれぞれワード線
   、プレート線及びビット線であって、前記ＭＯＳ型トラ
   ンジスタのゲート電極とワード線が結合し、ＭＯＳ型ト
   ランジスタのソース及びドレインがビット線及び前記強
   誘電体コンデンサの一方の電極と結合し、強誘電体コン
   デンサの他方の電極がプレート線と結合してなることを
   特徴とする請求項１記載の半導体記憶装置。
3. （３）プレート線及びセンスアンプがカラム毎に設けら
   れ、前記センスアンプはそれぞれビット線対を構成する
   ２本のビット線と結合し、同一カラム内のメモリセルは
   全て１本のプレート線と結合し且つビット線対を構成す
   る２本のビット線のいずれか一方に結合することを特徴
   とする請求項２記載の半導体記憶装置。
4. （４）ビット線対を構成する２本のビット線と結合する
   メモリセルの数が等しいことを特徴とする請求項３記載
   の半導体記憶装置。
5. （５）同一カラム内のメモリセルが結合する２本のビツ
   ト線及び１本のプレート線は、２本のビット線が１本の
   プレート線を挾んで前記プレート線の両側に平行に形成
   されることを特徴とする請求項４記載の半導体記憶装置
   。
6. （６）センスアンプが、センスアンプの活性化を行なう
   ための信号を伝達するセンスアンプ活性化線及びカラム
   アドレス選択線と結合していることを特徴とする請求項
   ５記載の半導体記憶装置。
7. （７）プレート線ドライバがカラム毎に設けられ、前記
   プレート線ドライバは、プレート線ドライバの駆動を行
   なうための信号を伝達するプレート線ドライバ駆動線及
   びカラムアドレス選択線と結合し、カラムアドレスによ
   り選択されることを特徴とする請求項５又は６記載の半
   導体記憶装置。
8. （８）ビット線がＩ／Ｏ接続回路を介して入出力線と接
   続され、前記Ｉ／Ｏ接続回路はカラム毎に設けられてい
   ることを特徴とする請求項５、６又は７記載の半導体記
   憶装置。
9. （９）Ｉ／Ｏ接続回路が、Ｉ／Ｏ接続回路の駆動を行な
   うための信号を伝達するＩ／Ｏ接続回路駆動線及びカラ
   ムアドレス選択線と結合し、カラムアドレスにより選択
   されることを特徴とする請求項８記載の半導体記憶装置
   。
10. （１０）ビット線がビット線のプリチャージを行なうプ
    リチャージ回路と接続され、前記プリチャージ回路はカ
    ラム毎に設けられていることを特徴とする請求項５、６
    又は７記載の半導体記憶装置。
11. （１１）プリチャージ回路が、プリチャージ回路の駆動
    を行なうための信号を伝達するプリチャージ回路駆動線
    及びカラムアドレス選択線と結合し、カラムアドレスに
    より選択されることを特徴とする請求項１０記載の半導
    体記憶装置。
12. （１２）ロウアドレス及びカラムアドレスによりワード
    線及びプレート線を選択し、選択されたワード線及びプ
    レート線を活性化して該ワード線及びプレート線と結合
    したメモリセルに駆動信号を入力してメモリセルの駆動
    を行ない、前記メモリセルに記憶されている情報に応じ
    て発生する信号を前記メモリセルと結合したビット線に
    取り出す第１の工程と、第１の工程の後前記ビット線と
    結合したセンスアンプをカラムアドレスにより選択して
    該センスアンプの活性化を行ない、前記ビット線に取り
    出された信号を前記センスアンプによって増幅する第２
    の工程と、第２の工程の後増幅された信号を出力し、出
    力された信号を検出して前記メモリセルに記憶されてい
    る情報を読み出す第３の工程とを具備したことを特徴と
    する請求項２記載の半導体記憶装置の読み出し方法。
13. （１３）所定のメモリセルと結合したビット線に書き込
    み情報と対応する信号を入力する第１の工程と、第１の
    工程の後前記メモリセルと結合したワード線及びプレー
    ト線をロウアドレス及びカラムアドレスにより選択し、
    該ワード線及びプレート線を活性化して前記メモリセル
    に駆動信号を入力してメモリセルの駆動を行ない、前記
    ビット線に入力された信号を前記メモリセルに書き込む
    第２の工程とを具備したことを特徴とする請求項２記載
    の半導体記憶装置の書き込み方法。
14. （１４）活性化するワード線を複数本選択して、ビット
    線に入力された信号を同一カラム内の複数のメモリセル
    に書き込むことを特徴とする請求項１３記載の半導体記
    憶装置の書き込み方法。