JPH11185481A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ビット線対の初期電位差におけるセンス感度の
悪化を防ぐことができる半導体記憶装置を提供する。 【解決手段】メモリセルアレイ51は複数のワード線と２
つのダミーワード線DW1A，DW2Aを備える。ビット線と各
ワード線との間にはメモリセル11が接続されている。ビ
ット線とダミーワード線との間には電荷転送用トランジ
スタ61と強誘電体キャパシタ62とからなるリファレンス
セルDC1A，DC2Aが接続されている。ビット線BL1A間には
接続用トランジスタ54が設けられ、トランジスタ54はＨ
レベルの接続信号EQT に基づいてオンして両ビット線を
接続する。ビット線バーBL1A間には接続用トランジスタ
55が設けられ、トランジスタ55はＨレベルの接続信号EQ
B に基づいて両ビット線を接続する。センスアンプ57は
活性化信号φR,バーφS に基づいてビット線BL1A，バー
BL1Aのデータを増幅する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、例えば磁気ディスクの代替としての半導体ディ
スクや画像処理用の画像データのバッファメモリとして
使用される半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置としてのＤＲＡＭ
を構成する多数のメモリセルは、１つの電荷保持用のキ
ャパシタと１つの電荷転送用トランジスタとからなる。
そのため、メモリセルの構造が単純であり、セル面積が
小さいという特徴がある。ところが、電荷転送用トラン
ジスタのサブスレッシュホールドリーク等、様々な要因
によるリークによってキャパシタに保持されているセル
電荷が失われてしまうという欠点がある。そのため、Ｄ
ＲＡＭでは、一定期間内にリフレッシュ動作を行って、
セルデータを維持しなければならない。また、ＤＲＡＭ
は、電源をオフすれば記憶内容が失われてしまう、いわ
ゆる揮発性の半導体記憶装置である。

【０００３】そこで、従来、ＤＲＡＭの高密度性を活か
しながら、リフレッシュ動作が必ずしも必要でなく、ま
た、電源オフ時の揮発性から解放され、しかも、高速に
読み書きできるＲＡＭの研究がなされてきた。特に、最
近、不揮発性であり、かつ、データの書き換えが容易な
メモリセルとして強誘電体セルが注目を浴びている。こ
の強誘電体セルは、強誘電体ＰＺＴやＳＢＴ(SrBi₂Ta₂O
₉)の自発分極特性を利用してデータを保持するものであ
る。

【０００４】この強誘電体セルを用いた半導体記憶装置
としては、現在、２Ｔ２Ｃ（２トランジスタ−２キャパ
シタ）構造のメモリセルが実用化されており、また面積
縮小化を図るために、ＤＲＡＭに類似した構造の１Ｔ１
Ｃ（１トランジスタ−１キャパシタ）構造のメモリセル
も研究されている。

【０００５】しかしながら、１Ｔ１Ｃ構造の強誘電体セ
ルを用いた半導体記憶装置の場合には、該メモリセルか
ら読み出されたデータによって電位変化が生じる一方の
ビット線と対をなす他方のビット線に対してリファレン
ス電位を与えるためのリファレンスセルが必要である。
このリファレンスセルとして、メモリセルに使用される
強誘電体キャパシタと同一容量を持つ通常のキャパシタ
を有するセルが用いられたり、メモリセルに使用される
強誘電体キャパシタの半分の容量を持つ強誘電体キャパ
シタを有するセルが用いられたりする。

【０００６】ところが、前者の方法では、通常のメモリ
セルのキャパシタ容量を強誘電体セルのキャパシタ容量
と同一にすることは非常に困難であり、プロセスごとに
容量ばらつきが生じてしまう。また、後者の方法におい
ても、強誘電体キャパシタの面積を半分にするか強誘電
体キャパシタの両端子間隔を倍にするかすれば、ほぼ半
分の容量を持つ強誘電体キャパシタを形成することは可
能であるが、正確に半分の容量を持つ強誘電体キャパシ
タを形成することはむずかしい。

【０００７】従来、これらの問題点を解決するために、
リファレンスセルをメモリセルの強誘電体キャパシタ容
量と同容量を持つ強誘電体キャパシタを備えて構成し、
リファレンスセルの強誘電体キャパシタ２個に互いに逆
方向の自発分極特性を与えて、リファレンス電位を得る
半導体記憶装置が特開平２−１１０８９３号公報や、IE
EE J. Solid-State Circuits, Vol.31, No.11, 1996, p
p1625-1634等において発表されている。

【０００８】図１６にその回路構成を示す。メモリセル
アレイ１０は複数対のビット線対（図１６ではビット線
対ＢＬ１，バーＢＬ１、ＢＬ２，バーＢＬ２のみを図
示）を備えるとともに、複数のワード線ＷＬ１，ＷＬ
２，・・・，ＷＬn-1 ，ＷＬｎを備えている。各ビット
線と各ワード線との間にはメモリセル１１が接続されて
いる。メモリセル１１は、電荷転送用トランジスタ１２
と強誘電体キャパシタ１３とからなり、強誘電体キャパ
シタ１３の一方の電極は電荷転送用トランジスタ１２に
接続され、他方の電極はセルプレートに接続されて基準
電圧ＶＰが印加されている。基準電圧ＶＰは高電位電源
Ｖccと低電位電源Ｖss（＝０Ｖ）との中間の値Ｖcc／２
に設定されている。強誘電体キャパシタ１３はほぼＶcc
／２の電圧で極性が反転されるようになっている。

【０００９】複数対のビット線対ＢＬ１，バーＢＬ１、
ＢＬ２，バーＢＬ２にはそれぞれセンスアンプ１４が接
続されている。データの読み出し時において、各センス
アンプ１４はワード線ＷＬ１，ＷＬ２・・・，ＷＬｎの
いずれかによって選択されたメモリセル１１のデータを
増幅する。

【００１０】各ビット線対ＢＬ１，バーＢＬ１、ＢＬ
２，バーＢＬ２は一対のゲートトランジスタ１５，１６
を介して図示しない入出力線対に接続されている。各対
のゲートトランジスタ１５，１６はゲートにＨレベルの
コラム選択信号ＣＳＬ１，ＣＳＬ２等が印加されるとオ
ンし、それにより対応するセンスアンプ１４によって増
幅されたデータが入出力線対に転送される。

【００１１】各ビット線対ＢＬ１，バーＢＬ１間、ＢＬ
２，バーＢＬ２間にはｎＭＯＳトランジスタ１８〜２０
からなるイコライザ１７が設けられている。トランジス
タ１８〜２０はゲートにＨレベルのイコライズ信号ＢＬ
Ｅが印加されるとオンし、各ビット線対ＢＬ１，バーＢ
Ｌ１、ＢＬ２，バーＢＬ２の電位を基準電圧ＶＰ（＝Ｖ
cc／２）にする。また、各ビット線対ＢＬ１，バーＢＬ
１間、ＢＬ２，バーＢＬ２間にはｎＭＯＳトランジスタ
２２〜２４からなるプリチャージ用のイコライザ２１が
設けられている。ｎＭＯＳトランジスタ２２〜２４はそ
れらのゲートにＨレベルのプリチャージ信号ＢＬＰが印
加されるとオンし、各ビット線対ＢＬ１，バーＢＬ１、
ＢＬ２，バーＢＬ２を低電位電源Ｖssにプリチャージす
る。

【００１２】ビット線ＢＬ１，バーＢＬ１はそれぞれｎ
ＭＯＳトランジスタよりなる接続用トランジスタ２６，
２７を介してダミービット線ＤＢ１に接続されている。
ビット線ＢＬ２，バーＢＬ２はそれぞれｎＭＯＳトラン
ジスタよりなる接続用トランジスタ２８，２９を介して
ダミービット線ＤＢ２に接続されている。接続用トラン
ジスタ２６，２８はそれらのゲートにＨレベルの接続信
号ＤＴＧＴが印加されるとオンし、ビット線ＢＬ１，Ｂ
Ｌ２をダミービット線ＤＢ１，ＤＢ２に接続する。接続
用トランジスタ２７，２９はそれらのゲートにＨレベル
の接続信号ＤＴＧＢが印加されるとオンし、ビット線バ
ーＢＬ１，バーＢＬ２をダミービット線ＤＢ１，ＤＢ２
に接続する。

【００１３】ダミービット線ＤＢ１はｎＭＯＳトランジ
スタ３１を介して低電位電源Ｖssに接続され、ダミービ
ット線ＤＢ２はｎＭＯＳトランジスタ３２を介して高電
位電源Ｖccに接続されている。ｎＭＯＳトランジスタ３
１，３２はゲートにＨレベルの信号ＰＤＣが入力される
とオンし、ダミービット線ＤＢ１，ＤＢ２をそれぞれ低
電位電源Ｖss及び高電位電源Ｖccにする。

【００１４】また、ダミービット線ＤＢ１，ＤＢ２とダ
ミーワード線ＤＷＬとの間には、リファレンスセルＤＣ
１，ＤＣ２がそれぞれ接続されている。リファレンスセ
ルＤＣ１，ＤＣ２は、電荷転送用トランジスタ３４と強
誘電体キャパシタ３５とからなる。強誘電体キャパシタ
３５は前記メモリセル１１の強誘電体キャパシタ１３と
同一の構造であり、ほぼ同一の面積と容量とを持つ。強
誘電体キャパシタ３５の一方の電極は電荷転送用トラン
ジスタ３４に接続され、他方の電極には基準電圧ＶＰ
（＝Ｖcc／２）が印加されており、強誘電体キャパシタ
３５もほぼＶcc／２の電圧で極性が反転される。

【００１５】さらに、ダミービット線ＤＢ１，ＤＢ２間
には、ｎＭＯＳトランジスタ３７，３８からなるプリチ
ャージ用のイコライザ３６が設けられている。ｎＭＯＳ
トランジスタ３７，３８はそれらのゲートにＨレベルの
プリチャージ信号ＰＤＬが印加されるとオンし、ダミー
ビット線ＤＢ１，ＤＢ２を低電位電源Ｖssにプリチャー
ジする。また、ダミービット線ＤＢ１，ＤＢ２間に接続
されたｎＭＯＳトランジスタ４０は、そのゲートにＨレ
ベルのイコライズ信号ＥＤＬが印加されるとオンし、ダ
ミービット線ＤＢ１，ＤＢ２を等電位にする。

【００１６】上記のように構成された半導体記憶装置に
おいて、データの読み出しに際して、最初は、ビット線
ＢＬ１，バーＢＬ１、ＢＬ２，バーＢＬ２はイコライズ
信号ＢＬＥをＨレベルにすることによって基準電圧ＶＰ
（＝Ｖcc／２）にイコライズされる。また、メモリセル
１１及びリファレンスセルＤＣ１，ＤＣ２の強誘電体キ
ャパシタのキャパシタ・ノードのフローティング状態を
避けるために、電荷転送用トランジスタ１２，３４が弱
くオンされる。

【００１７】次に、接続信号ＤＴＧＢをＨレベルにして
接続用トランジスタ２７，２９をオンすることによって
ビット線バーＢＬ１，バーＢＬ２をそれぞれダミービッ
ト線ＤＢ１，ＤＢ２に接続する。その後、イコライズ信
号ＢＬＥをＬレベルにしてビット線ＢＬ１とバーＢＬ
１、ビット線ＢＬ２とバーＢＬ２とを切り離すととも
に、弱くオンされていた電荷転送用トランジスタ１２，
３４を完全にオフするように、ダミーワード線ＤＷＬ及
びすべてのワード線ＷＬ１〜ＷＬｎをＬレベルにする。

【００１８】次に、プリチャージ信号ＢＬＰをＨレベル
にすることによりイコライザ２１を動作させてすべての
ビット線ＢＬ１，バーＢＬ１、ＢＬ２，バーＢＬ２の電
位をＬレベル（Ｖss）にする。このとき、接続信号ＥＤ
ＬをＨレベルにしてダミービット線ＤＢ１，ＤＢ２を接
続するとともに、プリチャージ信号ＰＤＬをＨレベルに
してダミービット線ＤＢ１，ＤＢ２の電位をＬレベル
（Ｖss）にする。その後、プリチャージ信号ＢＬＰをＬ
レベルにしてビット線ＢＬ１とバーＢＬ１、ビット線Ｂ
Ｌ２とバーＢＬ２とを切り離すとともに、プリチャージ
信号ＰＤＬをＬレベルにしてダミービット線ＤＢ１，Ｄ
Ｂ２のプリチャージを終了する。

【００１９】そして、データを読み出したいメモリセル
１１に対応するワード線ＷＬｋ（ｋ＝１，２，・・・
ｎ）をＨレベルにしてメモリセルデータをビット線ＢＬ
１，ＢＬ２に転送するとともに、ダミーワード線ＤＷＬ
をＨレベルにしてリファレンスセルＤＣ１，ＤＣ２から
電荷をダミービット線ＤＢ１，ＤＢ２を介してビット線
バーＢＬ１，バーＢＬ２に転送する。

【００２０】メモリセル１１から転送された電荷による
ビット線ＢＬ１，ＢＬ２の電位や、リファレンスセルＤ
Ｃ１，ＤＣ２から転送されたビット線バーＢＬ１，バー
ＢＬ２の電位は、あらかじめ強誘電体キャパシタ１３，
３５が持っていた自発分極によって異なる。例えば、強
誘電体キャパシタ１３，３５のセルプレート側の電極が
Ｈレベル、ビット線側の電極がＬレベルの状態で分極し
ていたとすると、上述の読み出しによっても分極方向は
変わらず、ビット線ＢＬ１，ＢＬ２、バーＢＬ１，バー
ＢＬ２は低電位電源Ｖssに近い電位Ｖ_L になる。逆に、
強誘電体キャパシタ１３，３５のセルプレート側の電極
がＬレベル、ビット線側の電極がＨレベルの状態で分極
していたとすると、上述の読み出しによって分極方向は
反転し、ビット線ＢＬ１，ＢＬ２、バーＢＬ１，バーＢ
Ｌ２は電位Ｖ_L よりも高い電位Ｖ _H になる。

【００２１】従って、ビット線ＢＬ１，ＢＬ２の電荷転
送後の初期電位は電位Ｖ_H もしくはＶ_L のどちらかのレ
ベルになる。しかし、リファレンスセルＤＣ１，ＤＣ２
の強誘電体キャパシタ３５はあらかじめ互いに逆方向に
分極させてあり、さらに、ビット線バーＢＬ１，バーＢ
Ｌ２は接続用トランジスタ２７，２９及びダミービット
線ＤＢ１，ＤＢ２を介して接続されているため、ビット
線バーＢＬ１，バーＢＬ２は共に電位Ｖ_H と電位Ｖ_L と
の中間電位ＶＲ（＝（Ｖ_H ＋Ｖ_L ）／２）となる。

【００２２】その後、接続信号ＤＴＧＢをＬレベルにし
て接続用トランジスタ２７，２９をオフさせてビット線
バーＢＬ１，バーＢＬ２を切り離してから、センスアン
プ１４を動作させて初期電位差ΔＶ（＝Ｖ_H −ＶＲ＝Ｖ
Ｒ−Ｖ_L ）を増幅する。ビット線ＢＬ１，ＢＬ２の初期
電位がＶ_H の場合は、ビット線ＢＬ１，ＢＬ２の電位は
高電位電源Ｖccになり、初期電位がＶ_L の場合はビット
線ＢＬ１，ＢＬ２の電位は低電位電源Ｖssになる。

【００２３】このようにして、ビット線ＢＬ１，バーＢ
Ｌ１、ＢＬ２，バーＢＬ２に十分に電位が現れた後、コ
ラム選択信号ＣＳＬ１，ＣＳＬ２等の少なくともいずれ
か１つをＨレベルとしてゲートトランジスタ１５，１６
をオンさせ、図示しない入出力線対にデータを転送す
る。

【００２４】さらに、信号ＰＤＣをＨレベルにしてｎＭ
ＯＳトランジスタ３１，３２をオンさせてダミービット
線ＤＢ１，ＤＢ２をそれぞれ低電位電源Ｖss及び高電位
電源Ｖccに接続するとともに、ダミーワード線ＤＷＬを
ＨレベルにしてリファレンスセルＤＣ１，ＤＣ２の電荷
転送用トランジスタ３４をオンさせる。こうすれば、リ
ファレンスセルＤＣ１，ＤＣ２の各強誘電体キャパシタ
３５は互いに逆方向に分極され、次のデータの読み出し
に備えることができる。

【００２５】

【発明が解決しようとする課題】ところが、上記従来の
半導体記憶装置においては、リファレンスセルＤＣ１，
ＤＣ２の強誘電体キャパシタ３５の自発分極によってビ
ット線にリファレンス電位を発生させる際、該ビット線
にダミービット線ＤＢ１，ＤＢ２が接続されるため、ビ
ット線対の容量のバランスが悪くなる。その結果、メモ
リセルのデータを確実に読み出すことができなくなるこ
とがある。

【００２６】また、同一サイズの強誘電体キャパシタに
おいても特性ばらつきが生じて、所望のリファレンス電
位を得にくい。また、リファレンスセルＤＣ１，ＤＣ２
の強誘電体キャパシタ３５は常に同一方向に分極される
ため、経時変化よる強誘電体特性の劣化による問題もあ
った。

【００２７】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、ビット線容量のバラ
ンスを保って所望のリファレンス電位を得ることがで
き、データの読み出しを正確に行うことができる半導体
記憶装置を提供することにある。

【００２８】本発明の別の目的は、リファレンスセルに
おける特性ばらつきを平準化することができる半導体記
憶装置を提供することにある。本発明のさらなる別の目
的は、リファレンスセルの経時変化による劣化に対して
記憶装置全体で劣化しにくい半導体記憶装置を提供する
ことにある。

【００２９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、ビット線対の一方のビッ
ト線にメモリセルのデータによって電位変化を生じさせ
るとともに、他方のビット線にリファレンスセルのデー
タによってリファレンス電位を生じさせるようにした半
導体記憶装置において、ビット線対を２個で１組とし
て、１組のビット線対の２個のリファレンスセルが、少
なくとも１つ以上の接続用トランジスタを介して接続さ
れていることをその要旨とする。

【００３０】請求項２に記載の発明は、ビット線対の一
方のビット線にメモリセルのデータによって電位変化を
生じさせるとともに、他方のビット線にリファレンスセ
ルのデータによってリファレンス電位を生じさせるよう
にした半導体記憶装置において、リファレンスセルは電
荷転送用トランジスタを介して、リファレンス電位レベ
ルを生じるビット線に直接に、もしくは、一つ以上のト
ランジスタを介して接続されており、ビット線対を２個
で１組として、１組のビット線対の２個のリファレンス
セルが、少なくとも１つ以上の接続用トランジスタを介
して接続されていることをその要旨とする。

【００３１】請求項３に記載の発明は、ビット線対の一
方のビット線にメモリセルのデータによって電位変化を
生じさせるとともに、他方のビット線にリファレンスセ
ルのデータによってリファレンス電位を生じさせ、ビッ
ト線対の電位変化を増幅するセンスアンプ系を有する半
導体記憶装置において、メモリセルは、キャパシタの一
方の電極とビット線との間に電荷転送用トランジスタが
接続されており、メモリセルのデータによって電位変化
が生じる一方のビット線と対をなす他方のビット線にリ
ファレンス電位レベルを発生するリファレンスセルは、
メモリセルのキャパシタとほぼ同じ容量を持つリファレ
ンス用キャパシタを有し、このリファレンス用キャパシ
タの一端は、電荷転送用トランジスタを介して、リファ
レンス電位レベルを生じるビット線に直接に、もしく
は、一つ以上のトランジスタを介して接続されており、
ビット線対を２個で１組として、１組のビット線対の２
個のリファレンスセルが、少なくとも１つ以上の接続用
トランジスタを介して接続されていることをその要旨と
する。

【００３２】請求項４に記載の発明は、２個のリファレ
ンス用キャパシタは、１つ以上の接続用トランジスタを
介して接続することによって、１組のビット線対の内の
各一方のビット線には、同じ電位レベルを発生させ、１
組のビット線対のうちの各他方のビット線には、それぞ
れのビット線に接続されているメモリセルのデータに応
じた電位レベルが発生するように構成されていることを
その要旨とする。

【００３３】請求項５に記載の発明は、ビット線対の電
位変化の増幅後において、２個のリファレンス用キャパ
シタはそれぞれ異なる分極に設定されることをその要旨
とする。

【００３４】請求項６に記載の発明は、２個のリファレ
ンス用キャパシタに設定される異なる分極は、交互の、
もしくは、複数回ごとの入れ替えが行われることをその
要旨とする。

【００３５】請求項７に記載の発明は、複数組のビット
線対のリファレンスセル同士が、接続用トランジスタを
介して接続されていることをその要旨とする。請求項８
に記載の発明は、メモリセルとリファレンスセルの役割
が交換可能であることをその要旨とする。

【００３６】請求項９に記載の発明は、メモリセルとリ
ファレンスセルとの役割交換を行う手段は、メモリセル
が接続されたワード線とリファレンスセルが接続された
ダミーワード線とを切り換えるスイッチ回路であること
をその要旨とする。

【００３７】請求項１０に記載の発明は、スイッチ回路
は、ワード線が所定回数アクセスされたときワード線と
ダミーワード線との切り換えを行うことをその要旨とす
る。

【００３８】

【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図１〜図４に従って説明す
る。

【００３９】図１は本実施形態の半導体記憶装置５０の
ブロック構成を示す。半導体記憶装置５０は２つのメモ
リセルアレイ５１，５２を備えている。メモリセルアレ
イ５１，５２は複数対のビット線対を備えている。図１
において、メモリセルアレイ５１には一対のビット線対
ＢＬ１Ａ，バーＢＬ１Ａのみが図示され、メモリセルア
レイ５２にも一対のビット線対ＢＬ１Ｂ，バーＢＬ１Ｂ
のみが図示されている。ビット線ＢＬ１Ａ，ＢＬ１Ｂ、
バーＢＬ１Ａ，バーＢＬ１Ｂは等しい配線長に形成され
ており、各ビット線の配線容量は等しい。

【００４０】各ビット線対ＢＬ１Ａ，バーＢＬ１Ａ間、
ＢＬ１Ｂ，バーＢＬ１Ｂ間にはｎＭＯＳトランジスタ１
８〜２０からなるイコライザ１７が設けられている。ト
ランジスタ１８〜２０はゲートにＨレベルのイコライズ
信号ＢＬＥが印加されるとオンし、各ビット線対ＢＬ１
Ａ，バーＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂの電位を基
準電圧ＶＰ（＝Ｖcc／２）にする。また、各ビット線対
ＢＬ１Ａ，バーＢＬ１Ａ間、ＢＬ１Ｂ，バーＢＬ１Ｂ間
にはｎＭＯＳトランジスタ２２〜２４からなるプリチャ
ージ用のイコライザ２１が設けられている。ｎＭＯＳト
ランジスタ２２〜２４はそれらのゲートにＨレベルのプ
リチャージ信号ＢＬＰが印加されるとオンし、各ビット
線対ＢＬ１Ａ，バーＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂ
を低電位電源Ｖssにプリチャージする。

【００４１】ビット線ＢＬ１Ａ，ＢＬ１Ｂの端部間には
接続用トランジスタ５４が設けられ、ビット線バーＢＬ
１Ａ，バーＢＬ１Ｂの端部間にも接続用トランジスタ５
５が設けられている。接続用トランジスタ５４はそのゲ
ートにＨレベルの接続信号ＥＱＴが印加されるとオン
し、ビット線ＢＬ１Ａ，ＢＬ１Ｂを接続する。接続用ト
ランジスタ５５はそのゲートにＨレベルの接続信号ＥＱ
Ｂが印加されるとオンし、ビット線バーＢＬ１Ａ，バー
ＢＬ１Ｂを接続する。

【００４２】ビット線対ＢＬ１Ａ，バーＢＬ１Ａ、ＢＬ
１Ｂ，バーＢＬ１Ｂにはそれぞれセンスアンプ５７が接
続されている。データの読み出し時において、各センス
アンプ５７はビット線対ＢＬ１Ａ，バーＢＬ１Ａ、ＢＬ
１Ｂ，バーＢＬ１Ｂに読み出されたデータを増幅する。

【００４３】各ビット線対ＢＬ１Ａ，バーＢＬ１Ａ、Ｂ
Ｌ１Ｂ，バーＢＬ１Ｂは一対のゲートトランジスタ１
５，１６を介して図示しない入出力線対に接続されてい
る。各対のゲートトランジスタ１５，１６はゲートにＨ
レベルのコラム選択信号ＣＳＬが印加されるとオンし、
センスアンプ５７によって増幅されたデータが入出力線
対に転送される。

【００４４】次に、半導体記憶装置５０のメモリセルア
レイ５１側の構成を図２に基づいて説明する。図２に示
すように、メモリセルアレイ５１は複数のワード線ＷＬ
１Ａ，ＷＬ２Ａ，・・・，ＷＬｎＡを備えるとともに、
２つのダミーワード線ＤＷＬ１Ａ，ＤＷＬ２Ａを備えて
いる。ビット線ＢＬ１Ａ，バーＢＬ１Ａと各ワード線と
の間には電荷転送用トランジスタ１２と強誘電体キャパ
シタ１３とからなるメモリセル１１が接続されている。

【００４５】ビット線バーＢＬ１Ａとダミーワード線Ｄ
ＷＬ１Ａとの間にはリファレンスセルＤＣ１Ａが接続さ
れ、ビット線ＢＬ１Ａとダミーワード線ＤＷＬ２Ａとの
間にはリファレンスセルＤＣ２Ａが接続されている。リ
ファレンスセルＤＣ１Ａ，ＤＣ２Ａは、電荷転送用トラ
ンジスタ６１と強誘電体キャパシタ６２とからなる。強
誘電体キャパシタ６２は前記メモリセル１１の強誘電体
キャパシタ１３と同一の構造であり、ほぼ同一の面積と
容量とを持つ。強誘電体キャパシタ６２の一方の電極は
電荷転送用トランジスタ６１に接続され、他方の電極に
はセルプレートに接続されて基準電圧ＶＰ（＝Ｖcc／
２）が印加されており、強誘電体キャパシタ６２もほぼ
Ｖcc／２の電圧で自発分極の極性が反転される。

【００４６】センスアンプ５７はｐＭＯＳトランジスタ
６４及びｎＭＯＳトランジスタ６６からなるＣＭＯＳイ
ンバータと、ｐＭＯＳトランジスタ６５及びｎＭＯＳト
ランジスタ６７からなるＣＭＯＳインバータとで構成さ
れたラッチ回路である。ｐＭＯＳトランジスタ６４及び
ｎＭＯＳトランジスタ６６のゲートはビット線バーＢＬ
１Ａに接続され、ｐＭＯＳトランジスタ６５及びｎＭＯ
Ｓトランジスタ６７のゲートはビット線ＢＬ１Ａに接続
されている。センスアンプ５７はＨレベルの活性化信号
φＲとＬレベルの活性化信号バーφＳとに基づいてビッ
ト線ＢＬ１Ａ，バーＢＬ１Ａのデータを増幅する。

【００４７】図３は半導体記憶装置５０のメモリセルア
レイ５２側の構成を示し、これはメモリセルアレイ５１
側の構成と同様である。図３において、ワード線、ダミ
ーワード線及びリファレンスセルは図２におけるワード
線、ダミーワード線及びリファレンスセルの符号の末尾
を「Ｂ」として示している。

【００４８】次に上記のように構成された半導体記憶装
置５０の作用を主に図４に従って説明する。なお、説明
の便宜上、メモリセルアレイ５１，５２におけるビット
線ＢＬ１Ａ，ＢＬ１Ｂに接続されたメモリセル１１のデ
ータを読み出す場合について説明する。なお、リファレ
ンスセルＤＣ１Ａ，ＤＣ１Ｂの両強誘電体キャパシタ６
２は、あらかじめ互いに逆方向に分極しており、リファ
レンスセルＤＣ２Ａ，ＤＣ２Ｂの両強誘電体キャパシタ
６２も、あらかじめ互いに逆方向に分極しているものと
する。

【００４９】最初は、イコライズ信号ＢＬＥをＨレベル
にすることによりイコライズ１７を動作させてビット線
ＢＬ１Ａ，バーＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂを基
準電圧ＶＰ（＝Ｖcc／２）にイコライズする。また、メ
モリセル１１及びリファレンスセルＤＣ１Ａ，ＤＣ２Ａ
の強誘電体キャパシタのキャパシタ・ノードのフローテ
ィング状態を避けるために、電荷転送用トランジスタ１
２，６１が弱くオンされている。

【００５０】次に、接続信号ＥＱＢをＨレベルにして接
続用トランジスタ５５をオンすることによってビット線
バーＢＬ１Ａ，バーＢＬ１Ｂを接続する。その後、イコ
ライズ信号ＢＬＥをＬレベルにしてビット線ＢＬ１Ａと
バーＢＬ１Ａ、ビット線ＢＬ１ＢとバーＢＬ１Ｂとを切
り離すとともに、弱くオンされていた電荷転送用トラン
ジスタ１２，６１を完全にオフするように、ダミーワー
ド線ＤＷＬ１Ａ，ＤＷＬ１Ｂ及びすべてのワード線をＬ
レベルにする。

【００５１】次に、プリチャージ信号ＢＬＰをＨレベル
にすることによりイコライザ２１を動作させてすべての
ビット線ＢＬ１Ａ，バーＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ
１Ｂの電位をＬレベル（Ｖss）にした後、プリチャージ
信号ＢＬＰをＬレベルにしてビット線ＢＬ１ＡとバーＢ
Ｌ１Ａ、ビット線ＢＬ１ＢとバーＢＬ１Ｂとを切り離
す。

【００５２】そして、データを読み出したいメモリセル
１１に対応するワード線ＷＬｋＡ，ＷＬｋＢ（ｋ＝１，
２，・・・ｎ）をＨレベルにしてメモリセルデータをビ
ット線ＢＬ１Ａ，ＢＬ１Ｂに転送するとともに、ダミー
ワード線ＤＷＬ１Ａ，ＤＷＬ１ＢをＨレベルにすること
により電荷転送用トランジスタ６１をオンさせてリファ
レンスセルＤＣ１Ａ，ＤＣ１Ｂから電荷をビット線バー
ＢＬ１Ａ，バーＢＬ１Ｂに転送する。

【００５３】メモリセル１１から転送された電荷による
ビット線ＢＬ１Ａ，ＢＬ１Ｂの電位や、リファレンスセ
ルＤＣ１Ａ，ＤＣ１Ｂから転送されたビット線バーＢＬ
１Ａ，バーＢＬ１Ｂの電位は、あらかじめ強誘電体キャ
パシタ１３，６２が持っていた自発分極によって異な
る。例えば、強誘電体キャパシタ１３，６２のセルプレ
ート側の電極がＨレベル、ビット線側の電極がＬレベル
の状態で分極していたとすると、上述の読み出しによっ
ても分極方向は変わらず、ビット線ＢＬ１Ａ，ＢＬ１
Ｂ、バーＢＬ１Ａ，バーＢＬ１Ｂは低電位電源Ｖssに近
い電位Ｖ_L になる。逆に、強誘電体キャパシタ１３，６
２のセルプレート側の電極がＬレベル、ビット線側の電
極がＨレベルの状態で分極していたとすると、上述の読
み出しによって分極方向は反転し、ビット線ＢＬ１Ａ，
ＢＬ１Ｂ、バーＢＬ１Ａ，バーＢＬ１Ｂは電位Ｖ_L より
も高い電位Ｖ_H になる。

【００５４】従って、ビット線ＢＬ１Ａ，ＢＬ１Ｂの電
荷転送後の初期電位は電位Ｖ_H もしくはＶ_L のどちらか
のレベルになる。しかし、リファレンスセルＤＣ１Ａ，
ＤＣ１Ｂの強誘電体キャパシタ６２はあらかじめ互いに
逆方向に分極させてあり、さらに、ビット線バーＢＬ１
Ａ，バーＢＬ１Ｂは接続用トランジスタ５５を介して接
続されているため、ビット線バーＢＬ１Ａ，バーＢＬ１
Ｂは共に電位Ｖ_H と電位Ｖ_L との中間電位ＶＲ（＝（Ｖ
_H ＋Ｖ_L ）／２）となる。その後、接続信号ＥＱＢをＬ
レベルにして接続用トランジスタ５５をオフさせてビッ
ト線バーＢＬ１Ａ，バーＢＬ１Ｂを切り離してから、活
性化信号φＲ，バーφＳをそれぞれＨレベル、Ｌレベル
にすることによりセンスアンプ５７を動作させて初期電
位差ΔＶ（＝Ｖ_H −ＶＲ＝ＶＲ−Ｖ_L ）を増幅する。ビ
ット線ＢＬ１Ａ，ＢＬ１Ｂの初期電位がＶ_H の場合は、
ビット線ＢＬ１Ａ，ＢＬ１Ｂの電位は高電位電源Ｖccに
なり、初期電位がＶ_L の場合はビット線ＢＬ１Ａ，ＢＬ
１Ｂの電位は低電位電源Ｖssになる。

【００５５】このようにして、ビット線ＢＬ１Ａ，バー
ＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂに十分に電位が現れ
た後、コラム選択信号ＣＳＬをＨレベルとしてゲートト
ランジスタ１５，１６をオンさせ、図示しない入出力線
対にデータを転送する。

【００５６】さらに、ワード線ＷＬｋＡ，ＷＬｋＢをＬ
レベルにしてから、例えば入出力線対を用いて、ビット
線バーＢＬ１Ａ，バーＢＬ１Ｂの電位が逆電位になるよ
うに高電位電源Ｖccと低電位電源Ｖssとを入れ替える。
こうすれば、リファレンスセルＤＣ１Ａ，ＤＣ１Ｂは必
ず互いに逆方向に分極されることになる。なお、このビ
ット線バーＢＬ１Ａ，バーＢＬ１Ｂのようにリファレン
ス電位としてビット線が使用された回数を、カウントす
る回路（奇数回か偶数回かでよい）を備えておけば、リ
ファレンスセルＤＣ１Ａ，ＤＣ１Ｂの分極方向は毎回反
転できるため、リファレンスセルＤＣ１Ａ，ＤＣ１Ｂの
強誘電体キャパシタ６２の劣化を遅らせることが可能に
なる。

【００５７】リファレンスセルＤＣ１Ａ，ＤＣ１Ｂに逆
データを転送した後、ダミーワード線ＤＷＬ１Ａ，ＤＷ
Ｌ１ＢをＬレベルにし、活性化信号φＲ，バーφＳを元
に戻してから、イコライズ信号ＢＬＥをＨレベルにして
全ビット線をＶcc／２にイコライズする。

【００５８】さらに、メモリセル１１及びリファレンス
セルＤＣ１Ａ，ＤＣ２Ａの強誘電体キャパシタのキャパ
シタ・ノードのフローティング状態を避けるため、ダミ
ーワード線ＤＷＬ１Ａ，ＤＷＬ２Ａを含むすべてのワー
ド線を電荷転送トランジスタ１２，６１が弱くオンする
程度の電位にする。なお、一般的なＤＲＡＭのように、
一定時間内にワード線ＷＬ１Ａ〜ＷＬｎＡ，ＷＬ１Ｂ〜
ＷＬｎＢを立ち上げるリフレッシュ動作を行えば、常に
電荷転送用トランジスタ１２をオンさせなくても、キャ
パシタ・ノードのリークに基づくデータの消失を防ぐこ
とができる。

【００５９】このように本実施形態の半導体記憶装置は
構成されているので、以下の効果がある。 ・本実施形態の半導体記憶装置５０においては、メモリ
セルアレイ５１のビット線対ＢＬ１Ａ，バーＢＬ１Ａ及
びメモリセルアレイ５２のビット線対ＢＬ１Ｂ，バーＢ
Ｌ１Ｂの配線長を等しく形成しており、ビット線対ＢＬ
１Ａ，バーＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂに対して
リファレンスセルＤＣ１，ＤＣ２をその電荷転送用トラ
ンジスタ６１を介して直接接続している。そして、ビッ
ト線に対してリファレンス電位を発生させる際、２つの
メモリセルアレイ５１，５２の対応する２つのビット線
ＢＬ１ＡとＢＬ１Ｂ、バーＢＬ１ＡとバーＢＬ１Ｂとを
接続用トランジスタ５４，５５にて互いに接続し、接続
された２つのビット線にダミーセルＤＣ１Ａ，ＤＣ１
Ｂ，ＤＣ２Ａ，ＤＣ２Ｂから電荷を転送してリファレン
ス電位を得るようにしている。そのため、ビット線対Ｂ
Ｌ１Ａ，バーＢＬ１Ａ、及びＢＬ１Ｂ，バーＢＬ１Ｂの
配線容量のバランスを保って所望のリファレンス電位を
得ることができる。その結果、ビット線対の初期電位差
に基づくセンスアンプ５７の感度の悪化を抑制でき、メ
モリセル５１，５２のデータを正確に読み出すことがで
きる。

【００６０】（第２実施形態）次に、本発明の第２実施
形態を図５〜図８に従って説明する。なお、重複説明を
避けるため、図１〜３において説明したものと同じ要素
については、同じ参照番号が付されている。また、前述
した第１実施形態の半導体記憶装置５０との相違点を中
心に説明する。

【００６１】図５は本実施形態の半導体記憶装置７０の
ブロック構成を示す。半導体記憶装置７０は２つのメモ
リセルアレイ７１，７２を備えている。図６はメモリセ
ルアレイ７１側の構成を示し、メモリセルアレイ７１は
複数対のビット線対を備えている。図６において、メモ
リセルアレイ７１には一対のビット線対ＢＬ１Ａ，バー
ＢＬ１Ａのみが図示されている。ビット線ＢＬ１Ａ，バ
ーＢＬ１Ａと各ワード線との間には電荷転送用トランジ
スタ１２と強誘電体キャパシタ１３とからなるメモリセ
ル１１が接続されている。

【００６２】ビット線対ＢＬ１Ａ，バーＢＬ１Ａには接
続用トランジスタ７４，７５を介してノードＤＬＡ，バ
ーＤＬＡが接続されている。ノードＤＬＡ，バーＤＬＡ
は等しい配線長に形成されており、各ノードの配線容量
は等しい。接続用トランジスタ７４，７５はＨレベルの
接続信号ＢＬＣが印加されるとオンし、ビット線ＢＬ１
ＡとノードＤＬＡ、及びビット線バーＢＬ１Ａとノード
バーＤＬＡをそれぞれ接続する。逆に、接続用トランジ
スタ７４，７５はＬレベルの接続信号ＢＬＣが印加され
るとオフし、ビット線ＢＬ１ＡとノードＤＬＡ、及びビ
ット線バーＢＬ１ＡとノードバーＤＬＡをそれぞれ切り
離す。

【００６３】ノードバーＤＬＡとダミーワード線ＤＷＬ
１Ａとの間にはリファレンスセルＤＣ１Ａが接続され、
ノードＤＬＡとダミーワード線ＤＷＬ２Ａとの間にはリ
ファレンスセルＤＣ２Ａが接続されている。

【００６４】また、ノードＤＬＡ，バーＤＬＡ間には前
記イコライザ１７が設けられており、Ｈレベルのイコラ
イズ信号ＢＬＥが印加されるとイコライズ１７は動作
し、各ノードＤＬＡ，バーＤＬＡの電位を基準電圧ＶＰ
（＝Ｖcc／２）にする。

【００６５】また、ノードＤＬＡ，バーＤＬＡと高電位
電源Ｖccとの間にはそれぞれ電位設定用のｐＭＯＳトラ
ンジスタ７７，７８が接続されている。ｐＭＯＳトラン
ジスタ７７はそのゲートにＬレベルの制御信号ＢＬＲ２
が印加されるとオンし、ノードＤＬＡの電位を高電位電
源Ｖccに設定する。ｐＭＯＳトランジスタ７８はそのゲ
ートにＬレベルの制御信号ＢＬＲ１が印加されるとオン
し、ノードバーＤＬＡの電位を高電位電源Ｖccに設定す
る。

【００６６】さらに、ノードＤＬＡ，バーＤＬＡと低電
位電源Ｖssとの間にはそれぞれ電位設定用のｎＭＯＳト
ランジスタ７９，８０が接続されている。ｎＭＯＳトラ
ンジスタ７９はそのゲートにＨレベルの制御信号ＢＬＳ
１が印加されるとオンし、ノードＤＬＡの電位を低電位
電源Ｖssに設定する。ｎＭＯＳトランジスタ８０はその
ゲートにＨレベルの制御信号ＢＬＳ２が印加されるとオ
ンし、ノードバーＤＬＡの電位を低電位電源Ｖssに設定
する。

【００６７】図７は半導体記憶装置７０のメモリセルア
レイ７２側の構成を示し、これはメモリセルアレイ７１
側の構成と同様である。図７において、ビット線対、ノ
ード対、ワード線、ダミーワード線及びリファレンスセ
ルは図６におけるビット線対、ノード対、ワード線、ダ
ミーワード線及びリファレンスセルの符号の末尾を
「Ｂ」として示している。

【００６８】そして、ノードＤＬＡ，ＤＬＢの端部間に
前記接続用トランジスタ５４が設けられ、ノードバーＤ
ＬＡ、バーＤＬＢの端部間に前記接続用トランジスタ５
５が設けられている。接続用トランジスタ５４はそのゲ
ートにＨレベルの接続信号ＥＱＴが印加されるとオン
し、ノードＤＬＡ，バーＤＬＢを接続する。接続用トラ
ンジスタ５５はそのゲートにＨレベルの接続信号ＥＱＢ
が印加されるとオンし、ノードバーＤＬＡ，バーＤＬＢ
を接続する。

【００６９】次に上記のように構成された半導体記憶装
置７０の作用を主に図８に従って説明する。なお、説明
の便宜上、メモリセルアレイ７１，７２におけるビット
線ＢＬ１Ａ，ＢＬ１Ｂに接続されたメモリセル１１のデ
ータを読み出す場合について説明する。なお、リファレ
ンスセルＤＣ１Ａ，ＤＣ１Ｂの両強誘電体キャパシタ６
２は、あらかじめ互いに逆方向に分極しており、リファ
レンスセルＤＣ２Ａ，ＤＣ２Ｂの両強誘電体キャパシタ
６２も、あらかじめ互いに逆方向に分極しているものと
する。最初は、接続信号ＢＬＣをＨレベルにして接続用
トランジスタ７４，７５をオンすることによってビット
線ＢＬ１ＡとノードＤＬＡとを接続するとともに、ビッ
ト線バーＢＬ１ＡとノードバーＤＬＡとを接続してお
く。そして、イコライズ信号ＢＬＥをＨレベルにするこ
とによりイコライズ１７を動作させてビット線ＢＬ１
Ａ，バーＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂ、ノードＤ
ＬＡ，バーＤＬＡ，ＤＬＢ，バーＤＬＢを基準電圧ＶＰ
（＝Ｖcc／２）にイコライズする。また、メモリセル１
１及びリファレンスセルＤＣ１Ａ，ＤＣ２Ａの強誘電体
キャパシタのキャパシタ・ノードのフローティング状態
を避けるために、電荷転送用トランジスタ１２，６１が
弱くオンされている。

【００７０】次に、接続信号ＥＱＢをＨレベルにして接
続用トランジスタ５５をオンすることによってビット線
バーＢＬ１Ａ，バーＢＬ１ＢをノードバーＤＬＡ、バー
ＤＬＢを介して接続する。その後、イコライズ信号ＢＬ
ＥをＬレベルにしてビット線ＢＬ１ＡとバーＢＬ１Ａ、
ビット線ＢＬ１ＢとバーＢＬ１Ｂとを切り離すととも
に、弱くオンされていた電荷転送用トランジスタ１２，
６１を完全にオフするように、ダミーワード線ＤＷＬ１
Ａ，ＤＷＬ１Ｂ及びすべてのワード線をＬレベルにす
る。

【００７１】次に、制御信号ＢＬＳ１，ＢＬＳ２を共に
ＨレベルにすることによりｎＭＯＳトランジスタ７９，
８０をオンさせてすべてのビット線ＢＬ１Ａ，バーＢＬ
１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂの電位をＬレベル（Ｖs
s）にした後、制御信号ＢＬＳ１，ＢＬＳ２を共にＬレ
ベルにしてビット線ＢＬ１ＡとバーＢＬ１Ａ、ビット線
ＢＬ１ＢとバーＢＬ１Ｂとを切り離す。

【００７２】そして、データを読み出したいメモリセル
１１に対応するワード線ＷＬｋＡ，ＷＬｋＢ（ｋ＝１，
２，・・・ｎ）をＨレベルにしてメモリセルデータをビ
ット線ＢＬ１Ａ，ＢＬ１Ｂに転送するとともに、ダミー
ワード線ＤＷＬ１Ａ，ＤＷＬ１ＢをＨレベルにすること
により電荷転送用トランジスタ６１をオンさせてリファ
レンスセルＤＣ１Ａ，ＤＣ１Ｂから電荷をビット線バー
ＢＬ１Ａ，バーＢＬ１Ｂに転送してリファレンス電位を
与える。

【００７３】従って、ビット線ＢＬ１Ａ，ＢＬ１Ｂの電
荷転送後の初期電位は電位Ｖ_H もしくはＶ_L のどちらか
のレベルになる。その後、接続信号ＥＱＢをＬレベルに
して接続用トランジスタ５５をオフさせてビット線バー
ＢＬ１Ａ，バーＢＬ１Ｂを切り離してから、活性化信号
φＲ，バーφＳをそれぞれＨレベル、Ｌレベルにするこ
とによりセンスアンプ５７を動作させて初期電位差ΔＶ
（＝Ｖ_H −ＶＲ＝ＶＲ−Ｖ_L ）を増幅する。ビット線Ｂ
Ｌ１Ａ，ＢＬ１Ｂの初期電位がＶ_H の場合は、ビット線
ＢＬ１Ａ，ＢＬ１Ｂの電位は高電位電源Ｖccになり、初
期電位がＶ_L の場合はビット線ＢＬ１Ａ，ＢＬ１Ｂの電
位は低電位電源Ｖssになる。

【００７４】このようにして、ビット線ＢＬ１Ａ，バー
ＢＬ１Ａ、ＢＬ１Ｂ，バーＢＬ１Ｂに十分に電位が現れ
た後、接続信号ＢＬＣをＬレベルにして接続用トランジ
スタ７４，７５をオフすることによってビット線ＢＬ１
ＡとノードＤＬＡとを切り離すとともに、ビット線バー
ＢＬ１ＡとノードバーＤＬＡとを切り離す。

【００７５】この後、コラム選択信号ＣＳＬをＨレベル
としてゲートトランジスタ１５，１６をオンさせ、図示
しない入出力線対にデータを転送する。また、ビット線
ＢＬ１ＡとノードＤＬＡとを切り離すとともに、ビット
線バーＢＬ１ＡとノードバーＤＬＡとを切り離した直後
において、制御信号ＢＬＳ１をＨレベルにすることによ
りｎＭＯＳトランジスタ７９をオンさせてノードＤＬＡ
の電位をＬレベル（Ｖss）にするとともに、制御信号Ｂ
ＬＲ１をＬレベルにすることによりｐＭＯＳトランジス
タ７８をオンさせてノードバーＤＬＡの電位をＨレベル
（Ｖcc）にする。すると、リファレンスセルＤＣ１Ａ，
ＤＣ１Ｂの強誘電体キャパシタ６３は必ず互いに逆方向
に分極される。

【００７６】リファレンスセルＤＣ１Ａ，ＤＣ１Ｂに逆
データを転送した後、ダミーワード線ＤＷＬ１Ａ，ＤＷ
Ｌ１ＢをＬレベルにし、活性化信号φＲ，バーφＳを元
に戻してから、イコライズ信号ＢＬＥをＨレベルにして
全ビット線をＶcc／２にイコライズする。

【００７７】この後、接続信号ＢＬＣをＨレベルにして
接続用トランジスタ７４，７５をオンすることによって
ビット線ＢＬ１ＡとノードＤＬＡとを接続するととも
に、ビット線バーＢＬ１ＡとノードバーＤＬＡとを接続
しておき、メモリセル１１及びリファレンスセルＤＣ１
Ａ，ＤＣ２Ａの強誘電体キャパシタのキャパシタ・ノー
ドのフローティング状態を避けるため、ダミーワード線
ＤＷＬ１Ａ，ＤＷＬ２Ａを含むすべてのワード線を電荷
転送トランジスタ１２，６１が弱くオンする程度の電位
にする。

【００７８】このように本実施形態の半導体記憶装置７
０は構成されているので、第１実施形態の半導体記憶装
置５０と同様の効果に加えて、ビット線ＢＬ１Ａ，バー
ＢＬ１Ａに初期電位差が現れてある程度センスした後、
接続信号ＢＬＣをＬレベルにして接続用トランジスタ７
４，７５をオフさせてノードＤＬＡ，バーＤＬＡをビッ
ト線ＢＬ１Ａ，バーＢＬ１Ａから切り離すことができ
る。このため、ビット線ＢＬ１Ａ，バーＢＬ１Ａにはメ
モリセルに応じたデータを出力しつつ、ノードＤＬＡ，
バーＤＬＡには２つのリファレンスセルの強誘電体キャ
パシタ６２が反対に分極するような電位を与えることが
可能になる。その結果、この半導体記憶装置７０はデー
タ読み出しのサイクルタイムを短縮化することが可能に
なる。

【００７９】（第３実施形態）次に、本発明の第３実施
形態を図９，１０に従って説明する。なお、重複説明を
避けるため、図１において説明したものと同じ要素につ
いては、同じ参照番号が付されている。また、前述した
第１実施形態の半導体記憶装置５０との相違点を中心に
説明する。

【００８０】図９は本実施形態の半導体記憶装置８５を
示し、ビット線ＢＬ１Ａ，ＢＬ１Ｂと接続用トランジス
タ５４との間にそれぞれ接続用トランジスタ８６が接続
されるとともに、ビット線バーＢＬ１Ａ，バーＢＬ１Ｂ
と接続用トランジスタ５５との間にそれぞれ接続用トラ
ンジスタ８７が接続されている。接続用トランジスタ８
６，８７はＬレベルの接続信号ＥＱＣが印加されるとオ
フし、ビット線ＢＬ１Ａ，ＢＬ１Ｂを接続用トランジス
タ５４のオンオフに関係なく切り離すようになってい
る。

【００８１】図１０は上記のように構成された半導体記
憶装置８５の作用を示すタイムチャートである。まず、
接続信号ＥＱＢをＨレベルにして接続用トランジスタ５
５をオンさせるとともに、接続信号ＥＱＣをＨレベルに
してすべての接続用トランジスタ８６，８７をオンさせ
ることによってビット線バーＢＬ１Ａ，バーＢＬ１Ｂを
接続する。そして、ビット線ＢＬ１ＡとバーＢＬ１Ａ、
ビット線ＢＬ１ＢとバーＢＬ１Ｂのイコライズ及びプリ
チャージの終了後、ワード線ＷＬｋＡ，ＷＬｋＢ（ｋ＝
１，２，・・・ｎ）をＨレベルにしてメモリセルデータ
をビット線ＢＬ１Ａ，ＢＬ１Ｂに転送するとともに、ダ
ミーワード線ＤＷＬ１Ａ，ＤＷＬ１ＢをＨレベルにする
ことにより電荷転送用トランジスタ６１をオンさせてリ
ファレンスセルＤＣ１Ａ，ＤＣ１Ｂから電荷をビット線
バーＢＬ１Ａ，バーＢＬ１Ｂに転送してリファレンス電
位を与える。

【００８２】この後、接続信号ＥＱＣをＬレベルにして
すべての接続用トランジスタ８６，８７をオフさせるこ
とによってビット線バーＢＬ１Ａ，バーＢＬ１Ｂを切り
離し、続いて接続信号ＥＱＢをＬレベルにして接続用ト
ランジスタ５５をオフさせる。

【００８３】次に、活性化信号φＲ，バーφＳに基づい
てセンスアンプ５７を動作させて初期電位差ビット線対
ＢＬ１Ａ，バーＢＬ１Ａの初期電位差を増幅させ、コラ
ム選択信号ＣＳＬをＨレベルとしてゲートトランジスタ
１５，１６をオンさせ、図示しない入出力線対にデータ
を転送する。

【００８４】このように本実施形態の半導体記憶装置８
５は構成されているので、第１実施形態の半導体記憶装
置５０と同様の効果がある。また、本実施形態において
は、接続用トランジスタ５４，５５の両側に各一対の接
続用トランジスタ８６，８７を設けている。第１実施形
態の半導体記憶装置５０では、接続用トランジスタ５５
によって互いに接続した２つのビット線バーＢＬ１Ａ，
バーＢＬ１ＢにリファレンスセルＤＣ１Ａ，ＤＣ１Ｂか
ら電荷を与えてリファレンス電位を設定した後、接続信
号ＥＱＢをＬレベルにして接続用トランジスタ５４，５
５をオフさせて２つのビット線バーＢＬ１Ａ，バーＢＬ
１Ｂを切り離すようにしている。このとき、接続信号Ｅ
ＱＢのＨレベルからＬレベルへの切り替わりに基づいて
接続用トランジスタ５５がオフする際、接続用トランジ
スタ５４のカップリング容量分だけビット線バーＢＬ１
Ａ，バーＢＬ１Ｂのリファレンス電位が立ち下がる方向
に変化する。そのため、ビット線対ＢＬ１Ａ，バーＢＬ
１Ａ及びビット線対ＢＬ１Ｂ，バーＢＬ１Ｂにおける初
期電位差の悪化につながる。本実施形態では、２つのビ
ット線ＢＬ１Ａ，バーＢＬ１Ａにリファレンス電位を与
えた後、接続用トランジスタ５５をオフさせる以前にす
べての接続用トランジスタ８６，８７をオフさせてビッ
ト線バーＢＬ１Ａ，バーＢＬ１Ｂを切り離すようにして
いる。そのため、接続用トランジスタ８７がオフする
際、そのカップリング容量分だけビット線バーＢＬ１
Ａ，バーＢＬ１Ｂのリファレンス電位が立ち下がるが、
接続用トランジスタ８６がオフする際に、ビット線ＢＬ
１Ａ，ＢＬ１Ｂの電位も接続用トランジスタ８６のカッ
プリング容量分だけ同様に立ち下がる。従って、ビット
線対ＢＬ１Ａ，バーＢＬ１Ａ及びビット線対ＢＬ１Ｂ，
バーＢＬ１Ｂにおける初期電位差を変化させずに済み、
メモリセル５１，５２のデータをより正確に読み出すこ
とができる。

【００８５】（第４実施形態）次に、本発明の第４実施
形態を図１１に従って説明する。なお、重複説明を避け
るため、図１において説明したものと同じ要素について
は、同じ参照番号が付されている。また、前述した第１
実施形態の半導体記憶装置５０との相違点を中心に説明
する。

【００８６】本実施形態の半導体記憶装置９０は２つの
メモリセルアレイ９１，９２を備えている。メモリセル
アレイ９１，９２は複数対のビット線対を備えている。
図１１において、メモリセルアレイ９１には３対のビッ
ト線対ＢＬ１Ａ，バーＢＬ１Ａ、ＢＬ２Ａ，バーＢＬ２
Ａ、ＢＬ３Ａ，バーＢＬ３Ａが図示され、メモリセルア
レイ９２にも３対のビット線対ＢＬ１Ｂ，バーＢＬ１
Ｂ、ＢＬ２Ｂ，バーＢＬ２Ｂ、ＢＬ３Ｂ，バーＢＬ３Ｂ
が図示されている。すべてのビット線は等しい配線長に
形成されており、各ビット線の配線容量は等しい。

【００８７】各メモリセルアレイ９１，９２は図１の各
メモリセルアレイ５１，５２と同様の複数のワード線を
備えるとともに、２つのダミーワード線を備えている。
すべてのビット線と複数のワード線との間には前記メモ
リセル１１（図２参照）と同様のメモリセルが接続さ
れ、すべてのビット線と２つのダミーワード線との間に
は前記ダミーセルＤＣ１Ａ，ＤＣ１Ｂ，ＤＣ２Ａ，ＤＣ
２Ｂと同様のダミーセルが接続されている。

【００８８】また、すべてのビット線対間には前記イコ
ライザ１７，２１が設けられている。すべてのビット線
対にはそれぞれセンスアンプ５７が接続されるととも
に、一対のゲートトランジスタ１５，１６を介して図示
しない入出力線対に接続されている。各対のゲートトラ
ンジスタ１５，１６はゲートにＨレベルのコラム選択信
号ＣＳＬ（ＣＳＬ１，ＣＳＬ２，ＣＳＬ３等）が印加さ
れるとオンし、各センスアンプ５７によって増幅された
データが入出力線対に転送される。

【００８９】対応するビット線対において、非反転側ビ
ット線の端部間には接続用トランジスタ５４が設けら
れ、反転側ビット線の端部間には接続用トランジスタ５
５が設けられている。また、互いに隣接するビット線対
間において、非反転側ビット線の端部間には接続用トラ
ンジスタ９３が設けられ、反転側ビット線の端部間には
接続用トランジスタ９４が設けられている。接続用トラ
ンジスタ５４，９３はそれらのゲートにＨレベルの接続
信号ＥＱＴが印加されるとオンし、協働して４本の非反
転側ビット線を接続する。接続用トランジスタ５５，９
４はそれらのゲートにＨレベルの接続信号ＥＱＢが印加
されるとオンし、協働して４本の反転側ビット線を接続
する。

【００９０】このように構成された半導体記憶装置９０
からのデータの読み出しは、第１実施形態の半導体記憶
装置５０におけるデータの読み出しと同様に行われる。
このように本実施形態の半導体記憶装置９０は構成され
ているので、第１実施形態の半導体記憶装置５０と同様
の効果がある。また、本実施形態においては、メモリセ
ルアレイ９１，９２からのデータ読み出し時において、
ビット線にリファレンス電位を与えるに際して、４本の
非反転側ビット線又は４本の反転側ビット線を接続し
て、これら４本のビット線をイコライズしてリファレン
ス電位を得るように構成した。そのため、リファレンス
セルの強誘電体キャパシタの容量ばらつきがあったとし
ても、４本のビット線にて強誘電体キャパシタの容量ば
らつきに基づくリファレンス電位のばらつきを低減して
ほぼ所望のリファレンス電位を得ることができる。

【００９１】（第５実施形態）次に、本発明の第５実施
形態を図１２〜１４に従って説明する。なお、重複説明
を避けるため、図１１において説明したものと同じ要素
については、同じ参照番号が付されている。また、前述
した第１実施形態の半導体記憶装置５０との相違点を中
心に説明する。

【００９２】図１２に示すように、本実施形態の半導体
記憶装置１００は、２つのメモリセルアレイ１０１，１
０２を備えている。メモリセルアレイ１０１，１０２は
複数対のビット線対を備えている。メモリセルアレイ１
０１には２対のビット線対ＢＬ１Ａ，バーＢＬ１Ａ、Ｂ
Ｌ２Ａ，バーＢＬ２Ａが図示され、メモリセルアレイ１
０２にも２対のビット線対ＢＬ１Ｂ，バーＢＬ１Ｂ、Ｂ
Ｌ２Ｂ，バーＢＬ２Ｂが図示されている。メモリセルア
レイ１０１，１０２は、各ビット線対が各センスアンプ
５７を中心として対称状に配置されたオープンビット線
タイプであり、各ビット線対における非反転側ビット線
同士が互いに平行に隣接し、同様に反転側ビット線同士
が互いに平行に隣接している。メモリセルアレイ１０
１，１０２におけるすべてのビット線は等しい配線長に
形成されており、各ビット線の配線容量は等しくなって
いる。

【００９３】図１３はメモリセルアレイ１０１側の構成
を示す。メモリセルアレイ１０１は複数のワード線ＷＬ
１Ａ〜ＷＬ_2mＡを備えるとともに、２つのダミーワード
線（図１３では１つのダミーワード線ＤＷＬ１Ａのみを
図示）を備えている。すべてのビット線と複数のワード
線ＷＬ１Ａ〜ＷＬ_2mＡとの間には前記メモリセル１１が
接続され、すべてのビット線とダミーワード線ＤＷＬ１
Ａとの間にはダミーセルＤＣ１Ａ，ＤＣ２Ａ等が接続さ
れている。

【００９４】また、すべてのビット線対間には前記イコ
ライザ１７，２１が設けられている。すべてのビット線
対にはそれぞれセンスアンプ５７が接続されるととも
に、一対のゲートトランジスタ１５，１６を介して入出
力線対ＩＯ，バーＩＯに接続されている。

【００９５】図１４はメモリセルアレイ１０２側の構成
を示す。メモリセルアレイ１０２も複数のワード線ＷＬ
１Ｂ〜ＷＬ_2mＢを備えるとともに、２つのダミーワード
線（図１４では１つのダミーワード線ＤＷＬ１Ｂのみを
図示）を備えている。すべてのビット線と複数のワード
線ＷＬ１Ｂ〜ＷＬ_2mＢとの間には前記メモリセル１１が
接続され、すべてのビット線とダミーワード線ＤＷＬ１
Ｂとの間にはダミーセルＤＣ１Ｂ，ＤＣ２Ｂ等が接続さ
れている。

【００９６】また、すべてのビット線対間には前記イコ
ライザ１７，２１が設けられている。すべてのビット線
対にはそれぞれセンスアンプ５７が接続されるととも
に、一対のゲートトランジスタ１５，１６を介して入出
力線対ＩＯ，バーＩＯに接続されている。

【００９７】図１２に示すように、メモリセルアレイ１
０１，１０２の対応する非反転側ビット線間には前記接
続用トランジスタ５４が設けられるとともに、互いに隣
接する非反転側ビット線間には前記接続用トランジスタ
９３が設けられている。

【００９８】このように構成された半導体記憶装置１０
０からのデータの読み出しは、第４実施形態の半導体記
憶装置９０におけるデータの読み出しと同様に行われ
る。このように本実施形態の半導体記憶装置１００は構
成されているので、第１実施形態の半導体記憶装置５０
と同様の効果がある。また、本実施形態においては、メ
モリセルアレイ１０１，１０２からのデータ読み出し時
において、ビット線にリファレンス電位を与えるに際し
て、１本のワード線につながっているセル数の２倍の本
数のビット線を接続してイコライズすることができるた
め、リファレンスセルの強誘電体キャパシタの容量ばら
つきに基づくリファレンス電位のばらつきをより低減す
ることができ、所望のリファレンス電位を得ることがで
きる。

【００９９】（第６実施形態）次に、本発明の第６実施
形態を図１５に従って説明する。図１５は、本発明にお
ける第５実施形態におけるロウデコーダを示す。

【０１００】図１，図９，図１１，図１２等に示すよう
な半導体記憶装置においては、メモリセルとリファレン
スセルは同等の形状を有しているため、互いのセルの役
割を交換することが可能になる。

【０１０１】図１５はメモリセルアレイにおけるワード
線を選択するロウデコーダ１１０を示す。ロウデコーダ
１１０は第１デコーダ１１１及び第２デコーダ１１２
と、通常のワード線とダミーワード線ＤＷＬ１１，ＤＷ
Ｌ２とを切り換えるためのスイッチ回路１１３とを備え
る。図１５は８ビットのロウアドレス信号Ａ７〜Ａ０に
基づいて２５６本のワード線ＷＬ１〜ＷＬ２５６をデコ
ードする例である。すなわち、第１デコーダ１１１はア
ドレス信号Ａ７〜Ａ１に基づいて１２８通りのロウデコ
ードを行い、第２デコーダ１１２はアドレス信号Ａ０に
基づいてさらに２通りのデコードを行う。

【０１０２】スイッチ回路１１３は第１デコーダ１１１
と第２デコーダ１１２との間に設けられ、図示しないカ
ウンタ回路から１２９個の選択信号ＳＬ１〜ＳＬ１２９
が入力されている。カウンタ回路は、例えばワード線に
アクセスする回数が所定の値に達したときに選択信号Ｓ
Ｌ１〜ＳＬ１２９を出力するようになっている。スイッ
チ回路１１３は選択信号ＳＬ１〜ＳＬ１２９に基づいて
通常のワード線ＷＬ１〜ＷＬ２５６とダミーワード線Ｄ
ＷＬ１，ＤＷＬ２とを切り換える。図１５は、ワード線
２本単位でダミーワード線ＤＷＬ１，ＤＷＬ２との入れ
替えが可能で、この中では、ワード線ＷＬ_m とＷＬ_m+1
との間に２本のダミーワード線ＤＷＬ１，ＤＷＬ２が設
置されているが、次に選択信号が来れば、スイッチが切
り替えられて、例えば、ワード線ＷＬ_m+1 ，ＷＬ_m+2 と
ダミーワード線ＤＷＬ１，ＤＷＬ２とが入れ換える。

【０１０３】このように本実施形態のロウデコーダ１１
０は構成されているので、ワード線にアクセスする回数
を数えるカウンタ回路で、適当な回数に達したときに選
択信号を出力して通常のワード線とダミーワード線とを
切り替えれば、毎回アクセスされるリファレンスセルに
おける強誘電体キャパシタの劣化を遅らせることができ
る。

【０１０４】尚、実施の形態は上記に限定されるもので
はなく、次のように変更してもよい。 ・上記各実施形態では、強誘電体キャパシタを有するメ
モリセル及び強誘電体キャパシタを有するリファレンス
セルを備えた半導体記憶装置に具体化したが、通常のキ
ャパシタを有するメモリセルまたは通常のキャパシタを
有するリファレンスセルを備えた半導体記憶装置に具体
化してもよい。

【０１０５】・上記各実施形態では、ＤＲＡＭに類似し
た半導体記憶装置に具体化したが、リファレンスセルの
データによってリファレンス電位を発生する任意の半導
体記憶装置に具体化することも可能である。

【０１０６】・１組のビット線対の２個のリファレンス
用キャパシタは、セルプレートの電位ＶＰを制御するこ
とによって、２個のリファレンス用キャパシタをそれぞ
れ異なる分極に設定するようにしてもよい。

【０１０７】・１組のビット線対の２個のリファレンス
用キャパシタは、セルプレートの電位ＶＰと２本のビッ
ト線の両方の電位を制御することによって、２個のリフ
ァレンス用キャパシタをそれぞれ異なる分極に設定する
ようにしてもよい。

【０１０８】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下に記載する。 ・前記２個のリファレンス用キャパシタは、ビット線対
の電位変化を増幅した後、前記２個のリファレンスセル
と電荷転送用トランジスタを介して接続されている２本
のビット線の電位を制御することによって、前記２個の
リファレンス用キャパシタをそれぞれ異なる分極に設定
する請求項５に記載の半導体記憶装置。

【０１０９】・前記２個のリファレンス用キャパシタ
は、ビット線対の電位変化を増幅した後、電荷転送用ト
ランジスタ側の電極に対向する対向電極であるセルプレ
ートの電位を制御することによって、前記２個のリファ
レンス用キャパシタをそれぞれ異なる分極に設定する請
求項５に記載の半導体記憶装置。

【０１１０】・前記２個のリファレンス用キャパシタ
は、ビット線対の電位変化を増幅した後、セルプレート
と２本のビット線の両方の電位を制御することによっ
て、前記２個のリファレンス用キャパシタをそれぞれ異
なる分極に設定する請求項５に記載の半導体記憶装置。

【０１１１】

【発明の効果】以上詳述したように、請求項１〜１０の
いずれか一項に記載の発明によれば、同一構成のビット
線を対にできるため、ビット線対の初期電位差における
センス感度の悪化を防ぐことが可能になる。

【０１１２】請求項５又は６に記載の発明によれば、リ
ファレンスセルの分極方向の入れ替えにより、記憶装置
全体としての信頼性を向上させることができる。請求項
７に記載の発明によれば、２個以上の複数個のリファレ
ンスセルノードをトランジスタを介して接続することに
より、リファレンスセル用キャパシタのばらつきによる
リファレンス電位のばらつきを抑制することが可能にな
る。

【０１１３】請求項８〜１０のいずれか一項に記載の発
明によれば、リファレンスセルと通常のメモリセルとの
役割交換により、リファレンスセルの劣化を抑制するこ
とができ、記憶装置全体としての信頼性を向上させるこ
とができる。

【図面の簡単な説明】

【図１】第１実施形態の半導体記憶装置を示す回路図

【図２】同じく半導体記憶装置の詳細を示す回路図

【図３】同じく半導体記憶装置の詳細を示す回路図

【図４】同じく半導体記憶装置の動作を示すタイミング
チャート

【図５】第２実施形態の半導体記憶装置を示す回路図

【図６】同じく半導体記憶装置の詳細を示す回路図

【図７】同じく半導体記憶装置の詳細を示す回路図

【図８】同じく半導体記憶装置の動作を示すタイミング
チャート

【図９】第３実施形態の半導体記憶装置を示す回路図

【図１０】同じく半導体記憶装置の動作を示すタイミン
グチャート

【図１１】第４実施形態の半導体記憶装置を示す回路図

【図１２】第５実施形態の半導体記憶装置を示す回路図

【図１３】同じく半導体記憶装置の詳細を示す回路図

【図１４】同じく半導体記憶装置の詳細を示す回路図

【図１５】第６実施形態におけるロウデコーダを示す回
路図

【図１６】従来例におけるセルデータセンス系の一例を
示す回路図

【符号の説明】 １１…メモリセル、 １２…電荷転送用トランジスタ（メモリセル） １３…キャパシタとしての強誘電体キャパシタ（メモリ
セル） ５４，５５，７４，７５，８６，８７…接続用トランジ
スタ ５７…センスアンプ ６１…電荷転送用トランジスタ（リファレンスセル） ６２…キャパシタとしての強誘電体キャパシタ（リファ
レンスセル） １１０…ロウデコーダ １１１…第１デコーダ １１２…第２デコーダ １１３…スイッチ回路 ＢＬ１Ａ，バーＢＬ１Ａ，ＢＬ１Ｂ，バーＢＬ１Ｂ等…
ビット線対 ＤＣ１Ａ，ＤＣ１Ｂ，ＤＣ２Ａ，ＤＣ２Ｂ…リファレン
スセル ＤＷＬ１Ａ，ＤＷＬ１Ｂ，ＤＷＬ２Ａ，ＤＷＬ２Ｂ…ダ
ミーワード線 ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ２Ａ，ＷＬ２Ｂ等…ワード線

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ビット線対の一方のビット線にメモリセ
   ルのデータによって電位変化を生じさせるとともに、他
   方のビット線にリファレンスセルのデータによってリフ
   ァレンス電位を生じさせるようにした半導体記憶装置に
   おいて、 前記ビット線対を２個で１組として、１組のビット線対
   の２個のリファレンスセルが、少なくとも１つ以上の接
   続用トランジスタを介して接続されている半導体記憶装
   置。
2. 【請求項２】 ビット線対の一方のビット線にメモリセ
   ルのデータによって電位変化を生じさせるとともに、他
   方のビット線にリファレンスセルのデータによってリフ
   ァレンス電位を生じさせるようにした半導体記憶装置に
   おいて、 前記リファレンスセルは電荷転送用トランジスタを介し
   て、リファレンス電位レベルを生じるビット線に直接
   に、もしくは、一つ以上のトランジスタを介して接続さ
   れており、 前記ビット線対を２個で１組として、１組のビット線対
   の２個のリファレンスセルが、少なくとも１つ以上の接
   続用トランジスタを介して接続されている半導体記憶装
   置。
3. 【請求項３】 ビット線対の一方のビット線にメモリセ
   ルのデータによって電位変化を生じさせるとともに、他
   方のビット線にリファレンスセルのデータによってリフ
   ァレンス電位を生じさせ、ビット線対の電位変化を増幅
   するセンスアンプ系を有する半導体記憶装置において、 前記メモリセルは、キャパシタの一方の電極とビット線
   との間に電荷転送用トランジスタが接続されており、 前記メモリセルのデータによって電位変化が生じる一方
   のビット線と対をなす他方のビット線にリファレンス電
   位レベルを発生するリファレンスセルは、前記メモリセ
   ルのキャパシタとほぼ同じ容量を持つリファレンス用キ
   ャパシタを有し、このリファレンス用キャパシタの一端
   は、電荷転送用トランジスタを介して、リファレンス電
   位レベルを生じるビット線に直接に、もしくは、一つ以
   上のトランジスタを介して接続されており、 前記ビット線対を２個で１組として、１組のビット線対
   の２個のリファレンスセルが、少なくとも１つ以上の接
   続用トランジスタを介して接続されている半導体記憶装
   置。
4. 【請求項４】 前記２個のリファレンス用キャパシタ
   は、前記１つ以上の接続用トランジスタを介して接続す
   ることによって、 前記１組のビット線対の内の各一方のビット線には、同
   じ電位レベルを発生させ、前記１組のビット線対のうち
   の各他方のビット線には、それぞれのビット線に接続さ
   れているメモリセルのデータに応じた電位レベルが発生
   するように構成されている請求項３に記載の半導体記憶
   装置。
5. 【請求項５】 ビット線対の電位変化の増幅後におい
   て、前記２個のリファレンス用キャパシタはそれぞれ異
   なる分極に設定される請求項３または４に記載の半導体
   記憶装置。
6. 【請求項６】 前記２個のリファレンス用キャパシタに
   設定される異なる分極は、交互の、もしくは、複数回ご
   との入れ替えが行われる請求項５に記載の半導体記憶装
   置。
7. 【請求項７】 前記複数組のビット線対のリファレンス
   セル同士が、接続用トランジスタを介して接続されてい
   る請求項３または４に記載の半導体記憶装置。
8. 【請求項８】 前記メモリセルと前記リファレンスセル
   の役割が交換可能である請求項３〜７のいずれか一項に
   記載の半導体記憶装置。
9. 【請求項９】 前記メモリセルと前記リファレンスセル
   との役割交換を行う手段は、メモリセルが接続されたワ
   ード線とリファレンスセルが接続されたダミーワード線
   とを切り換えるスイッチ回路である請求項８に記載の半
   導体記憶装置。
10. 【請求項１０】 前記スイッチ回路は、ワード線が所定
    回数アクセスされたときワード線とダミーワード線との
    切り換えを行う請求項９に記載の半導体記憶装置。