JP2003338172A - 高速強誘電体メモリ装置及びそれの書き込み方法 - Google Patents
高速強誘電体メモリ装置及びそれの書き込み方法Info
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Abstract
(57)【要約】
【課題】 高速強誘電体メモリ装置及びそれの書き込み
方法を提供する。 【解決手段】 強誘電体メモリ装置は強誘電体キャパシ
タ、ワードラインに連結されるゲート、ビットラインに
連結される第１電流電極、及び前記強誘電体キャパシタ
を通じてプレートラインに連結された第２電流電極を有
するスイッチングトランジスタを有するメモリセルを含
む。ビットライン上の電圧は所定の基準電圧を基準に感
知増幅器によって感知増幅される。強誘電体メモリ装置
の書き込み方法によると、まず、ワードラインを活性化
させると同時に書き込まれるデータがデータライン上に
ロードされる。書き込まれるデータをビットラインに伝
達した後に、メモリセルに貯蔵されたデータがビットラ
インに伝達されるように、プレートラインを活性化させ
る。そして感知増幅器を活性化させた後に、活性化され
たプレートラインを非活性化させる。
方法を提供する。 【解決手段】 強誘電体メモリ装置は強誘電体キャパシ
タ、ワードラインに連結されるゲート、ビットラインに
連結される第１電流電極、及び前記強誘電体キャパシタ
を通じてプレートラインに連結された第２電流電極を有
するスイッチングトランジスタを有するメモリセルを含
む。ビットライン上の電圧は所定の基準電圧を基準に感
知増幅器によって感知増幅される。強誘電体メモリ装置
の書き込み方法によると、まず、ワードラインを活性化
させると同時に書き込まれるデータがデータライン上に
ロードされる。書き込まれるデータをビットラインに伝
達した後に、メモリセルに貯蔵されたデータがビットラ
インに伝達されるように、プレートラインを活性化させ
る。そして感知増幅器を活性化させた後に、活性化され
たプレートラインを非活性化させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するものであり、具体的には、強誘電体メモリセル
を利用した強誘電体メモリ装置に関するものである。
に関するものであり、具体的には、強誘電体メモリセル
を利用した強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】強誘電体ランダムアクセスメモリは各メ
モリセルの貯蔵素子として強誘電体キャパシタを使用し
てきている。各メモリセルは強誘電体キャパシタの電気
的な分極（ｐｏｌａｒｚａｔｉｏｎ）に基づいてロジッ
ク状態を貯蔵する。強誘電体キャパシタは両電極の間に
ＰＺＴ（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａ
ｔｅ）のような強誘電体を含む誘電体を有している。強
誘電体キャパシタの電極（またはプレート）に電圧が印
加される時に、強誘電体は電界方向に分極される。強誘
電体キャパシタの分極状態を変化させるためのスイッチ
ングスレッショルド（ｓｗｉｔｈｉｎｇ ｔｈｒｅｓｈ
ｏｌｄ）を強制電圧（ｃｏｅｒｃｉｖｅｖｏｌｔａｇ
ｅ）と定義している。
モリセルの貯蔵素子として強誘電体キャパシタを使用し
てきている。各メモリセルは強誘電体キャパシタの電気
的な分極（ｐｏｌａｒｚａｔｉｏｎ）に基づいてロジッ
ク状態を貯蔵する。強誘電体キャパシタは両電極の間に
ＰＺＴ（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａ
ｔｅ）のような強誘電体を含む誘電体を有している。強
誘電体キャパシタの電極（またはプレート）に電圧が印
加される時に、強誘電体は電界方向に分極される。強誘
電体キャパシタの分極状態を変化させるためのスイッチ
ングスレッショルド（ｓｗｉｔｈｉｎｇ ｔｈｒｅｓｈ
ｏｌｄ）を強制電圧（ｃｏｅｒｃｉｖｅｖｏｌｔａｇ
ｅ）と定義している。
【０００３】強誘電体キャパシタはヒステリシス（ｈｙ
ｓｔｅｒｉｓｉｓ）を示し、分極状態による電流がキャ
パシタに流れる。キャパシタに印加される電圧が強制電
圧より大きければ、強誘電体キャパシタは印加された電
圧の極性に従って分極状態を変化させる。分極状態は電
源が除去された後も維持され、その結果、不揮発性を提
供する。強誘電体キャパシタは約１ｎｓ内で分極状態の
間で変化することができ、前記約１ｎｓはＥＰＲＯＭ、
ＥＥＰＲＯＭ、またはフラッシュＥＥＰＲＯＭのような
大部分の他の不揮発性メモリのプログラム時間より早
い。
ｓｔｅｒｉｓｉｓ）を示し、分極状態による電流がキャ
パシタに流れる。キャパシタに印加される電圧が強制電
圧より大きければ、強誘電体キャパシタは印加された電
圧の極性に従って分極状態を変化させる。分極状態は電
源が除去された後も維持され、その結果、不揮発性を提
供する。強誘電体キャパシタは約１ｎｓ内で分極状態の
間で変化することができ、前記約１ｎｓはＥＰＲＯＭ、
ＥＥＰＲＯＭ、またはフラッシュＥＥＰＲＯＭのような
大部分の他の不揮発性メモリのプログラム時間より早
い。
【０００４】一般的な１Ｔ／１Ｃ構造を有する強誘電体
メモリセルを示す図１を参照すると、強誘電体メモリセ
ルＭＣは一つのスイッチングトランジスタＴｒと一つの
強誘電体キャパシタＣｆで構成される。スイッチングト
ランジスタＴｒの一電流電極はビットラインＢＬに連結
され、それの他の電流電極は強誘電体キャパシタＣｆの
一電極に連結されている。スイッチングトランジスタＴ
ｒのゲートはワードラインＷＬに連結されている。前記
強誘電体キャパシタＣｆの他の電極はプレートラインＰ
Ｌに連結されている。図１において、Ｖｐ電圧はプレー
トラインＰＬに印加される電圧を示し、Ｖｆ電圧は強誘
電体キャパシタＣｆの両電極の間で生じる分配電圧（ま
たはカップリング電圧）を示し、ビットラインＢＬの電
圧変化として反映される。
メモリセルを示す図１を参照すると、強誘電体メモリセ
ルＭＣは一つのスイッチングトランジスタＴｒと一つの
強誘電体キャパシタＣｆで構成される。スイッチングト
ランジスタＴｒの一電流電極はビットラインＢＬに連結
され、それの他の電流電極は強誘電体キャパシタＣｆの
一電極に連結されている。スイッチングトランジスタＴ
ｒのゲートはワードラインＷＬに連結されている。前記
強誘電体キャパシタＣｆの他の電極はプレートラインＰ
Ｌに連結されている。図１において、Ｖｐ電圧はプレー
トラインＰＬに印加される電圧を示し、Ｖｆ電圧は強誘
電体キャパシタＣｆの両電極の間で生じる分配電圧（ま
たはカップリング電圧）を示し、ビットラインＢＬの電
圧変化として反映される。
【０００５】強誘電体メモリ装置の読み出し及び書き込
み動作は強誘電体キャパシタＣｆに連結されるプレート
ラインＰＬにパルス信号を印加することによって実行す
ることができる。強誘電体キャパシタＣｆの誘電率が大
きいので、強誘電体キャパシタＣｆはかなり大きいキャ
パシタンスを有する。それに、一つのプレートラインＰ
Ｌに連結される強誘電体キャパシタＣｆの数が多いの
で、前記プレートラインＰＬに印加されるパルス信号は
かなり長い遅延時間（または長い上昇時間）を有する。
このような遅延時間は強誘電体メモリ装置の動作速度を
遅くする主な原因として作用しているが、不幸にも、強
誘電体メモリ装置の構造的特性上、必然の要件である。
したがって、強誘電体メモリ装置の動作速度を早くする
ためには、パルス信号の遅延時間の調節以外に、他の制
御方式が必要である。
み動作は強誘電体キャパシタＣｆに連結されるプレート
ラインＰＬにパルス信号を印加することによって実行す
ることができる。強誘電体キャパシタＣｆの誘電率が大
きいので、強誘電体キャパシタＣｆはかなり大きいキャ
パシタンスを有する。それに、一つのプレートラインＰ
Ｌに連結される強誘電体キャパシタＣｆの数が多いの
で、前記プレートラインＰＬに印加されるパルス信号は
かなり長い遅延時間（または長い上昇時間）を有する。
このような遅延時間は強誘電体メモリ装置の動作速度を
遅くする主な原因として作用しているが、不幸にも、強
誘電体メモリ装置の構造的特性上、必然の要件である。
したがって、強誘電体メモリ装置の動作速度を早くする
ためには、パルス信号の遅延時間の調節以外に、他の制
御方式が必要である。
【０００６】
【発明が解決しようとする課題】本発明の目的は動作速
度を向上させることができる強誘電体メモリ装置及びそ
れの制御方法を提供することにある。
度を向上させることができる強誘電体メモリ装置及びそ
れの制御方法を提供することにある。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めの本発明の特徴によると、強誘電体メモリ装置はワー
ドライン、プレートライン及びビットラインに連結され
た強誘電体メモリセルと、前記プレートラインを駆動す
るプレートラインドライバと、行アドレスに応答して前
記ワードラインを駆動するワードラインデコーダと、前
記ビットライン上の電圧を感知増幅する感知増幅器と、
列アドレスに応答して前記ビットラインをデータライン
と電気的に連結する列選択回路と、外部からのデータを
前記データラインに伝達するデータ入力回路と、前記プ
レートラインドライバ、前記列選択回路、前記感知増幅
器回路及び前記データ入力回路の動作タイミングを制御
する制御ロジックとを含む。前記制御ロジックはチップ
イネーブル信号と書き込みイネーブル信号に応答して第
１乃至第４制御信号を発生する。前記プレートラインド
ライバは前記第１制御信号によってイネーブルされ、前
記感知増幅器は前記第２及び第３制御信号によってイネ
ーブルされ、前記列選択回路は前記第４制御信号によっ
てイネーブルされる。特に、前記第４制御信号は書き込
み動作で前記第１制御信号の活性化の以前に活性化され
る。ここで、前記制御ロジックは前記チップイネーブル
信号に応答して前記第１制御信号と前記第２及び第３制
御信号を順次に生成する第１信号発生器と、前記書き込
みイネーブル信号、前記第２制御信号及び前記チップイ
ネーブル信号に応答して前記第４制御信号を生成する第
２信号発生器を含む。
めの本発明の特徴によると、強誘電体メモリ装置はワー
ドライン、プレートライン及びビットラインに連結され
た強誘電体メモリセルと、前記プレートラインを駆動す
るプレートラインドライバと、行アドレスに応答して前
記ワードラインを駆動するワードラインデコーダと、前
記ビットライン上の電圧を感知増幅する感知増幅器と、
列アドレスに応答して前記ビットラインをデータライン
と電気的に連結する列選択回路と、外部からのデータを
前記データラインに伝達するデータ入力回路と、前記プ
レートラインドライバ、前記列選択回路、前記感知増幅
器回路及び前記データ入力回路の動作タイミングを制御
する制御ロジックとを含む。前記制御ロジックはチップ
イネーブル信号と書き込みイネーブル信号に応答して第
１乃至第４制御信号を発生する。前記プレートラインド
ライバは前記第１制御信号によってイネーブルされ、前
記感知増幅器は前記第２及び第３制御信号によってイネ
ーブルされ、前記列選択回路は前記第４制御信号によっ
てイネーブルされる。特に、前記第４制御信号は書き込
み動作で前記第１制御信号の活性化の以前に活性化され
る。ここで、前記制御ロジックは前記チップイネーブル
信号に応答して前記第１制御信号と前記第２及び第３制
御信号を順次に生成する第１信号発生器と、前記書き込
みイネーブル信号、前記第２制御信号及び前記チップイ
ネーブル信号に応答して前記第４制御信号を生成する第
２信号発生器を含む。
【０００８】この形態において、前記外部からのデータ
は前記書き込み動作で、前記列選択回路の活性化の以前
に前記データ入力回路を通じて前記データライン上にロ
ードされる。前記制御ロジックは読み出し動作で、前記
感知増幅器の活性化の以後に前記列選択回路を活性化さ
せる。
は前記書き込み動作で、前記列選択回路の活性化の以前
に前記データ入力回路を通じて前記データライン上にロ
ードされる。前記制御ロジックは読み出し動作で、前記
感知増幅器の活性化の以後に前記列選択回路を活性化さ
せる。
【０００９】本発明の他の特徴によると、強誘電体キャ
パシタと、ワードラインに連結されるゲート、ビットラ
インに連結される第１電流電極、そして、前記強誘電体
キャパシタを通じてプレートラインに連結された第２電
流電極を有するスイッチングトランジスタを有するメモ
リセルと、所定の基準電圧を基準に前記ビットライン上
の電圧を感知増幅する感知増幅器とを含む強誘電体メモ
リ装置の書き込み方法が提供される。書き込み方法は、
前記ワードラインを活性化させると同時に、書き込まれ
るデータをデータライン上にロードする段階と、前記書
き込まれるデータを前記ビットラインに伝達する段階
と、前記メモリセルに貯蔵されたデータが前記ビットラ
インに伝達されるように、前記プレートラインを活性化
させる段階と、前記感知増幅器を活性化させた後に、前
記活性化したプレートラインを非活性化させる段階とを
含む。
パシタと、ワードラインに連結されるゲート、ビットラ
インに連結される第１電流電極、そして、前記強誘電体
キャパシタを通じてプレートラインに連結された第２電
流電極を有するスイッチングトランジスタを有するメモ
リセルと、所定の基準電圧を基準に前記ビットライン上
の電圧を感知増幅する感知増幅器とを含む強誘電体メモ
リ装置の書き込み方法が提供される。書き込み方法は、
前記ワードラインを活性化させると同時に、書き込まれ
るデータをデータライン上にロードする段階と、前記書
き込まれるデータを前記ビットラインに伝達する段階
と、前記メモリセルに貯蔵されたデータが前記ビットラ
インに伝達されるように、前記プレートラインを活性化
させる段階と、前記感知増幅器を活性化させた後に、前
記活性化したプレートラインを非活性化させる段階とを
含む。
【００１０】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１１】図２は強誘電体キャパシタのヒステリシス
Ｉ−Ｖスイッチングループを示すグラフである。このグ
ラフにおいて、横軸は強誘電体キャパシタの両電極の間
の電位差、すなわち、キャパシタの両電極の間の電圧を
示し、縦軸は自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏ
ｌａｒｉｚａｔｉｏｎ）に従って強誘電体キャパシタの
表面に誘導される電荷量すなわち、分極度（ｔｈｅ ｄ
ｅｇｒｅｅ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）μＣ／
ｃｍ２を示す。本発明の実施形態において、点“Ｃ”に
表記された状態を第１分極状態Ｐ１といい、点“Ａ”に
表記された状態を第２分極状態Ｐ２という。第１分極状
態Ｐ１は強誘電体キャパシタＣｆに‘Ｈ’データを貯蔵
したことに対応し、第２分極状態Ｐ２は強誘電体キャパ
シタＣｆに“Ｌ”データを貯蔵したことに対応する。
Ｉ−Ｖスイッチングループを示すグラフである。このグ
ラフにおいて、横軸は強誘電体キャパシタの両電極の間
の電位差、すなわち、キャパシタの両電極の間の電圧を
示し、縦軸は自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏ
ｌａｒｉｚａｔｉｏｎ）に従って強誘電体キャパシタの
表面に誘導される電荷量すなわち、分極度（ｔｈｅ ｄ
ｅｇｒｅｅ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）μＣ／
ｃｍ２を示す。本発明の実施形態において、点“Ｃ”に
表記された状態を第１分極状態Ｐ１といい、点“Ａ”に
表記された状態を第２分極状態Ｐ２という。第１分極状
態Ｐ１は強誘電体キャパシタＣｆに‘Ｈ’データを貯蔵
したことに対応し、第２分極状態Ｐ２は強誘電体キャパ
シタＣｆに“Ｌ”データを貯蔵したことに対応する。
【００１２】前記強誘電体キャパシタＣｆの分極状態を
検出するために、強誘電体キャパシタＣｆの両電極の間
に生じる分配電圧Ｖｆは強誘電体キャパシタＣｆが前記
第１分極状態Ｐ１にある時に、Ｖ１電圧になり、強誘電
体キャパシタＣｆが前記第２分極状態Ｐ２にある時に、
Ｖ２電圧になる。ここで、ロードキャパシタＣｂ１のキ
ャパシタンスが“Ｌ１”ラインの傾きを有すると仮定す
れば、前記分配電圧ＶｆがロードキャパシタＣｂ１のキ
ャパシタンスに従って可変することができることは自明
である。強誘電体キャパシタＣｆの両電極の間に生じる
分配電圧Ｖｆと所定の電圧を比較することによって、強
誘電体キャパシタＣｆが前記第１分極状態Ｐ１にある
か、または第２分極状態Ｐ２にあるかを、すなわち強誘
電体キャパシタの分極状態を検出することができる。
検出するために、強誘電体キャパシタＣｆの両電極の間
に生じる分配電圧Ｖｆは強誘電体キャパシタＣｆが前記
第１分極状態Ｐ１にある時に、Ｖ１電圧になり、強誘電
体キャパシタＣｆが前記第２分極状態Ｐ２にある時に、
Ｖ２電圧になる。ここで、ロードキャパシタＣｂ１のキ
ャパシタンスが“Ｌ１”ラインの傾きを有すると仮定す
れば、前記分配電圧ＶｆがロードキャパシタＣｂ１のキ
ャパシタンスに従って可変することができることは自明
である。強誘電体キャパシタＣｆの両電極の間に生じる
分配電圧Ｖｆと所定の電圧を比較することによって、強
誘電体キャパシタＣｆが前記第１分極状態Ｐ１にある
か、または第２分極状態Ｐ２にあるかを、すなわち強誘
電体キャパシタの分極状態を検出することができる。
【００１３】図３は一般的な強誘電体メモリ装置の読み
出し動作を説明するための動作タイミング図である。読
み出し動作がスタートすると、まず、外部から印加され
るアドレスに従って任意のワードラインＷＬが活性化さ
れ、活性化されたワードラインＷＬに連結された強誘電
体メモリセルＭＣのスイッチングトランジスタＴｒがタ
ーンオンされる。これは図３のＴ０区間で実行される。
この時に、強誘電体メモリセルＭＣ各々に連結されたビ
ットラインＢＬは接地された後にフローティング状態に
維持される。その次に、Ｔ１区間の間前記活性化された
ワードラインＷＬの強誘電体メモリセルＭＣに貯蔵され
たデータがビットラインＢＬに伝達される。このため
に、Ｖｃｃレベルのパルス信号がプレートラインＰＬす
なわち、強誘電キャパシタＣｆの一電極に印加される。
結果的に、強誘電体キャパシタＣｆの両電極の間に所定
の分配電圧Ｖｆが生じ、この分配電圧Ｖｆは先の説明の
ような方式により決められる。
出し動作を説明するための動作タイミング図である。読
み出し動作がスタートすると、まず、外部から印加され
るアドレスに従って任意のワードラインＷＬが活性化さ
れ、活性化されたワードラインＷＬに連結された強誘電
体メモリセルＭＣのスイッチングトランジスタＴｒがタ
ーンオンされる。これは図３のＴ０区間で実行される。
この時に、強誘電体メモリセルＭＣ各々に連結されたビ
ットラインＢＬは接地された後にフローティング状態に
維持される。その次に、Ｔ１区間の間前記活性化された
ワードラインＷＬの強誘電体メモリセルＭＣに貯蔵され
たデータがビットラインＢＬに伝達される。このため
に、Ｖｃｃレベルのパルス信号がプレートラインＰＬす
なわち、強誘電キャパシタＣｆの一電極に印加される。
結果的に、強誘電体キャパシタＣｆの両電極の間に所定
の分配電圧Ｖｆが生じ、この分配電圧Ｖｆは先の説明の
ような方式により決められる。
【００１４】例えば、“１”のデータが強誘電体キャパ
シタＣｆに貯蔵されると、すなわち、強誘電体キャパシ
タＣｆが前記第１分極状態Ｐ１にある時は、分配電圧Ｖ
ｆはＶ１電圧になる。したがって、“１”データを貯蔵
している強誘電体キャパシタＣｆの分極状態は点“Ｃ”
から点“Ｃ１”に変化する。“０”データが強誘電体キ
ャパシタＣｆに貯蔵されると、すなわち、強誘電体キャ
パシタＣｆが前記第２分極状態Ｐ２にある時は、分配電
圧ＶｆはＶ２電圧になる。したがって、“０”データを
貯蔵している強誘電体キャパシタＣｆの分極状態は点
“Ａ”から点“Ｄ１”に変化する。データに従って決め
られる分配電圧Ｖｆは対応するビットラインＢＬに誘起
される。
シタＣｆに貯蔵されると、すなわち、強誘電体キャパシ
タＣｆが前記第１分極状態Ｐ１にある時は、分配電圧Ｖ
ｆはＶ１電圧になる。したがって、“１”データを貯蔵
している強誘電体キャパシタＣｆの分極状態は点“Ｃ”
から点“Ｃ１”に変化する。“０”データが強誘電体キ
ャパシタＣｆに貯蔵されると、すなわち、強誘電体キャ
パシタＣｆが前記第２分極状態Ｐ２にある時は、分配電
圧ＶｆはＶ２電圧になる。したがって、“０”データを
貯蔵している強誘電体キャパシタＣｆの分極状態は点
“Ａ”から点“Ｄ１”に変化する。データに従って決め
られる分配電圧Ｖｆは対応するビットラインＢＬに誘起
される。
【００１５】次の区間Ｔ２では、各ビットラインＢＬに
誘起される分配電圧Ｖｆ（または図２で、Ｖ１またはＶ
２）は基準電圧との比較動作を通じて接地電圧または動
作電圧（すなわち、電源電圧）まで増幅される。感知増
幅動作が実行され、図３に示したように、列選択信号Ｙ
ＳＷが活性化されることによって選択されたビットライ
ンＢＬ上のデータは列パスゲート回路（図示せず）を通
じてデータラインＳＤＬに伝達される。
誘起される分配電圧Ｖｆ（または図２で、Ｖ１またはＶ
２）は基準電圧との比較動作を通じて接地電圧または動
作電圧（すなわち、電源電圧）まで増幅される。感知増
幅動作が実行され、図３に示したように、列選択信号Ｙ
ＳＷが活性化されることによって選択されたビットライ
ンＢＬ上のデータは列パスゲート回路（図示せず）を通
じてデータラインＳＤＬに伝達される。
【００１６】本来“０”データを貯蔵した強誘電体キャ
パシタは、図２に示したように、Ｔ１区間で実行される
読み出し動作によって点“Ｄ”より小さい点“Ｄ１”の
分極状態を有する。強誘電体キャパシタの分極状態が検
出される区間Ｔ２では、感知増幅動作が実行される。こ
れと同時に、本来“０”データを貯蔵した強誘電体キャ
パシタの分極状態が点“Ｄ１”から点“Ｄ”に変化す
る。次に、Ｔ３区間では、プレートラインＰＬ信号がハ
イレベルからローレベルに遷移する。すなわち、プレー
トラインＰＬに電源電圧に代えて接地電圧が印加され
る。このようなバイアス条件によると、本来“１”デー
タを貯蔵した強誘電体キャパシタに対するデータ復元動
作が実行される。Ｔ４区間では初期化動作が行われる。
すなわち、読み出し動作が終了する。
パシタは、図２に示したように、Ｔ１区間で実行される
読み出し動作によって点“Ｄ”より小さい点“Ｄ１”の
分極状態を有する。強誘電体キャパシタの分極状態が検
出される区間Ｔ２では、感知増幅動作が実行される。こ
れと同時に、本来“０”データを貯蔵した強誘電体キャ
パシタの分極状態が点“Ｄ１”から点“Ｄ”に変化す
る。次に、Ｔ３区間では、プレートラインＰＬ信号がハ
イレベルからローレベルに遷移する。すなわち、プレー
トラインＰＬに電源電圧に代えて接地電圧が印加され
る。このようなバイアス条件によると、本来“１”デー
タを貯蔵した強誘電体キャパシタに対するデータ復元動
作が実行される。Ｔ４区間では初期化動作が行われる。
すなわち、読み出し動作が終了する。
【００１７】図４は一般的な強誘電体メモリ装置の読み
出し動作を説明するための動作タイミング図である。書
き込み動作がスタートすると、まず、外部から印加され
るアドレスに従って任意のワードラインＷＬが活性化さ
れ、活性化されたワードラインＷＬに連結された強誘電
体メモリセルＭＣのスイッチングトランジスタＴｒがタ
ーンオンされる。これと同時に、メモリセルに貯蔵され
る書き込みデータがデコーディング過程を通じてデータ
ラインまでロードされる。このような動作は、図４のＴ
０区間で実行される。この時に、強誘電体メモリセルＭ
Ｃ各々に連結されたビットラインＢＬは接地された後
に、フローティング状態に維持される。この次に、Ｔ１
区間の間、Ｖｃｃレベルのパルス信号をプレートライン
ＰＬに印加することによって、前記活性化されたワード
ラインＷＬの強誘電体メモリセルＭＣに貯蔵されたデー
タがビットラインＢＬに伝達される。
出し動作を説明するための動作タイミング図である。書
き込み動作がスタートすると、まず、外部から印加され
るアドレスに従って任意のワードラインＷＬが活性化さ
れ、活性化されたワードラインＷＬに連結された強誘電
体メモリセルＭＣのスイッチングトランジスタＴｒがタ
ーンオンされる。これと同時に、メモリセルに貯蔵され
る書き込みデータがデコーディング過程を通じてデータ
ラインまでロードされる。このような動作は、図４のＴ
０区間で実行される。この時に、強誘電体メモリセルＭ
Ｃ各々に連結されたビットラインＢＬは接地された後
に、フローティング状態に維持される。この次に、Ｔ１
区間の間、Ｖｃｃレベルのパルス信号をプレートライン
ＰＬに印加することによって、前記活性化されたワード
ラインＷＬの強誘電体メモリセルＭＣに貯蔵されたデー
タがビットラインＢＬに伝達される。
【００１８】次の区間Ｔ２では、感知増幅動作が実行さ
れ、その次に列選択信号ＹＳＷが活性化されることによ
って、データラインＳＤＬ上の外部データがビットライ
ンＢＬに伝達される。データラインＳＤＬ上のデータに
従ってビットラインＢＬ上の電圧が変化する。例えば、
ビットラインＢＬが接地電圧を有し、データラインＳＤ
Ｌが電源電圧を有する時に、ビットラインＢＬの電圧は
接地電圧から電源電圧に変化する。ビットラインＢＬと
データラインＳＤＬの全部が接地電圧または電源電圧を
有する時に、ビットラインＢＬの電圧は変化せず、その
まま維持される。Ｔ２区間でプレートラインＰＬが電源
電圧を有するので、“０”データがメモリセルに貯蔵さ
れる。“０”データが貯蔵される強誘電体キャパシタＣ
ｆは点“Ｄ”の分極状態を有する。
れ、その次に列選択信号ＹＳＷが活性化されることによ
って、データラインＳＤＬ上の外部データがビットライ
ンＢＬに伝達される。データラインＳＤＬ上のデータに
従ってビットラインＢＬ上の電圧が変化する。例えば、
ビットラインＢＬが接地電圧を有し、データラインＳＤ
Ｌが電源電圧を有する時に、ビットラインＢＬの電圧は
接地電圧から電源電圧に変化する。ビットラインＢＬと
データラインＳＤＬの全部が接地電圧または電源電圧を
有する時に、ビットラインＢＬの電圧は変化せず、その
まま維持される。Ｔ２区間でプレートラインＰＬが電源
電圧を有するので、“０”データがメモリセルに貯蔵さ
れる。“０”データが貯蔵される強誘電体キャパシタＣ
ｆは点“Ｄ”の分極状態を有する。
【００１９】次のＴ３区間では、プレートラインＰＬ信
号がハイレベルからローレベルに遷移する。すなわち、
プレートラインＰＬに電源電圧に代えて接地電圧が印加
される。このようなバイアス条件によると、本来“１”
データを貯蔵した強誘電体キャパシタに対するデータ復
元動作が実行されると同時に、“１”の外部データがメ
モリセルに貯蔵される。Ｔ４区間では初期化動作が行わ
れる。すなわち、書き込み動作が終了する。
号がハイレベルからローレベルに遷移する。すなわち、
プレートラインＰＬに電源電圧に代えて接地電圧が印加
される。このようなバイアス条件によると、本来“１”
データを貯蔵した強誘電体キャパシタに対するデータ復
元動作が実行されると同時に、“１”の外部データがメ
モリセルに貯蔵される。Ｔ４区間では初期化動作が行わ
れる。すなわち、書き込み動作が終了する。
【００２０】先の説明のように、一般的な書き込み及び
読み出し動作はアドレスがデコーディングされる区間Ｔ
０、セルデータがビットラインＢＬに伝達される区間Ｔ
１、“０”データが書き込みまたは再貯蔵される区間Ｔ
２、“１”データが書き込みまたは再貯蔵される区間Ｔ
３、初期化区間Ｔ４を通じて各々実行される。
読み出し動作はアドレスがデコーディングされる区間Ｔ
０、セルデータがビットラインＢＬに伝達される区間Ｔ
１、“０”データが書き込みまたは再貯蔵される区間Ｔ
２、“１”データが書き込みまたは再貯蔵される区間Ｔ
３、初期化区間Ｔ４を通じて各々実行される。
【００２１】図５は本発明の望ましい実施形態による強
誘電体メモリ装置のブロック図である。図５を参照する
と、強誘電体メモリ装置１００はメモリセルアレイ１１
０を含む。メモリセルアレイ１１０は行と列のマトリッ
クス形態に配列される複数の強誘電体メモリセルＭＣを
含む。各行はワードラインＷＬとプレートラインＰＬで
構成されるか、一つのプレートラインが二つのワードラ
インに共有されるように構成することができる。各列は
一対のビットラインＢＬ、ＢＬＲで構成される。但し、
図５には一つの強誘電体メモリセルＭＣが図示されてお
り、強誘電体メモリセルＭＣはスイッチングトランジス
タＴｒと強誘電体キャパシタＣｆを含む。スイッチング
トランジスタＴｒの一電流電極はビットラインＢＬに連
結され、それの他の電流電極は強誘電体キャパシタＣｆ
の一電極に連結されている。スイッチングトランジスタ
ＴｒのゲートはワードラインＷＬに連結されている。強
誘電体キャパシタＣｆの他の電極はプレートラインＰＬ
に連結されている。
誘電体メモリ装置のブロック図である。図５を参照する
と、強誘電体メモリ装置１００はメモリセルアレイ１１
０を含む。メモリセルアレイ１１０は行と列のマトリッ
クス形態に配列される複数の強誘電体メモリセルＭＣを
含む。各行はワードラインＷＬとプレートラインＰＬで
構成されるか、一つのプレートラインが二つのワードラ
インに共有されるように構成することができる。各列は
一対のビットラインＢＬ、ＢＬＲで構成される。但し、
図５には一つの強誘電体メモリセルＭＣが図示されてお
り、強誘電体メモリセルＭＣはスイッチングトランジス
タＴｒと強誘電体キャパシタＣｆを含む。スイッチング
トランジスタＴｒの一電流電極はビットラインＢＬに連
結され、それの他の電流電極は強誘電体キャパシタＣｆ
の一電極に連結されている。スイッチングトランジスタ
ＴｒのゲートはワードラインＷＬに連結されている。強
誘電体キャパシタＣｆの他の電極はプレートラインＰＬ
に連結されている。
【００２２】続いて、図５を参照すると、各対のビット
ラインＢＬ、ＢＬＲの間には感知増幅器ＡＭＰが連結さ
れ、感知増幅器ＡＭＰは制御信号ＳＡＮ、ＳＡＰに応答
してビットラインＢＬ、ＢＬＲ間の電圧差を感知増幅す
る。チップイネーブルバッファ１２０は外部チップイネ
ーブル信号ＸＣＥｂを受け入れて内部チップイネーブル
信号ＩＣＥを活性化させる。内部チップイネーブル信号
ＩＣＥは制御信号ＳＡＰが非活性化される時（または制
御信号ＳＡＰがハイからローへの遷移に応答して）非活
性化される。行アドレスバッファ１３０は内部チップイ
ネーブル信号ＩＣＥに応答して行アドレス情報を受け入
れる。行デコーダ及びプレートラインドライバブロック
１４０は行アドレスバッファ１３０から出力される行ア
ドレスＲＡに応答して任意の行を選択し、選択された行
のワードラインを所定のワードライン電圧ＶＰＰに駆動
する。列アドレスバッフア１５０は内部チップイネーブ
ル信号ＩＣＥに応答して列アドレス情報を受け入れる。
列デコーダ１６０は制御信号ＣＤＥＮｂに応答して列ア
ドレスバッファ１５０から出力される列アドレスＣＡを
デコーディングし、デコーディング結果として列選択信
号ＹＳＷを活性化させる。
ラインＢＬ、ＢＬＲの間には感知増幅器ＡＭＰが連結さ
れ、感知増幅器ＡＭＰは制御信号ＳＡＮ、ＳＡＰに応答
してビットラインＢＬ、ＢＬＲ間の電圧差を感知増幅す
る。チップイネーブルバッファ１２０は外部チップイネ
ーブル信号ＸＣＥｂを受け入れて内部チップイネーブル
信号ＩＣＥを活性化させる。内部チップイネーブル信号
ＩＣＥは制御信号ＳＡＰが非活性化される時（または制
御信号ＳＡＰがハイからローへの遷移に応答して）非活
性化される。行アドレスバッファ１３０は内部チップイ
ネーブル信号ＩＣＥに応答して行アドレス情報を受け入
れる。行デコーダ及びプレートラインドライバブロック
１４０は行アドレスバッファ１３０から出力される行ア
ドレスＲＡに応答して任意の行を選択し、選択された行
のワードラインを所定のワードライン電圧ＶＰＰに駆動
する。列アドレスバッフア１５０は内部チップイネーブ
ル信号ＩＣＥに応答して列アドレス情報を受け入れる。
列デコーダ１６０は制御信号ＣＤＥＮｂに応答して列ア
ドレスバッファ１５０から出力される列アドレスＣＡを
デコーディングし、デコーディング結果として列選択信
号ＹＳＷを活性化させる。
【００２３】図５の列パスゲート回路１７０は列デコー
ダ１６０からの列選択信号ＹＳＷに応答して複数の列の
うち一部を選択する。選択された列は前記列パスゲート
回路１７０を通じてデータバスＤＢに連結される。先の
説明のように、各列は一対のビットラインで構成され、
データバスはデータライン対で構成される。例えば、一
対のビットラインＢＬ、ＢＬＲは前記列パスゲート回路
１７０を通じて対応する対のデータラインＳＤＬ、ＳＤ
Ｌｂに電気的に連結される。データバスＤＢ上にロード
された読み出しデータは読み出しドライバ１８０、デー
タ出力バッファ１９０、そして入出力ドライバ２００を
通して外部に出力される。外部から印加されるデータは
入出力ドライバ２００、データ入力バッファ２１０、及
び書き込みドライバ２２０を通じてデータバス上にロー
ドされる。前記ドライバ１８０、２２０とバッファ１９
０、２１０は読み出し／書き込み動作に従って制御ロジ
ック２３０によって選択的に制御される。
ダ１６０からの列選択信号ＹＳＷに応答して複数の列の
うち一部を選択する。選択された列は前記列パスゲート
回路１７０を通じてデータバスＤＢに連結される。先の
説明のように、各列は一対のビットラインで構成され、
データバスはデータライン対で構成される。例えば、一
対のビットラインＢＬ、ＢＬＲは前記列パスゲート回路
１７０を通じて対応する対のデータラインＳＤＬ、ＳＤ
Ｌｂに電気的に連結される。データバスＤＢ上にロード
された読み出しデータは読み出しドライバ１８０、デー
タ出力バッファ１９０、そして入出力ドライバ２００を
通して外部に出力される。外部から印加されるデータは
入出力ドライバ２００、データ入力バッファ２１０、及
び書き込みドライバ２２０を通じてデータバス上にロー
ドされる。前記ドライバ１８０、２２０とバッファ１９
０、２１０は読み出し／書き込み動作に従って制御ロジ
ック２３０によって選択的に制御される。
【００２４】制御ロジック２３０は内部チップイネーブ
ル信号ＩＣＥ、バッファ２４０からの書き込みイネーブ
ル信号ＷＥｂ、及びバッファ２５０からの出力イネーブ
ル信号ＯＥｂに応答して動作する。制御ロジック２３０
は制御信号ＰＰＬ、ＳＡＮ、ＳＡＰを順次に生成する遅
延チェイン２３１と列デコーダ１６０を制御するための
制御信号ＣＤＥＮｂを発生する信号発生器２３２とを含
む。制御ロジック２３０の遅延チェイン２３１は内部チ
ップイネーブル信号ＩＣＥの活性化に応答して制御信号
ＰＰＬ、ＳＰＡ、ＳＡＮを順次に発生する。制御ロジッ
ク２３０の信号発生器２３２は内部チップイネーブル信
号ＩＣＥ、制御信号ＳＡＰ、及び書き込みイネーブル信
号ＷＥｂに応答して制御信号ＣＤＥＮｂを発生する。こ
こで、前記制御信号ＰＰＬは行デコーダ及びプレートラ
インドライバブロック１４０に提供され、行デコーダ及
びプレートラインドライバブロック１４０は制御信号Ｐ
ＰＬに同期して前記選択された行プレートラインＰＬを
駆動する。前記制御信号ＳＡＰ、ＳＡＮは感知増幅器Ａ
ＭＰに提供され、感知増幅器ＡＭＰは前記制御信号ＳＡ
Ｐ、ＳＡＮに応答して動作する。前記制御信号ＣＤＥＮ
ｂは列デコーダ１６０に提供され、列デコーダ１６０は
前記制御信号ＣＤＥＮｂに応答して動作する。
ル信号ＩＣＥ、バッファ２４０からの書き込みイネーブ
ル信号ＷＥｂ、及びバッファ２５０からの出力イネーブ
ル信号ＯＥｂに応答して動作する。制御ロジック２３０
は制御信号ＰＰＬ、ＳＡＮ、ＳＡＰを順次に生成する遅
延チェイン２３１と列デコーダ１６０を制御するための
制御信号ＣＤＥＮｂを発生する信号発生器２３２とを含
む。制御ロジック２３０の遅延チェイン２３１は内部チ
ップイネーブル信号ＩＣＥの活性化に応答して制御信号
ＰＰＬ、ＳＰＡ、ＳＡＮを順次に発生する。制御ロジッ
ク２３０の信号発生器２３２は内部チップイネーブル信
号ＩＣＥ、制御信号ＳＡＰ、及び書き込みイネーブル信
号ＷＥｂに応答して制御信号ＣＤＥＮｂを発生する。こ
こで、前記制御信号ＰＰＬは行デコーダ及びプレートラ
インドライバブロック１４０に提供され、行デコーダ及
びプレートラインドライバブロック１４０は制御信号Ｐ
ＰＬに同期して前記選択された行プレートラインＰＬを
駆動する。前記制御信号ＳＡＰ、ＳＡＮは感知増幅器Ａ
ＭＰに提供され、感知増幅器ＡＭＰは前記制御信号ＳＡ
Ｐ、ＳＡＮに応答して動作する。前記制御信号ＣＤＥＮ
ｂは列デコーダ１６０に提供され、列デコーダ１６０は
前記制御信号ＣＤＥＮｂに応答して動作する。
【００２５】図６は図５に示した制御ロジック２３０の
信号発生器２３２の望ましい実施形態を示す回路図であ
る。図６を参照すると、信号発生器２３２は制御信号Ｉ
ＣＥ、ＳＡＰ、ＷＥｂに応答して動作し、ＮＡＮＤゲー
トＧ１０、Ｇ１２、Ｇ１４、インバータＩＮＶ１０、及
び短パルス発生器２３３、２３４を含む。信号発生器２
３２は内部チップイネーブル信号ＩＣＥが活性化される
ことによって、動作する。本発明の信号発生器２３２に
よると、制御信号ＣＤＥＮｂの活性化及び非活性化時点
は書き込み及び読み出し動作で異なった状態に制御され
る。すなわち、制御信号ＣＤＥＮｂは書き込み動作時
に、ＷＥｂ信号の活性化に同期して活性化され、ＳＡＰ
信号の非活性化に同期して非活性化される。制御信号Ｃ
ＤＥＮｂは読み出し動作時に、ＷＥｂ信号と関係なし
に、ＳＡＰ信号の活性化及び非活性化に各々同期して活
性化及び非活性化される。
信号発生器２３２の望ましい実施形態を示す回路図であ
る。図６を参照すると、信号発生器２３２は制御信号Ｉ
ＣＥ、ＳＡＰ、ＷＥｂに応答して動作し、ＮＡＮＤゲー
トＧ１０、Ｇ１２、Ｇ１４、インバータＩＮＶ１０、及
び短パルス発生器２３３、２３４を含む。信号発生器２
３２は内部チップイネーブル信号ＩＣＥが活性化される
ことによって、動作する。本発明の信号発生器２３２に
よると、制御信号ＣＤＥＮｂの活性化及び非活性化時点
は書き込み及び読み出し動作で異なった状態に制御され
る。すなわち、制御信号ＣＤＥＮｂは書き込み動作時
に、ＷＥｂ信号の活性化に同期して活性化され、ＳＡＰ
信号の非活性化に同期して非活性化される。制御信号Ｃ
ＤＥＮｂは読み出し動作時に、ＷＥｂ信号と関係なし
に、ＳＡＰ信号の活性化及び非活性化に各々同期して活
性化及び非活性化される。
【００２６】例えば、書き込みイネーブル信号ＷＥがハ
イレベルからローレベルに遷移し、制御信号ＳＡＰがロ
ーレベルである時に、ＮＡＮＤゲートＧ１０の出力信号
はローレベルからハイレベルに遷移する。短パルス発生
器２３３はＮＡＮＤゲートＧ１０の出力信号のローから
ハイへの遷移に応答して短パルス信号ＳＰＩを発生す
る。これは制御信号ＣＤＥＮｂがハイレベルからローレ
ベルに遷移されるようにする。すなわち、制御信号ＣＤ
ＥＮｂが書き込みイネーブル信号ＷＥｂのハイからロー
への遷移に同期して活性化される。そのように活性化さ
れた制御信号ＣＤＥＮｂは制御信号ＳＡＰのハイからロ
ーの遷移に同期して非活性化される。すなわち、短パル
ス発生器２３４はインバータＩＮＶ１０の出力信号がロ
ーレベルからハイレベルに遷移する時に、短パルス信号
ＳＰ２を発生する。これは制御信号ＣＤＥＮｂがローレ
ベルからハイレベルに遷移されるようにする。
イレベルからローレベルに遷移し、制御信号ＳＡＰがロ
ーレベルである時に、ＮＡＮＤゲートＧ１０の出力信号
はローレベルからハイレベルに遷移する。短パルス発生
器２３３はＮＡＮＤゲートＧ１０の出力信号のローから
ハイへの遷移に応答して短パルス信号ＳＰＩを発生す
る。これは制御信号ＣＤＥＮｂがハイレベルからローレ
ベルに遷移されるようにする。すなわち、制御信号ＣＤ
ＥＮｂが書き込みイネーブル信号ＷＥｂのハイからロー
への遷移に同期して活性化される。そのように活性化さ
れた制御信号ＣＤＥＮｂは制御信号ＳＡＰのハイからロ
ーの遷移に同期して非活性化される。すなわち、短パル
ス発生器２３４はインバータＩＮＶ１０の出力信号がロ
ーレベルからハイレベルに遷移する時に、短パルス信号
ＳＰ２を発生する。これは制御信号ＣＤＥＮｂがローレ
ベルからハイレベルに遷移されるようにする。
【００２７】一方、読み出し動作時に（または書き込み
イネーブル信号ＷＥｂがハイレベルに維持される間）、
ＮＡＮＤゲートＧ１０は制御信号ＳＡＰがローレベルか
らハイレベルに遷移する時に、ローからハイへの遷移を
有する信号を出力する。短パルス発生器２３３はＮＡＮ
ＤゲートＧ１０から出力される信号のローからハイへの
遷移に応答して短パルス信号ＳＰＩを発生する。これは
制御信号ＣＤＥＮｂがハイレベルからローレベルに遷移
されるようにする。すなわち、制御信号ＣＤＥＮｂが書
き込みイネーブル信号ＷＥｂのハイからローへの遷移に
同期して活性化される。その次に、制御信号ＳＡＰがハ
イレベルからローレベルに遷移する時に、短パルス発生
器２３４はインバータＩＮＶ１０の出力信号に応答して
短パルス信号ＳＰ２を発生する。これは制御信号ＣＤＥ
Ｎｂがローレベルからハイレベルに遷移されるようにす
る。すなわち、制御信号ＣＤＥＮｂが制御信号ＳＡＰの
ハイからローへの遷移に同期して非活性化される。
イネーブル信号ＷＥｂがハイレベルに維持される間）、
ＮＡＮＤゲートＧ１０は制御信号ＳＡＰがローレベルか
らハイレベルに遷移する時に、ローからハイへの遷移を
有する信号を出力する。短パルス発生器２３３はＮＡＮ
ＤゲートＧ１０から出力される信号のローからハイへの
遷移に応答して短パルス信号ＳＰＩを発生する。これは
制御信号ＣＤＥＮｂがハイレベルからローレベルに遷移
されるようにする。すなわち、制御信号ＣＤＥＮｂが書
き込みイネーブル信号ＷＥｂのハイからローへの遷移に
同期して活性化される。その次に、制御信号ＳＡＰがハ
イレベルからローレベルに遷移する時に、短パルス発生
器２３４はインバータＩＮＶ１０の出力信号に応答して
短パルス信号ＳＰ２を発生する。これは制御信号ＣＤＥ
Ｎｂがローレベルからハイレベルに遷移されるようにす
る。すなわち、制御信号ＣＤＥＮｂが制御信号ＳＡＰの
ハイからローへの遷移に同期して非活性化される。
【００２８】図７は本発明による強誘電体メモリ装置の
書き込み動作を説明するための動作タイミング図であ
る。本発明による強誘電体メモリ装置の書き込み動作が
参照図面に基づいて以下詳細に説明される。
書き込み動作を説明するための動作タイミング図であ
る。本発明による強誘電体メモリ装置の書き込み動作が
参照図面に基づいて以下詳細に説明される。
【００２９】まず、書き込み動作がスタートすると、Ｘ
ＣＥｂ及びＸＷＥｂ信号がＷＴＯ区間でハイレベルから
ローレベルに各々遷移する。ＸＣＥｂ信号がハイレベル
からローレベルに遷移することによって、行及び列アド
レスバッファ１３０、１５０は内部チップイネーブル信
号ＩＣＥに応答して外部行及び列アドレスを各々受け入
れる。行デコーダ及びプレートラインドライバブロック
１４０は行アドレスバッファ１３０から出力される行ア
ドレスＲＡに応答して行のうちいずれか一つを選択し、
選択された行のワードラインを所定のワードライン電圧
に駆動する。これと同時に、制御ロジック２３０の信号
発生器２３２はＸＷＥｂ信号がハイレベルからローレベ
ルに遷移する時に、制御信号ＣＤＥＮｂをローに活性化
させる。列デコーダ１６０は制御信号ＣＤＥＮｂがロー
に活性化される時に、列アドレスバッファ１５０から出
力される列アドレスＣＡに応答して列選択信号ＹＳＷを
活性化させる。すなわち、ＷＴＯ区間では行及び列アド
レスのデコーディング動作が実行される。
ＣＥｂ及びＸＷＥｂ信号がＷＴＯ区間でハイレベルから
ローレベルに各々遷移する。ＸＣＥｂ信号がハイレベル
からローレベルに遷移することによって、行及び列アド
レスバッファ１３０、１５０は内部チップイネーブル信
号ＩＣＥに応答して外部行及び列アドレスを各々受け入
れる。行デコーダ及びプレートラインドライバブロック
１４０は行アドレスバッファ１３０から出力される行ア
ドレスＲＡに応答して行のうちいずれか一つを選択し、
選択された行のワードラインを所定のワードライン電圧
に駆動する。これと同時に、制御ロジック２３０の信号
発生器２３２はＸＷＥｂ信号がハイレベルからローレベ
ルに遷移する時に、制御信号ＣＤＥＮｂをローに活性化
させる。列デコーダ１６０は制御信号ＣＤＥＮｂがロー
に活性化される時に、列アドレスバッファ１５０から出
力される列アドレスＣＡに応答して列選択信号ＹＳＷを
活性化させる。すなわち、ＷＴＯ区間では行及び列アド
レスのデコーディング動作が実行される。
【００３０】その次に、ＷＴ１区間で、列選択信号ＹＳ
Ｗが活性化されることによって、データバス上にロード
された外部データは列パスゲート回路１７０を通じて前
記選択された列に伝達される。制御ロジック２３０の遅
延チェイン２３１は内部チップイネーブル信号ＩＣＥに
応答して制御信号ＰＰＬを活性化させる。行デコーダ及
びプレートラインドライバブロック１４０は制御信号Ｐ
ＰＬの活性化に応答して前記選択された行のプレートラ
インＰＬを駆動する。プレートラインＰＬが駆動される
ことによって選択された行のメモリセルに貯蔵されたデ
ータがビットライン上に伝達されると同時に“０”デー
タに対する書き込み動作が実行される。すなわち、ビッ
トラインに“０”データに対応する接地電圧が印加さ
れ、プレートラインＰＬに電源電圧が印加される条件化
で、前記選択された列に伝達された書き込みデータビッ
トのうち“０”のデータビットが対応するメモリセルに
書き込まれる。ここで、“０”データに対応する強誘電
体キャパシタは点“Ｄ”の分極状態を有する。
Ｗが活性化されることによって、データバス上にロード
された外部データは列パスゲート回路１７０を通じて前
記選択された列に伝達される。制御ロジック２３０の遅
延チェイン２３１は内部チップイネーブル信号ＩＣＥに
応答して制御信号ＰＰＬを活性化させる。行デコーダ及
びプレートラインドライバブロック１４０は制御信号Ｐ
ＰＬの活性化に応答して前記選択された行のプレートラ
インＰＬを駆動する。プレートラインＰＬが駆動される
ことによって選択された行のメモリセルに貯蔵されたデ
ータがビットライン上に伝達されると同時に“０”デー
タに対する書き込み動作が実行される。すなわち、ビッ
トラインに“０”データに対応する接地電圧が印加さ
れ、プレートラインＰＬに電源電圧が印加される条件化
で、前記選択された列に伝達された書き込みデータビッ
トのうち“０”のデータビットが対応するメモリセルに
書き込まれる。ここで、“０”データに対応する強誘電
体キャパシタは点“Ｄ”の分極状態を有する。
【００３１】前記制御ロジック２３０は制御信号ＰＰＬ
が活性化され、所定の時間が経過した後に、感知増幅器
ＡＭＰを制御するための制御信号ＳＡＰ、ＳＡＮを各々
ハイ及びローに活性化させる。制御ロジック２３０は制
御信号ＳＡＰ、ＳＡＮを活性化させた後に、すぐ制御信
号ＰＰＬを非活性化させる。すなわち、プレートライン
ＰＬ信号が電源電圧のハイレベルから接地電圧のローレ
ベルに遷移する。このような条件で、前記選択された列
に伝達された書き込みデータビットのうち“１”のデー
タビットが対応するメモリセルに書き込まれると同時に
本来“１”データを貯蔵した強誘電体キャパシタに対す
るデータ復元動作が実行される。先の説明のように、
“１”のデータに対する復元及び書き込み動作がＷＴ２
区間で実行される。
が活性化され、所定の時間が経過した後に、感知増幅器
ＡＭＰを制御するための制御信号ＳＡＰ、ＳＡＮを各々
ハイ及びローに活性化させる。制御ロジック２３０は制
御信号ＳＡＰ、ＳＡＮを活性化させた後に、すぐ制御信
号ＰＰＬを非活性化させる。すなわち、プレートライン
ＰＬ信号が電源電圧のハイレベルから接地電圧のローレ
ベルに遷移する。このような条件で、前記選択された列
に伝達された書き込みデータビットのうち“１”のデー
タビットが対応するメモリセルに書き込まれると同時に
本来“１”データを貯蔵した強誘電体キャパシタに対す
るデータ復元動作が実行される。先の説明のように、
“１”のデータに対する復元及び書き込み動作がＷＴ２
区間で実行される。
【００３２】図７の下の部分に示したように、“０”デ
ータＤ０に対応する強誘電体キャパシタは点“Ａ”の分
極状態を有し、“１”データＤ１に対応する強誘電体キ
ャパシタは点“Ｂ”の分極状態を有する。
ータＤ０に対応する強誘電体キャパシタは点“Ａ”の分
極状態を有し、“１”データＤ１に対応する強誘電体キ
ャパシタは点“Ｂ”の分極状態を有する。
【００３３】ＷＴ２区間で、データ復元及び書き込み動
作が実行された後に、ＷＴ３区間で強誘電体メモリ装置
の初期化動作が実行される。すなわち、ＷＴ３区間で制
御信号ＳＡＰがローに非活性化されることによって、内
部チップイネーブル信号ＩＣＥがローに非活性化され
る。これは行及び列アドレスバッファ１３０、１５０と
行デコーダ及びプレートラインドライバブロック１４０
の出力が順次に初期化されるようにする。これと同時
に、制御信号ＣＤＥＮｂは制御信号ＳＡＰのハイからロ
ーへの遷移に従って非活性化され、その結果、列デコー
ダ１６０の出力が初期化される。
作が実行された後に、ＷＴ３区間で強誘電体メモリ装置
の初期化動作が実行される。すなわち、ＷＴ３区間で制
御信号ＳＡＰがローに非活性化されることによって、内
部チップイネーブル信号ＩＣＥがローに非活性化され
る。これは行及び列アドレスバッファ１３０、１５０と
行デコーダ及びプレートラインドライバブロック１４０
の出力が順次に初期化されるようにする。これと同時
に、制御信号ＣＤＥＮｂは制御信号ＳＡＰのハイからロ
ーへの遷移に従って非活性化され、その結果、列デコー
ダ１６０の出力が初期化される。
【００３４】本発明による書き込み動作の場合に、選択
された行のメモリセルに貯蔵されたデータがビットライ
ン上に伝達されると同時に、“０”データに書き込み動
作が実行される。このために、制御ロジック２３０は読
み出し動作が実行される時（または実行される間）外部
からの書き込みデータが選択されたビットラインに伝達
されるように制御動作を実行する。ビットラインへのデ
ータ伝送動作が“０”データの書き込み動作と共に実行
されるので、本発明による強誘電体メモリ装置の動作速
度は図４の書き込み動作タイミング図と比較する時に、
図４のＴ３区間（“０”データの再貯蔵動作区間）ほど
速くなる。
された行のメモリセルに貯蔵されたデータがビットライ
ン上に伝達されると同時に、“０”データに書き込み動
作が実行される。このために、制御ロジック２３０は読
み出し動作が実行される時（または実行される間）外部
からの書き込みデータが選択されたビットラインに伝達
されるように制御動作を実行する。ビットラインへのデ
ータ伝送動作が“０”データの書き込み動作と共に実行
されるので、本発明による強誘電体メモリ装置の動作速
度は図４の書き込み動作タイミング図と比較する時に、
図４のＴ３区間（“０”データの再貯蔵動作区間）ほど
速くなる。
【００３５】図８は本発明による強誘電体メモリ装置の
読み出し動作を説明するための動作タイミング図であ
る。本発明による強誘電体メモリ装置の読み出し動作が
参照図面に基づいて以下詳細に説明される。
読み出し動作を説明するための動作タイミング図であ
る。本発明による強誘電体メモリ装置の読み出し動作が
参照図面に基づいて以下詳細に説明される。
【００３６】まず、読み出し動作がスタートすると、Ｘ
ＣＥｂ信号がＲＴ０区間でハイレベルからローレベルに
各々遷移する。ＸＣＥｂ信号がハイレベルからローレベ
ルに遷移することによって、行及び列アドレスバッファ
３０、１５０は内部チップイネーブル信号ＩＣＥに応答
して外部行及び列アドレスを各々受け入れる。行デコー
ダ及びプレートラインドライバブロック１４０は行アド
レスバッファ１３０から出力される行アドレスＲＡに応
答して行のうちいずれか一つを選択し、選択された行の
ワードラインを所定のワードライン電圧に駆動する。こ
の時に、書き込み動作と異なり、ＸＷＥｂ信号がハイレ
ベルに維持されるので、制御信号ＣＤＥＮｂはハイに続
けて維持される。ＲＴ０区間では先の説明の行アドレス
のデコーディング動作が実行される。
ＣＥｂ信号がＲＴ０区間でハイレベルからローレベルに
各々遷移する。ＸＣＥｂ信号がハイレベルからローレベ
ルに遷移することによって、行及び列アドレスバッファ
３０、１５０は内部チップイネーブル信号ＩＣＥに応答
して外部行及び列アドレスを各々受け入れる。行デコー
ダ及びプレートラインドライバブロック１４０は行アド
レスバッファ１３０から出力される行アドレスＲＡに応
答して行のうちいずれか一つを選択し、選択された行の
ワードラインを所定のワードライン電圧に駆動する。こ
の時に、書き込み動作と異なり、ＸＷＥｂ信号がハイレ
ベルに維持されるので、制御信号ＣＤＥＮｂはハイに続
けて維持される。ＲＴ０区間では先の説明の行アドレス
のデコーディング動作が実行される。
【００３７】前記制御ロジック２３０のチェイン２３１
は内部チップイネーブル信号ＩＣＥに応答して制御信号
ＰＰＬを活性化させる。前記行デコーダ及びプレートラ
インドライバブロック１４０は制御信号ＰＰＬの活性化
に応答して前記選択された行のプレートラインＰＬを駆
動する。プレートラインＰＬが駆動されることによって
選択された行のメモリセルに貯蔵されたデータがビット
ライン上に伝達される。この時に、“０”データに対応
する強誘電体キャパシタは点“Ｄ１”の分極状態を有
し、“１”データに対応する強誘電体キャパシタは点
“Ｃ１”の分極状態を有する。
は内部チップイネーブル信号ＩＣＥに応答して制御信号
ＰＰＬを活性化させる。前記行デコーダ及びプレートラ
インドライバブロック１４０は制御信号ＰＰＬの活性化
に応答して前記選択された行のプレートラインＰＬを駆
動する。プレートラインＰＬが駆動されることによって
選択された行のメモリセルに貯蔵されたデータがビット
ライン上に伝達される。この時に、“０”データに対応
する強誘電体キャパシタは点“Ｄ１”の分極状態を有
し、“１”データに対応する強誘電体キャパシタは点
“Ｃ１”の分極状態を有する。
【００３８】その次に、前記制御ロジック２３０は感知
増幅器ＡＭＰを制御するための制御信号ＳＡＰ、ＳＡＮ
を各々ハイ及びローに活性化させる。これは各対のビッ
トラインＢＬ、ＢＬＲ上の電圧が電源電圧と接地電圧
に、または接地電圧と電源電圧に各々増幅されるように
する。プレートラインＰＬが電源電圧を有しているの
で、“０”データに対応する強誘電体キャパシタの分極
状態が点“Ｄ１”から点“Ｄ”に変化する。図８に示し
たように、制御信号ＳＡＰ、ＳＡＮの活性化に従って感
知増幅器が動作した後に、すぐプレートラインＰＬは非
活性化される。このような動作はＲＴ１区間で実行され
る。
増幅器ＡＭＰを制御するための制御信号ＳＡＰ、ＳＡＮ
を各々ハイ及びローに活性化させる。これは各対のビッ
トラインＢＬ、ＢＬＲ上の電圧が電源電圧と接地電圧
に、または接地電圧と電源電圧に各々増幅されるように
する。プレートラインＰＬが電源電圧を有しているの
で、“０”データに対応する強誘電体キャパシタの分極
状態が点“Ｄ１”から点“Ｄ”に変化する。図８に示し
たように、制御信号ＳＡＰ、ＳＡＮの活性化に従って感
知増幅器が動作した後に、すぐプレートラインＰＬは非
活性化される。このような動作はＲＴ１区間で実行され
る。
【００３９】前記制御ロジック２３１の信号発生器２３
２は制御信号ＳＡＰのローからハイへの遷移に応答して
制御信号ＣＤＥＮｂを活性化させる。列デコーダ１６０
は制御信号ＣＤＥＮｂがローに活性化される時に、列ア
ドレスバッファ１５０から出力される列アドレスＣＡに
応答して列選択信号ＹＳＷを活性化させる。列選択信号
ＹＳＷが活性化されることによって選択された列上のデ
ータは列パスゲート回路１７０を通じてデータバスＤＢ
上に伝達される。データバスＤＢ上のデータは制御ロジ
ック２３０の制御下に読み出しドライバ１８０、データ
出力バッファ１９０及び入出力ドライバ２００を通じて
外部に出力される。読み出しデータを外部に出力する動
作と共に本来“１”データを貯蔵した強誘電体キャパシ
タに対するデータ復元動作が実行される。先の説明の
“１”データに対する復元動作がＲＴ２区間で実行され
る。
２は制御信号ＳＡＰのローからハイへの遷移に応答して
制御信号ＣＤＥＮｂを活性化させる。列デコーダ１６０
は制御信号ＣＤＥＮｂがローに活性化される時に、列ア
ドレスバッファ１５０から出力される列アドレスＣＡに
応答して列選択信号ＹＳＷを活性化させる。列選択信号
ＹＳＷが活性化されることによって選択された列上のデ
ータは列パスゲート回路１７０を通じてデータバスＤＢ
上に伝達される。データバスＤＢ上のデータは制御ロジ
ック２３０の制御下に読み出しドライバ１８０、データ
出力バッファ１９０及び入出力ドライバ２００を通じて
外部に出力される。読み出しデータを外部に出力する動
作と共に本来“１”データを貯蔵した強誘電体キャパシ
タに対するデータ復元動作が実行される。先の説明の
“１”データに対する復元動作がＲＴ２区間で実行され
る。
【００４０】ＲＴ２区間で、“１”データに対する復元
動作が実行された後に、ＲＴ３区間で強誘電体メモリ装
置の初期化動作が実行される。すなわち、ＲＴ３区間で
制御信号ＳＡＰがローに非活性化されることによって、
内部チップイネーブル信号ＩＣＥがローに非活性化され
る。これは行及び列アドレスバッファ１３０、１５０と
行デコーダ及びプレートラインドライバブロック１４０
の出力が順次に初期化されるようにする。これと同時
に、制御信号ＣＤＥＮｂは制御信号ＳＡＰのハイからロ
ーへの遷移に従って非活性化され、その結果、列デコー
ダ１６０の出力が初期化される。
動作が実行された後に、ＲＴ３区間で強誘電体メモリ装
置の初期化動作が実行される。すなわち、ＲＴ３区間で
制御信号ＳＡＰがローに非活性化されることによって、
内部チップイネーブル信号ＩＣＥがローに非活性化され
る。これは行及び列アドレスバッファ１３０、１５０と
行デコーダ及びプレートラインドライバブロック１４０
の出力が順次に初期化されるようにする。これと同時
に、制御信号ＣＤＥＮｂは制御信号ＳＡＰのハイからロ
ーへの遷移に従って非活性化され、その結果、列デコー
ダ１６０の出力が初期化される。
【００４１】強誘電体メモリ装置の書き込み動作と読み
出し動作を実行する場合に、プレートラインＰＬは感知
増幅器ＡＭＰが動作した後に非活性化されべきである。
プレートラインＰＬが感知増幅器ＡＭＰが動作する以前
に非活性化されれば、この分野でよく知られた減極現象
（ｄｅｐｏｌａｒｉｚａｔｉｏｎ ｐｈｅｎｏｍｅｎｏ
ｎ）が生じ、感知マージンの減少を招来する。例えば、
図２で、“０”データに対応する強誘電体キャパシタの
分極状態が点“Ａ”から点“Ａ１”に変化する。このよ
うな減極現象の詳細な説明はＵ．Ｓ．Ｐａｔｅｎｔ Ｎ
ｏ．５，５７９，２５８に“Ｆｅｒｒｏｅｌｅｃｔｒｉ
ｃ Ｍｅｍｏｒｙ”（ａｓｓｉｇｎｅｄｔｏ Ｏｌｙｍ
ｐｕｓ Ｏｐｔｉｃａｌ Ｃｏ．，Ｌｔｄ．）というタ
イトルで掲載されている。したがって、プレートライン
ＰＬは、図７及び図８に示したように、感知増幅器ＡＭ
Ｐが動作した後に（またはビットラインが接地電圧とし
て設定された後に）非活性化されべきである。感知増幅
器が動作した後からプレートライン信号のハイからロー
への遷移までかかる時間は所定のビットラインの上昇時
間より小さく、前記ビットラインは前記感知増幅器によ
って増幅される“１”データを有する強誘電体メモリセ
ルと連結されている。
出し動作を実行する場合に、プレートラインＰＬは感知
増幅器ＡＭＰが動作した後に非活性化されべきである。
プレートラインＰＬが感知増幅器ＡＭＰが動作する以前
に非活性化されれば、この分野でよく知られた減極現象
（ｄｅｐｏｌａｒｉｚａｔｉｏｎ ｐｈｅｎｏｍｅｎｏ
ｎ）が生じ、感知マージンの減少を招来する。例えば、
図２で、“０”データに対応する強誘電体キャパシタの
分極状態が点“Ａ”から点“Ａ１”に変化する。このよ
うな減極現象の詳細な説明はＵ．Ｓ．Ｐａｔｅｎｔ Ｎ
ｏ．５，５７９，２５８に“Ｆｅｒｒｏｅｌｅｃｔｒｉ
ｃ Ｍｅｍｏｒｙ”（ａｓｓｉｇｎｅｄｔｏ Ｏｌｙｍ
ｐｕｓ Ｏｐｔｉｃａｌ Ｃｏ．，Ｌｔｄ．）というタ
イトルで掲載されている。したがって、プレートライン
ＰＬは、図７及び図８に示したように、感知増幅器ＡＭ
Ｐが動作した後に（またはビットラインが接地電圧とし
て設定された後に）非活性化されべきである。感知増幅
器が動作した後からプレートライン信号のハイからロー
への遷移までかかる時間は所定のビットラインの上昇時
間より小さく、前記ビットラインは前記感知増幅器によ
って増幅される“１”データを有する強誘電体メモリセ
ルと連結されている。
【００４２】以上、本発明による回路の構成及び動作を
詳述したが、これは例を挙げて説明したことに過ぎず、
本発明の技術的思想及び範囲を逸脱しない範囲内で多様
な変化及び変更が可能であることは勿論である。
詳述したが、これは例を挙げて説明したことに過ぎず、
本発明の技術的思想及び範囲を逸脱しない範囲内で多様
な変化及び変更が可能であることは勿論である。
【００４３】
【発明の効果】上述のように、本発明によれば、選択さ
れた行のメモリセルに貯蔵されたデータがビットライン
上に伝達されると同時に、“０”データに対する書き込
み動作を実行することによって、書き込み動作にかかる
時間が短縮される。また、読み出し動作時に選択された
行のメモリセルに貯蔵されたデータがビットライン上に
伝達され、感知増幅器が動作した後に、すぐプレートラ
インを非活性化させることによって、“０”データの再
貯蔵動作に必要な時間が短縮される。したがって、強誘
電体メモリ装置の動作速度を向上させることができる。
れた行のメモリセルに貯蔵されたデータがビットライン
上に伝達されると同時に、“０”データに対する書き込
み動作を実行することによって、書き込み動作にかかる
時間が短縮される。また、読み出し動作時に選択された
行のメモリセルに貯蔵されたデータがビットライン上に
伝達され、感知増幅器が動作した後に、すぐプレートラ
インを非活性化させることによって、“０”データの再
貯蔵動作に必要な時間が短縮される。したがって、強誘
電体メモリ装置の動作速度を向上させることができる。
【図１】一般的な強誘電体メモリセルを示す回路図。
【図２】図１に示した強誘電体キャパシタの電極の間に
挿入された強誘電体物質のヒステリシス特性を示す図。
挿入された強誘電体物質のヒステリシス特性を示す図。
【図３】一般的な強誘電体メモリ装置の書き込み動作を
説明するためのタイミング図。
説明するためのタイミング図。
【図４】一般的な強誘電体メモリ装置の読み出し動作を
説明するためのタイミング図。
説明するためのタイミング図。
【図５】本発明による強誘電体ランダムアクセスメモリ
装置を示すブロック図。
装置を示すブロック図。
【図６】図５に示した制御ロジックの一部を示す回路
図。
図。
【図７】本発明による強誘電体メモリ装置の書き込み動
作を説明するためのタイミング図。
作を説明するためのタイミング図。
【図８】本発明による強誘電体メモリ装置の読み出し動
作を説明するためのタイミング図。
作を説明するためのタイミング図。
１００ メモリ装置
１１０ メモリセルアレイ
１２０，２４０，２５０ バッファ
１３０ 行アドレスバッファ
１４０ 行デコーダ＆プレートラインドライバ
１５０ 列アドレスバッファ
１６０ 列デコーダ
１７０ 列パスゲート回路
１８０ 読み出しドライバ
１９０ データ出力バッファ
２００ 入出力ドライバ
２１０ データ入力バッファ
２２０ 書き込みドライバ
２３１ 遅延チェイン
２３２ 信号発生器
Claims (28)
- 【請求項１】 少なくとも一つのビットライン及びプレ
ートラインを有する強誘電体メモリセルと、 書き込み動作の間前記プレートラインの活性化と同時に
前記少なくとも一つのビットラインを書き込みデータで
駆動する制御回路とを含むことを特徴とする強誘電体メ
モリ装置。 - 【請求項２】 前記制御回路は前記強誘電体メモリセル
に連結された列選択信号を活性化させて前記少なくとも
一つのビットラインを書き込みデータで駆動することを
特徴とする請求項１に記載の強誘電体メモリ装置。 - 【請求項３】 前記プレートラインのリーディングエッ
ジは前記プレートラインの活性化に対応し、前記プレー
トラインのトレーリングエッジは前記プレートラインの
非活性化に対応し、 前記列選択信号のリーディングエッジは前記少なくも一
つのビットラインを書き込みデータで駆動し、前記列選
択信号のトレーリングエッジは前記少なくとも一つのビ
ットラインを前記書き込みデータから絶縁させることを
特徴とする請求項２に記載の強誘電体メモリ装置。 - 【請求項４】 前記制御回路は前記書き込み動作の間前
記プレートラインの活性化の以前に前記少なくとも一つ
のビットラインを書き込みデータで駆動することを特徴
とする請求項１に記載の強誘電体メモリ装置。 - 【請求項５】 前記強誘電体メモリセルに連結された感
知増幅器をさらに含み、 前記制御回路は前記書き込み動作の間前記感知増幅器の
活性化と同時に前記プレートラインを非活性化させるこ
とを特徴とする請求項４に記載の強誘電体メモリ装置。 - 【請求項６】 前記プレートラインのリーディングエッ
ジは前記プレートラインの活性化に対応し、前記プレー
トラインのトレーリングエッジは前記プレートラインの
非活性化に対応することを特徴とする請求項１に記載の
強誘電体メモリ装置。 - 【請求項７】 前記強誘電体メモリセルに連結された感
知増幅器をさらに含み、 前記制御回路は読み出し動作の間前記感知増幅器の活性
化と同時に前記プレートラインを非活性化させることを
特徴とする請求項１に記載の強誘電体メモリ装置。 - 【請求項８】 前記制御回路は前記少なくとも一つのビ
ットラインを書き込みデータで駆動する前記強誘電体メ
モリセルに連結された列選択信号の活性化の以前に前記
読み出し動作の間前記プレートラインを非活性化させる
ことを特徴とする請求項７に記載の強誘電体メモリ装
置。 - 【請求項９】 プレートラインを有する強誘電体メモリ
セルと、 前記強誘電体メモリセルに連結された感知増幅器と、 読み出し動作の間前記感知増幅器の活性化と同時に前記
プレートラインを非活性化させる制御回路とを含むこと
を特徴とする強誘電体メモリ装置。 - 【請求項１０】 少なくとも一つのビットラインと、 前記少なくとも一つのビットラインをデータ信号に連結
する列選択信号とをさらに含み、 前記制御回路は前記列選択信号の活性化の以前に前記読
み出し動作の間前記プレートラインを非活性化させるこ
とを特徴とする請求項９に記載の強誘電体メモリ装置。 - 【請求項１１】 前記制御回路は書き込み動作の間前記
プレートラインの活性化と同時に前記少なくとも一つの
ビットラインを書き込みデータで駆動することを特徴と
する請求項１０に記載の強誘電体メモリ装置。 - 【請求項１２】 ワードライン、プレートライン及びビ
ットラインに連結された強誘電体メモリセルと、 前記プレートラインを駆動するプレートラインドライバ
と、 行アドレスに応答して前記ワードラインを駆動するワー
ドラインデコーダと、前記ビットライン上の電圧を感知
増幅する感知増幅器と、 列アドレスに応答して前記ビットラインをデータライン
と電気的に連結する列選択回路と、 外部からのデータを前記データラインに伝達するデータ
入力回路と、 前記プレートラインドライバ、前記列選択回路、前記感
知増幅器回路及び前記データ入力回路の動作タイミング
を制御する制御ロジックとを含み、 前記制御ロジックはチップイネーブル信号と書き込みイ
ネーブル信号に応答して第１乃至第４制御信号を発生
し、前記プレートラインドライバは前記第１制御信号に
よってイネーブルされ、前記感知増幅器は前記第２及び
第３制御信号によってイネーブルされ、前記列選択回路
は前記第４制御信号によってイネーブルされ、前記第４
制御信号は書き込み動作で前記第１制御信号の活性化の
以前に活性化されることを特徴とする強誘電体メモリ装
置。 - 【請求項１３】 前記外部からのデータは前記書き込み
動作で、前記列選択回路の活性化の以前に前記データ入
力回路を通じて前記データライン上にロードされること
を特徴とする請求項１２に記載の強誘電体メモリ装置。 - 【請求項１４】 前記制御ロジックは読み出し動作で、
前記感知増幅器の活性化の後に前記列選択回路を活性化
させることを特徴とする請求項１２に記載の強誘電体メ
モリ装置。 - 【請求項１５】 前記制御ロジックは、 前記チップイネーブル信号に応答して前記第１制御信号
と前記第２及び第３制御信号を順次に生成する第１信号
発生器と、 前記書き込みイネーブル信号、前記第２制御信号及び前
記チップイネーブル信号に応答して前記第４制御信号を
生成する第２信号発生器とを含むことを特徴とする請求
項１２に記載の強誘電体メモリ装置。 - 【請求項１６】 前記第２信号発生器は前記書き込みイ
ネーブル信号の活性化に応答して前記第１制御信号の活
性化の以前に前記第４制御信号を活性化させることを特
徴とする請求項１５に記載の強誘電体メモリ装置。 - 【請求項１７】 前記活性化された第４制御信号は書き
込み動作で、前記第２制御信号の非活性化に従って非活
性化されることを特徴とする請求項１６に記載の強誘電
体メモリ装置。 - 【請求項１８】 前記第２信号発生器は読み出し動作
で、前記第２制御信号の活性化に応答して前記第４制御
信号を活性化させることを特徴とする請求項１５に記載
の強誘電体メモリ装置。 - 【請求項１９】 前記活性化された第４制御信号は読み
出し動作で、前記第２制御信号の非活性化に従って非活
性化されることを特徴とする請求項１８に記載の強誘電
体メモリ装置。 - 【請求項２０】 前記第１信号発生器は読み出し及び書
き込み動作で、前記第２及び第３制御信号の活性化の以
後に前記活性化された第１制御信号を非活性化させるこ
とを特徴とする請求項１６に記載の強誘電体メモリ装
置。 - 【請求項２１】 強誘電体キャパシタ、ワードラインに
連結されるゲート、ビットラインに連結される第１電流
電極、そして前記強誘電体キャパシタを通じてプレート
ラインに連結された第２電流電極を有するスイッチング
トランジスタを有するメモリセルと、所定の基準電圧を
基準に前記ビットライン上の電圧を感知増幅する感知増
幅器とを含む強誘電体メモリ装置の書き込み方法におい
て、 前記ワードラインを活性化させると同時に書き込まれる
データをデータライン上にロードする段階と、 前記書き込まれるデータを前記ビットラインに伝達する
段階と、 前記メモリセルに貯蔵されたデータが前記ビットライン
に伝達されるように前記プレートラインを活性化させる
段階と、 前記感知増幅器を活性化させた後に、前記活性化された
プレートラインを非活性化させる段階とを含むことを特
徴とする書き込み方法。 - 【請求項２２】 前記活性化された感知増幅器を非活性
化させる段階をさらに含むことを特徴とする請求項２１
に記載の書き込み方法。 - 【請求項２３】 少なくとも一つのビットライン及びプ
レートラインを有する強誘電体メモリ装置のメモリセル
に書き込む方法において、 前記少なくとも一つのビットラインを書き込みデータで
駆動すると同時に前記プレートラインを活性化させる段
階を含むことを特徴とする方法。 - 【請求項２４】 前記少なくとも一つのビットラインを
書き込みデータで駆動すると同時に前記プレートライン
を活性化させる段階は、 前記少なくとも一つのビットラインを書き込みデータで
駆動する段階と、 前記プレートラインを活性化させる段階とを含むことを
特徴とする請求項２３に記載の方法。 - 【請求項２５】 前記メモリセルは感知増幅器に連結さ
れ、 前記プレートラインを非活性化させると同時に前記感知
増幅器を活性化させる段階は前記少なくとも一つのビッ
トラインを書き込みデータで駆動すると同時に前記プレ
ートラインを活性化させる段階の次に実行されることを
特徴とする請求項２３に記載の方法。 - 【請求項２６】 列選択信号の活性化の以前に読み出し
動作の間前記プレートラインを非活性化させる段階をさ
らに含み、 前記列選択信号は前記メモリセルに連結され、前記少な
くとも一つのビットラインをデータ信号に連結すること
を特徴とする請求項２５に記載の方法。 - 【請求項２７】 プレートラインを有するメモリセルと
前記メモリセルに連結された感知増幅器を含む強誘電体
メモリ装置のメモリセルから読み出す方法において、 前記プレートラインを非活性化させると同時に前記感知
増幅器を活性化させる段階を含むことを特徴とする方
法。 - 【請求項２８】 前記強誘電体メモリ装置は少なくとも
一つのビットラインと前記少なくとも一つのビットライ
ンをデータ信号に連結する列選択信号をさらに含み、 前記列選択信号の活性化の以前に前記プレートラインを
非活性化させる段階をさらに含むことを特徴とする請求
項２７に記載の方法。
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|---|---|---|---|
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| KR2002-028062 | 2002-05-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003135065A Pending JP2003338172A (ja) | 2002-05-21 | 2003-05-13 | 高速強誘電体メモリ装置及びそれの書き込み方法 |
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| JP (1) | JP2003338172A (ja) |
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| DE (1) | DE10323052B4 (ja) |
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|---|---|---|---|---|
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| KR100892640B1 (ko) * | 2007-05-10 | 2009-04-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
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