CN1459795A - 具有板线控制电路的铁电存储器件及其操作方法 - Google Patents

Abstract

铁电存储器件包括铁电存储单元。铁电存储单元具有至少一条位线和板线。在写操作过程中，与板线的激励基本上同时，控制电路用写数据驱动该至少一条位线。储存装置还可以包括连接到铁电存储单元的读出放大器，以及控制电路还可以配置为在读操作期间与读出放大器的激励基本上同时使板线去激励。

Description

具有板线控制电路的铁电存储器件及其操作方法

相关申请

本申请要求2002年5月21日申请的韩国申请No.2002-28062的优先权，因此这里引入其公开作为参考。

技术领域

本发明涉及集成电路器件，更具体地说，涉及例如储存器件的铁电集成电路器件及其操作方法。

背景技术

近来，使用铁电层的铁电存储器件已被认为是某些存储器应用的替换方法。铁电存储器件一般分为两类。第一类包括使用铁电电容器的器件，如美国专利No.5,523,964所描述。第二类包括具有铁电场发射晶体管(FET)的器件，如美国专利No.5,198,994所描述。铁电存储器件通常使用包含的铁电层的极化反相和剩余极化特性以为储存器件提供希望的特性。这些器件与其他类型的储存器件相比可以提供高速的读和写操作和/或低功耗。

由于偶极子的旋转导致铁电层的极化反相，因此铁电存储器件与其他非易失存储器相比，例如电可擦可编程只读存储器(EEPROM)或快闪存储器，可以具有快100倍的运算速度。此外，用最优化设计，铁电存储器件可以产生从数百纳秒到几十纳秒的写操作速度。这样的高速操作甚至可比得上动态随机存取存储器(DRAM)的运行速度。关于可能的节电量，EEPROM或快闪存储器件一般需要使用约18伏(V)至约22V的高电压用于写操作。铁电存储器件通常仅需要约2V至约5V用于极化反相。因此，它们可以被设计成用单个低压电压电源操作。

铁电存储器单元通常根据如上所述的铁电电容器的电极化存储逻辑状态。铁电电容器一般具有包括铁电材料例如锆钛酸铅(PZT)的介质材料。当电压加到铁电电容器的两个电极(或极板)时，铁电材料通常在导致电场方向上极化。用于改变铁电电容器的极化态的转换阈值有时叫作矫顽电压。

铁电电容器一般显示出磁滞特性。基于它的极化态电流通常流入铁电电容器。如果铁电电容器的电极之间的电压差高于矫顽电压，那么根据加到铁电电容器的电压的极性，铁电电容器的极化态可以改变。电容器的极化态甚至在断电之后仍保持，因此提供具有非易失特性的铁电存储器件。铁电电容器在约1纳秒的时间内可以在极化态之间变化。因此，铁电存储器件比非易失性存储器例如EPROM和快闪EEPROM可以提供更快的编程时间。

图1图示了具有常规的一个晶体管/一个电容器(1T/1C)结构的铁电存储单元。铁电存储单元MC提供有一个开关晶体管Tr和一个铁电电容器Cf。开关晶体管Tr的一个电流电极连接到位线BL，另一个电流电极连接到板线PL。如图1所示，电压Vp施加到板线PL。在铁电电容器Cf的两个电极之间的电压Vf是分电压(division voltage)(或耦合电压)。电压Vf对应于位线电压。

通过施加脉冲信号到连接到铁电电容器Cf的板线PL可以进行这种铁电存储器件的读和写操作。由于铁电电容器通常具有高介电常数，因此铁电电容器Cf具有高电容量。而且，由于大量的铁电电容器共同连接到一个板线，因此施加到板线的脉冲信号可以具有长的延迟时间(和/或长的上升时间)。然而，这种长的延迟时间会降低铁电存储器的运行速度，这种结果是铁电存储器件结构特有的。当达到延迟时间极限时，为了增加铁电存储器件的运行速度，希望改变控制逻辑而不是调节施加到板线的脉冲信号的延迟时间。

发明内容

本发明的实施例包括具有铁电存储单元的铁电存储器件。铁电存储单元至少具有一条位线和板线。在写操作过程中，与板线的激励基本上同时，控制电路用写数据驱动该至少一条位线。储存装置还可以包括耦接到铁电存储单元的读出放大器，且控制电路还可以设置为在读出操作过程中与读出放大器的激励基本上同时使板线去激励。

在本发明另一个的实施例中，控制电路配置为激励耦接到铁电存储单元的列选择信号以用写数据驱动该至少一条位线。板线的上升沿可以对应于板线的激励，板线的下降沿可以对应于板线的去激励。列选择信号的上升沿可以用写数据驱动该至少一条位线，以及列选择信号的下降沿可以使至少一条位线从写数据退耦。

在本发明的又一个实施例中，控制电路配置为在写操作过程中在板线的激励之前用写数据驱动该至少一条位线。控制电路还可以配置为在写操作和/或读操作过程中与读出放大器的激励基本上同时使板线去激励。控制电路可以进一步配置为在读操作过程中在连接到铁电存储单元的列选择信号激励之前使板线去激励，铁电存储单元用写数据驱动该至少一条位线。

在本发明的另一个实施例中，提供包括具有板线的铁电存储单元的铁电存储器件。读出放大器耦接到铁电存储单元。在读操作过程中，控制电路在与读出放大器的激励基本上同时使板线去激励。铁电存储器件还可以包括将至少一条位线耦接到数据信号的列选择信号，以及控制电路可以配置为在读操作过程中在列选择信号激励之前使板线去激励。控制电路可以配置为在写操作过程中与板线的激励基本上同时用写数据驱动该至少一条位线。

在本发明的再一个实施例中，提供用于写入铁电存储器件的存储单元的方法，该存储单元具有至少一条位线和板线。该方法包括基本上同时用写数据驱动该至少一条位线并激励板线。

在本发明的另一个实施例中，基本上同时用写数据驱动该至少一条位线并激励板线包括用写数据驱动该至少一条位线，然后激励板线。存储单元可以耦接到读出放大器，且可以在基本上同时使板线去激励和激励读出放大器之后，用写数据基本上同时驱动该至少一条位线并激励板线。在具体的实施例中，在耦接到存储单元的列选择信号的激励之前，在读操作过程中使板线去激励，存储单元将至少一条位线耦接到数据信号。

在本发明的再一个实施例中，提供用于从铁电存储器件的存储单元读出的方法，该存储单元具有板线和连接到存储单元的读出放大器。方法包括基本上同时使板线去激励并激励读出放大器。铁电存储单元还可以包括至少一条位线，且该器件还可以包括将至少一条位线耦接到数据信号的列选择信号。在该实施例中，该方法还可以包括列选择信号的激励之前使板线去激励。

根据本发明的另一个实施例，提供一种铁电存储器件，该器件包括耦接到字线、板线和位线的铁电存储单元。板线驱动器驱动板线，行译码器响应行地址驱动字线。读出放大器读出和放大位线上的电压，列选择电路响应列地址用数据线有选择地连接位线。数据输入电路从外部输送数据到数据线，以及控制逻辑用于控制板线驱动器、列选择电路、读出放大电路以及数据输入电路的的运行时间。控制逻辑产生第一到第四控制信号，通过第一控制信号启动板线驱动器，通过第二和第三控制信号启动读出放大电路，通过第四控制信号启动列选择电路。在写操作中，在第一控制信号的激励之前激励第四控制信号。

在该实施例中，在写操作中，在列选择电路的激励之前，来自外部的数据通过数据输入电路加载到数据线上。在读操作中，在读出放大电路的激励之后控制逻辑启动列选择电路。控制逻辑包括响应芯片启动信号用于顺次地产生第一控制信号和第二和第三控制信号的第一信号发生器，响应写入启动信号、芯片启动信号和第一读出放大控制信号用于产生第四控制信号的第二信号发生器。

在该实施例中，第二信号发生器响应指示写操作的写入启动信号，在第一控制信号的激励之前激励第四控制信号。在写操作中，根据第二控制信号的去激励，使激励的列控制信号去激励。

在该实施例中，在读操作中，第二信号发生器响应第二控制信号的激励，激励列控制信号。在读操作中，根据第二控制信号的去激励，使激励的列控制信号去激励。

在该实施例中，在读和写操作中，在第二和第三控制信号的激励之后，第一信号发生器激励最先激励的控制信号。

附图说明

从本发明如下详细的结合附图的说明并阅读更容易明白本发明的其他特点，其中：

图1是常规铁电存储单元的电路图；

图2图示了根据本发明的一些实施例的铁电存储单元的铁电电容器的电极之间插入的铁电材料的磁滞特性的曲线图；

图3A图示了常规铁电存储器件的读操作的时序图；

图3B图示了常规铁电存储器件的写操作的时序图；

图4图示了根据本发明的一些实施例的铁电存储器件的方块电路图；

图5图示了根据本发明的一些实施例的图4的控制逻辑电路的部分电路图；

图6A图示了根据本发明的一些实施例的铁电存储器件的写操作的时序图；以及

图6B图示了根据本发明的一些实施例的铁电存储器件的读操作的时序图。

具体实施方式

下面参考附图更完全地描述本发明，其中示出了本发明的一般实施例。然而，本发明可以以多种不同的形式实现，但是不应该认为限于在此处阐述的实施例。相反，提供这些实施例以便该公开将是彻底的和完全的，以及对本领域的技术人员将完全传达本发明的范围。在附图中，为了清楚可以放大区域的相对尺寸。很清楚当元件例如器件或电路元件相对于另一器件称为“耦接”或“连接”时，它可以是直接耦接到另一个器件或还可以存在插入器件。相反，当器件称为“直接”偶接或连接到另一器件时，不存在插入器件。而且，尽管此处使用的时序图一般涉及上升沿和具有激励作用的高电平以及下降沿和具有去激励作用的低电平，但是应该理解使用相反逻辑状态的实施例也在本发明范围内。而且，在此描述和图示的每一实施例同样包括它的互补导电类型实施例。

参考图2-6B，现在将描述用于形成根据本发明的实施例的这种器件的集成电路器件及其方法。为了使本公开易于理解，在此描述的本发明的各种实施例将参考存储器件，更具体地说，参考随机存取存储器进行描述。但是，本发明可以应用于各种器件而不止是储存器件。

图2图示了铁电电容器的磁滞转换回路的曲线图。在图2中，横坐标表示铁电电容器的电极之间的电势差(V)(亦即，电极之间的电压)。纵坐标表示由于自然极化在铁电电容器的表面上感应的电荷量，也就是说极化度(P)(μC/cm²)。点标记“C”对应于第一极化态P1和点标记“A”对应于第二极化态P2。第一极化态P1对应于第一数据态，表示为在铁电电容器Cf中存储高“H”数据。第二极化态P2对应于第二数据态，表示为在铁电电容器Cf中存储低“L”数据。

为了探测铁电电容器Cf的极化态，当铁电电容器Cf具有第一极化态P1时，在铁电电容器Cf的两个电极之间产生的分电压Vf变为V1电压值，当铁电电容器Cf具有第二极化态P2时，分电压Vf变为V2电压值。假定负载电容器Cb1(图1)的容量具有直线L1的斜率，电压Vf根据负载电容器Cb1的容量可以变化。通过将预定的基准电压与分电压Vf相比较，可以探测铁电电容器Cf的极化态。换句话说，也可以探测铁电电容器Cf是否具有第一极化态P1或第二极化态P2。

图3A图示了常规铁电存储器件的读操作的时序图。如时间周期T0所示，一旦读操作开始，根据外部施加地址的解码，所选的字线WL被激励以导通连接到激励的字线的存储单元的开关晶体管Tr(图1)。在T0周期的终点，在字线WL的激励后，连接到每个铁电存储单元MC的位线BL被接地，之后位线对BL/BLR置为浮置态。然后，在周期T1期间，存储在激励的字线的铁电存储单元MC中的数据传送到相应的位线BL/BLR。更具体地说，如图3A所示，Vcc电平的脉冲信号施加到板线PL，也就是说，Vcc电平的脉冲信号加到每个铁电电容器的一个电极，每个铁电电容器Cf的一个电极耦接到板线PL。结果，在每个铁电电容器Cf的两个之间产生分电压(或耦合电压)Vf。可以读出分电压Vf，现在还将进一步描述。

当“1”(或“H”)数据存储在铁电电容器Cf中时(亦即，当铁电电容器Cf具有第一极化态P1时)，Vf电压变成V1电压值。因此，存储“1”数据的铁电电容器Cf的极化态从图2中的点“C”变为点“Cl”。当“0”(或“L”)数据存储在铁电电容器Cf中(亦即，当铁电电容器Cf具有第二极化态P2时)，Vf电压变成V2电压值。因此，存储“0”数据的铁电电容器Cf的极化态从点“A”变为点“D1”。根据相应的位线上(或相应位线对交叉)感应的导致电压数据值测量依据存储数据的分电压Vf。

在时间周期T2期间，通过比较操作，例如，用基准电压，在每一位线BL(或位线对BL/BLR)上引起的分电压Vf(在图2中，V1或V2)被放大为接地电压或操作电压(例如电源电压)。当进行读出放大操作(SAP/SAN激励)并激励列选择信号YSW时，在所选择的一条(或多条)位线BL(BL/BLR)上的数据通过(例如列通门电路)传送到一条(或多条)数据线SDL(SDL/SDLb)。

最初存储“0”数据的铁电电容器Cf一般具有图2中的点“D1”表示的极化态，小于T1周期中进行读操作所得的点“D”。在周期T2进行读出放大操作，探测铁电电容器Cf的极化态。在时间周期T3中，使板线PL信号去激励(显示为从高电平到低电平转变)。换句话说，地电压施加到板线PL，代替电源电压。由于该偏置条件的结果，为存储“1”数据的一个(或多个)铁电电容器Cf提供数据还原操作。在时间周期T4中，用初始化操作完成读操作。

图3B图示了用于常规铁电存储器件的写操作的时序图。在时间周期T0，一旦写操作开始，选择的字线WL被激励，根据外部施加地址的解码，导通连接到激励的字线的铁电存储单元MC的开关晶体管Tr。同样在时间周期T0期间，写入一个(或多个)铁电存储单元的数据通过译码过程载入一条(或多条)数据线。连接到每一铁电存储单元MC的位线BL(或位线对BL/BLR)接地，然后置为浮置态。在周期T1期间，响应施加到板线PL的Vcc电平的脉冲信号，存储在激励的字线WL的铁电存储单元MC中的数据传送到相应的位线上。

在时间周期T2期间，执行读出放大操作(SAP/SAN激励)和激励列选择信号YSW。结果，一条(或多条)数据线SDL(SDL/SDLb)上的外部数据可以传送到选择的一条(或多条)位线BL(BL/BLR)。因此，所选位线或位线对上的电压改变，响应数据线SDL(SDL/SDLb)上的数据。当位线BL处于地电压和数据线SDL处于电源电压值时，位线BL的电压从地电压变为电源电压。例如，当位线BL和数据线SDL都处于地电压或电源电压时，位线BL的电压保持不变的逻辑电平。因为在T2周期中板线PL激励为电源电压，“0”数据可以存储在一个(或多个)存储单元中。存储“0”数据的铁电电容器Cf具有图2中点“D”的极化态。

在周期T3中，板线PL信号从高电平转变为低电平(去激励)。因此，地电压施加到板线PL，代替电源电压。在此偏置条件下，根据存储“1”数据的铁电电容器可以进行数据还原操作，同时“1”的外部数据存储在一个(或多个)存储单元中。在周期T4中执行初始化操作以完成读出操作。

如上所述，通常在五个时间周期T0-T4分别进行常规的读和写操作，其中在周期T0，地址被解码，在周期T1，单元数据传送到位线，在周期T2，“0”数据被写入或还原，在周期T3，“1”数据被写入或还原，以及在周期T4，进行初始化操作。

图4是根据本发明的一些实施例的铁电存储器件100的方块电路图。如图4所示，铁电存储器件100包括存储单元阵列110，该存储单元阵列110包括以行和列的矩阵布置的多个铁电存储单元MC。每一行由字线WL和板线PL限定。另外，可以提供其他布置，例如，形成每一行以便一条板线由两条字线共享。每一列图示为由一对位线BL和BLR形成。为了易于理解本发明，在图4中仅仅图示了一个铁电存储单元MC，且图示的铁电存储单元MC包括开关晶体管Tr和铁电电容器Cf。开关晶体管Tr的一个电流电极连接到位线BL和另一电极连接到铁电电容器Cf的一个电极。开关晶体管Tr的栅极连接到字线WL。铁电电容器Cf的另一个电极连接到板线PL。

图4的器件100中还示出了读出放大器AMP，读出放大器AMP连接在位线BL和BLR之间，响应控制信号SAN和SAP，读出并放大每一对位线BL和BLR之间的电压差。芯片启动缓冲器120接收外部芯片启动信号XCEb以产生内部芯片启动信号ICE。当控制信号SAP去激励时(例如，响应控制信号SAP的高电平到低电平转换)，内部芯片启动信号ICE去激励。行地址缓冲器130响应内部芯片启动信号ICE接收行地址信息。行译码器和板线驱动器块140响应来自行地址缓冲器130的行地址RA选择一行，并用字线电压VPP驱动所选行的字线。列地址缓冲器150响应内部芯片启动信号ICE接收列地址信息。列译码器160响应控制信号CDENb译出来自列地址缓冲器150的列地址CA并根据译码结果激励列选择信号YSW。

如图4所示，列通门电路170响应来自列译码器160的列选择信号YSW选择具体的列。所选的列经由列通门电路170连接到数据总线DB。如上所述，在图4的实施例中的每一列由一对位线形成，数据总线DB由数据线对形成。例如：一对位线BL和BLR通过列通门电路170电连接到相应的一对数据线SDL和SDLb。至于读操作，数据总线DB上的读出数据经由读驱动器180、数据输出缓冲器190以及输入/输出驱动器200外输出。至于写操作，外部施加数据经由输入/输出驱动器200、数据输入缓冲器210以及写驱动器220传送到数据总线DB上。驱动器180和220以及缓冲器190和210可以由控制逻辑230根据读和写操作顺序有选择地控制。

可以操作控制逻辑230响应内部芯片启动信号ICE、来自缓存器240的写入启动信号以及来自缓存器250的输出启动信号OEb。如图4所示，控制逻辑230包括用于连续地产生控制信号PPL、SAN和SAP的延迟电路231，用于产生控制信号CDENb的信号发生器232，控制信号CDENb用来控制列译码器160。更具体地说，控制逻辑230的延迟电路231响应内部芯片启动信号ICE的激励，连续地产生控制信号PPL、SAP和SAN。信号发生器232响应内部芯片启动信号ICE、控制信号SAP和写入启动信号WEb，产生控制信号CDENb。控制信号PPL传送到行译码器和板线驱动器块140，响应控制信号PPL，用预定电压驱动所选行的板线PL。控制信号SAP和SAN提供给读出放大器AMP，读出放大器响应控制信号SAN和SAP，进行工作。控制信号CDENb提供给列译码器160，列译码器160响应控制信号CDENb，进行工作。

图5图示了根据本发明的一些实施例的图4中图示的控制逻辑230中的信号发生器232的实施例。如图5所示，信号发生器232响应控制信号ICE、SAP和WEb，进行工作，且包括与非门G10，G12和G14、反相器INV10、短脉冲发生器233和234。信号发生器232响应内部芯片启动信号ICE的激励，进行工作。至于信号发生器232的图示的实施例，不同于读和写操作，控制该控制信号CDENb的激励和去激励时间。在写操作期间，可以在WEb信号激励的同时激励控制信号CDENb，在SAP信号去激励的同时使控制信号CDENb去激励。在读操作期间，可以分别在SAP信号的激励和去激励的同时激励和去激励信号CDENb，不考虑WEb信号。

例如，当写入启动信号WEb从高电平转换为低电平且控制信号SAP处于低电平时，与非门G10的输出从低电平转换为高电平。响应与非门G10输出的低电平到高电平转换，短脉冲信号电路233产生短脉冲信号SP1。这些使控制信号CDENb从高电平到低电平转换。换句话说，控制信号CDENb可以在写入启动信号WEb的高低电平转换的同时被激励。当反相器INV10的输出从低电平到高电平时，短脉冲发生器234产生短脉冲信号SP2。这些使控制信号CDENb从高电平到低电平转换。换句话说，控制信号CDENb可以在控制信号SAP的高低电平转换的同时去激励。

至于读操作(或当写入启动信号WEb保持高电平的时候)，当控制信号SAP从低电平到高电平转换时，与非门G10输出具有低电平到高电平转换的信号。短脉冲信号电路233响应来自与非门G10的输出信号的低电平到高电平转换，产生短脉冲信号SP1。这些使得控制信号CDENb从高电平到低电平转换。因此，控制信号CDENb是在写入启动信号WEb的高电平到低电平转换的同时被激励。随后，当控制信号SAP从高电平到低电平转换时，短脉冲发生器234响应反相器INV10的输出信号，产生短脉冲信号SP2。这些使得控制信号CDENb从低电平到高电平转换。因此，控制信号CDENb可以在控制信号SAP的高电平到低电平转换的同时去激励。

图6A图示了根据本发明的一些实施例的铁电存储器件的写操作的时序图。一旦写操作开始，在周期WT0，XCEb和XWEb信号从高电平到低电平转换。当XCEb信号从高电平到低电平转换时，行和列地址缓冲器130和150(图4)响应内部芯片启动信号ICE，分别接收外部行和列地址。行译码器和板线驱动器块140响应来自行地址缓冲器130的行地址RA选择一个行，且用预定的字线电压驱动所选行的字线。当XWEb信号从高电平到低电平转换时，基本上同时，控制逻辑230的信号发生器232激励控制信号CDENb为低电平。当控制信号CDENb激励为低电平时，列译码器160响应来自列地址缓冲器150的列地址CA，激励列选择信号YSW。因此，在WT0周期进行行和列地址的译码。

在周期WT1，当列选择信号YSW被激励时，数据总线DB上的外部数据传送到列，该列通过列通门电路170被选择。控制逻辑230的延迟电路231响应内部芯片启动信号ICE，激励控制信号PPL。行译码器和板线驱动器块140响应控制信号PPL的激励，驱动所选行的板线PL。当板线PL被驱动(激励)时，存储在所选行的存储单元中的数据传送到相应的位线上，同时还可以进行写操作，用于单元接收“0”数据。更具体地说，当相当于“0”数据的地电压施加到位线，电源电压施加到板线PL时，传送到所选列上的“0”的写数据位写入相应的存储单元。参考图2，存储“0”数据的存储单元中的铁电电容器具有“D”的极化态。

在控制信号PPL的激励之后选择的时间延迟周期，控制逻辑230激励控制信号SAP为高电平和控制信号SAN为低电平。控制逻辑230激励控制信号SAP和SAN且基本上同时使控制信号PPL去激励。因此，板线PL信号从电源电压的高电平转变为地电压的低电平(去激励)。在此偏压置条件之下，“1”写数据位写入相应的具有“1”数据位的存储单元，同时根据已经存储“1”数据的铁电电容器执行数据还原操作。因此，在周期WT2中，进行“1”数据的还原和写操作。

图6A的示例性写操作与图2的曲线相关的相应的数据态在图6A的底部。因此，在周期WT1和WT2操作之后，对应于“0”数据(D0)的铁电电容器具有“A”的极化态，对应于“1”数据(D1)的铁电电容器具有“B”的极化态。

在WT2周期执行数据还原和写操作之后，在WT3周期执行铁电存储器件的初始化操作。更具体地说，当控制信号SAP去激励(低电平)时，使内部芯片启动信号ICE去激励(低电平)。因此，缓冲器130和150的输出以及块140被顺序地初始化。基本上在此时，在控制信号SAP高电平到低电平转换的同时使控制信号CDENb去激励，以便列译码器160的输出被复位。

如本发明的示例性实施例描述，在写操作期间，当存储在所选行的存储单元中的数据传送到位线上时(即，当位线耦接到单元电容器时)，可以进行用于“0”数据的写操作。控制逻辑230执行控制操作，以便来自外部的写数据传送到所选的位线上。因此，通过在单个周期中都执行这两些操作，根据本发明的实施例的铁电存储器件的运行速度与图3B的时序图中图示的写操作相比较可以增加一个周期(“0”数据的还原周期)。

图6B图示了根据本发明的一些实施例的读操作的时序图。当读操作开始时，在RT0周期，XCEb信号从高电平转变为低电平。当XCEb信号从高电平到低电平转换时，响应内部时钟信号ICE，行和列地址缓冲器130和150(图4)分别接收外部行和列地址。行译码器和板线驱动器块140响应来自缓冲器130的行地址RA，选择一行，并用预定的字线电压驱动所选行的字线WL。和上面描述写操作不同，控制信号CDENb与XWEb信号处于高电平一样保持高电平。因此，在RT0周期期间，行地址被译码。

控制逻辑230的延迟电路231响应内部芯片启动信号ICE，激励控制信号PPL。块140响应控制信号PPL的激励，驱动(激励)所选行的板线PL。随着板线PL激励，所选行的存储单元中的数据传送到位线上。此时，存储“0”数据的铁电电容器具有“D1”的极化态，存储“1”数据的铁电电容器具有“C1”的极化态(图2)。

在RT1周期期间，控制逻辑230激励控制信号SAP为高电平和激励控制信号SAN为低电平。这使得每对位线BL和BLR上的电压通过读出放大器(即，激励读出放大器)分别放大或上升为电源电压/地电压或地电压/电源电压。当板线PL激励为电源电压时，存储“0”数据的铁电电容器的极化态从“D1”变为“D”(图2)。作为图6B的实施例中进一步说明，在读出放大器AMP响应控制信号SAP和SAN的激励而被激励之后，迅速使板线PL去激励。

控制逻辑230的信号发生器232响应控制信号SAP的低电平到高电平转换，激励控制信号CDENb。当控制信号CDENb激励为低电平时，列译码器160响应来自列地址缓冲器150的列地址CA，激励列选择信号YSW。当列选择信号YSW被激励时，所选列上的数据通过列通门电路170传送到数据总线DB。数据总线DB上的数据在控制逻辑230的控制下，通过读驱动器180、数据输出缓冲器190和输入/输出驱动器200外输出。当外输出读出数据时，根据原先存储“1”数据的铁电电容器执行数据还原操作。因此，在RT2周期进行“1”数据的还原操作。

在数据还原操作之后，在RT3周期执行铁电存储器件的初始化操作。更具体地说，当控制信号SAP去激励为低电平时，内部芯片启动信号ICE去激励为低电平。这促使缓冲器130和150的输出以及块140被连续地初始化。基本上在此时，响应控制信号SAP的高电平到低电平转变，控制信号CDENb去激励，以便列译码器160的输出被复位。

至于根据本发明的实施例的写和读操作，在读出放大器AMP的操作之后使板线PL去激励。如果板线PL在读出放大器AMP的操作之前去激励，可能产生已知的去极化现象，该现象可以引起读出余量减小。例如，在图2，存储“0”数据的铁电电容器的极化态从点“A”转变为点“A1”。这种去极化现象在题目为“铁电存储器”的美国专利No.5,579,258中作了进一步描述。因此，如图6A和图6B中示出的本发明的实施例所述，板线PL可以在读出放大器AMP操作之后(或在位线设为地电压之后)去激励。因此，从读出放大器AMP的操作到板线信号的高电平到低电平(去激励)转换的时间周期比连接到铁电存储单元的位线的升高(上升)时间更短，铁电存储单元具有由读出放大器AMP放大的“1”数据。

如上所述，对于本发明的一些实施例，当所选行的一个(或多个)存储单元中的数据传送到一个(或多个)位线时(即，该一个(或多个)单元耦接到位线)，可以执行“0”数据的写操作。因此，写操作需要的时间可以缩短。在再一实施例中，在读操作期间，当所选行的一个(或多个)存储单元中的数据传送到一个(或多个)位线时，在读出放大器的操作(激励)之后迅速使板线去激励。因此，“0”数据的还原操作需要的时间可以缩短。由此，根据本发明的实施例的铁电存储器件的操作速度可以提高。

应该注意，如上所述的实施例可以进行许多改变和修改，而基本上不脱离本发明的原理。所有的这种变化和修改都包括在如下权利要求所阐述的本

发明的范围内。

Claims (28)

1.一种铁电存储器件，包括：

铁电存储单元，具有至少一条位线和板线；以及控制电路，配置为在写操作期间在与板线的激励基本上同时用写数据驱动该至少一条位线。

2.根据权利要求1的铁电存储器件，其中控制电路配置为激励耦接到铁电存储单元的列选择信号以用写数据驱动该至少一条位线。

3.根据权利要求2的铁电存储器件，其中板线的上升沿对应于板线的激励，板线的下降沿对应于板线的去激励，且其中列选择信号的上升沿用写数据驱动该至少一条位线，列选择的下降沿使至少一条位线从写数据退耦。

4.根据权利要求1的铁电存储器件，其中控制电路配置为在写操作期间在板线的激励之前用写数据驱动该至少一条位线。

5.根据权利要求4的铁电存储器件，还包括耦接到铁电存储单元的读出放大器，且其中控制电路还配置为在写操作期间在与读出放大器的激励基本上同时使板线去激励。

6.根据权利要求1的铁电存储器件，其中板线的上升沿对应于板线的激励，板线的下降沿对应于板线的去激励。

7.根据权利要求1的铁电存储器件，还包括耦接到铁电存储单元的读出放大器，其中控制电路还配置为在读操作过程中与读出放大器的激励基本上同时使板线去激励。

8.根据权利要求7的铁电存储器件，其中控制电路还配置为在读操作过程中在耦接到铁电存储单元的列选择信号的激励之前使板线去激励，控制电路用写数据驱动该至少一条位线。

9.一种铁电存储器件，该器件包括：

具有板线的铁电存储单元；

耦接到铁电存储单元的读出放大器；以及

在读操作过程中在与读出放大器的激励基本上同时使板线去激励的控制电路。

10.根据权利要求9的铁电存储器件，其中铁电存储单元还包括至少一条位线，其中该器件还包括将至少一条位线耦接到数据信号的列选择信号，以及控制电路还配置为在读操作过程中在列选择信号的激励之前使板线去激励。

11.根据权利要求10的铁电存储器件，其中控制电路可以配置为在写操作过程中与板线的激励基本上同时驱动该至少一条位线。

12.一种铁电存储器件，包括：

耦接到字线、板线以及位线的铁电存储单元；

用于驱动板线的板线驱动器；

用于响应行地址，驱动字线的行译码器；

用于读出和放大位线上的电压的读出放大器；

用于响应列地址用数据线有选择地连接位线的列选择电路；

用于将数据从外部传送到数据线的数据输入电路；以及

用于控制板线驱动器、列选择电路、读出放大电路和数据输入电路的运行时间的控制逻辑，

其中控制逻辑产生第一到第四控制信号，通过第一控制信号启动板线驱动器，通过第二和第三控制信号启动读出放大电路，通过第四控制信号启动列选择电路；以及在写操作中在第一控制信号的激励之前激励第四控制信号。

13.根据权利要求12的铁电存储器件，其中在写操作中，在列选择电路的激励之前，来自外部的数据通过数据输入电路加载到数据线上。

14.根据权利要求12的铁电存储器件，其中在读操作中，在读出放大电路激励之后，控制逻辑启动列选择电路。

15.根据权利要求12的铁电存储器件，其中控制逻辑包括：

用于响应芯片启动信号连续地产生第一控制信号和第二和第三控制信号的第一信号发生器；以及

用于响应写入启动信号、芯片启动信号和第一读出放大控制信号产生第四控制信号的第二信号发生器。

16.根据权利要求15的铁电存储器件，其中第二信号发生器响应指示写操作的写入启动信号的激励，在第一控制信号的激励之前，激励第四控制信号。

17.根据权利要求16的铁电存储器件，其中在写操作中，根据第二控制信号的去激励，使激励的列控制信号去激励。

18.根据权利要求15的铁电存储器件，其中在读操作中，第二信号发生器响应第二控制信号的激励，激励列控制信号。

19.根据权利要求18的铁电存储器件，其中在读操作中，根据第二控制信号的去激励，使激励的列控制信号去激励。

20.根据权利要求16的铁电存储器件，其中在读和写操作中，在第二和第三控制信号的激励后，第一信号发生器使第一激励控制信号去激励。

21.一种铁电存储器件的写入方法，该存储器件包括具有开关晶体管和铁电电容器的存储单元，开关晶体管的栅极连接到字线，其第一电流电极连接到位线，其第二电流电极通过铁电电容器连接到板线，以及用于根据基准电压读出和放大位线上的电压的读出放大器，该方法包括以下步骤：

启动字线且同时加载数据以写入数据线；

传送该数据到准备写入的位线；

启动板线以便将存储在存储单元中的数据传送到位线；

启动读出放大电路，然后停用启动的板线。

22.根据权利要求21的写入方法，还包括停用读出放大电路的步骤。

23.一种用于写入铁电存储器件的存储单元的方法，该存储单元具有至少一条位线和板线，该方法包括：

基本上同时用写数据驱动该至少一条位线和激励板线。

24.根据权利要求23的方法，其中基本上同时用写数据驱动该至少一条位线和激励板线的步骤包括：

用写数据驱动该至少一条位线；然后

激励板线。

25.根据权利要求23的方法，其中存储单元耦接到读出放大器，以及基本上同时用写数据驱动该至少一条位线和激励该板线的步骤之后跟着步骤：

基本上同时使板线去激励和激励读出放大器。

26.根据权利要求25的方法还包括在读操作期间在激励耦接到存储单元的列选择信号之前，使板线去激励，存储单元将至少一条位线耦接到数据信号。

27.一种用于从铁电存储器件的存储单元读出的方法，该存储单元具有板线和耦接到存储单元的读出放大器，方法包括：

基本上同时使板线去激励和激励读出放大器。

28.根据权利要求27的方法，其中铁电存储单元还包括至少一条位线，以及该器件还包括将至少一条位线耦接到数据信号的列选择信号，以及该方法还包括在读操作过程中在列选择信号的激励之前使板线去激励。

Images