CN110648701B - 带有可变板线架构的铁电存储器阵列 - Google Patents

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Abstract

一种铁电存储器阵列，包括：(a)提供第一信号和第二信号的驱动器电路；(b)字线，每个字线提供字线信号；和(c)存储器阵列部分。每个存储器阵列部分可以包括：(a)位线；(b)板线段，每个板线段与字线信号中的相应一个相关联；(c)局部板线解码器，每个局部板线解码器(i)与板线段中的一个相关联，(ii)接收相关联的板线段的相应字线信号、第一信号和第二信号，以及(iii)根据所接收的字线信号、第一信号和第二信号在相关联的板线段上提供预定电压；以及(d)存储器单元，每个存储器单元具有一个或多个铁电电容器，所述铁电电容器连接在板线段中的一个与位线中的一个之间。从局部板线解码器输出的预定电压可以包括字线信号的电压、电源电压、或电源电压的一半。

Description

带有可变板线架构的铁电存储器阵列
技术领域
本发明涉及铁电存储器电路。具体地，本发明涉及需要高读取和写入操作速度的高密度铁电存储器阵列。
背景技术
带有分段板线的铁电存储器阵列允许板线电压的可靠分布，这提供了设备操作中的噪声抗扰度和理想速度两者。图1a示意性示出现有技术中的存储器阵列100，其具有配备了分段板线系统的1T1C存储器单元。存储器阵列 100的构建块存储器单元称为1T1C单元，因为每个单元由单个场效应晶体管和单个铁电电容器组成。如图1a所示，存储器阵列100包括j行和m列的存储器单元107-1-1至107-1-m、107-2-1至107-2-m、…、107-j-1至107-j-m，其可通过j个字线104-1至104-j访问，每个字线服务于一行存储器单元。此外，存储器单元100由j个板线段103-1到103-J来服务，每个板线段可以通过字线中的一个连接到全局板线105。数据可以从位线109-1到109-m写入或读取，每个位线服务于一列存储器单元。如图1a所示，除了m列存储器单元之外，存储器阵列100还包括四列参考存储器单元108-1-1至108-4-j，用于生成用于感测m个存储器单元中的数据的参考信号。服务于一列存储器单元的每一位线耦合到感测放大器电路101-1到101-n中的一个。服务于一列参考存储器单元的每一位线耦合到参考信号发生器108-1到108-2中的一个。
如图1a所示，每个存储器单元包括串联在对应的板线段和对应的位线之间的铁电电容器和场效应晶体管。当选择存储器单元时，相应的字线被激活。激活的字线导通所选单元的场效应晶体管，以将所选存储器单元的铁电电容器连接到相应的位线。同时，激活的字线也导通板线段选择晶体管118-1到 118-j中的相应的一个，这激活了相应的板线段。
如本领域技术人员所知，二进制数据值作为“电荷”被存储在铁电存储器单元的铁电电容器中。从这样的铁电存储器单元读取和向这样的铁电存储器单元写入这样的二进制值对于本领域的普通技术人员来说也是众所周知的。值得一提的是，读取在两个二进制状态之一下的铁电存储器单元可能具有破坏性。按照惯例，易受破坏性读取影响的状态被赋予逻辑值“1”。为了读取存储器单元，板线被驱动到高电压，且位线上的信号被感测。驱动板线到高压将逻辑值“0”写入存储器单元中。为了保持正在被读取的铁电存储器单元的状态，需要写入操作来恢复读取操作所丢失的状态。
图1b示出现有技术中的存储器阵列200，其具有配备了分段板线系统的 2T2C存储器单元。如图1b所示，存储器阵列200被组织成m个部分的存储器单元，其中每个部分具有j行和n列存储器单元，该j行和n列存储器单元由该部分的j个板线段来服务。例如，第i部分的存储器单元由板线段103-i-1 到103-i-j来服务。在图1b中，j个字线服务于所有部分中的n行存储器单元。与存储器阵列100不同，存储器阵列200中的每个存储器单元包括两个1T1C 单元，以允许二进制值以互补状态被存储。使用相应的真位线和补码位线实现从存储器单元读取和向存储器单元写入的操作。例如，图2a中的存储器单元207-1-1经由真位线和补码位线109-1t和109-1c来存取。
图1c示出适于与图1b的存储器阵列200一起使用的示例性感测放大器 250。图1d示出读取操作期间感测放大器250的相关联波形。如图1c所示，感测放大器250包括均衡电路251、数据锁存器252和输入/输出电路253。如图1d所示，初始地或在静态状态期间(即，在时间t0之前)，信号EQ被赋活(asserted)，从而使真位线和补码位线BLT和BLC两者被强制到接地电压值。当读取操作在时间t0开始时，(i)信号EQ被去活以将均衡器电路251 与位线BLC和BLT断开，(ii)相应的字线WL被激活，(iii)相应的板线段上的信号PL被驱动到其操作值，以及(iv)信号LNB和LPB通过将锁存电路252连接到电源和接地电压源而使能锁存电路252。在时间t0和t1之间，存储器单元将存储的补码二进制值驱动到真位线和补码位线BLC和BLT上。在时间t1时，在位线BLT和BLC上的信号稳定后，存储的补码二进制值也在锁存电路252中稳定。如上所述，在铁电电容器上的读取操作对于这两个二进制状态之一是破坏性的。锁存电路252允许锁存的补码二进制值被写回存储器单元中。在时间t1，信号CSEL被赋活以使输入/输出电路253能够将读取的补码二进制值输出到存储器阵列200外部的电路。在CSEL被赋活之后，数据读取信号DR出现。在时间t2，对应的线段的信号PL返回到其静态值，以将补码二进制值写回到存储器单元中。
发明内容
根据本发明的一个实施例，铁电存储器阵列包括：(a)提供第一信号和第二信号的驱动器电路；(b)字线，每个字线提供字线信号；和(c)存储器阵列部分。每个存储器阵列部分可以包括：(a)位线；(b)板线段，每个板线段与字线信号的相应一个相关联；(c)局部板线解码器，每个局部板线解码器(i)与板线段中的一个相关联，(ii)接收相关联的板线段的相应字线信号、第一信号和第二信号，以及(iii)根据接收到的字线信号、第一信号和第二信号在相关联的板线段上提供预定电压；以及(d)存储器单元，每个存储器单元具有一个或多个铁电电容器，所述铁电电容器连接在板线段中的一个与位线中的一个之间。从局部板线解码器输出的预定电压可以包括字线信号的电压、电源电压、或电源电压的一半。
在一个实施例中，对存储器阵列中的存储器单元的写入操作在存储器单元的至少一个铁电电容器上施加电压差，该电压差实质上等于电源电压。在另一实施例中，对存储器单元的读取和写入操作两者在存储器单元的至少一个铁电电容器上施加电压差，该电压差实质上等于电源电压的一半。
根据本发明的一个实施例，铁电存储器阵列可以包括选择性地操作在第一模式和第二模式下的信号产生电路。该信号产生电路根据其是操作在第一模式中还是在第二模式中而生成对于第一信号和第二信号的不同组的信号值。在一个实施例中，在第一模式下，第一和第二信号每个在两个预定电源电压之间切换，并且在第二模式下，第一和第二信号每个具有恒定电压，比如预定电源电压的一半。此外，在一个实施例中，与第一模式下的写入操作相关联的数据保持时间实质上比与第二模式下的写入操作相关联的数据保持时间长。虽然以较短的数据保持时间而操作，但第二模式不需要电路来产生较高的编程电压，并且可以以较高的速度和较低的功率而操作。
在结合附图考虑以下详细描述后，更好地理解本发明。
附图说明
图1a示意性示出现有技术中的存储器阵列100，其具有配备了分段板线系统的1T1C单元。
图1b示意性示出现有技术中的存储器阵列200，其具有配备了分段板线系统的2T2C单元。
图1c示出适于与图1b的存储器阵列200一起使用的示例性感测放大器 250。
图1d-1、图1d-2和图1d-3和相关联的图1d索引(key)示出读取操作期间感测放大器250中的信号的相关联波形。
图2a示出根据本发明的一个实施例的带有局部板线解码器307-1-1到 307-m-j的铁电存储器阵列300。
图2b示出局部板线解码器307，其适合于实现图2a的局部板线解码器 307-1-1到307-m-j的任何一个。
图2c示出提供要被分别放置在图2a的铁电存储器阵列300的全局板线 (GPL)308-1到308-m以及预充电线(PRE)309-1到309-m上的信号“GPL”和“PRE”的驱动器电路350。
图3a例示根据本发明一个实施例在第一操作模式下对铁电存储器阵列 300中的存储器单元的读取操作。
图3b例示根据本发明一个实施例在第二操作模式下对铁电存储器阵列 300中的存储器单元的读取操作。
图4a示出本发明的带有1T1C存储器单元和局部板线解码器的铁电存储器阵列400，其适合于实现图2a的铁电存储器阵列300中的存储器阵列部分 302-1、…、302-m中的任何一个。
图4b示出本发明的带有2T2C存储器单元和局部板线解码器的铁电存储器阵列450，其适合于实现图2a的铁电存储器阵列300中的存储器阵列部分 302-1、…、302-m中的任何一个。
为了便于在附图中交叉参考，附图中相同的元素被分配了相同的附图标记。
具体实施方式
本发明提供了在分层板线架构的铁电存储器阵列中的局部板线解码器以驱动板线段。本发明改进了写入速度并提供更好的噪声抗扰度，同时提供对影响数据保持的写入能量进行调整的选项。存储器可以操作在两个或更多个模式中。在一个模式中，板线可以被预充电到存储器阵列电源电压的一半 (1/2Vdda)，并且可以在读取或写入操作期间保持恒定在Vdda/2。
为了例示，图2a示出根据本发明的一个实施例的带有局部板线解码器 307-1-1到307-m-j的铁电存储器阵列300。如图2a所示，铁电存储器阵列300 包括m个存储器阵列部分302-1、…、302-m，每个存储器阵列部分具有j行存储器单元。存储器阵列部分302-1、…、302-m由j个字线305-1至305-j 来服务，j个字线305-1至305-j分别由字线驱动器401-1至401-j驱动。此外，每个存储器阵列部分由局部板线段(即板线段303-1-1至303-1-j之一)来服务。板线段303-1-1至303-1-j每个由局部板线解码器307-1-1至307-m-j中的相应一个来驱动。存储器阵列部分302-1、…、302-m每个包括感测放大器和输入/输出电路304-1至304-m中的相应一个。这些感测放大器和输入/输出电路每个可以使用诸如图1c所示的传统电路来实现。在一个实施例中，存储器阵列部分302-1至302-m中的每一个由k个位线来服务。感测放大器和输入/ 输出电路304-1至304-m处理在其相应存储器阵列部分中的k个位线的k/n 上的并行信号中的读取和写入。铁电存储器阵列300的每个存储器单元可以是任何铁电存储器单元，比如图1a的1T1C存储器单元或图1b的2T2C存储器单元。此外，存储器阵列部分302-1至302-m每个由全局板线(GPL)和预充电控制线(PRE)来服务，其在图2a中分别示出为GPL 308-1至308-m 和PRE 309-1至309-m。
图2b示出局部板线解码器307，它适用于实现图2a中的任何局部板线解码器307-1-1到307-m-j。如图2b所示，局部板线解码器307接收在相应的一组字线、GPL和PRE(即字线305、GPL 308和PRE 309)上的信号，以在相应的板线段(即板线段303)上提供信号。局部板线解码器307包括：(i) MOS晶体管320，其在其栅电极处由字线305上的信号控制，MOS晶体管 320将GPL 308连接到板线段303；以及(ii)MOS晶体管321，其在其栅电极处由PRE 309上的信号控制，MOS晶体管321将板线段303预充电至预定的电压VPL。
铁电存储器阵列300可以以两个模式之一操作。在第一模式下，为了写入存储器单元中，在每个铁电电容器上施加较高的电压差。在第二模式下，为了写入存储器单元，在每个铁电电容器上施加较低的电压。第一模式提供较长的数据保持时间(例如，10年或更长时间)。虽然第二模式提供较短的数据保持时间(例如，一年或更短)，但它提供较低功率的操作和更快的随机存取时间。图3a例示根据本发明的一个实施例在第一操作模式下铁电存储器阵列300中的存储器单元的读取操作。
在图3a中，最初，在时间t0的读取操作的开始之前，每个存储阵列部分的PRE上的信号(即，PRE 309-1到309-m中的任何一个；图3a的波形401) 被赋活，从而使相关联的板线段处于预定的静态板线电压VPL(例如，0.75 到1.0伏，或存储器阵列电源电压Vdda的一半)。在读取操作的准备中，PRE 309-1至309-m上的信号被去活，从而使每个局部板线解码器(例如，局部板线解码器307-1-1至307-m-j中的任何一个)的MOS晶体管321被关断。
在时间t0，每个GPL上的信号(波形402)被驱动到预定的板线读取电压(例如，1.5-2.0伏或存储器电源电压Vdda)，而与要被读取的所选存储器单元相关联的字线(例如，字线305-1到305-j中的任何一个)被驱动到预定的读取电压(2.5-3.3伏；波形408)。预定的读取电压导通与要被读取的所选存储器单元相关联的局部板线解码器的MOS晶体管320，从而使在相关联的板线段上的电压(波形403)跟随相关联的GPL上的信号。同时，与存储器单元中的每个铁电电容器相关联的每个位线耦合到与所选存储器单元相关联的感测放大器(即，感测放大器和输入/输出电路304-1到304-m的相应一个中的感测放大器)。
图3a的示例取自2T2C存储器单元的实现方式，该2T2C存储器单元包括存储互补值的两个铁电电容器。图3a提供波形404(BL0)和405(BLB0)，与在关联于存储“真”和“补码”值的铁电电容器的位线上的信号相对应，此时存储单器元存储逻辑“0”值。图3a还提供了波形406(BL1)和407(BLB1)，与在关联于存储“真”和“补码”值的铁电电容器的位线上的信号相对应，此时存储器单元存储逻辑“0”值。在存储器单元存储逻辑值“0”的情况下，波形404(BL0)和405(BLB0)分别由感测放大器拉至Vdda和接地。在存储器单元存储逻辑值“1”的情况下，波形406(BL1)和407(BLB1)分别由感测放大器拉至接地和Vdda。
如本领域技术人员所知，对编程到逻辑“1”状态的铁电存储器单元的读取操作可能具有破坏性。因此，在完成读取操作之前，执行写回操作以恢复逻辑“1”状态。如图3a所示，在时间t1时，相关联的GPL上的信号(波形402) 被驱动至接地，从而使相关联的板线段上的电压(波形403)也及时跟随至接地电压。此时，在存储逻辑“1”值的存储器单元中的相关联的板线段和“真”位线之间的电压差为Vdda，这实现了将逻辑值有效写回到相应的铁电电容器。(类似地，对于存储“0”逻辑值的铁电存储器单元，相关联的板线段和“补码”位线之间的电压差为Vdda，这实现了将逻辑值有效写回到相应的铁电电容器)。图3a的写回操作将足够的“电荷”存储到铁电电容器中以实现长的保持时间(例如，10年或更长时间)。(在本实施例中，编程电压Vpp等于存储器阵列电源电压Vdda。)
在时间t2，已完成写回操作后，读取操作完成。相应地，相关联的字线上的信号(即波形408)被去活，从而使相关联的局部板线解码器的MOS晶体管320关断。相关联的位线上的电压也返回到静态电压1/2Vdda。此后，如图 3a所示，PRE上的信号被赋活，从而使板线段被驱动到静态电压1/2VPL，其在本示例中也为Vdda。
图3b例示根据本发明的一个实施例在第二操作模式下铁电存储器阵列 300中的存储器单元的读取操作。在图3b的示例中，将PRE上的信号设置为预定电压(例如，Vdda或VPP)，该预定电压足够高到使得每个局部板线解码器的MOS晶体管321持续地导通。因此，在图3b的示例中，在整个读取操作中，所有板线段上的信号保持在1/2Vdda(例如，0.75-1.0伏)。在本示例中， GPL上的信号也始终被设置为1/2Vdda。
在时间t0，要被读取的存储器单元的相关联的字线上的信号达到预定的读取电压(例如2.5-3.3伏)。图3b的示例也取自2T2C存储器单元的实现方式，其包括存储互补值的两个铁电电容器。因此，如图3a所示，图3b提供波形404(BL0)和405(BLB0)，与在关联于存储“真”和“补码”值的铁电电容器的位线上的信号相对应，此时存储器单元存储逻辑“0”值。图3b还提供了波形406(BL1)和407(BLB1)，与在关联于存储“真”和“补码”值的铁电电容器的位线上的信号相对应，此时存储器单元存储逻辑“0”值。在存储器单元存储逻辑值“0”的情况下，波形404(BL0)和405(BLB0)分别由感测放大器拉至Vdda和接地。在存储器单元存储逻辑值“1”的情况下，波形406(BL1) 和407(BLB1)分别由感测放大器拉至接地和Vdda。
在图3b的示例中，用于恢复逻辑“1”状态的写入操作也开始于时间t1。与图3a的示例不同，在时间t1，存储逻辑“1”值的存储器单元中相关联的板线段和“真”位线之间的电压差为1/2Vdda，这也实现了将逻辑值写回到相应的铁电电容器中。(类似地，对于存储“0”逻辑值的铁电存储器单元，相关联的板线段和“补码”位线之间的电压差为1/2Vdda，这也实现了将逻辑值写回到相应的铁电电容器。)。但是，与图3a的示例不同，图3b的写回操作只将足够的“电荷”存储到铁电电容器中以实现较短的保持时间(例如，1年或更短时间)。
在时间t1，在与所选存储器单元相关联的字线上的信号被去活，如图3b 所示，并且读取操作完成。
图2c示出驱动器电路350，其分别在图2a的铁电存储器阵列300的GPL 308-1至308-m和PRE 309-1至309-m上提供信号“GPL”和“PRE”。如图 2c所示，驱动器电路350分别在端子361和362处接收使能信号EN和控制信号CA，并分别在端子363和364处提供输出信号GPL和PRE。驱动器电路350包括NAND栅极351、NOR栅极352、反相器353、354和355、PMOS 晶体管356和NMOS晶体管358。
在第一操作模式(即图3a所示的操作模式)期间，信号EN在时间t0之前以及在读取操作期间被赋活以使得信号PRE被去活。当被去活时，信号PRE 关断局部板线解码器307的晶体管321，从而使相关联的板线段可以由带有被赋活的字线信号的存储器单元处的相关联的GPL来驱动。同时，被去活的信号EN关断NMOS晶体管358，以允许信号GPL的电压分别由PMOS晶体管356和367控制。在读取操作期间，分别在相关联的感测放大器读取相关联的存储器单元的逻辑状态时以及在读取值的写回阶段期间，在需要时，控制信号CA通过分别在PMOS晶体管356和NMOS晶体管357上的NAND 栅极351和NOR栅极352的动作而在Vdda和接地之间切换信号GPL的电压。在读取操作完成后，信号EN被去活以赋活信号PRE，关断PMOS晶体管356 和NMOS晶体管357，并接通NMOS晶体管358(其在信号GPL上提供电压 1/2Vdda)。被赋活的信号PRE导通局部板线解码器307的MOS晶体管321，使相关联的板线段达到静态电压1/2Vdda。
在第二操作模式(即图3b所示的操作模式)期间，信号EN被赋活，使得PMOS晶体管356和NMOS晶体管357分别被NAND栅极351和NOR栅极352关断。同时，信号EN使信号PRE处于逻辑值“1”，并接通NMOS晶体管358以在信号GPL上提供电压1/2Vdda。在逻辑值“1”时，信号PRE接通局部板线解码器307的MOS晶体管321，从而将其相关联的板线段驱动至电压VPL。
图4a示出带有本发明的局部板线解码器的铁电存储器阵列400，其适用于实现图2a铁电存储器阵列300的存储器阵列部分302-1、…、302-m中的任何一个。铁电存储器阵列400实现本领域技术人员已知的“开放位线”感测方案。铁电存储器阵列400的每个存储器单元是1T1C单元。
图4b示出带有本发明的局部板线解码器的铁电存储器阵列450，其适用于实现图2a的铁电存储器阵列300的存储器阵列部分302-1、…、302-m中的任何一个。铁电存储器阵列450实现本领域技术人员已知的“开放位线”感测方案。铁电存储器阵列450的每个存储器单元是2T2C单元，以“真”和“补码”形式存储数据值。
提供以上详细描述以例示本发明的具体实施例，并且不旨在是限制性的。在本发明的范围内的许多变化和修改是可能的。本发明在所附权利要求中阐述。

Claims (12)

1.一种铁电存储器阵列，包括：
驱动器电路，提供第一信号和第二信号以作为输出；
多个字线，每个字线提供字线信号；以及
多个存储器阵列部分，每个存储器阵列部分包括：
多个位线；
多个板线段，每个板线段与所述字线信号中的相应一个相关联；
多个局部板线解码器，每个局部板线解码器(i)与所述板线段中的一个相关联，(ii)接收相关联的板线段的相应字线信号、第一信号和第二信号以作为输入，以及(iii)根据所接收的字线信号、第一信号和第二信号在相关联的板线段上提供与不同数据保持时间相关联的多个预定电压中的一个预定电压以作为输出；以及
多个存储器单元，每个存储器单元具有连接在所述板线段中的一个板线段与所述位线中的一个位线之间的一个或多个铁电电容器。
2.如权利要求1所述的铁电存储器阵列，其中所述预定电压包括字线信号的电压。
3.如权利要求1所述的铁电存储器阵列，其中所述铁电存储器阵列接收电源电压，并且其中所述预定电压包括所述电源电压和所述电源电压的一半。
4.如权利要求3所述的铁电存储器阵列，其中对存储器单元的写入操作包括在该存储器单元的至少一个铁电电容器上施加电压差，所述电压差实质上等于所述电源电压。
5.如权利要求3所述的铁电存储器阵列，其中对存储器单元的写入操作包括在该存储器单元的至少一个铁电电容器上施加电压差，所述电压差实质上等于所述电源电压的一半。
6.如权利要求1所述的铁电存储器阵列，其中所述铁电存储器阵列还包括信号产生电路，所述信号产生电路选择性地操作在第一模式和第二模式下，其中所述信号产生电路根据其正操作在第一模式或者是第二模式下而对于所述第一信号和第二信号生成不同的信号值。
7.如权利要求6所述的铁电存储器阵列，其中在第一模式下，所述第一信号和第二信号每个在两个预定的电源电压中的一个与接地电压之间切换，并且其中在第二模式下，所述第一信号和第二信号每个具有恒定电压。
8.如权利要求7所述的铁电存储器阵列，其中所述第一信号的恒定电压实质上等于所述两个预定的电源电压中的所述一个的一半，并且所述第二信号的恒定电压实质上等于所述两个预定电源电压中的所述一个。
9.如权利要求6所述的铁电存储器阵列，其中在第一模式下与写入操作相关联的数据保持时间实质上长于在第二模式下与写入操作相关联的数据保持时间。
10.如权利要求1所述的铁电存储器阵列，每个存储器阵列部分还包括感测一个或多个相关联的位线上的电压的多个感测放大器。
11.如权利要求1所述的铁电存储器阵列，其中每个存储器阵列部分组织在开放位线架构下。
12.如权利要求1所述的铁电存储器阵列，其中每个存储器单元包括配置为保存数据值的真值表示和补码表示的两个铁电电容器。
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