JP4801125B2 - 不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み方法 - Google Patents
不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み方法 Download PDFInfo
- Publication number
- JP4801125B2 JP4801125B2 JP2008209678A JP2008209678A JP4801125B2 JP 4801125 B2 JP4801125 B2 JP 4801125B2 JP 2008209678 A JP2008209678 A JP 2008209678A JP 2008209678 A JP2008209678 A JP 2008209678A JP 4801125 B2 JP4801125 B2 JP 4801125B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- bit line
- data
- level
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Description
本発明は半導体メモリに関し、特に、不揮発性強誘電体メモリ装置及びそれを用いたマルチビットの格納方法に関する。
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭはＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシターの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシターの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
図２は一般的な強誘電体メモリの単位セル構成図である。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシターＦＣ１とで構成されている。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシターＦＣ１とで構成されている。
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入／出力動作を以下に説明する。
図３ａは強誘電体メモリ素子の書込みモードの動作タイミング図であり、図３ｂは強誘電体メモリの読出しモードの動作タイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に変わると書込みモードが始まる。次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
図３ａは強誘電体メモリ素子の書込みモードの動作タイミング図であり、図３ｂは強誘電体メモリの読出しモードの動作タイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に変わると書込みモードが始まる。次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号ＷＥＢｐａｄに同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシターにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシターにはロジック値「０」が記録される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号ＷＥＢｐａｄに同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシターにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシターにはロジック値「０」が記録される。
次いで、セルに格納されたデータを読み出すための動作は以下の通りである。
外部からチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
外部からチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」に遷移されセルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体キャパシター（Ｆ１）に格納されたロジック値「１」に対応するデータＱｓを破壊させる。
もし、強誘電体キャパシター（Ｆ１）にロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
もし、強誘電体キャパシター（Ｆ１）にロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されていない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
このように、センスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
しかしながら、上記のような従来の不揮発性強誘電体メモリ装置は、一つのセルにロジック「１」とロジック「０」の形態で書き込むので、レイアウト面積を減らすことが難しい。
そこで、本発明の目的は、特に、一つのセルにより多くのデータすなわちマルチビットデータを格納して、全体としてのセルレイアウト面積を減らして、チップの価格競争力を確保することができる不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み及び読出し方法を提供することにある。
このような目的を達成するための本発明の不揮発性強誘電体メモリ装置は、複数の単位セルを含む複数のサブセルアレイを備えた複数のセルアレイ部において、サブセルアレイ部にカラム単位で一方向に配列された複数のメインビットラインと、単位セルで電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、前記メインビットラインからマルチレベル信号を受け比較してマルチビット状態にセンシングし、そのセンシングしたマルチビット状態をフィードバックして、前記セルに再格納するように複数のセルアレイ部に共通に使用されるように共有された複数のセンスアンプから構成されたセンスアンプ部と、前記サブセルアレイ部にゲートは前記サブビットラインに接続され、ドレインは前記メインビットラインに接続され、ソースは接地電圧端に接続され、前記サブビットラインから誘起されたマルチレベル電圧に従って流れる電流量を調整して、前記メインビットラインにマルチレベル電圧を伝達することにより、前記単位セルのマルチレベルデータ値を電流センシングするように、前記サブビットライン当たり一つずつ備えられたスイッチングトランジスタとを含むことを特徴とする。
上記のような構成を有する本発明の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法は、プレートラインとワードラインの制御を受ける複数の単位セルを含む複数のサブセルアレイ部を備えた複数のセルアレイ部と、前記サブセルアレイ部にカラム単位で一方向に配列された複数のメインビットラインと、前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、ゲートは前記サブビットラインに接続され、ドレインは前記メインビットラインに接続されるように、前記サブビットライン当たり一つずつ備えられたスイッチングトランジスタと、前記スイッチングトランジスタを介した電流センシングによって前記セルに格納されたデータに対応する電圧が前記メインビットラインへ伝達され、前記メインビットラインへ伝達された電圧を受けてマルチビット状態にセンシングするように複数のセルアレイ部に共有された複数のセンスアンプから構成されたセンスアンプ部とを備えた不揮発性強誘電体メモリ装置において、全セルに「ハイ」データを書き込む段階と、前記プレートラインと前記サブビットラインの電圧及びメインビットラインの電圧を調整して、前記セルにｎビットのマルチビットデータを書込みさせる段階とを備えることを特徴とする。
また、 上記のような構成を有する本発明の不揮発性強誘電体メモリ装置を用いたマルチビットデータの読出し方法は、プレートラインとワードラインの制御を受ける複数の単位セルを含む複数のサブセルアレイ部を備えた複数のセルアレイ部と、前記サブセルアレイ部にカラム単位で一方向に配列された複数のメインビットラインと、前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、ゲートは前記サブビットラインに接続され、ドレインは前記メインビットラインに接続されるように、前記サブビットライン当たり一つずつ備えられたスイッチングトランジスタと、前記メインビットラインへ伝達された電圧を受けてセンシングするように、複数のセルアレイ部に共有された複数のセンスアンプから構成されたセンスアンプ部とを備えた不揮発性強誘電体メモリ装置において、前記セルにｎビットのデータが格納されている場合、前記スイッチングトランジスタを介した電流センシングによって前記セルに格納されたデータに対応するマルチレベルの電圧が前記メインビットラインへ伝達され、前記メインビットラインへ伝達されたマルチレベルの電圧値と２n−１個の参照信号発生部を介して出力された値を第１〜第（２n−１）センシング部を介して比較する段階と、前記センシング部の出力信号をエンコードして、ｎビットに出力する段階と、前記エンコードされたｎビットのデータ値を受けてデコーディングし、デジタル／アナログ変換して、前記メインビットラインと前記サブビットラインを介して前記セルに再格納する段階とを備えることを特徴とする。
以下、本発明の装置と方法の説明に先だって、本発明を概略的に説明する。
本発明のＦＥＲＡＭセルはメモリセルにマルチビットデータを書込み、これを読出すことに関するものである。
まず、書込み動作においては電圧依存性が大きいので、これを用いてマルチビット格納セルを実現する。
すなわち、それぞれの格納レベルを格納電圧でそれぞれ調整し、センシング時にはまず、サブビットラインに小キャパシタンス負荷条件で最大のビットラインセンシング電圧を誘導し、このセンシング電圧をメインビットラインに連結されたＮＭＯＳトランジスタから構成された第４スイッチングトランジスタのゲート入力として使用して、メインビットラインから抜け出る電流を調整する。
このようにすることで、メインビットラインでセンシング電圧は更に安定的なものとなり、センシング感度が向上する。
まず、書込み動作においては電圧依存性が大きいので、これを用いてマルチビット格納セルを実現する。
すなわち、それぞれの格納レベルを格納電圧でそれぞれ調整し、センシング時にはまず、サブビットラインに小キャパシタンス負荷条件で最大のビットラインセンシング電圧を誘導し、このセンシング電圧をメインビットラインに連結されたＮＭＯＳトランジスタから構成された第４スイッチングトランジスタのゲート入力として使用して、メインビットラインから抜け出る電流を調整する。
このようにすることで、メインビットラインでセンシング電圧は更に安定的なものとなり、センシング感度が向上する。
また、書込み時に、まず最大の「ハイ」データをセルに書込み、その書込まれたデータレベルに従って異なるレベルの電圧で格納されたデータを再調整する。
かかる方法によって一つのメモリセルに４つ以上のデータレベルを格納して、２ビット以上のデータを格納することができる。
かかる方法によって一つのメモリセルに４つ以上のデータレベルを格納して、２ビット以上のデータを格納することができる。
上記のような本発明の装置及び方法によれば複数の従来メモリセルを本発明による一つのメモリセルに代替することができる。
したがって、チップサイズを画期的に減らして、チップのコスト競争力を確保することが容易となる。
したがって、チップサイズを画期的に減らして、チップのコスト競争力を確保することが容易となる。
以下、上記のような特徴を有する本発明の不揮発性強誘電体メモリ装置及び、それを用いたマルチビットデータの書込み及び読出し方法について添付の図面を参照して詳細に説明する。
図４ａと図４ｂは本発明を適用するための不揮発性強誘電体メモリ装置の構成図である。
本発明を適用させるための不揮発性強誘電体メモリ装置は、図４ａに示すように、複数のセルアレイ部（４０＿１〜４０＿ｎ）と、各セルアレイ部に対応する複数のカラムセレクタ（４１＿１〜４１＿ｎ）と、各セルアレイ部に対応して設けたセンスアンプを含む一つのセンスアンプ部４２と、センスアンプ部４２内の複数のセンスアンプに共通に連結される一つの参照信号発生部４３と、各セルアレイのメインビットラインをプルアップさせるためのメインビットラインプルアップ部４４とから構成されている。
前記一つのセルアレイ部は複数のサブセルアレイ部から構成され、そのサブセルアレイ部には複数のメインビットラインと、メインビットライン当たり１本のサブビットライン（図６〜図８参照）が対応して構成されている。
そして、各セルアレイ部のメインビットラインは、カラムセレクタ部内のカラムセレクタ（Ｃ／Ｓ）に一つずつ対応して連結され、カラムセレクタを通過した出力信号は共通の信号バスラインを介して共通のセンスアンプ部４２内のそれぞれのセルアレイ部に対応して設けたセンスアンプに連結される。
この際、センスアンプ部４２内のセンスアンプの数は信号バスの数と同一である。
そして、各セルアレイ部のメインビットラインは、カラムセレクタ部内のカラムセレクタ（Ｃ／Ｓ）に一つずつ対応して連結され、カラムセレクタを通過した出力信号は共通の信号バスラインを介して共通のセンスアンプ部４２内のそれぞれのセルアレイ部に対応して設けたセンスアンプに連結される。
この際、センスアンプ部４２内のセンスアンプの数は信号バスの数と同一である。
上記のような不揮発性強誘電体メモリのアレイは、図４ｂに示すように、共通に使用できるセンスアンプ部４２と参照信号発生部４３の上と下にそれぞれ複数のセルアレイ部を配置させることができ、また、セルアレイ部に対応するように、それぞれメインビットラインプルアップ部４７とカラムセレクタ４５を配置させることができる。なお、方向を示す上下左右などは説明の便宜のために使用するもので、図面上のものであり、絶対的な方向を示すものではない。
信号バスラインは上部セルアレイ部と下部セルアレイ部にそれぞれセンスアンプの数と対応するように配置させる。
信号バスラインは上部セルアレイ部と下部セルアレイ部にそれぞれセンスアンプの数と対応するように配置させる。
本実施形態のセルアレイ部４０はメインビットライン負荷コントロール部を備えている。そのメインビットライン負荷コントロール部を備えたセルアレイ部４０の概略的な構成について説明する。図５に示すように、複数のサブセルアレイ部の間にメインビットライン負荷コントロール部を適宜配置してある。その際、メインビットライン負荷コントロール部の間には少なくとも二つ以上のサブセルアレイ部が配置されるようにする。
すなわち、第１メインビットライン負荷コントロール部（０）と第ｋメインビットライン負荷コントロール部（ｋ）との間にサブセルアレイ部を２つ以上備え、第ｋメインビットライン負荷コントロール部（ｋ）と第ｍメインビットライン負荷コントロール部（ｍ）との間にサブセルアレイ部を２つ以上備える。
メインビットライン負荷コントロール部６０は、図６に示すように、ＰＭＯＳトランジスタから構成されるが、ドレイン端はメインビットラインに接続され、ソース端は常にＶＰＰ又はＶＣＣ電圧を印加され、ゲート端はメインビットライン負荷コントロール信号（ＭＢＬＣ）を印加される。
また、図６はサブセルアレイ部がオープンビットライン構造で形成された例を示す図であって、そのサブセルアレイ部の構成は図７と図８で説明する。
また、図６はサブセルアレイ部がオープンビットライン構造で形成された例を示す図であって、そのサブセルアレイ部の構成は図７と図８で説明する。
次に、本発明を適用するためのサブセルアレイ部の第１，第２方法による回路構成について説明する。
図７は本発明のサブセルアレイ部の第１方法による回路構成図であり、図８は本発明のサブセルアレイ部の第２方法による回路構成図である。
まず、サブセルアレイ部の第１方法による回路は電流量によってセルのデータをセンシングする構成としたもので、折り返し型ビットライン構造から構成されている。２本のワードラインがその間に１本のプレートラインを共有するように構成されている。
まず、サブセルアレイ部の第１方法による回路は電流量によってセルのデータをセンシングする構成としたもので、折り返し型ビットライン構造から構成されている。２本のワードラインがその間に１本のプレートラインを共有するように構成されている。
以下より詳しく説明する。図７では各サブセルアレイ部をｎ＋１ロー（Ｒｏｗ）とｎ＋１カラム（ｃｏｌｕｍｎ）とに構成した場合を例にして示す。
各サブセルアレイ部は複数のローと複数のカラム方向に複数のセルが構成されている。
各サブセルアレイ部は複数のローと複数のカラム方向に複数のセルが構成されている。
前記で各ロー方向では２列のカラムに一つの単位セルが配置され、各カラム方向にも２行のローに一つの単位セルが配置される。
したがって、１本のワードラインと１本のプレートラインが活性化されると、奇数番目のビットラインか偶数番目のビットラインのいずれかのラインに連結されたセルのみが選択され、奇数、偶数ライン中選択されなかったビットラインは参照ラインとして使用される。
したがって、１本のワードラインと１本のプレートラインが活性化されると、奇数番目のビットラインか偶数番目のビットラインのいずれかのラインに連結されたセルのみが選択され、奇数、偶数ライン中選択されなかったビットラインは参照ラインとして使用される。
より詳しくは、一方向に配列された複数のメインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）があり、各サブセルアレイ内の単位セルと連結されるように、メインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と同方向に配列されたサブビットライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞，…，ＳＢＬ＜ｎ＞）がある。
そして、メインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と直交する方向にワードラインとプレートラインとが備えられている。
そして、メインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と直交する方向にワードラインとプレートラインとが備えられている。
この際、２本のワードライン毎にその間に１本のプレートラインを各ワードラインが共有するように配列されている。すなわち、カラム方向に隣接した単位セルは、１本のプレートラインを共有している。
そして、ワードラインとプレートラインと同方向に配列されたサブビットラインプルダウン信号（ＳＢＰＤ）印加ラインと、第１サブビットラインスイッチ信号（ＳＢＳＷ１）印加ラインと、左／右の第２サブビットラインスイッチ信号（ＳＢＳＷ２＿Ｌ，ＳＢＳＷ２＿Ｒ）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインとがある。
そして、ワードラインとプレートラインと同方向に配列されたサブビットラインプルダウン信号（ＳＢＰＤ）印加ラインと、第１サブビットラインスイッチ信号（ＳＢＳＷ１）印加ラインと、左／右の第２サブビットラインスイッチ信号（ＳＢＳＷ２＿Ｌ，ＳＢＳＷ２＿Ｒ）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインとがある。
そして、ＳＢＰＤ，ＳＢＳＷ１，ＳＢＳＷ２＿Ｌ，ＳＢＳＷ２＿Ｒ、ＳＢＰＵ印加ラインの制御を受けて、１本のメインビットラインと１本のサブビットラインとに対応して構成され、選択されたセルがメインビットラインと連結するか否かを制御し、選択されたセルアレイの強誘電体キャパシターに伝達される電圧を制御するスイッチング制御ブロック（７０，７１，…）を含んでいる。
このスイッチング制御ブロック７０はそれぞれ第１，２，３スイッチングトランジスタ（ＳＴ１，ＳＴ２，ＳＴ３）から構成されている。
第１スイッチングトランジスタ（ＳＴ１）はゲートがＳＢＳＷ１印加ラインに連結され、一方の電極と他方の電極とがそれぞれメインビットラインとサブビットラインとに連結される。
第２スイッチングトランジスタ（ＳＴ２）はゲートがＳＢＳＷ２＿Ｌ又はＳＢＳＷ２＿Ｒ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極はＳＢＰＵ印加ラインに連結される。
そして、第３スイッチングトランジスタ（ＳＴ３）はゲートがＳＢＰＤ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極は接地電圧（ＶＳＳ）端に連結される。
上記制御ブロック７０のトランジスタの他に、ゲート端がサブビットラインに連結され、ドレイン端とソース端はそれぞれメインビットライン（ＭＢＬ）と接地（ＶＳＳ）ラインとの間に連結されるＮＭＯＳトランジスタから構成された第４スイッチングトランジスタ（ＳＴ４）が設けられている。
この第４スイッチングトランジスタ（ＳＴ４）は各サブビットライン当たり一つずつ構成されている。
第１スイッチングトランジスタ（ＳＴ１）はゲートがＳＢＳＷ１印加ラインに連結され、一方の電極と他方の電極とがそれぞれメインビットラインとサブビットラインとに連結される。
第２スイッチングトランジスタ（ＳＴ２）はゲートがＳＢＳＷ２＿Ｌ又はＳＢＳＷ２＿Ｒ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極はＳＢＰＵ印加ラインに連結される。
そして、第３スイッチングトランジスタ（ＳＴ３）はゲートがＳＢＰＤ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極は接地電圧（ＶＳＳ）端に連結される。
上記制御ブロック７０のトランジスタの他に、ゲート端がサブビットラインに連結され、ドレイン端とソース端はそれぞれメインビットライン（ＭＢＬ）と接地（ＶＳＳ）ラインとの間に連結されるＮＭＯＳトランジスタから構成された第４スイッチングトランジスタ（ＳＴ４）が設けられている。
この第４スイッチングトランジスタ（ＳＴ４）は各サブビットライン当たり一つずつ構成されている。
各サブセルアレイ部のサブビットラインには、セルに格納されたデータに対応する電圧が伝達され、この電圧がサブビットラインを介してＮＭＯＳトランジスタで構成された第４スイッチングトランジスタ（ＳＴ４）のゲート電極に印加される。
上記のように、セルに格納されたデータに対応する電圧の大きさに従って第４スイッチングトランジスタに流れる電流値が変わり、これに従って、第４スイッチングトランジスタのドレイン端に連結されたメインビットラインの電圧を参照値と比較してセルのデータをセンシングすることができる。
上記のように、セルに格納されたデータに対応する電圧の大きさに従って第４スイッチングトランジスタに流れる電流値が変わり、これに従って、第４スイッチングトランジスタのドレイン端に連結されたメインビットラインの電圧を参照値と比較してセルのデータをセンシングすることができる。
本実施形態においては、複数のサブビットライン（ＳＢＬ）は動作時には１本のサブビットライン（ＳＢＬ）だけが選択されてメインビットラインに連結させている。
すなわち、複数のサブビットラインの何れか１本を選択するため、ＳＢＳＷ１信号の中一つのみを活性化させ、何れか１本のサブビットラインを選択する。
これにより、ビットラインにかかる負荷を１本のサブビットライン負荷の水準に減らすことができる。
すなわち、複数のサブビットラインの何れか１本を選択するため、ＳＢＳＷ１信号の中一つのみを活性化させ、何れか１本のサブビットラインを選択する。
これにより、ビットラインにかかる負荷を１本のサブビットライン負荷の水準に減らすことができる。
ＳＢＰＤ印加ラインの信号によってＳＢＰＤ信号が活性化されると、ＳＢＬは第３スイッチングトランジスタＳＴ３によってＶＳＳに連結されるので、ＳＢＬ信号を接地電圧レベルとする。
一方、ＳＢＰＵはＳＢＬに供給する電圧を調整する信号である。
低電圧では「ハイ」電圧の発生時にＶＣＣ電圧より高い電圧を生成して供給する。
一方、ＳＢＰＵはＳＢＬに供給する電圧を調整する信号である。
低電圧では「ハイ」電圧の発生時にＶＣＣ電圧より高い電圧を生成して供給する。
ＳＢＳＷ２＿ＬとＳＢＷＳ２＿Ｒ信号はＳＢＰＵとＳＢＬ間の信号の流れを調整するスイッチングの役割を果たす。そして、それぞれのＳＢＬには複数のセルが連結されている。
データ書込み時における電流漏出を防止するようにＮＭＯＳトランジスタから構成された第５スイッチングトランジスタ（ＳＴ５）が備えられている。
データ書込み時における電流漏出を防止するようにＮＭＯＳトランジスタから構成された第５スイッチングトランジスタ（ＳＴ５）が備えられている。
この際、第５スイッチングトランジスタ（ＳＴ５）はゲート端がメインビットラインスイッチング信号（ＭＢＳＷ）に連結され、ドレイン端が第４スイッチングトランジスタ（ＳＴ４）の各ソース端に共通に連結されており、ソース端が接地電圧端（ＶＳＳ）に連結されているもので、サブセルアレイ部当たり一つが備えられている。
次いで、本発明のサブセルアレイ部の第２方法による回路の構成について説明する。
サブセルアレイ部の第２方法による回路構成は、図８に示すように、ワードラインとプレートラインとが１本ずつ対を成して配列され、各セルがワードラインとプレートラインの対とサブビットラインとに一つずつ形成されており、各スイッチングブロックの第２スイッチングトランジスタ（ＳＴ２）のゲートが一つの第２サブビットラインスイッチング信号（ＳＢＳＷ２）印加ラインの制御を受けて動作するように配列されているということを除いては、サブセルアレイ部の第１方法による回路構成と同一である。
上記のように、サブセルアレイ部の第２方法による回路は、ビットラインを中心に折った時、各単位セルが重なるように配列された階層的なオープンビットラインセルの構造を有する。
次いで、本発明のメインビットラインプルアップコントロール部とカラムセレクタの回路構成について説明する。まず、図４ａと図４ｂに示す各メインビットラインプルアップ部は、図９に示すように、ＰＭＯＳトランジスタから構成されており、ドレイン端子がメインビットライン（ＭＢＬ）に連結され、ソース端子は電源電圧端に連結され、ゲート端子はメインビットラインプルアップコントロール信号（ＭＢＰＵＣ）を受けるように構成されている。ゲート端子にはＶＣＣ又はＶＰＰが供給される。
メインビットラインプルアップ部はプリチャージ時にメインビットラインをプルアップさせる役割を果たす。
メインビットラインプルアップ部はプリチャージ時にメインビットラインをプルアップさせる役割を果たす。
次に、本発明の図４ａと図４ｂに示す各カラムセレクタ（Ｃ／Ｓ）はメインビットライン（ＭＢＬ）とデータラインとの間に電圧降下が生じないようにするためのもので、図１０に示すように、ドレイン端子はメインビットラインに、ソース端子はデータバスに連結されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとから構成されたトランスファゲートから構成されている。
前記したように、メインビットライン（ＭＢＬ）はカラムセレクタ（Ｃ／Ｓ）によって選択が決定され、駆動しない間にはメインビットラインプルアップ部によってプルアップされる。
前記したように、メインビットライン（ＭＢＬ）はカラムセレクタ（Ｃ／Ｓ）によって選択が決定され、駆動しない間にはメインビットラインプルアップ部によってプルアップされる。
次いで、本発明の不揮発性強誘電体メモリ装置でマルチビットデータのセンシング（読出し）のためのセンスアンプ及び、それと関連した周辺回路について説明する。
特に、セルに２ビット又は３ビット又はｎビットの形態でデータが格納される場合のセンスアンプ及び、それと関連した回路構成について、即ち、セルに格納されたデータを２ビットと３ビットとｎビットの形態でセンシングする時のセンスアンプ及びその関連回路の構成についてそれぞれ説明する。
特に、セルに２ビット又は３ビット又はｎビットの形態でデータが格納される場合のセンスアンプ及び、それと関連した回路構成について、即ち、セルに格納されたデータを２ビットと３ビットとｎビットの形態でセンシングする時のセンスアンプ及びその関連回路の構成についてそれぞれ説明する。
まず、セルに格納されたデータを２ビットの形態に出力するためのセンスアンプは、図１１に示すように、データバスを介してセルアレイから出力されるマルチレベルデータを入力とし、比較出力する第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））と、第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））から出力される信号をエンコードして、第１，第２入／出力バス（Ｉ／Ｏ＿０，Ｉ／Ｏ＿１）に出力する第１エンコーダ（０）１１１と、データを再格納する時、第１デコーダ１１１のデータを入力し、データバスに出力するためのデジタル／アナログコンバータ１１０とから構成されている。
上記のように、センスアンプで第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））を用いたセンシングを行うためには、各々異なるレベルを有する参照信号発生部が必要である
したがって、第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））に対応するように、第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））の入力端に各々異なるレベルを出力する第１〜第３参照信号発生部（ＲＥＦ（０）〜ＲＥＦ（２））が設けられている。
したがって、第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））に対応するように、第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））の入力端に各々異なるレベルを出力する第１〜第３参照信号発生部（ＲＥＦ（０）〜ＲＥＦ（２））が設けられている。
データバスを複数備え、１本のデータバスに一つのデジタル／アナログコンバータと、第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））とが接続され、これらとエンコーダと、デコーダと２本の入／出力バスとが一つの単位をなすように構成されている。即ち、１本のデータバスと、デジタル／アナログコンバータと、第１〜第３センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２））と、エンコーダと、デコーダと、２本の入／出力バスとは別途にそれぞれと構成されているが、第１〜第３参照信号発生部（ＲＥＦ（０）〜ＲＥＦ（２））は共通に使用される。
次に、セルに格納されたデータを３ビット形態に出力するためのセンスアンプは、図１２に示すように、データバスを介してセルアレイから出力されるデータを入力とし、比較出力する第１〜第７センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（６））と、第１〜第７センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（６））を介して出力される信号をエンコードして、第１〜第３入／出力バス（Ｉ／Ｏ＿０〜Ｉ／Ｏ＿２）に出力するための第１エンコーダ１２２と、データを再格納する時、第１エンコーダ１２２の出力信号を受けて、デジタル／アナログコンバータ１２０に出力する第１デコーダ１２１と、その第１デコーダ１２１のデータを入力とし、データバスに出力するデジタル／アナログコンバータ１２０とから構成されている。
また、センスアンプで第１〜第７センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（６））を用いたセンシングを行うためには、各々異なるレベルを有する参照信号発生部が必要である。したがって、第１〜第７センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（６））の入力端に各々異なるレベルを出力する第１〜第７参照信号発生部（ＲＥＦ（０）〜ＲＥＦ（６））が設けられている。
データバスは複数備えられ、１本のデータバスに一つのデジタル／アナログコンバータと、第１〜第７センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（６））が接続され、これらと、エンコーダと、デコーダと、３本の入／出力バスとが一つの単位を成すように構成されている。
３ビットのセンシングアンプも１本のデータバスと、デジタル／アナログコンバータと、第１〜第７センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（６））と、エンコーダと、デコーダと、３本の入／出力バスは別途にそれぞれと構成されるが、第１〜第７参照信号発生部（ＲＥＦ（０）〜ＲＥＦ（６））は共通に使用される。
次に、セルに格納されたデータをｎビット形態に出力するためのセンスアンプは、図１３に示すように、データバスを介して出力されるデータを入力とし、比較出力する第１〜第（２n−１）センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２n））と、その第１〜第（２n−１）センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２n））を介して出力される信号をエンコードして、第１〜第ｎ入／出力バス（Ｉ／Ｏ＿０〜Ｉ／Ｏ＿（ｎ−１））に出力するための第１エンコーダ１３２と、データを再格納する時、第１エンコーダからの出力信号を受けて、デジタル／アナログコンバータ１３０に出力する第１デコーダ（０）１３１と、第１デコーダ１３１部のデータを入力して、データバスに出力するためのデジタル／アナログコンバータ１３０とから構成されている。
また、センスアンプで第１〜第（２n−１）センシング部（Ｓ／Ａ（０）〜Ｓ／Ａ（２n−２））を用いたセンシングを行うためには、各々異なるレベルを有する参照信号発生部が必要である。したがって、第１〜第（２n−１）センシング部の入力端に各々異なるレベルを出力する第１〜第（２n−１）参照信号発生部（ＲＥＦ（０）〜ＲＥＦ（２n−２））が構成されている。
データバスは複数備えられ、１本のデータバスにデジタル／アナログコンバータ１３０と、第１〜第（２n−１）センシング部とが接続され、これらとエンコーダと、デコーダと、第１〜第ｎ入／出力バスとが一つの単位を成すように構成されている。
次いで、図１１〜図１３に示す各参照信号発生部の構成について説明する。
各参照信号発生部の構成は、図１４に示すように、複数の強誘電体キャパシターとレベル初期化部と、参照レベル調整領域と、参照レベル出力部とから構成されている。
複数の強誘電体キャパシターの第１電極は参照プレートライン（ＲＥＦ＿ＰＬ）に共通に接続され、第２電極はストレージノードの参照電圧センシングライン（ＲＥＦＳＮ）に共通に接続され並列に構成されている。
複数の強誘電体キャパシターの第１電極は参照プレートライン（ＲＥＦ＿ＰＬ）に共通に接続され、第２電極はストレージノードの参照電圧センシングライン（ＲＥＦＳＮ）に共通に接続され並列に構成されている。
そして、参照レベル調整領域は複数のトランスファゲートから構成されているが、このトランスファゲートは最適の強誘電体キャパシターを配置させた後に、工程変化による参照レベルの変化を調整するために、強誘電体キャパシターの第２電極と参照電圧センシングラインとの間に一つずつ配置させたものである。
図１４では最適の強誘電体キャパシターを形成させ、その他の二つの強誘電体キャパシターのそれぞれにトランスファゲートを配置させた場合を示すものである。
レベル初期化部はゲートに参照等価信号（ＲＥＦ＿ＥＱ）が入力され、ドレイン端とソース端はそれぞれ参照電圧センシングラインと接地電圧端とに接続されたＮＭＯＳトランジスタで構成されている。
参照電圧出力部は、電源電圧端（ＶＣＣ）と接地電圧端（ＶＳＳ）との間に負荷ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列に連結され、その共通ノードから参照電圧（ＲＥＦ（ｎ））を得るように構成されている。
負荷ＰＭＯＳトランジスタはゲートが接地され、常時オンとされており、ＮＭＯＳトランジスタはゲートが参照電圧センシングラインの制御を受けて、オン／オフされる。
レベル初期化部はゲートに参照等価信号（ＲＥＦ＿ＥＱ）が入力され、ドレイン端とソース端はそれぞれ参照電圧センシングラインと接地電圧端とに接続されたＮＭＯＳトランジスタで構成されている。
参照電圧出力部は、電源電圧端（ＶＣＣ）と接地電圧端（ＶＳＳ）との間に負荷ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列に連結され、その共通ノードから参照電圧（ＲＥＦ（ｎ））を得るように構成されている。
負荷ＰＭＯＳトランジスタはゲートが接地され、常時オンとされており、ＮＭＯＳトランジスタはゲートが参照電圧センシングラインの制御を受けて、オン／オフされる。
上記のような構成を有する参照信号発生部の動作は、図１５に示すように、アクティブ区間とプリチャージ区間とにタイミングが分けられる。
アクティブ区間はｔ１〜ｔ３区間であり、プリチャージ区間はｔ０，ｔ４，ｔ５区間である。アクティブ区間にはチップ選択バーパッド（ＣＳＢｐａｄ）を介して「ロー」レベルの信号が出力され、プリチャージ区間にはＣＳＢｐａｄを介して「ハイ」レベル信号が出力される。
アクティブ区間はｔ１〜ｔ３区間であり、プリチャージ区間はｔ０，ｔ４，ｔ５区間である。アクティブ区間にはチップ選択バーパッド（ＣＳＢｐａｄ）を介して「ロー」レベルの信号が出力され、プリチャージ区間にはＣＳＢｐａｄを介して「ハイ」レベル信号が出力される。
ｔ０区間には参照プレートライン（ＲＥＦ＿ＰＬ）は「ハイ」レベルで、参照等価信号（ＲＥＦ＿ＥＱ）が「ハイ」であるので、参照電圧センシングノード（ＲＥＦＳＮ）は「ロー」レベルとなり、ＲＥＦ（ｎ）は「ハイ」レベルである。
その後、ｔ１区間には参照プレートライン（ＲＥＦ＿ＰＬ）が「ロー」レベルとなり、参照等価信号（ＲＥＦ＿ＥＱ）が「ハイ」レベルを維持するので、参照電圧センシングノード（ＲＥＦＳＮ）は「ロー」レベルのままであり、ＲＥＦ（ｎ）も「ハイ」レベルで、強誘電体キャパシターに参照チャージが充電される。
そして、ｔ２区間には参照プレートライン（ＲＥＦ＿ＰＬ）は「ハイ」レベルに遷移され、参照等価信号（ＲＥＦ＿ＥＱ）が「ロー」レベルに遷移するので、参照電圧センシングノード（ＲＥＦＳＮ）は「ハイ」レベルを発生して、ＲＥＦ（ｎ）は「ロー」レベルを出力する。
そして、ｔ３区間はｔ２区間と同レベルの信号を出力する。その状態でｔ３区間にセンシングイネーブル信号（ＳＥＮ）が「ハイ」レベルを出力して、この区間に参照電圧をセンシングする。
次いで、上記説明した本発明の不揮発性強誘電体メモリ装置を用いたマルチビットデータ格納方法について説明する。
まず、電流センシングを用いて２ビット、３ビット、ｎビットのデータをセルに格納／センシングするための概念について各々説明する。
まず、セルに２ビットを格納するとき、セルには４−レベルのデータ格納が必要である。すなわち、００，０１，１０，１１の格納レベルが必要であるが、このように４つのレベルに分けて格納するために、セルにＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３の電圧で別々に格納する。
まず、セルに２ビットを格納するとき、セルには４−レベルのデータ格納が必要である。すなわち、００，０１，１０，１１の格納レベルが必要であるが、このように４つのレベルに分けて格納するために、セルにＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３の電圧で別々に格納する。
各々のレベルを書き込む方法として、まず、セルトランジスタをターンオンさせた後、プレートライン（ＰＬ）に接地電圧（ＶＳＳ）を印加した状態で、サブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）を調整して、セルにＶＷ０（即ち、ＶＰＰ）電圧を書き込む。これがデータ「１１」レベルを格納する動作である。
データ「１０」レベルを格納するためには、データ「１１」を格納した状態のままプレートライン（ＰＬ）にＶＰＰを加え、ＳＢＬとＭＢＬにＶＷ１を印加する。
すると、プレートラインとＳＢＬに「ＶＷ０−ＶＷ１」だけの電圧が加えられるので、その電圧差だけ最初に格納された電荷が遷移されて、データレベルは「１１」から「１０」に遷移する。
すると、プレートラインとＳＢＬに「ＶＷ０−ＶＷ１」だけの電圧が加えられるので、その電圧差だけ最初に格納された電荷が遷移されて、データレベルは「１１」から「１０」に遷移する。
次に、データ「０１」レベルを格納するためには、プレートライン（ＰＬ）にＶＰＰが加えられた状態で、ＳＢＬとＭＢＬにＶＷ２電圧を印加する。
すると、ＰＬとＳＢＬに「ＶＷ１−ＶＷ２」だけの電圧が加えられるので、その電圧差だけ以前に格納された電荷が遷移して、データレベルは「１０」から「０１」に遷移する。
すると、ＰＬとＳＢＬに「ＶＷ１−ＶＷ２」だけの電圧が加えられるので、その電圧差だけ以前に格納された電荷が遷移して、データレベルは「１０」から「０１」に遷移する。
次に、データ「００」レベルを格納するためには、プレートライン（ＰＬ）にＶＰＰが加えられた状態で、ＳＢＬとＭＢＬにＶＷ３（即ち、ＶＳＳ）電圧を印加する。すると、ＰＬとＳＢＬに「ＶＷ２−ＶＷ３」だけの電圧が加えられるので、その電圧差だけ以前に格納された電荷が遷移して、データレベルは「０１」から「００」に遷移する。
前記で最初のデータ「１１」レベルで強誘電体キャパシターに「３Ｑ」だけの電荷が格納されていると仮定する場合、データ「１０」レベル時は強誘電体キャパシターに「２Ｑ」だけの電荷が格納され、データ「０１」レベル時は強誘電体キャパシターに「１Ｑ」だけの電荷が格納され、データ「００」レベル時は強誘電体キャパシターに「０Ｑ」だけの電荷が格納される。
ＶＷ０〜ＶＷ３はそれぞれキャパシターの両電極に加えられた電圧状態を示すものである。参考に、４つのレベルのＶＷ０〜ＶＷ３は書込み／再格納動作時に図１１のエンコーダの出力がデコーダにフィードバックされ、フィードバックされた信号がデジタル／アナログコンバータを介して４つのレベルに分けて出力される。
以下、前述したヒステリシス曲線を有するキャパシタを用いて２ビットを格納したセルの読出しモード時のセンシングについて説明する。
セルに格納されたデータレベルに従って４つの異なるセンシング電圧がサブビットライン（ＳＢＬ）に現れる。このＳＢＬのセンシング電圧は、図１６ｂに示すように、メインビットライン（ＭＢＬ）で４つのデータレベルとして表すことができる。
この４つのレベルは３つの参照レベルと比較／増幅される。この参照レベルは第１〜第３参照レベル（ＲＥＦ（０），ＲＥＦ（１），ＲＥＦ（２））として示すことができ、ＲＥＦ（０）＜ＲＥＦ（１）＜ＲＥＦ（２）の大きさを有する。
この４つのレベルは３つの参照レベルと比較／増幅される。この参照レベルは第１〜第３参照レベル（ＲＥＦ（０），ＲＥＦ（１），ＲＥＦ（２））として示すことができ、ＲＥＦ（０）＜ＲＥＦ（１）＜ＲＥＦ（２）の大きさを有する。
すなわち、図１６ｂはセルに２ビットのデータが格納されている場合、ＳＢＬに伝達された他の４つのセンシング電圧に従って第４スイッチングトランジスタ（ＳＴ４）を介して流れる電流値が変り、これにより、ＭＢＬに４つの異なるデータレベル（「１１」，「１０」，「０１」，「００」）として表現される。
その際、図１６ｂに示すように、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（２）より大きいと、データレベル「１１」としてセンシングされ、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（２）より小さく、ＲＥＦ（１）より大きいと、データレベル「１０」としてセンシングされ、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（１）より小さく、ＲＥＦ（０）より大きいと、データレベル「０１」としてセンシングされ、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（０）より小さいと、データレベル「００」としてセンシングされる。
次に、セルに３ビットを格納する時、セルには８−レベルのデータ格納が必要である。すなわち、０００，００１，０１０，…，１１１の格納レベルが必要であるが、このように、８つのレベルに格納するために、セルにＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３，…，ＶＷ７の電圧に分けて格納する。
それぞれのレベルを書き込む方法は、まず、セルトランジスタをターンオンさせた後、プレートライン（ＰＬ）に接地電圧（ＶＳＳ）を印加した状態で、サブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）を調整して、全てのセルにＶＷ０（即ち、ＶＰＰ）電圧で書き込む。これがデータ「１１１」レベルを格納する動作である。
その後、データ「１１０」レベルを格納するためにはプレートライン（ＰＬ）にＶＰＰを加え、ＳＢＬとＭＢＬにＶＰＰからＶＷ１電圧を印加する。
すると、プレートラインとＳＢＬに「ＶＷ０−ＶＷ１」だけの電圧が加えられるので、その電圧差だけ最初に格納された電荷が遷移されて、データレベルは「１１１」から「１１０」に遷移する。
すると、プレートラインとＳＢＬに「ＶＷ０−ＶＷ１」だけの電圧が加えられるので、その電圧差だけ最初に格納された電荷が遷移されて、データレベルは「１１１」から「１１０」に遷移する。
次に、データ「１０１」レベルを格納するためには、プレートライン（ＰＬ）にＶＰＰが加えられた状態で、ＳＢＬとＭＢＬにＶＷ２電圧を印加する。
すると、ＰＬとＳＢＬに「ＶＷ１−ＶＷ２」だけの電圧が加えられるので、その電圧差だけ以前に格納された電荷が遷移して、データレベルは「１１０」から「１０１」に遷移する。
すると、ＰＬとＳＢＬに「ＶＷ１−ＶＷ２」だけの電圧が加えられるので、その電圧差だけ以前に格納された電荷が遷移して、データレベルは「１１０」から「１０１」に遷移する。
次に、データ「１００」レベルを格納するためには、プレートライン（ＰＬ）にＶＰＰが加えられた状態で、ＳＢＬとＭＢＬにＶＷ３電圧を印加する。
すると、ＰＬとＳＢＬに「ＶＷ２−ＶＷ３」だけの電圧が加えられるので、その電圧差だけ以前に格納された電荷が遷移して、データレベルは「１０１」から「１００」に遷移する。
すると、ＰＬとＳＢＬに「ＶＷ２−ＶＷ３」だけの電圧が加えられるので、その電圧差だけ以前に格納された電荷が遷移して、データレベルは「１０１」から「１００」に遷移する。
上記のように、ＰＬをＶＰＰに固定した状態で、ＳＢＬとＭＢＬにＶＷ３からＶＷ７（ＶＳＳ）電圧に順次に変化させると、データレベルが「０１１」から「０００」に順次に遷移する。
例えば、複数のレベルの何れか一つのレベルとなるように書き込む場合に、例えば、セルにデータレベル「０１１」を書き込むためには、まず、データレベル「１１１」状態にしてＰＬをＶＰＰに遷移させ、ＳＢＬとＭＢＬにＶＷ４レベルの電圧を印加すれば良い。
例えば、複数のレベルの何れか一つのレベルとなるように書き込む場合に、例えば、セルにデータレベル「０１１」を書き込むためには、まず、データレベル「１１１」状態にしてＰＬをＶＰＰに遷移させ、ＳＢＬとＭＢＬにＶＷ４レベルの電圧を印加すれば良い。
最初のデータ「１１１」レベルで強誘電体キャパシターに「７Ｑ」だけの電荷が格納されていると仮定する場合、データ「１１０」レベル時は強誘電体キャパシターに「６Ｑ」だけの電荷が格納され、データ「１０１」レベル時は強誘電体キャパシターに「５Ｑ」だけの電荷が格納され、このような順で、データ「０００」レベル時は強誘電体キャパシターに「０Ｑ」だけの電荷が格納される。
ＶＷ０〜ＶＷ７はそれぞれキャパシター両電極に加えられた電圧の状態を示すものである。参考に、８つのレベルのＶＷ０〜ＶＷ７は書込み／再格納動作時に図１２のエンコーダの出力がデコーダにフィードバックされ、フィードバックされた信号がデジタル／アナログコンバータを介して８つのレベルに分けられて出力される。
以下、上記のような形状のヒステリシス曲線を有する３ビット格納セルの読出しモード時のセンシングレベルについて説明する。
セルに格納されたデータレベルに従って８つの違うセンシング電圧がサブビットライン（ＳＢＬ）に示される。
このＳＢＬのセンシング電圧は、図１７ｂに示すように、メインビットライン（ＭＢＬ）で８つのデータレベルとして現れる。
この８つのレベルは７つの参照レベルと比較／増幅される。その参照レベルは第１〜第７参照レベル（ＲＥＦ（０）〜ＲＥＦ（６））として示すことができ、ＲＥＦ（０）＜ＲＥＦ（１）＜ＲＥＦ（２）＜ＲＥＦ＜（３）＜ＲＥＦ（４）＜ＲＥＦ（５）＜ＲＥＦ（６）の大きさを有する。
この８つのレベルは７つの参照レベルと比較／増幅される。その参照レベルは第１〜第７参照レベル（ＲＥＦ（０）〜ＲＥＦ（６））として示すことができ、ＲＥＦ（０）＜ＲＥＦ（１）＜ＲＥＦ（２）＜ＲＥＦ＜（３）＜ＲＥＦ（４）＜ＲＥＦ（５）＜ＲＥＦ（６）の大きさを有する。
すなわち、図１７ｂはセルに３ビットのデータが格納されている場合、ＳＢＬに伝達された８つのセンシング電圧に従って第４スイッチングトランジスタ（ＳＴ４）を介して流れる電流値が変わり、これにより、ＭＢＬに８つの異なるデータレベル（「１１」，「１０」，「０１」，「００」）として現われる。
このとき、図１７ｂに示すように、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（６）より大きいと、データレベル「１１１」としてセンシングされ、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（３）より小さく、ＲＥＦ（２）より大きいと、データレベル「０１１」としてセンシングされ、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（２）より小さく、ＲＥＦ（１）より大きいと、データレベル「０１０」としてセンシングされ、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（１）より小さく、ＲＥＦ（０）より大きいと、データレベル「００１」としてセンシングされ、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（０）より小さいと、データレベル「０」としてセンシングされる。
次に、セルにｎビットを格納する時、セルには２nレベルのデータ格納が必要である。すなわち、００・・００，００・・０１，…，１１・・１０，１１・・１１の格納レベルが必要であるが、このように、２n個のレベルに格納するために、セルにＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３，…，ＶＷ（２n−１）の電圧別に格納する。
それぞれのレベルを書き込む方法として、まず、セルトランジスタをターンオンさせた後、プレートライン（ＰＬ）に接地電圧（ＶＳＳ）を印加した状態で、サブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）を調整して、全てのセルにＶＷ０（即ち、ＶＰＰ）電圧で書き込む。これがデータ「１１・・１１」レベルを格納する動作である。
その後、データ「１１・・１０」レベルを格納するためにはプレートライン（ＰＬ）にＶＰＰを加え、ＳＢＬとＭＢＬにＶＰＰからＶＷ１電圧を印加する。
すると、プレートラインとＳＢＬに「ＶＷ０−ＶＷ１」だけの電圧が加えられるので、その電圧差だけ最初に格納された電荷が遷移して、データレベルは「１１・・１１」から「１１・・１０」に遷移する。
すると、プレートラインとＳＢＬに「ＶＷ０−ＶＷ１」だけの電圧が加えられるので、その電圧差だけ最初に格納された電荷が遷移して、データレベルは「１１・・１１」から「１１・・１０」に遷移する。
上記したように、ＰＬをＶＰＰに固定した状態で、ＳＢＬとＭＢＬにＶＷ２からＶＷ（２n−１）（即ち、ＶＳＳ）電圧で順次変化させると、データレベルが「１１・・０１」から「００・・００」に順次に遷移する。
例えば、複数のレベルの何れか一つのレベルとなるように書き込む場合に、例えば、セルにデータレベル「００・・０１」を書き込むためには、まず、データレベルを「１１・・１１」の状態として、ＰＬをＶＰＰに遷移させ、ＳＢＬとＭＢＬにＶＷ（２n−２）レベルの電圧を印加すれば良い。
最初のデータ「１１・・１１」レベルで強誘電体キャパシターに「２nＱ」だけの電荷が格納されていると仮定する場合、データ「１１・・１０」レベル時は強誘電体キャパシターに「（２n−１）Ｑ」だけの電荷が格納され、このような順序に応じて、データ「００・・００」レベル時は強誘電体キャパシターに「０Ｑ」だけの電荷が格納される。
ＶＷ０〜ＶＷ（２n−１）はそれぞれキャパシター両電極に加えられた電圧状態を示すものである。２n個のレベルのＶＷ０〜ＶＷ（２n−１）は書込み／再格納動作時に図１３のエンコーダの出力がデコーダにフィードバックされ、フィードバックされた信号がデジタル／アナログコンバータを介して２n個のレベルに分けられて出力される。
以下、前記のような形状のヒステリシス曲線を有するｎビット格納セルの読出しモード時のセンシングレベルについて説明する。
セルに格納されたデータレベルに応じて２n個の違うセンシング電圧がサブビットライン（ＳＢＬ）に現れる。
このＳＢＬのセンシング電圧は、図１８ｂに示すように、メインビットライン（ＭＢＬ）に２n個のデータレベルとして現われる。
この２n個のレベルは（２n−１）個の参照レベルと比較／増幅される。
この際、参照レベルは第１〜第（２n−１）参照レベル（ＲＥＦ（０）〜ＲＥＦ（２n−２））として示すことができ、ＲＥＦ（０）＜ＲＥＦ（１）＜ＲＥＦ（２）＜ … ＜ＲＥＦ（２n−２）の大きさを有する。
この２n個のレベルは（２n−１）個の参照レベルと比較／増幅される。
この際、参照レベルは第１〜第（２n−１）参照レベル（ＲＥＦ（０）〜ＲＥＦ（２n−２））として示すことができ、ＲＥＦ（０）＜ＲＥＦ（１）＜ＲＥＦ（２）＜ … ＜ＲＥＦ（２n−２）の大きさを有する。
すなわち、図１８ｂはセルにｎビットのデータが格納されている場合、ＳＢＬに伝達された他の２n個のセンシング電圧に従って第４スイッチングトランジスタ（ＳＴ４）を介して流れる電流値が変わり、これにより、ＭＢＬに２n個の異なるデータレベル（「１１・・１１」，〜 ，「００・・００」）として表現される。
そのとき、図１８ｂに示すように、メインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（２n−２）より大きいと、データレベル「１１・・１１」としてセンシングされ、以下同様にして最後にメインビットライン（ＭＢＬ）に伝達されたセンシングレベルがＲＥＦ（０）より小さいと、データレベル「００・・００」としてセンシングされる。
次に、本発明によるマルチビットのデータ書込み及び読出し動作をタイミング図を参照して説明する。
本発明の読出し及び書込み動作を適用するためのＦｅＲＡＭメモリは、セルアレイを複数のサブセルアレイ部に分けて、サブビットラインとメインビットラインを備えている。
特に、セルから誘起された電圧、すなわちセルに格納されていた電圧をサブビットラインを介して第４スイッチングトランジスタ（ＳＴ４）のゲート端に印加することにより、セルデータの格納されていたマルチレベル値に従って第４スイッチングトランジスタ（ＳＴ４）の内部抵抗を変え、それに流れる電流値が格納データに応じて異なるようにして、第４スイッチングトランジスタ（ＳＴ４）のドレイン端に連結されたメインビットライン電圧を複数の参照値と比較してセンシングするのである。
特に、セルから誘起された電圧、すなわちセルに格納されていた電圧をサブビットラインを介して第４スイッチングトランジスタ（ＳＴ４）のゲート端に印加することにより、セルデータの格納されていたマルチレベル値に従って第４スイッチングトランジスタ（ＳＴ４）の内部抵抗を変え、それに流れる電流値が格納データに応じて異なるようにして、第４スイッチングトランジスタ（ＳＴ４）のドレイン端に連結されたメインビットライン電圧を複数の参照値と比較してセンシングするのである。
以下、本発明による不揮発性強誘電体メモリ装置のマルチレベル書込み動作をタイミング図を参照して説明する。
セル動作の１サイクルはアクティブ区間とプリチャージ区間とに分けて説明することができ、アクティブ区間はＣＳＢが「ロー」レベルの時であり、プリチャージ区間はＣＳＢが「ハイ」レベルの時である。
全体の動作タイミングをｔ０〜ｔ７区間に分けて説明する。ｔ０区間はプリチャージ区間であり、ｔ１〜ｔ７区間は連続するアクティブ区間である。
まず、図１９に示すように、ｔ０区間はアクティブ区間の前のプリチャージ区間であり、サブビットライン（ＳＢＬ）を０Ｖにするために、サブビットラインプルダウン（ＳＢＰＤ）印加ラインに「ＶＣＣ」を印加する。
まず、図１９に示すように、ｔ０区間はアクティブ区間の前のプリチャージ区間であり、サブビットライン（ＳＢＬ）を０Ｖにするために、サブビットラインプルダウン（ＳＢＰＤ）印加ラインに「ＶＣＣ」を印加する。
そして、ワードライン（ＷＬ）と、プレートライン（ＰＬ）と、サブビットライン第１，第２スイッチ信号（ＳＢＳＷ１，ＳＢＳＷ２）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、センスアンプイネーブル信号（ＳＥＮ）印加ラインと、メインビットラインプルアップコントロール信号（ＭＢＰＵＣ）印加ラインと、カラムセレクタのＮＭＯＳトランジスタを制御するＣＳＮ（図１０参照）には「０Ｖ」電圧を印加する。
そして、ＳＢＰＤとメインビットライン負荷コントロール信号印加ラインには「ハイ」レベルの電圧を印加する。
そして、ＳＢＰＤとメインビットライン負荷コントロール信号印加ラインには「ハイ」レベルの電圧を印加する。
以後のｔ１区間はアクティブ区間が始まる区間であり、ＣＳＢ印加ライン、ＳＢＰＤ印加ライン、メインビットライン負荷コントロール信号（ＭＢＬＣ）印加ラインは「ハイ」レベルから「ロー」レベルに遷移し、ＭＢＰＵＣ（図９参照）は「ハイ」レベルに遷移し、残りの印加ラインはｔ０区間の状態を維持する。
そして、ｔ２区間にはワードライン（ＷＬ）とプレートライン（ＰＬ）にはＶＰＰ電圧を印加し、残りの印加ラインはｔ１区間の電圧を維持する。
これにより、サブビットライン（ＳＢＬ）は「ハイ」レベルとなり、これにより、第４スイッチングトランジスタ（ＳＴ４）がターンオンして、メインビットライン（ＭＢＬ）はＳＢＬに対応する「ロー」レベルに落ちる。
これにより、サブビットライン（ＳＢＬ）は「ハイ」レベルとなり、これにより、第４スイッチングトランジスタ（ＳＴ４）がターンオンして、メインビットライン（ＭＢＬ）はＳＢＬに対応する「ロー」レベルに落ちる。
次に、ｔ３区間にはＷＬとＰＬは「ＶＰＰ」を維持し、センスアンプはＳＥＮにＶＣＣを印加してイネーブルさせ、残りの印加ラインはｔ２区間の信号を維持させる。
このようなｔ２，ｔ３区間はＳＴ４がターンオンする区間として、センシング動作が行われる区間である。
このようなｔ２，ｔ３区間はＳＴ４がターンオンする区間として、センシング動作が行われる区間である。
そして、ｔ４区間にはワードライン（ＷＬ）は「ＶＰＰ」を維持し、プレートライン（ＰＬ）は「ＶＰＰ」から「０Ｖ」に遷移し、サブビットライン第２スイッチ信号（ＳＢＳＷ２）印加ラインは「０Ｖ」から「ＶＰＰ」に遷移し、サブビットラインプルアップ（ＳＢＰＵ）印加ラインに「０Ｖ」を印加する。したがって、サブビットライン（ＳＢＬ）は「ロー」レベル（０Ｖ）となる。
このとき、ＳＢＳＷ２をｔ４区間に予め「ＶＰＰ」に遷移させる理由は、アクティブ区間のｔ５区間にワードラインとＳＢＳＷ２を２ＶＰＰにセルフブーストさせて、全ての単位セルの強誘電体キャパシターにロジック「１」のデータを書き込むためである。
このとき、ＳＢＳＷ２をｔ４区間に予め「ＶＰＰ」に遷移させる理由は、アクティブ区間のｔ５区間にワードラインとＳＢＳＷ２を２ＶＰＰにセルフブーストさせて、全ての単位セルの強誘電体キャパシターにロジック「１」のデータを書き込むためである。
次に、ｔ５区間は全てのセルにロジック「１」データを書き込むための区間である。ｔ４区間にＳＢＳＷ２が「ＶＰＰ」であり、ＳＢＰＵが「０Ｖ」であり、ＳＢＬがフロートされている時、ＳＢＰＵを「ＶＰＰ」に遷移させると、ＳＢＬは「ＶＰＰ」に遷移され、ＳＢＳＷ２とＷＬは「２ＶＰＰ」にセルフブーストされる。
この際、メインビットラインスイッチング信号（ＭＢＳＷ）は「ロー」レベルに遷移される。これにより、ＳＢＬの「ＶＰＰ」信号を受けた選択されたセルの強誘電体キャパシターには「ＶＰＰ」が伝達される。
この際、メインビットラインスイッチング信号（ＭＢＳＷ）は「ロー」レベルに遷移される。これにより、ＳＢＬの「ＶＰＰ」信号を受けた選択されたセルの強誘電体キャパシターには「ＶＰＰ」が伝達される。
そして、ｔ４区間とｔ５区間にＣＳＮを「ロー」レベルに遷移させて、データバスのデータにかかわらずにずメインビットライン負荷コントロール信号（ＭＢＬＣ）印加ラインの「ロー」信号を用いて、メインビットラインを「ハイ」レベルにプルアップさせる。
以後のｔ６区間はマルチビットのデータを書き込む区間である。
以後のｔ６区間はマルチビットのデータを書き込む区間である。
以下ではセルに２ビットのデータを格納（書込み）する場合を例にして説明する。
書込み動作を行う前にメインビットライン負荷コントロール信号（ＭＢＬＣ）印加ラインに「ハイ」レベルを印加して、メインビットライン負荷コントロール部をターンオフさせる。
このとき、ＷＬは「２ＶＰＰ」、ＰＬは「ＶＰＰ」、ＳＢＳＷ１は「ＶＰＰ」、ＳＢＳＷ２は「０Ｖ」に遷移させ、ＳＢＰＵは「ＶＰＰ」を維持し、ＳＥＮは「ＶＣＣ」を維持する。
このとき、ＷＬは「２ＶＰＰ」、ＰＬは「ＶＰＰ」、ＳＢＳＷ１は「ＶＰＰ」、ＳＢＳＷ２は「０Ｖ」に遷移させ、ＳＢＰＵは「ＶＰＰ」を維持し、ＳＥＮは「ＶＣＣ」を維持する。
前記したように、ＳＢＳＷ１はここまでの間「０Ｖ」を維持し、「マルチレベル」データを書き込むｔ６区間だけ「ＶＰＰ」に遷移して、第１スイッチングトランジスタ（ＳＴ１）（図７，図８参照）をターンオンさせる。
前記したように、プレートラインには「ＶＰＰ」が印加され、第１スイッチングトランジスタ（ＳＴ１）がターンオンされている間、メインビットライン（ＭＢＬ）とサブビットラインにマルチレベル電圧、即ち、ＶＷＯ（ＶＰＰ）、ＶＷ１，ＶＷ２，ＶＷ３（ＶＳＳ）のいずれかを印加すると、セルに「ＶＷＯ（ＶＰＰ），ＶＷ１，ＶＷ２，ＶＷ３（ＶＳＳ）」に対応する「１１」，「１０」，「０１」，「００」のような２ビットのデータを書き込むことができる。
前記したように、ｔ５区間に全セルに最大の「ハイ」データを書き込み、後に書き込もうとするデータレベルに従って、プレートラインをＶＰＰに保ってメインビットライン、すなわちサブビットラインの電圧を選択すなわち調整して、マルチレベルのデータを書き込むことができる。
次に、ｔ７区間はｔ０区間と同じ状態にする。
前記動作でＳＢＰＵの「ハイ」電圧をＶＣＣ以上の電圧を使用することにより、低電圧動作モードでもセルに使用する電圧を高くすることができるので、１．０Ｖ以下の低電圧での動作が可能である。
また、センスアンプ増幅後に続けられる「ハイ」データの補強に必要な時間を除去することにより、セル動作時間とサイクルタイムを減らすことができる。
また、メインビットライン（ＭＢＬ）に電流センシングを用いることにより、メインビットラインのキャパシタンスの負荷が大きくてもセンシングマージンが良く、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンに優れている。
また、センスアンプ増幅後に続けられる「ハイ」データの補強に必要な時間を除去することにより、セル動作時間とサイクルタイムを減らすことができる。
また、メインビットライン（ＭＢＬ）に電流センシングを用いることにより、メインビットラインのキャパシタンスの負荷が大きくてもセンシングマージンが良く、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンに優れている。
以下、本発明による不揮発性強誘電体メモリ装置の読出し動作をタイミング図を参照して説明する。
本発明の読出し動作は、書込みイネーブルバー信号（／ＷＥ）が動作中続けてＶＣＣであること、データをセルに書込むのでなく、セルのデータがデータバスに出力されることを除いては書込み動作とほぼ同様である。
ｔ２，ｔ３区間はセンシング区間であり、ｔ５区間は「ハイ」データ書込み区間であり、ｔ６区間はマルチプルレベル再格納区間である。
ｔ２，ｔ３区間はセンシング区間であり、ｔ５区間は「ハイ」データ書込み区間であり、ｔ６区間はマルチプルレベル再格納区間である。
本発明の読出し動作はセルから誘起された電圧をサブビットラインが受けて、第４スイッチングトランジスタのゲートに印加された後、セルに格納されたデータレベルに従ってメインビットラインに抜け出る電流を調整して、メインビットラインにマルチレベルの電圧を伝達することによって行われる。
前記したように、メインビットラインにマルチレベルデータが伝達されると、図１１〜図１３のセンスアンプと参照信号発生部を用いて、セルのレベル状態をセンシングする。
このように、メインビットラインに伝達されたデータのセンシングは、図１６ｂ、図１７ｂ、図１８ｂ及び図１１〜図１３に説明した通りである。
ｔ６区間はマルチレベルデータの再格納区間である。
ｔ６区間はマルチレベルデータの再格納区間である。
ＳＢＳＷ１が「ＶＰＰ」で、第１スイッチングトランジスタがターンオンされている間にフィードバックデコーダループによってＳＢＬとＭＢＬにそれぞれマルチレベルが印加され、印加されたマルチレベルデータがメモリセルに再格納される。
再格納動作を行う前に、ｔ４とｔ５区間にＣＳＮを「ロー」レベルに遷移させて、データバスのデータとは無関係にメインビットライン負荷コントロール信号（ＭＢＬＣ）印加ラインに「ロー」信号を印加して、メインビットラインを「ハイ」レベルにプルアップさせる。
[発明の効果]
以上説明したように、本発明の不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み及び読出し方法によれば次のような効果がある。
すなわち、一つのメモリセルに２ビット以上のデータを格納できるので、従来の複数のメモリセルを一つのメモリセルに代替することができ、チップサイズを画期的に減らすことができる。
これにより、チップのコスト競争力の確保が有利となる。
以上説明したように、本発明の不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み及び読出し方法によれば次のような効果がある。
すなわち、一つのメモリセルに２ビット以上のデータを格納できるので、従来の複数のメモリセルを一つのメモリセルに代替することができ、チップサイズを画期的に減らすことができる。
これにより、チップのコスト競争力の確保が有利となる。
６０：メインビットライン負荷コントロール部
７０，７１，８０，８１：スイッチング制御ブロック
１１０，１２０：デジタル／アナログコンバータ
１１１，１２１：第１デコーダ
１１２，１２２：第１エンコーダ
７０，７１，８０，８１：スイッチング制御ブロック
１１０，１２０：デジタル／アナログコンバータ
１１１，１２１：第１デコーダ
１１２，１２２：第１エンコーダ
Claims (11)
- プレートラインとワードラインの制御を受ける複数の単位セルを含む複数のサブセルアレイ部を備えた複数のセルアレイ部と、
前記セルアレイ部にカラム単位で一方向に配列された複数のメインビットラインと、
前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、
ゲートは前記サブビットラインに接続され、ドレインは前記メインビットラインに接続されるように、前記サブビットライン当たり一つずつ備えられたスイッチングトランジスタと、
前記スイッチングトランジスタを介した電流センシングによって前記セルに格納されたデータに対応する電圧が前記メインビットラインへ伝達され、前記メインビットラインへ伝達された電圧を受けてマルチビット状態をセンシングするように複数のセルアレイ部に共有された複数のセンスアンプから構成されたセンスアンプ部とを備えた不揮発性強誘電体メモリ装置で、
前記サブビットラインをプルアップするためのプルアップトランジスタをターンオンさせた後、プルアップトランジスタの一端に連結されたプルアップ信号印加ラインに第１電圧（ＶＰＰ）を印加する第１過程と、
前記第１過程に応じて前記ワードラインに２ＶＰＰにセルフブーストされた電圧が印加され、セルがターンオンされる第２過程と、
前記第１過程と同時に前記サブビットラインに前記第１電圧（ＶＰＰ）が印加され、全セルに前記第１電圧（ＶＰＰ）レベルが伝達される第３過程とを介して全セルに「ハイ」データを書き込む段階と、
前記プレートラインと前記サブビットラインの電圧及びメインビットラインの電圧を調整して、前記セルにｎビットのマルチビットデータを書込みさせる段階とを備えることを特徴とする不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。 - 前記マルチビットがｎビットである場合、
前記セルに「００・・００」，「００・・０１」，…，「１１・・１０」，「１１・・１１」の２n個の格納レベルに分けて書き込むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。 - 前記２n個の格納レベルの中、「１１・・１１」レベルは前記全セルに書込まれた「ハイ」データレベルであることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
- 前記２n個の格納レベルの中、「１１・・１０」レベルの書込みは前記プレートライン（ＰＬ）に第１電圧（ＶＷ０、即ち、ＶＰＰ）を加え、
前記サブビットラインと前記メインビットラインには、前記第１電圧（ＶＰＰ）と接地電圧（ＶＳＳ）をｎ個の第１〜第ｎ電圧に分けた電圧（ＶＷ０，ＶＷ１，〜，ＶＷ（２n−２），ＶＷ（２n−１））の中、第２電圧（ＶＷ１）を印加して行うことを特徴とする請求項２記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。 - 前記２n個の格納レベルの中、「００・・０１」レベルの書込みは前記プレートライン（ＰＬ）に第１電圧（ＶＰＰ）が印加された状態で前記サブビットラインと前記メインビットラインに前記第１電圧（ＶＰＰ）と接地電圧（ＶＳＳ）をｎ個の第１〜第ｎ電圧に分けた電圧（ＶＷ０，ＶＷ１，〜，ＶＷ（２n−２），ＶＷ（２n−１））の中、第（２n−１）電圧（ＶＷ（２n−２））を印加して行うことを特徴とする請求項２記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
- 前記２n個の格納レベルの中、「００・・００」レベルの書込みは前記プレートライン（ＰＬ）に第１電圧（ＶＰＰ）が印加された状態で前記サブビットラインと前記メインビットラインに、前記第１電圧（ＶＰＰ）と接地電圧（ＶＳＳ）をｎ個の第１〜第ｎ電圧に分けた電圧（ＶＷ０，ＶＷ１，〜，ＶＷ（２n−２），ＶＷ（２n−１））の中、第ｎ電圧（ＶＷ（２n−１）、即ち、ＶＳＳ）を印加して行うことを特徴とする請求項２記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
- 前記マルチビットが２ビットである場合、前記セルに００，０１，１０，１１の４つの格納レベルに分けて書き込むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
- 前記４つの格納レベルの中、「１１」レベルは前記全てのセルに書込まれた「ハイ」レベルであることを特徴とする請求項７記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
- 前記４つの格納レベルの中、「１０」レベルの書込みは前記プレートライン（ＰＬ）に第１電圧（ＶＷ０、即ち、ＶＰＰ）を加え、前記サブビットラインと前記メインビットラインに前記第１電圧より小さい第２電圧（ＶＷ１）を印加して行うことを特徴とする請求項７記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
- 前記４つの格納レベルの中、「０１」レベルの書込みは前記プレートライン（ＰＬ）に第１電圧（ＶＰＰ）が印加された状態で、前記サブビットラインと前記メインビットラインに前記第２電圧より小さい第３電圧（ＶＷ２）を印加して行うことを特徴とする請求項９記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
- 前記４つの格納レベルの中、「００」レベルの書込みは前記プレートライン（ＰＬ）に第１電圧（ＶＰＰ）が印加された状態で、前記サブビットラインと前記メインビットラインに前記第３電圧より小さい第４電圧（ＶＷ３、即ち、ＶＳＳ）を印加して行うことを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置を用いたマルチビットデータの書込み方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0078928A KR100487417B1 (ko) | 2001-12-13 | 2001-12-13 | 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법 |
| KR2001-78928 | 2001-12-13 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002326371A Division JP2003281884A (ja) | 2001-12-13 | 2002-11-11 | 不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み及び読出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008305549A JP2008305549A (ja) | 2008-12-18 |
| JP4801125B2 true JP4801125B2 (ja) | 2011-10-26 |
Family
ID=19716996
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002326371A Pending JP2003281884A (ja) | 2001-12-13 | 2002-11-11 | 不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み及び読出し方法 |
| JP2008209678A Expired - Fee Related JP4801125B2 (ja) | 2001-12-13 | 2008-08-18 | 不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002326371A Pending JP2003281884A (ja) | 2001-12-13 | 2002-11-11 | 不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み及び読出し方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6967858B2 (ja) |
| JP (2) | JP2003281884A (ja) |
| KR (1) | KR100487417B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10049720B2 (en) | 2016-07-29 | 2018-08-14 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451762B1 (ko) * | 2001-11-05 | 2004-10-08 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
| KR100487920B1 (ko) * | 2002-09-06 | 2005-05-06 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| US6856534B2 (en) * | 2002-09-30 | 2005-02-15 | Texas Instruments Incorporated | Ferroelectric memory with wide operating voltage and multi-bit storage per cell |
| KR100546179B1 (ko) * | 2003-07-30 | 2006-01-24 | 주식회사 하이닉스반도체 | 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 |
| KR100506456B1 (ko) * | 2003-07-30 | 2005-08-05 | 주식회사 하이닉스반도체 | 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 |
| KR100569558B1 (ko) * | 2003-11-10 | 2006-04-10 | 주식회사 하이닉스반도체 | 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 |
| US7196924B2 (en) * | 2004-04-06 | 2007-03-27 | Macronix International Co., Ltd. | Method of multi-level cell FeRAM |
| JP2006004514A (ja) * | 2004-06-17 | 2006-01-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7490664B2 (en) * | 2004-11-12 | 2009-02-17 | Halliburton Energy Services, Inc. | Drilling, perforating and formation analysis |
| JP4728726B2 (ja) * | 2005-07-25 | 2011-07-20 | 株式会社東芝 | 半導体記憶装置 |
| US7844879B2 (en) | 2006-01-20 | 2010-11-30 | Marvell World Trade Ltd. | Method and system for error correction in flash memory |
| US7646622B2 (en) * | 2006-03-23 | 2010-01-12 | Toshiba America Research, Inc. | Memory based computation systems and methods of using the same |
| US8116117B2 (en) | 2006-11-29 | 2012-02-14 | Samsung Electronics Co., Ltd. | Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device |
| KR100801082B1 (ko) * | 2006-11-29 | 2008-02-05 | 삼성전자주식회사 | 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치 |
| TWI402970B (zh) * | 2006-12-27 | 2013-07-21 | Hynix Semiconductor Inc | 具有鐵電元件之半導體記憶元件及其更新方法 |
| US8164941B2 (en) * | 2006-12-27 | 2012-04-24 | Hynix Semiconductor Inc. | Semiconductor memory device with ferroelectric device and refresh method thereof |
| KR100861170B1 (ko) | 2007-05-17 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7719905B2 (en) * | 2007-05-17 | 2010-05-18 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7936597B2 (en) * | 2008-03-25 | 2011-05-03 | Seagate Technology Llc | Multilevel magnetic storage device |
| US8098520B2 (en) * | 2008-04-25 | 2012-01-17 | Seagate Technology Llc | Storage device including a memory cell having multiple memory layers |
| US7961493B2 (en) * | 2008-06-06 | 2011-06-14 | International Business Machines Corporation | Programmable device |
| KR20100110119A (ko) | 2009-04-02 | 2010-10-12 | 삼성전자주식회사 | 데이터를 송신하는 송신기 및 이를 구비하는 반도체 장치 |
| CN101620879A (zh) * | 2009-07-29 | 2010-01-06 | 复旦大学 | 铁电存储器多位数据存储的操作方法 |
| ITTO20110181A1 (it) * | 2011-02-01 | 2012-08-02 | St Microelectronics Srl | Supporto di memorizzazione provvisto di elementi di materiale ferroelettrico e relativo metodo di lettura non distruttiva |
| FR2973553B1 (fr) * | 2011-03-31 | 2013-03-29 | Thales Sa | Procédé de mise en oeuvre d'une jonction tunnel ferroelectrique, dispositif comprenant une jonction tunnel ferroelectrique et utilisation d'un tel dispositif |
| US8593860B2 (en) * | 2011-12-09 | 2013-11-26 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays |
| US8693236B2 (en) | 2011-12-09 | 2014-04-08 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features |
| KR102005226B1 (ko) * | 2012-10-29 | 2019-07-30 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 |
| KR102056853B1 (ko) * | 2013-01-18 | 2020-01-22 | 삼성전자주식회사 | 저항성 메모리 장치 및 그에 따른 동작 제어방법 |
| US9899073B2 (en) | 2016-06-27 | 2018-02-20 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
| US9697882B1 (en) * | 2016-08-30 | 2017-07-04 | Radiant Technologies, Inc. | Analog ferroelectric memory with improved temperature range |
| US10418085B2 (en) | 2017-07-20 | 2019-09-17 | Micron Technology, Inc. | Memory plate segmentation to reduce operating power |
| KR102405521B1 (ko) | 2021-01-06 | 2022-06-03 | 연세대학교 산학협력단 | 강유전체 메모리 장치 및 이의 리드/라이트 방법 |
| US11527277B1 (en) * | 2021-06-04 | 2022-12-13 | Kepler Computing Inc. | High-density low voltage ferroelectric memory bit-cell |
| US11751403B1 (en) | 2021-11-01 | 2023-09-05 | Kepler Computing Inc. | Common mode compensation for 2T1C non-linear polar material based memory bit-cell |
| US11482270B1 (en) | 2021-11-17 | 2022-10-25 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic |
| US11910618B1 (en) | 2022-03-07 | 2024-02-20 | Kepler Computing Inc. | Multi-element ferroelectric gain memory bit-cell having stacked and folded non-planar capacitors |
| US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| JP3242103B2 (ja) * | 1990-11-28 | 2001-12-25 | 株式会社日立製作所 | 半導体多値メモリ |
| JPH05274883A (ja) * | 1992-03-25 | 1993-10-22 | Seiko Epson Corp | 半導体記憶装置 |
| JPH06119773A (ja) * | 1992-10-06 | 1994-04-28 | Hitachi Ltd | 半導体メモリ |
| JPH07141881A (ja) * | 1993-03-31 | 1995-06-02 | Sgs Thomson Microelectron Inc | 階層的ビットラインメモリアーキテクチュア |
| US5903043A (en) * | 1994-10-28 | 1999-05-11 | Canon Kabushiki Kaisha | Semiconductor device and an arithmetic and logic unit, a signal converter and a signal processing system using the same |
| JPH08180673A (ja) * | 1994-12-27 | 1996-07-12 | Nec Corp | 強誘電体メモリセル及びそのアクセス装置 |
| JP3200012B2 (ja) * | 1996-04-19 | 2001-08-20 | 株式会社東芝 | 記憶システム |
| JPH10312691A (ja) * | 1997-05-12 | 1998-11-24 | Sony Corp | 強誘電体記憶装置 |
| JPH10334672A (ja) * | 1997-05-30 | 1998-12-18 | Nec Corp | 半導体記憶装置 |
| US5909449A (en) * | 1997-09-08 | 1999-06-01 | Invox Technology | Multibit-per-cell non-volatile memory with error detection and correction |
| KR100290281B1 (ko) * | 1998-03-03 | 2001-05-15 | 윤종용 | 강유전체 램 장치와 그것의 독출 및 기입 방법들 |
| KR100281125B1 (ko) * | 1998-12-29 | 2001-03-02 | 김영환 | 비휘발성 강유전체 메모리장치 |
| JP3961680B2 (ja) * | 1998-06-30 | 2007-08-22 | 株式会社東芝 | 半導体記憶装置 |
| JP2000040378A (ja) * | 1998-07-24 | 2000-02-08 | Toshiba Corp | 多値強誘電体メモリ |
| JP3660503B2 (ja) * | 1998-07-28 | 2005-06-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3875416B2 (ja) * | 1998-11-11 | 2007-01-31 | 富士通株式会社 | 強誘電体記憶装置 |
| KR100335133B1 (ko) * | 2000-01-28 | 2002-05-04 | 박종섭 | 불휘발성 강유전체 메모리 장치 및 그에 따른 구동방법 |
| CN1229867C (zh) * | 2000-07-13 | 2005-11-30 | 松下电器产业株式会社 | 半导体存储装置的驱动方法 |
| KR100451762B1 (ko) * | 2001-11-05 | 2004-10-08 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
| KR100451763B1 (ko) * | 2001-11-19 | 2004-10-08 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
| KR100459214B1 (ko) * | 2001-12-05 | 2004-12-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리장치 및 그의 메인 비트라인로드 컨트롤부의 구동방법 |
| US6856534B2 (en) * | 2002-09-30 | 2005-02-15 | Texas Instruments Incorporated | Ferroelectric memory with wide operating voltage and multi-bit storage per cell |
-
2001
- 2001-12-13 KR KR10-2001-0078928A patent/KR100487417B1/ko not_active IP Right Cessation
-
2002
- 2002-11-11 JP JP2002326371A patent/JP2003281884A/ja active Pending
- 2002-12-12 US US10/317,150 patent/US6967858B2/en not_active Expired - Lifetime
-
2005
- 2005-06-02 US US11/142,532 patent/US7038934B2/en not_active Expired - Fee Related
-
2008
- 2008-08-18 JP JP2008209678A patent/JP4801125B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10049720B2 (en) | 2016-07-29 | 2018-08-14 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030048881A (ko) | 2003-06-25 |
| JP2008305549A (ja) | 2008-12-18 |
| KR100487417B1 (ko) | 2005-05-03 |
| US7038934B2 (en) | 2006-05-02 |
| US20050213366A1 (en) | 2005-09-29 |
| US6967858B2 (en) | 2005-11-22 |
| US20030112650A1 (en) | 2003-06-19 |
| JP2003281884A (ja) | 2003-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4801125B2 (ja) | 不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み方法 | |
| KR100451762B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그 구동방법 | |
| US5751626A (en) | Ferroelectric memory using ferroelectric reference cells | |
| US5677865A (en) | Ferroelectric memory using reference charge circuit | |
| US5917746A (en) | Cell plate structure for a ferroelectric memory | |
| US5905672A (en) | Ferroelectric memory using ferroelectric reference cells | |
| US5880989A (en) | Sensing methodology for a 1T/1C ferroelectric memory | |
| US20010033510A1 (en) | Memory cell configuration for a 1T/1C ferroelectric memory | |
| KR100492781B1 (ko) | 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 | |
| US6856573B2 (en) | Column decoder configuration for a 1T/1C memory | |
| KR19990000091A (ko) | 강유전체 메모리 셀들을 구비한 불 휘발성 메모리 장치 및 그것의 기입 방법 | |
| US6654274B2 (en) | Ferroelectric memory and method for driving the same | |
| US5995406A (en) | Plate line segmentation in a 1T/1C ferroelectric memory | |
| JP4488653B2 (ja) | 不揮発性強誘電体メモリ装置の駆動方法 | |
| JP4287206B2 (ja) | 強誘電体メモリ装置 | |
| US6721199B2 (en) | Nonvolatile ferroelectric memory device and method for operating main bitline load controller thereof | |
| US6700812B2 (en) | Nonvolatile ferroelectric memory device and method for driving the same | |
| US20050122765A1 (en) | Reference cell configuration for a 1T/1C ferroelectric memory | |
| US6791861B2 (en) | Ferroelectric memory device and a method for driving the same | |
| KR100268876B1 (ko) | 비휘발성 강유전체 메모리소자의 구동회로 | |
| US7177174B2 (en) | Ferroelectric memory device having a reference voltage generating circuit | |
| JP2004164816A (ja) | リダンダンシー回路を備えた強誘電体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110712 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110804 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |