JP3242103B2 - 半導体多値メモリ - Google Patents
半導体多値メモリInfo
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Description
〔産業上の利用分野〕 本発明は、メモリセルに多値の情報を記憶する半導体
多値メモリに係り、特に、高集積密度にしてしかも高S/
N化に好適な半導体多値メモリに関する。 〔従来の技術〕 低消費電力で大容量のメモリ装置の実現法として、半
導体多値メモリが提案されている。これは、従来の半導
体メモリでは1つのメモリセルに2進1桁(1ビット)
の情報を、高電位か低電位かの2値で蓄えていたのに対
し、メモリセルに多値を蓄えることにより、複数ビット
の情報を記憶し、記憶容量の増加をはかる方式である。
メモリセルの蓄積電荷量をm(≧3)個の段階に分け、
その蓄積電荷量がm個の段階のどこに属するかを判別す
る。このようなm値の情報を判別するためには、蓄積電
荷量の段階を示す(m−1)個の境界のうち、どの境界
と境界の間に蓄積電荷量が存在するかを判定することが
必要である。 例えば、特開昭55−14588に、下記のような判別方法
が開示されている。第2図は、そこに示されている4値
情報の判別を行う回路である。メモリセルMCは、1個の
キャパシタと1個のMOSトランジスタからなり、ワード
線WによりMOSトランジスタを駆動して、情報をデータ
線Dに伝達するようになっている。データ線Dは3個の
センスアンプSAi(i=1〜3.以下同じ)に接続されて
いる。読出し動作は以下のように行う。まず、プリチャ
ージサイクルで、データ線DをVDDに、入出力線DQiをそ
れぞれ比較電位VRi(VR1<VR2<VR3)にプリチャージす
る。比較電位VR1,VR2,VR3は、それぞれ4値情報を区別
する蓄積電荷量の3個の境界に対応する。φAが低レベ
ル“L"となり、プリチャージサイクルが終了した後、ワ
ード線Wが高レベル“H"となり、メモリセルMCの情報が
読出され、データ線のレベルが少し下がる。こうして、
データ線Dの電位は、メモリセルMCの蓄積電荷量に応じ
て、比較電位VR1より小さいか、VR1とVR2の間にある
か、VR2とVR3の間にあるか、VR3より大きいかが決ま
る。次に、センス回路SAiを、φB,φDを“L"にしてデ
ータ線D及び入出力線DQiから切り離し、φCを“H"に
して動作させる。各センス回路SAiが、それぞれ安定状
態になった後、再びφBを“H"にすると、入出力線DQi
はセンスアンプSAiの状態に応じて“H"または“L"にな
る。 〔発明が解決しようとする課題〕 上記従来技術では、比較電位VRiは外部からプリチャ
ージすることにより与えられる。センスアンプとして差
動増幅器を用いているが、比較電位は固定された電位で
あり、データ線Dに現われる信号電圧にだけ雑音成分が
含まれ、この影響が除去できない。 United States Patent 3705391には、上記比較電位
を、抵抗ラダー回路を用いて、デジタル信号をアナログ
信号に変換して得る方式が示されている。この方式で
も、比較電位は一定の電位であり、データ線Dに発生す
る雑音成分は除去できない。 データ線Dに発生する雑音の影響を除去するために
は、比較電位にも同様の雑音成分を加えなければならな
い。そのためには、データ線Dの近傍にダミーデータ線
を配置し、それを用いて比較電位を発生する必要があ
る。しかし、m値の判別には、(m−1)個の比較電位
が必要であり、それぞれにダミーデータ線を設けたので
は、その面積が大きくなり、メモリ容量を大きくすると
いう多値半導体メモリの目的が達成できない。 面積増加の小さいダミーデータ線を用いた方式として
は、例えば、アイ・イー・イー・イー 1988 カスタム
インテグレイテッド サーキッツ コンファレンス、
ダイジェスト オブ テクニカル ペーパーズ(1988)
第4.4.1頁から第4.4.4頁(IEEE 1988 CUSTOM INTEGRATE
D CIRCUITS CONFERENCE,Digest of Technical Papers,p
p.4.4.1−4.4.4)に、メモリセル当り4値を蓄える半導
体多値メモリが論じられている。その方式では、データ
線対の一方をメモリセルから電荷が読出されるデータ
線、他方をダミーセルから電荷が読出されるダミーデー
タ線として用いるが、その両者に対する動作が異なり、
読出し動作時にダミーデータ線を分割する。そのため、
データ線に現われる信号電圧と、ダミーデータ線に現わ
れる参照信号電圧とでは、雑音成分に差が生じる。その
雑音成分の差は、センスアンプSAで除去できないので、
高S/N化に限界がある。 そこで、本発明の目的は、面積を大きく増加させるこ
となく、信号に含まれる雑音成分を除去し、メモリセル
から読出した多値情報を高S/Nで判別できる半導体多値
メモリを提供することにある。 〔課題を解決するための手段〕 上記目的を達成するための本発明の特徴は、多値レベ
ル判別手段及び多値レベル供給手段が接続されたデータ
線と平行に、ダミーセルが接続された2本のダミーデー
タ線を配置して多値レベル判別手段に接続し、メモリセ
ルからデータ線へ読出された信号を、上記多値レベル判
別手段により、ダミーセルを読出すことにより2本のダ
ミーデータ線上に得られる信号をそれぞれ定数倍して加
えて得る比較レベルと比較し、上記メモリセルに蓄えら
れていた情報が、3値以上の情報のいずれであるか判別
することである。 〔作用〕 以下のように読出し動作が行われる。まず、あるメモ
リセルがワード線により選択され、データ線に多値の信
号が読出される。同時に、2本のダミーデータ線の各々
にダミーセルから参照信号が読出される。これらが、デ
ータ線に接続された多値レベル判別手段に入力される。
二つの参照信号をそれぞれ定数倍して重み付けし、その
和を取り、比較レベルとする。重みとなる定数の値を変
えることにより、二つの参照信号より三つ以上の比較レ
ベルが得られる。これらと、データ線に現われた信号を
比較することにより、比較レベルに対する信号の判別を
行う。その結果を多値レベル供給手段に入力し、多値の
いずれかの信号がデータ線に出力されて、再書込みが行
われる。 データ線に読出された信号及び2本のダミーデータ線
に現われた参照信号は、それぞれ雑音成分が含まれてい
る。データ線とダミーデータ線を、構成を同じくして、
寄生容量などの電気的特性を揃え、隣接するように配置
して、それらに発生する雑音成分を同じ大きさにでき
る。比較レベルを得るための参照信号に対する重みの値
を適当に定めることにより、比較レベルに含まれる雑音
成分の大きさも、データ線の信号の雑音成分と同じにで
きる。その結果、ダミーデータ線を設けることによる大
きな面積増加を招くことなく、多値レベル判別手段で雑
音の影響を除去でき、高S/Nの読出しが実現できる。
多値メモリに係り、特に、高集積密度にしてしかも高S/
N化に好適な半導体多値メモリに関する。 〔従来の技術〕 低消費電力で大容量のメモリ装置の実現法として、半
導体多値メモリが提案されている。これは、従来の半導
体メモリでは1つのメモリセルに2進1桁(1ビット)
の情報を、高電位か低電位かの2値で蓄えていたのに対
し、メモリセルに多値を蓄えることにより、複数ビット
の情報を記憶し、記憶容量の増加をはかる方式である。
メモリセルの蓄積電荷量をm(≧3)個の段階に分け、
その蓄積電荷量がm個の段階のどこに属するかを判別す
る。このようなm値の情報を判別するためには、蓄積電
荷量の段階を示す(m−1)個の境界のうち、どの境界
と境界の間に蓄積電荷量が存在するかを判定することが
必要である。 例えば、特開昭55−14588に、下記のような判別方法
が開示されている。第2図は、そこに示されている4値
情報の判別を行う回路である。メモリセルMCは、1個の
キャパシタと1個のMOSトランジスタからなり、ワード
線WによりMOSトランジスタを駆動して、情報をデータ
線Dに伝達するようになっている。データ線Dは3個の
センスアンプSAi(i=1〜3.以下同じ)に接続されて
いる。読出し動作は以下のように行う。まず、プリチャ
ージサイクルで、データ線DをVDDに、入出力線DQiをそ
れぞれ比較電位VRi(VR1<VR2<VR3)にプリチャージす
る。比較電位VR1,VR2,VR3は、それぞれ4値情報を区別
する蓄積電荷量の3個の境界に対応する。φAが低レベ
ル“L"となり、プリチャージサイクルが終了した後、ワ
ード線Wが高レベル“H"となり、メモリセルMCの情報が
読出され、データ線のレベルが少し下がる。こうして、
データ線Dの電位は、メモリセルMCの蓄積電荷量に応じ
て、比較電位VR1より小さいか、VR1とVR2の間にある
か、VR2とVR3の間にあるか、VR3より大きいかが決ま
る。次に、センス回路SAiを、φB,φDを“L"にしてデ
ータ線D及び入出力線DQiから切り離し、φCを“H"に
して動作させる。各センス回路SAiが、それぞれ安定状
態になった後、再びφBを“H"にすると、入出力線DQi
はセンスアンプSAiの状態に応じて“H"または“L"にな
る。 〔発明が解決しようとする課題〕 上記従来技術では、比較電位VRiは外部からプリチャ
ージすることにより与えられる。センスアンプとして差
動増幅器を用いているが、比較電位は固定された電位で
あり、データ線Dに現われる信号電圧にだけ雑音成分が
含まれ、この影響が除去できない。 United States Patent 3705391には、上記比較電位
を、抵抗ラダー回路を用いて、デジタル信号をアナログ
信号に変換して得る方式が示されている。この方式で
も、比較電位は一定の電位であり、データ線Dに発生す
る雑音成分は除去できない。 データ線Dに発生する雑音の影響を除去するために
は、比較電位にも同様の雑音成分を加えなければならな
い。そのためには、データ線Dの近傍にダミーデータ線
を配置し、それを用いて比較電位を発生する必要があ
る。しかし、m値の判別には、(m−1)個の比較電位
が必要であり、それぞれにダミーデータ線を設けたので
は、その面積が大きくなり、メモリ容量を大きくすると
いう多値半導体メモリの目的が達成できない。 面積増加の小さいダミーデータ線を用いた方式として
は、例えば、アイ・イー・イー・イー 1988 カスタム
インテグレイテッド サーキッツ コンファレンス、
ダイジェスト オブ テクニカル ペーパーズ(1988)
第4.4.1頁から第4.4.4頁(IEEE 1988 CUSTOM INTEGRATE
D CIRCUITS CONFERENCE,Digest of Technical Papers,p
p.4.4.1−4.4.4)に、メモリセル当り4値を蓄える半導
体多値メモリが論じられている。その方式では、データ
線対の一方をメモリセルから電荷が読出されるデータ
線、他方をダミーセルから電荷が読出されるダミーデー
タ線として用いるが、その両者に対する動作が異なり、
読出し動作時にダミーデータ線を分割する。そのため、
データ線に現われる信号電圧と、ダミーデータ線に現わ
れる参照信号電圧とでは、雑音成分に差が生じる。その
雑音成分の差は、センスアンプSAで除去できないので、
高S/N化に限界がある。 そこで、本発明の目的は、面積を大きく増加させるこ
となく、信号に含まれる雑音成分を除去し、メモリセル
から読出した多値情報を高S/Nで判別できる半導体多値
メモリを提供することにある。 〔課題を解決するための手段〕 上記目的を達成するための本発明の特徴は、多値レベ
ル判別手段及び多値レベル供給手段が接続されたデータ
線と平行に、ダミーセルが接続された2本のダミーデー
タ線を配置して多値レベル判別手段に接続し、メモリセ
ルからデータ線へ読出された信号を、上記多値レベル判
別手段により、ダミーセルを読出すことにより2本のダ
ミーデータ線上に得られる信号をそれぞれ定数倍して加
えて得る比較レベルと比較し、上記メモリセルに蓄えら
れていた情報が、3値以上の情報のいずれであるか判別
することである。 〔作用〕 以下のように読出し動作が行われる。まず、あるメモ
リセルがワード線により選択され、データ線に多値の信
号が読出される。同時に、2本のダミーデータ線の各々
にダミーセルから参照信号が読出される。これらが、デ
ータ線に接続された多値レベル判別手段に入力される。
二つの参照信号をそれぞれ定数倍して重み付けし、その
和を取り、比較レベルとする。重みとなる定数の値を変
えることにより、二つの参照信号より三つ以上の比較レ
ベルが得られる。これらと、データ線に現われた信号を
比較することにより、比較レベルに対する信号の判別を
行う。その結果を多値レベル供給手段に入力し、多値の
いずれかの信号がデータ線に出力されて、再書込みが行
われる。 データ線に読出された信号及び2本のダミーデータ線
に現われた参照信号は、それぞれ雑音成分が含まれてい
る。データ線とダミーデータ線を、構成を同じくして、
寄生容量などの電気的特性を揃え、隣接するように配置
して、それらに発生する雑音成分を同じ大きさにでき
る。比較レベルを得るための参照信号に対する重みの値
を適当に定めることにより、比較レベルに含まれる雑音
成分の大きさも、データ線の信号の雑音成分と同じにで
きる。その結果、ダミーデータ線を設けることによる大
きな面積増加を招くことなく、多値レベル判別手段で雑
音の影響を除去でき、高S/Nの読出しが実現できる。
以下、本発明を実施例を用いて説明する。 第1図は本発明の一実施例を概念的に示したものであ
る。各ワード線Wにより選択される多数のメモリセルMC
(第1図では1個だけ示す)が接続されたデータ線Dと
平行に、ダミーデータ線DDa及びDDbが配置され、それぞ
れダミーワード線DWa,DWbにより選択されるダミーセルD
Ca,DCbが接続される。データ線D及びダミーデータ線DD
a,DDbは、信号伝達手段DS及びDDSa,DDSbを介して、多値
レベル判別手段MLRに接続される。信号伝達手段DS及びD
DSa,DDSbは、多値レベル判別手段MLRの入力インピーダ
ンスの影響を除去するための回路で、入力電圧と出力電
圧は線形な関係である。多値レベル判別手段MLRは、
(m−1)個の判別回路LRi(以下では、i=1,2,…,m
−1)で構成される。また、信号伝達手段DSは、多値レ
ベル供給手段MLWにも接続される。多値レベル判別手段M
LRと多値レベル供給手段MLWは、スイッチSWYを介して、
入出力線DQiに接続される。 メモリセルMCは、m値のレベルV1,V2,…,Vmのいずれ
かを蓄える。あるメモリセルMCを読出すことにより、そ
のメモリセルに蓄えられていた情報に応じて、データ線
に、m値の信号電圧VS1,VS2,…,VSmのいずれかが現われ
る。その信号に応じた電圧VS′(VS1′,VS2′,…,
VSm′のいずれか)が、信号伝達手段DSから出力され、
多値レベル判別手段MLRに入力される。同様に、ある既
知のレベルVa,Vbを蓄えているダミーセルDCa,DCbを読出
すことにより、ダミーデータ線DDa,DDbに電圧VRa,VRbが
現われ、それに応じた信号伝達手段DDSa,DDSbの出力電
圧VRa′,VRb′が、多値レベル判別手段MLRに入力され
る。 多値レベル判別手段MLRは、データ線に現われた信号
電圧VS′について、上記のm値の電圧の隣接するものの
中間の電圧、すなわち(m−1)個の参照電圧VR1′,V
R2′,…,VR(m-1)′に対して大小を判定し、m値レベル
のいずれであるかを判定して出力する。ここでは、 S1′〈VR1′〈VS2′〈VR2′〈…〈VR(m-1)′〈VSm′ …(1.1) とする。この(m−1)個の比較レベルに対する判定
は、(m−1)個の判別回路LRiで行う。 判別回路LRiで用いられる比較レベルVRi′は、電圧V
Ra′を定数倍器MPaでai倍し、電圧VRb′を定数倍器MPb
で(1−ai)倍して、加算器ADDで両者の和をとること
により得る。すなわち、 VRi′=aiVRa′+(1−ai)VRb′ …(1.2) とする。ここで、VRa′及びVRb′は、どのような値に設
定しても良く、それに応じて式(1.2)のaiの値を定め
る。すなわち、ダミーセルDCa,DCbに蓄える電圧Va,V
bは、既知であれば任意の値で良い。式(1.2)のVRi′
に対するVS′の大小を、電圧比較器VCPiにより判別し
て、判別回路LRiの出力Qiとする。 多値レベル判別手段MLRで得られた結果が、多値レベ
ル書込み回路MLWに入力され、それに応じた電圧が、信
号伝達手段DSを介してデータ線Dに伝えられ、情報が読
出されたメモリセルMCに再書込みされる。また、Yデコ
ーダ(図示せず)によりスイッチSWYが制御され、多値
レベル判別手段MLRの出力Qiが、入出力線DQiに出力され
る。 (m−1)個の比較レベルを、2個の信号から得るこ
とにより、ダミーデータ線は2本で良い。その2本のダ
ミーデータ線DDa及びDDbをデータ線Dと近接して配置す
ることにより、比較レベルの雑音成分は、Dに現れる信
号電圧中の雑音成分vNとほとんど同じになる。このとき
の比較レベルvRi′は、 vRi′=ai(VRa′+vN)+(1−ai)(VRb′+vN) =aiVRa′+(1−ai)VRb′+vN =VRi′+vN (1.3) であり、雑音を含まない比較レベルVRi′に雑音成分vN
が加えられたものとなる。したがって、ダミーデータ線
に現われた信号から得られた比較レベルと、データ線に
現われた信号とで、雑音成分が同じになり、その影響が
電圧比較器VCPiで除去される。そのため、高S/Nで情報
を読出せる。 場合によっては、ダミーセルの接続されたダミーデー
タ線を3本以上設け、それらに現われた信号を定数倍し
て和を取ることにより比較レベルを得る構成もできる。
その場合、重みとなる定数の値の選択の幅が広がる。 また、多値レベル判別手段MLRの入力インピーダンス
の影響を除去するために、信号伝達手段DS及びDDSa,DDS
bを用いているが、MLRの入力インピーダンスが十分大き
い場合には、データ線D及びダミーデータ線DDa,DDbを
直接多値レベル判別手段MLRに接続しても良い。 第3図(a)は、第1図中の判別回路LRiの構成例を
示している。入力された電圧VRa′とVRb′の中間の電圧
VRi′を、抵抗分圧によって得る。2個の抵抗Rai,Rbiが
直列に接続され、VRa′とVRb′が入力される。2個の抵
抗間の接点の電圧VRi′は、 VRi′=(RbiVRa′+RaiVRb′)/(Rai+Rbi) …(3.1) となる。ここで、 R=Rai+Rbi …(3.2) として、抵抗Rai,Rbiの値を、 Rai=(1−ai)R …(3.3) Rbi=aiR, …(3.4) とすれば、VRi′は式(1.2)で表される。これを比較レ
ベルとして、入力された信号電圧VS′の判別を行う。二
つの信号電圧を定数倍して和を取ることを、2個の抵抗
で実現しているため、回路規模が小さくて済む。 第3図(b)は、第3図(a)に示した判別回路LRi
を(m−1)個組み合わせて、多値レベル判別手段MLR
を構成した例である。分圧用の抵抗を共有化し、R1,R2,
R3,…,Rmのm個としている。(m−1)個の参照電圧V
Ri′を、 VRa′〈VR1′〈VR2′〈…〈VR(m-1)′〈VRb′ …(3.5) として、これらと信号電圧VS′との比較を(m−1)個
の電圧比較器VCPiにより行う。所望の参照電圧を得るた
めに、 R=R1+R2+R3+…+Rm …(3.6) として、R1を、 R1=a1R …(3.7) とし、Rj(ただし、j=2,3,…,m−1)を、 Rj=ajR−a(j-1)R =(aj−a(j-1))R …(3.8) とし、Rmを、 Rm=(1−a(m-1))R …(3.9) とする。 第4図(a)は、抵抗分圧を利用した判別回路LRiの
別の構成例である。第3図に示した実施例では、電圧V
Ra′と電圧VRb′を抵抗分圧して、参照電圧VRi′を得て
いたが、ここでは、データ線に現われた信号電圧VS′と
電圧VRa′の分圧を行うことにより得られた電圧VSi′
と、電圧VRb′を電圧比較器VCPiに入力し判別を行う。
第3図の構成では、VRi′はVRa′とVRb′の間の電圧に
限定される。例えば、参照電圧VRi′を、VRa′<VRb′
<VRi′としたいとき、式(1.2)から、 ai<0,1−ai>1 …(4.1) となり、第3図の構成では、式(3.4)からRbiが負にな
るため、実現出来ない。第4図(a)の構成では、参照
電圧VRi′を得られる範囲を等価的に拡張している。 VS′とVRa′を2個の抵抗RSi,Raiで分圧して得られる
電圧VSi′は、 VSi′=(RaiVS′+RSiVRa′)/(RSi+Rai) …(4.2) となる。ここで、 R=RSi+Rai …(4.3) として、抵抗RSi,Raiの値を、 RSi=−aiR/(1−ai), …(4.4) Rai=R/(1−ai) …(4.5) とすれば、 VSi′=(VS′−aiVRa′)/(1−ai) …(4.6) となり、電圧比較器VCPiに入力される差動信号は、 VSi′−VRb′=(VS′−aiVRa′)/(1−ai)−VRb′ =[VS′−{aiVRa′+(1−ai)VRb′}]/(1−ai) …(4.7) となる。したがって、信号電圧VS′と式(1.2)で表さ
れる参照電圧VRi′が、VCPiで比較される。 逆に、参照電圧VRi′を、VRi′<VRa′<VRb′とした
いときには、VS′とVRb′を抵抗分圧して得られた電圧V
Si′と、VRa′を電圧比較器VCPiに入力し判別を行う。 第4図(b)は、第4図(a)に示した判別回路LRi
を(m−1)個組み合わせて、多値レベル判別手段MLR
を構成した例である。第3図(b)と同様に、分圧用の
抵抗を共有化し、R1,R2,R3,…,Rmのm個としている。
(m−1)個の参照電圧VRi′を、 VRa′〈VRb′〈VR1′〈VR2′〈…〈VR(m-1)′ …(4.8) として、これらと信号電圧VS′との比較を(m−1)個
の電圧比較器VCPiにより行う。所望の参照電圧を得るた
めに、 R=R1+R2+R3+…Rm …(4.9) として、R1を、 R1=−a1R/(1−a1) …(4.10) とし、Rj(ただし、j=2,3,…,m−1)を、 Rj=-ajR/(1-aj)-{-a(j-1)R/(1-a(j-1))} ={-aj/(1-aj)+-a(j-1)/(1-a(j-1))}R…(4.11) とし、Rmを、 Rm=R/(1−a(m-1)) …(4.12) とする。第3図(b)と同様に、分圧用抵抗がm個で済
む。 第5図は、判別回路LRiの他の構成の例である。第3
図及び第4図に示した実施例は、いずれも抵抗分圧によ
り、式(1.2)で示される重みとの積和を行っている
が、そのために線形で精度の高い抵抗が必要となる。第
5図に示す実施例は、電圧電流変換器TC(TCSi,TCai,TC
bi)を用いて、そのような抵抗を不要にした構成であ
る。電圧電流変換器TCSi,TCai,TCbiの伝達コンダクタン
スを、それぞれG,Gai,Gbiとする。これにより重み付け
が行われる。また、TCaiとTCbiの出力端子を共通にする
ことで、これらの出力電流の和IRiが得られる。TCSiの
出力電流とIRiが、電流比較器CCPiに入力されて、判別
が行われる。伝達コンダクタンスGai,Gbiの値を、 Gai=aiG, …(5.1) Gbi=(1−ai)G …(5.2) とする。IRiは、 IRi=GaiVRa′+GbiVRb′ =G{aiVRa′+(1−ai)VRb′} …(5.3) となって、式(1.2)の参照電圧VRi′に対応した電流が
得られる。 第6図は、電圧電流変換器を用いた判別回路LRiの他
の例である。電圧電流変換器の伝達コンダクタンスが正
の値に限られるとき、第3図に示した実施例と同様に、
第5図の構成では参照電圧VRi′がVRa′とVRb′の間の
電圧に限定される。例えば、参照電圧VRi′を、VRa′<
VRb′<VRi′としたいとき、式(1.2)から、 ai<0,1−ai>1 …(6.1) となり、第5図の構成では、式(5.1)からGaiが負にな
るため、実現出来ない。第6図の構成では、電圧電流変
換器の出力端子の接続を変えて、参照電圧VRi′を得ら
れる範囲を等価的に拡張している。電圧電流変換器T
CSi,TCai,TCbiの伝達コンダクタンスを、それぞれGSi,G
ai,Gとして、 GSi=−aiG/(1−ai), …(6.2) Gai=G/(1−ai) …(6.3) とすれば、電圧電流変換器TCSとTCaiの出力電流の和ISi
は、 ISi=GSiVS′+GaiVRa′ =G(VS′−aiVRa′)/(1−ai) …(6.4) となって、ISiとTCbiの出力電流Ibiの差は、 ISi−Ibi=G(VS′−aiVRa′)/(1−ai)−GVRb′ =G[VS′−{aiVRa′+(1−ai)VRb′}]/(1−ai) …(6.5) となる。したがって、CCPiに入力される電流の差が、信
号電圧VS′と式(1.2)で表される参照電圧VRI′の差に
対応する。 逆に、参照電圧VRi′を、VRi′<VRa′<VRb′とした
いときには、電圧電流比較器TCbiとTCSの出力端子を共
通にし、その和の電流とTCaiの出力電流を電流比較器CC
Piに入力し判別を行う。 第7図は、判別回路LRiの他の構成の例で、差動増幅
器DAai,DAbiと電圧比較器VCPiから構成される。ある利
得の値をAとして、DAai,DAbiの利得Aai,Abiをそれぞ
れ、 Aai=aiA, …(7.1) Abi=(1−ai)A …(7.2) とする。DAai,DAbiの出力電圧Vai′,Vbi′は、 Vai′=aiA(VS′−VRa′), …(7.3) Vbi′=(1−ai)A(VRb′−VS′) …(7.4) となるから、VCPiに入力される差動電圧は、 Vai′−Vbi′=A{ai(VS′−VRa′)−(1−ai)(VRb′−VS′)} =A[VS′−{aiVRa′+(1−ai)VRb′}] …(7.5) とある。これにより、信号電圧VS′と式(1.2)で表さ
れる参照電圧VRi′との比較が行われる。 差動増幅器DAai,DAbiは、入力端子の極性を入れ替え
ることにより負の利得となる。それにより、参照電圧V
Ri′は任意の値にできる。例えば、参照電圧VRi′を、V
Ra′<VRb′<VRi′としたいとき、式(1.2)から、 ai<0,1−ai>1 …(7.6) となり、式(8.1)から、第7図に示した構成で差動増
幅器DAaiの利得Aaiを負にしなければならない。これ
は、DAaiの正入力端子にVRa′、負入力端子にVS′を入
力し、DAaiの利得Aaiを、 Aai=−aiA …(7.7) とすることで実現される。逆に、参照電圧VRi′を、
VRi′<VRa′<VRb′としたいときには、差動増幅器DA
biの正入力端子にVS′、負入力端子にVRb′を入力し、D
Abiの極性を反転させる。 第8図は、判別回路LRiの他の構成の例で、第7図と
同様に、2個の差動増幅器と電圧比較器VCPiから構成さ
れているが、接続が異なる。差動増幅器DASiの利得をA
として、DARiの利得ARiを、 ARi=(1−ai)A …(8.1) とする。DASi,DARiの出力電圧VSi′,VRi′は、 VSi′=A(VS′−VRa′), …(8.2) VRi′=(1−ai)A(VRb′−VRa′) …(8.3) となるから、VCPiに入力される差動電圧は、 Vai′−Vbi′=A{(VS′−VRa′)−(1−ai)(VRb′−VRa)} =A[VS′−{aiVRa′+(1−ai)VRb′}] …(8.4) となる。これにより、信号電圧VS′と式(1.2)で表さ
れる参照電圧VRi′との比較が行われる。この方式で
は、重み付けの係数aiによらず、信号電圧VS′に対する
利得が一定値Aとなる。2個の差動増幅器の利得の比
が、第7図の構成では、 Aai/Abi=ai/(1−ai) …(8.5) であるのに対して、 A/ARi=1/(1−ai) …(8.6) となる。ai<0もしくはai>1の場合に、利得の広がり
が小さく、差動増幅器の相対精度を高くできる。 第7図及び第8図では、電圧入力電圧出力の差動増幅
器を用いた構成を示したが、電圧入力電流出力の差動増
幅器を用いても同様に構成できる。その場合、電圧比較
器の代わりに、電流比較器を用いる。 以下では、1トランジスタ1キャパシタ形メモリセル
を用いた実施例に従って、本発明を具体的に説明する。
メモリセルにV1=0[V],V2=VCC/3,V3=2VCC/3,V4=
VCCのいずれかの電圧を書込み、それに応じた電荷を蓄
積容量に蓄えて、4値の情報を記憶する場合について説
明する。すなわち、以下ではm=3,i=1,2,3である。 第9図は、2本のダミーデータ線DDa,DDbをq本のデ
ータ線D(D1〜Dq)で共有した実施例である。q本のデ
ータ線に対してダミーデータ線が2本で良いので、ダミ
ーデータ線を設けることによりメモリアレーの面積の増
加は小さい。 p本の互いに平行なワード線W(W1〜Wq)と、それと
交わるようにq本のデータ線D(D1〜Dq)が設けられ、
それらの交点にメモリセルMC(MC11など)が配置され
る。データ線Dと平行にダミーデータ線DDa,DDbが設け
られ、それぞれメモリセルMCと同じ構成のダミーセルDC
a(DC1a〜DCpa),DCb(DC1b〜DCpb)が、各データ線に
接続されたメモリセルMCと、それぞれ対応するように接
続される。ダミーセルDCa,DCbは、メモリセルMCと同じ
ワード線Wで選択される。 ダミーセルDCaには接地電位0Vを、DCbには中間電位VH
=VCC/2を書込んでおく。あるメモリセルMCからデータ
線Dに電荷が読出されるとき、それに対応したダミーセ
ルDCa,DCbからダミーデータ線DDa,DDbに電荷が読出さ
れ、DDa,DDbの電圧がVRa,VRbとなる。これを用いて、メ
モリセルMCを読出すことによりデータ線Dに得られた信
号電圧VSの判別を行う。 データ線D及びダミーデータ線DDa,DDbに、プリチャ
ージ回路PD(PD1〜PDq)及びPDDa,PPDbと、信号伝達手
段DS(DS1〜DSq)及びDDSa,DDSbと、負荷回路LD(LD1〜
LDq)及びDLDa,DLDbが設けられる。読出し動作時に、D
S,DDSa,DDSbはLD,DLDa,DLDbを負荷としたソース接地の
増幅器として動作する。その出力VS′,VRa′,VRb′が、
データ線D毎に設けられた多値レベル判別手段MLR(MLR
1〜MLRq)の入力端子NS(NS1〜NSq),NRa,NRbに入力さ
れる。また、データ線Dに対応して、多値レベル供給手
段MLW(MLW1〜MLWq)が設けられ、信号伝達手段DSに接
続される。なお、信号伝達手段DDSa,DDSbには、接地電
位0V,中間電位VHを出力する電圧源が接続される。 多値レベル判別手段MLRは、3個のエミッタフォロワE
F,4個の分圧用抵抗R1〜R4,3個の電圧比較器VCP1,VCP2,V
CP3で構成される。エミッタフォロワEFは、負荷回路LD
の影響を抵抗分圧から除去するためのバッファである。
第4図(a)に示した判別回路と、第5図(a)に示し
た判別回路を組み合わせて、4値の判別回路MLRとして
いる。信号電圧VS′に対して、MLR中での比較レベル
VR1′,VR2′,VR3′は、それぞれVCC/6,VCC/2,5VCC/6を
蓄えたメモリセルを読出したときに負荷回路に現われる
信号電圧に対応する。これらを、VRa′,VRb′から、 VRi′=aiVRa′+(1−ai)VRb′ …(9.1) として得る。メモリセルに蓄えられている電圧と、MLR
に入力される電圧は、線形な関係と近似できるので、式
(9.1)のaiは、 a1=2/3,a2=0,a3=−2/3 …(9.2) とすれば良い。抵抗分圧により、a1=2/3を第4図
(a)の方式で分圧用抵抗R3及びR4を用いて実現し、a3
=−2/3を第5図(a)の方式で分圧用抵抗R1及びR2を
用いて等価的に得る。各抵抗値は、Rをある抵抗値とし
て、 R1=R/(1−a3)=3R/5, …(9.3) R2=−a3R/(1−a3)=2R/5, …(9.4) R3=a1R=2R/3, …(9.5) R4=(1−a1)=R/3 …(9.6) とする。 第10図に示す動作波形に従って第9図の回路における
読出し動作を説明する。同図は、V3(=2VCC/3)を蓄え
ているメモリセルMC11を読出す場合を示している。ま
す、プリチャージ回路PD1及びPDDa,PDDbによりプリチャ
ージ電圧VPにプリチャージされているデータ線D1及びダ
ミーデータ線DDa,DDbを、制御パルスφPを0Vに下げて
プリチャージ回路をオフにし、フローティング状態にす
る。そして、ワード線W1を高電位(VCC+α)にして、
メモリセルMC11から電荷をデータ線D1に読出す。当然、
ワード線W1上の他のメモリセルの電荷もそれぞれのデー
タ線に読みだされている。同時に、ダミーセルDCa,DCb
からダミーデータ線DDa,DDbに電荷が読出される。次
に、制御パルスφR,φCをVCCに上げる。データ線D1及
びダミーデータ線DDa,DDbに現れた信号は、信号伝達手
段DS1及びDDSa,DDSbで電流に変換され、さらに負荷回路
LD1及びDLDa,DLDbで電圧に変換される。負荷回路LD1に
現れた電圧VS′が多値レベル判別手段MLR1の入力端子N
S1に入力される。また、負荷回路DLDa,DLDbに現れた電
圧VRa′,VRb′が、複数の多値レベル判別手段MLR(MLR1
〜MLRq)に共通な入力端子NRa,NRbに入力される。多値
レベル判別手段MLR中で、それらの信号が、エミッタフ
ォロワEFを通じて分圧用抵抗R1〜R4に印加される。そし
て、電圧比較器VCPi(i=1〜3)により判定が行わ
れ、比較レベルVRi′(i=1〜3)に対する信号VS′
の判別結果Q1i(i=1〜3)が得られる。多値レベル
判別手段MLRで情報が確定した後、制御パルスφRを0V
に下げ、信号伝達手段DS及びDDSa,DDSbをオフにする。 多値レベル判別手段の出力Qiが、多値レベル供給手段
MLWに伝達され、それに応じた4値レベルのいずれかの
電位が出力される。その電位が、制御パルスφWを(V
CC+α)に上げることにより、信号伝達手段DS1〜DSqを
介して、データ線Dに伝達され、ワード線Wを0Vに下げ
ることにより、メモリセルMCに再書込みされる。同時
に、接地電位0V,中間電位VHが、信号伝達手段DDSa,DDSb
を介して、ダミーデータ線DDa,DDbに伝達され、ダミー
セルDCa,DCbに書込まれる。その後、制御パルスφPをV
CCに上げて、プリチャージ回路PD及びPDDa,PDDbによ
り、データ線及びダミーデータ線DDa,DDbを、プリチャ
ージ電圧VPにプリチャージする。 1トランジスタ1キャパシタ形メモリセルを用いると
き、データ線に現われる信号は、メモリセル中の蓄積容
量に蓄えられた電荷が、データ線の容量に再配分される
ことによるデータ線の電位変化である。そのため、信号
の大きさが、プロセス変動などによるメモリセルの蓄積
容量及びデータ線の容量の偏差に影響される。本発明で
は、ダミーセルに蓄えた電荷をダミーデータ線を読出す
ことにより得られる参照信号により比較レベルを得るの
で、比較レベルも同様に、ダミーセルの蓄積容量及びダ
ミーデータ線の容量の偏差に影響される。よって、メモ
リセルとダミーセル、データ線とダミーデータ線の電気
的特性の整合を取ることにより、これらの偏差の影響は
相殺される。 この実施例では、q本のデータ線でダミーデータ線を
共有しており、データ線に接続される多値レベル判別手
段MLRは1個なのに対して、ダミーデータ線にはq個の
多値レベル判別手段MLRが接続される。この接続を、情
報伝達手段DSを介して行い、多値レベル判別手段MLRな
どの寄生容量をデータ線及びダミーデータ線から分離し
ているため、データ線とダミーデータ線の電気的特性の
整合が容易に取れる。 本発明では、ダミーデータ線が2本必要であるが、複
数のデータ線で共有することにより、メモリアレーを小
さくできる。また、複数の多値判別回路MLRに、データ
線及びダミーデータ線に現われた信号VRa′,VRb′を入
力しても、データ線及びダミーデータ線の寄生容量は増
加しないため、信号電圧を大きくでき、高S/Nな読出し
が実現できる。 ダミーデータ線に現われる参照信号は、既知で異なる
2つのレベルに対応するものであれば良く、それに応じ
て多値レベル判別手段MLR内の定数を定める。そのた
め、ダミーセルの蓄積容量はメモリセルの蓄積容量と同
じ大きさにしたまま、ダミーセルに蓄える電位を自由に
設定できる。これを、他の部位で用いている電位とする
ことで、その発生回路を新たに設けないで済む。ここで
は、0VとVCC/2としたため、参照電圧VR2′に、入力端子
NRbに入力されるVRb′をそのまま用いることができ、多
値レベル判別手段MLRの構成が簡単になっている。a1=2
/3でa3=−2/3のため、第3図(b)または第4図
(b)の構成はできないが、第3図(a)と第4図
(a)を組合せて実現している。 第9図のダミーセルDCa,DCbは、メモリセルMCと同じ
構成で、リセット用トランジスタが接続されていない。
接地電位を蓄えているダミーセルDCaは電荷量がほとん
ど変化しないが、中間電位を蓄えているダミーセルDCb
から電荷が漏れ出ていく。これにより、ダミーデータ線
に現われる参照電圧が所望の値と異なるものとなり、比
較レベルに誤差が生じ、情報が誤判定されてしまい恐れ
がある場合には、プリチャージ電圧VPを中間電位VHと
し、ダミーセルDCbを読出さずに、ダミーデータ線DDbに
現われる参照信号を用いれば良い。ただし、データ線D
とダミーデータ線DDbの容量のバランスを取るために、
ダミーセルDCbは接続し、トランジスタのしきい値電圧
を大きくして、ワード線Wを高電位にしても電荷が読出
されないようにする。しきい値電圧を大きくするには、
ゲート電極下の酸化膜の少なくとも一部分を厚くするこ
とや、チャネル領域の不純物濃度を変えることなどによ
り実現される。 第11図は、第9図の多値レベル判別手段MLRで用いら
れる電圧比較器VCPの構成例である。エミッタフォロワE
F、カレントスイッチCSW、負荷回路RL、ラッチ回路DL、
レベル変換回路EMCの5個のブロックで構成されてい
る。CSWは、バイポーラトランジスタによる差動増幅器
(Emitter−Coupled Pair)で、負荷回路RLを負荷とし
て、逆相の増幅を行う。負荷回路RLは、負荷抵抗と振幅
制限用ダイオードからなる。ラッチ回路DLは、エミッタ
フォロワと差動増幅器で構成され、負荷回路RLを負荷と
して正帰還増幅を行い、情報を保持する。EMCは、カレ
ントミラー形のレベル変換回路で、ECLレベルの信号
を、CMOSレベルの信号に変換する。同図において、VGは
ある直流電圧で、エミッタフォロワEF,カレントスイッ
チCSW,ラッチ回路DLのバイアス電流を定める。 制御パルスφG1を高電位にすることにより、エミッタ
フォロワEFが動作し、カレントスイッチCSWに電圧が入
力される。制御信号MEBを低電位にすることにより、CSW
及びRLにより、信号の比較が行われる。次に、制御パル
スφG2を高電位にしφG1を低電位にすることで、ラッチ
回路DLが動作し、正帰還増幅が行われ、カレントスイッ
チCSWによる比較結果が確定する。それと共に、レベル
変換回路EMCを通じて出力端子Qに信号が出力される。 第12図(a)は、第9図中の多値レベル供給手段MLW
の具体例で、4値レベルの電圧V1=0[V],V2=VCC/
3,V3=2VCC/3,V4=VCCのいずれかを出力する回路であ
る。物理的表現の多値情報Q1,Q2,Q3を4値の選択パルス
P1,P2,P3,P4に変換するロジック回路MLC、選択パルスに
応じて4値のレベルのいずれか一つを選択する切り換え
回路MLS、4値レベルを供給する電圧発生器MLGで構成さ
れる。 ロジック回路MLCは、NANDゲート3個、NORゲート3
個、インバータで構成される。物理的表現の多値情報
Q1,Q2,Q3は、再書込み動作時には多値レベル判別結果の
出力であり、書込み動作時には入出力線DQからスイッチ
SWYを介して入力された情報である。この物理的表現の
情報に対して、第12図(b)に示す真理値表にしたがっ
て、ロジック回路MLCで選択パルスP1,P2,P3,P4を発生さ
せる。信号WEは、多値レベル供給手段MLWを選択する信
号である。待機状態では、WEが“L"で、ロジック回路ML
Cの出力P4は“H",P1,P2,P3は“L"である。 切り換え回路MLSは、選択パルスP1,P2,P3,P4により制
御され、スイッチとして動作する4個のMOSトランジス
タで構成される。電圧発生器MLGにより供給される4値
の各レベルを切り換え、データ線Dに出力する。なお、
待機状態では、出力端子が高インピーダンス状態とな
る。 電圧発生器MLGは、3個の抵抗Rと、2個の演算増幅
器OAからなる。3個の抵抗Rにより電源電圧VCCを分圧
して電圧値V2=VCC/3,V3=2VCC/3を得る。これを演算増
幅器OAによる電圧フォロワを介して出力する。抵抗R
は、電源電圧VCCを3等分に分圧すればよいので、相対
精度が高ければ絶対値精度が低くても良い。また、非線
形な抵抗でも良く、ダイオード接続のMOSトランジスタ
などで置き換えることもできる。 第13図は、多値レベル判別手段MLRの他の具体的構成
例である。第8図に示した構成に基づき、3個のエミッ
タフォロワEFと、電流を出力とする差動増幅器DASi及び
DARiと、電流比較器CCPiにより構成されている。第9図
に示した実施例の多値レベル判別手段MLRと置き換え
て、半導体多値メモリが実現される。 差動増幅器DASi及びDARiは、Emitter−Coupled Pair
にエミッタ抵抗REが接続されており、スイッチとしてで
はなく、線形な増幅器として動作する。その伝達コンダ
クタンスGSi及びGRiは、エミッタ抵抗REで定まり、これ
により重み付けを行なう。式(8.1)に示したように、
差動増幅器DASiの伝達コンダクタンスをGとして、DARi
の伝達コンダクタンスGRiを、 GRi=(1−ai)G …(13.1) とする。第9図に示した多値レベル判別手段と同様に、
信号に対する重みの値aiは、 a1=2/3,a2=0,a3=−2/3 …(13.2) であるから、 GR1=G/3,GR2=G,GG3=5G/3 …(13.3) となるように、各差動増幅器のエミッタ抵抗REを定め
る。 電流比較器CCPiは、4個のPMOSトランジスタからなる
能動負荷ALと、電圧比較器であるCMOS差動増幅器SAで構
成される。 読出し時における動作は以下のように行う。待機状態
では、制御パルスφG,φDA,φSAを低電位にして、エミ
ッタフォロワEF,差動増幅器DASiとDARi,電流比較器CCPi
内のCMOS差動増幅器SAをオフにしておき、φSAPも低電
位にしてCMOS差動増幅器SAの出力端子をプリチャージし
ておく。信号伝達手段DS及び負荷回路LDから、入力端子
NS,NRa,NRbに、入力された信号VS′と参照信号VRa′,V
Rb′が、φGを高電位にすることで、エミッタフォロワ
EFを介して、差動増幅器DASiとDARiに伝達される。次
に、φDAを高電位にすることにより、差動増幅器DASiと
DARiが動作し、電流比較器CCPi内の能動負荷ALを通じて
電流が流れる。DASiとDARiの出力電流の差動成分は、入
力電圧の差動成分に、エミッタ抵抗REにより定まる伝達
コンダクタンスを乗じた値となる。DASiとDARiは出力端
子が共通になっており、出力電流の和が取られる。この
差動電流が、能動負荷ALにより電圧に変換される。φ
SAP及びφSAを高電位にすることにより、CMOS差動増幅
器SAが動作し、能動負荷ALにより電圧に変換された差動
信号が増幅される。SAの出力端子の信号が、インバータ
を介して出力される。出力端子が開放となっているイン
バータは、寄生容量を揃えるためのものである。SAの出
力端子の電位差が十分大きくなり、情報が確定した後、
φG,φDAを低電位にして、エミッタフォロワEF,差動増
幅器DASiとDARiをオフにする。判別結果が多値レベル供
給手段MLWに伝達され、再書込み動作が終了した後、φ
SAP及びφSAを低電位にして、待機状態に戻す。 能動負荷ALは、PMOSカレントミラーを2個組合せた構
成になっており、差動成分に対する等価抵抗は大きく、
同相成分に対する等価抵抗は小さい。そのため、入力電
流の同相成分による電圧の変動は小さく、差動成分が大
きな電圧に変換される。多値レベル判別手段での重み付
けに差動増幅器を用いることにより、信号が大きくでき
S/Nが向上する。入力電流の差が大きいとき、2個のト
ランジスタが遮断領域となり、差動成分に対する等価抵
抗も小さくなるので、電圧振幅が制限される。また、CM
OS差動増幅器SAは、入力端子と出力端子が分離されてお
り、入力信号を増幅動作により変化させない構成となっ
ている。したがって、差動増幅器DASi及びDARiのバイポ
ーラトランジスタが飽和する恐れがなく、飽和防止用に
ダイオード等を付加しなくて良い。 第14図は、別の具体的実施例で、第5図及び第6図に
基づいて多値レベル判別手段MLR(MLR1〜MLRq)を構成
している。多値レベル判別手段MLRにバイポーラトラン
ジスタや抵抗を含まず、CMOSで実現される。第9図に示
した実施例と同様にメモリアレーMCAが構成され、デー
タ線D(D1〜Dq)及びダミーデータ線DDa,DDbに、プリ
チャージ用回路PD(PD1〜PDq)及びPDDa,PDDbと、信号
伝達手段DS(DS1〜DSq)及びDDSa,DDSbと、負荷回路LD
(LD1〜LDq)及びDLDa,DLDbが設けられる。データ線D
に対応して、多値レベル判別手段MLR(MLR1〜MLRq)が
設けられ、それぞれの入力端子NS(NS1〜NSq)に、負荷
回路LDを介して信号伝達手段DSが接続される。q個の多
値レベル判別手段MLRに共通な入力端子NRa,NRbに、負荷
回路DLDa,DLDbを介して信号伝達手段DDSa,DDSbが接続さ
れる。また、多値レベル供給手段MLW(MLW1〜MLWq)が
設けられ、多値レベル判別手段MLR及び信号伝達手段DS
に接続される。負荷回路LDと多値レベル判別手段MLRを
除き、第9図と同じ構成である。負荷回路LD及びDLDa,D
LDbは、ダイオード接続されたPMOSトランジスタであ
る。 多値レベル判別手段MLRは、電圧電流変換器TC(TCSi,
TCai,TCbi)と電流比較器CCPiからなる3個の判別回路L
Riで構成される。電流比較器CCPiは、入出力共通フリッ
プフロップ形差動増幅器とプリチャージ用NMOSトランジ
スタと2個のインバータで構成される。電圧電流変換器
TCは、ゲートを入力端子としソースが電源VCCに接続さ
れたPMOSトランジスタとスイッチとして動作するPMOSト
ランジスタで構成される。電圧電流変換器TCSi,TCai,TC
biの伝達コンダクタンスを、それぞれGSi,Gai,Gbiとす
る。これらの値は、電圧電流変換器のPMOSトランジスタ
のゲート幅とゲート長の比によって定められる。第9図
に示した実施例と同様に、信号に対する重みの値aiは、 a1=2/3,a2=0,a3=−2/3 …(14.1) である。a1を、第5図に示した構成に基づき、LR1で実
現する。各電圧電流変換器の伝達コンダクタンスの値
は、ある伝達コンダクタンスの値をGとして、 GS1=G,Ga1=2G/3,Gb1=G/3 …(14.2) とする。同様に、LR2でa2を実現する。伝達コンダクタ
ンスの値は、 GS2=G,Ga2=0,Gb2=G …(14.3) である。したがって、TCa2は不要であり、第14図では取
り除かれている。a3は負であるので、第6図に示した構
成に基づき、LR3で実現する。伝達コンダクタンスの値
は、 GS3=3G/5,Ga3=2G/5,Gb3=G …(14.4) とする。 読出し動作は、多値レベル判別手段MLRを以下のよう
に動作させて、第9図に示した実施例と同様に行う。待
機状態では、制御パルスφSA1を高電位にして電圧電流
比較器TCをオフにしておく。また、制御パルスφSA2を
低電位、制御パルスφSAPを高電位にして、電流比較器C
CPiの入力端子を0Vにプリチャージしておく。入力端子N
S(NS1〜NSq),NRa,NRbに、信号VS′と参照信号VRa′,V
Rb′が入力された後、制御パルスφSA1を下げ、電圧電
流変換回路TCを動作させると、TCの伝達コンダクタンス
に従い入力電圧に応じた電流がTCから電流比較器CCPiに
流れる。制御パルスφSAPを低電位にしてプリチャージ
用NMOSトランジスタをオフにすることにより、判別回路
LRiはソース接地の増幅器として動作する。そして、電
流比較器CCPiの入力端子に現われる信号電圧が十分大き
くなってから、制御パルスφSA1,φSA2を上げて、電流
比較器CCPiを入出力共通フリップフロップ形差動増幅器
として動作させ、電流比較器CCPiの入力端子の電位差を
VCCまで増幅し、電源VCCから接地に貫通電流が流れない
ようにする。このとき、電圧電流変換器TCの入力端子に
は増幅された信号が帰還されない。そして、インバータ
を介して判別結果を出力する。出力端子が開放されてい
るインバータは、電流比較器CCPiの入力端子の容量を揃
えるために接続されている。多値レベル判別手段MLRの
出力Qi(Q1i〜Qqi)が多値レベル供給手段MLWに伝達さ
れ、再書込みが終了した後、制御パルスφSA2を下げφ
SAPを上げて、待機状態に戻す。 負荷回路LDは、ダイオード接続のPMOSトランジスタで
あるので、信号伝達手段DSの出力電流が非線形に電圧に
変換される。また、電圧電流変換器TCも、伝達コンダク
タンスがPMOSトランジスタで定まるため、入力電圧を非
線形に電流に変換する。この両者でカレントミラーとな
っているため、電圧電流変換器TCの出力電流は、信号伝
達手段DSの出力電流に対して線形になる。 この構成は、MOSトランジスタだけでなり、バイポー
ラトランジスタや抵抗を含まないため、製造プロセスが
簡単になる。また、MOSトランジスタとバイポーラトラ
ンジスタとの分離領域が必要無いので、チップ面積を小
さくできる。 第9図から第13図に示した実施例では、バイポーラト
ランジスタとMOSトランジスタを共に用いた構成を示し
たが、バイポーラトランジスタを用いずにMOSトランジ
スタだけで構成することもできる。例えば、第11図に示
した電圧比較器を、カレントミラー形のCMOS差動増幅器
を用いて構成することができる。その場合、第11図中の
レベル変換回路EMCは不要となる。 第15図は、本発明の別の具体的実施例で、多値レベル
判別手段や多値レベル供給手段などを、複数のデータ線
で共有することにより、チップ面積を削減し、これらの
回路のレイアウトピッチを緩和した例である。複数のデ
ータ線に同時に読出された信号を、スイッチで切り換え
て、多値レベル判別手段に時系列に入力して判別を行う
ことにより、多値レベル判別手段などを共有する。ま
た、データ線と平行に共通データ線を設け、信号伝達手
段を介して複数のデータ線と信号の授受を行い、共通デ
ータ線に多値レベル判別手段及び多値レベル供給手段な
どを接続して、複数のデータ線でそれらを共有する。 p本のワード線W(W11〜W1pあるいはWs1〜Wspなど)
とq本のデータ線D(D1〜Dq)の交点に(p×q)個の
メモリセルMCが配置されたメモリアレーMCA(MCA11な
ど)を(s×t)個マトリックス状に配置する。各メモ
リアレーMCAのq本のデータ線DをスイッチSWD(SWD11
など)を介して信号伝達手段DS(DS11など)に接続す
る。また、プリチャージ回路PD(PD11など)を、スイッ
チSWDと信号伝達手段DSとの接続端子に接続する。デー
タ線Dと平行に共通データ線CD(CD1〜CDt)を設け、s
個の信号伝達手段DSを接続する。例えば、共通データ線
CD1には、s個のメモリアレーMCA11〜MCA1sの各q本の
データ線Dが、それぞれスイッチSWD11〜SWD1s及び信号
伝達手段DS11〜DS1sを介して接続される。共通データ線
CDは、負荷回路LD(LD1〜LDt)と、多値レベル判別手段
MLR(MLR1〜MLRt)の入力端子NS(NS1〜NSt)に接続さ
れる。また、スイッチSWW(SWW1〜SWWt)を介して多値
レベル供給手段MLW(MLW1〜MLWt)の出力端子に接続さ
れる。メモリアレーMCAと同様に、p本のワード線Wと
q本のダミーデータ線DDa(DDa1〜DDaq)の交点に(p
×q)個のダミーセルDCaが配置されたダミーアレーDCA
a(DCA1a〜DCAsa)と、p本のワード線Wとq本のダミ
ーデータ線DDb(DDb1〜DDbq)の交点に(p×q)個の
ダミーセルDCbが配置されたダミーアレーDCAb(DCA1b〜
DCAsb)を、それぞれs個設け、それぞれスイッチSDDa
(SDD1a〜SDDsa),SDDb(SDD1b〜SDDsb)を介して、信
号伝達手段DDSa(DDS1a〜DDSsa),DDSb(DDS1b〜DD
Ssb)と、プリチャージ回路PDDa(PDD1a〜PDDsa),PDDb
(PDD1b〜PDDsb)に接続する。共通データ線CDと平行に
共通ダミーデータ線DCDa,DCDbが設けられ、それぞれに
s個の信号伝達手段DDSa,DDSbが接続される。共通ダミ
ーデータ線DCDa,DCDbは、負荷回路DLDa,DLDbを介して、
t個の多値レベル判別手段MLRに共通な入力端子NRa,NRb
に接続される。また、スイッチDSWWa,DSWWbを介して接
地電位0V,中間電位VHに接続される。 第15図で、メモリセルMCとダミーセルDCa,DCbは、す
べて同じ構成の1トランジスタ1キャパシタ形メモリセ
ルである。 第16図を用いて、ワード線W11に接続されたメモリセ
ルMCの情報を読出す動作を、例として説明する。待機状
態では、制御パルスφP(φP1〜φPs)をVCCにしてプ
リチャージ回路PDを全て動作させ、スイッチSWDの制御
パルスφD(φD11など)を全て高電位(VCC/α)とし
て、スイッチSWDを全てONにし、全メモリアレーMCA内の
データ線D及び全ダミーアレーDCAa,DCAb内のダミーデ
ータ線DDa,DDbをプリチャージ電圧VPにプリチャージし
ておく。また、制御パルスφCRをVCCに上げて、負荷回
路LD及びDLDa,DLDbをオンにして、共通データ線CD及び
共通ダミーデータ線CDa,CDbを、VCCよりPMOSトランジス
タのしきい値電圧だけ低い電圧にしておく。 まず、複数列あるメモリアレーMCAの内、MCA11〜MCA
1tの一列分のメモリアレーを選択し、制御パルスφP1及
びφD12〜φD1qを0Vにして、データ線Dをプローティン
グ状態にする。このとき、ダミーアレーDCA1aのダミー
データ線DDa及びDCA1bのDDbもフローティング状態とな
る。次に、ワード線W11を高電位(VCC+α)として、メ
モリアレーMCA11〜MCA1t中にマトリックス状に配置され
たメモリセルMCの内の一列分を選択し、それらのメモリ
セルMCから各データ線Dに電荷を読出す。同時に、ダミ
ーアレーDCA1a,DCAb中のダミーセルもそれぞれ一列分
が、ダミーデータ線DDa,DDbに読出される。 このとき、制御パルスφD11を高電位に保っておくこ
とにより、各メモリアレーMCA11〜MCA1tのデータ線D1に
現われた信号は、それぞれ信号伝達手段DS11〜DS1tに伝
えられる。同時に、ダミーアレーDCA1a,DCAb中のダミー
データ線DDa1,DDb1に現われた参照信号は、信号伝達手
段DDS1a,DDS1bに伝えられる。これらの信号は制御パル
スφR1を上げることにより電流に変換され、負荷回路L
D,DLDa,DLDbから共通データ線CD,共通ダミーデータ線DC
Da,DCDbを通じて電流が流れる。負荷回路LDにより電圧
に変換された信号が、多値レベル判別手段MLRの入力端
子NSに入力される。同様に、負荷回路DLDa,DLDbにより
電圧に変換された参照信号VRa′,VRb′が、t個の多値
レベル判別手段MLRに共通な入力端子NRa,NRbに入力され
る。多値レベル判別手段MLRが動作して情報が確定した
後、制御パルスφR1とφCRを下げて、信号伝達手段DS11
〜DS1t及びDDS1a,DDS1bと、負荷回路LD及びDLDa,DLDbを
オフにする。多値レベル判別手段MLRの出力Qi(Q1i〜Q
ti)が、それぞれ多値レベル供給手段MLWに伝達され、M
LWから読出した情報に応じて4値レベルのいずれかが出
力される。制御パルスφCW及びφW1を高電位(VCC+
α)に上げ、スイッチSWWをオンにし、信号伝達手段DS
をスイッチとしてオンにして、多値レベル供給手段MLW
から出力された電圧を、各メモリアレーMCA11〜MCA1tの
データ線D1に伝達する。同時に、接地電位0Vが、スイッ
チDSWWa,信号伝達手段DDS1aを介して、ダミーアレーDCA
1a中のダミーデータ線DDa1に伝達される。また、中間電
位VHが、スイッチDSWWb,信号伝達手段DDS1bを介して、
ダミーアレーDCA1b中のダミーデータ線DDb1に伝達され
る。制御パルスφD11を下げることにより、メモリアレ
ーMCA11〜MCA1tのデータ線D1,ダミーアレーDCA1a,DCA1b
中のダミーデータ線DDa1,DDb1に伝達された電位が保存
される。そして、制御パルスφCW及びφW1を低電位に下
げ、スイッチSWW,DSWWa,DSWWb及び信号伝達手段DS,DDS
1a,DDS1bをオフにする。制御パルスφP1をVCCにして、
スイッチSWDと信号伝達手段DS,SDDaとDDSa,SDDbとDDSb
の接続端子をプリチャージ回路PD,PDDa,PDDbによりプリ
チャージする。また、制御パルスφCRをVCCに上げて、
負荷回路LD,DLDa,DLDbをオンにして、共通データCD及び
共通ダミーデータ線CDa,DCbを、VCCよりPMOSトランジス
タのしきい値電圧だけ低い電圧にする。 次に、制御パルスφD12を上げスイッチSWDを切り換え
て同様な動作を行い、各メモリアレーMCA11〜MCA1tのデ
ータ線D2に読出された信号を判別し、それに応じた電位
をデータ線D2に再書込みする。同様に制御パルスφD1q
まで繰り返す。そして、データ線Dqに読出された信号を
判別し、それに応じた電位をデータ線Dqに伝達した後、
ワード線W11を0Vに下げる。それにより、メモリアレーM
CA11〜MCA1tの各データ線Dの電位が各メモリセルMCに
蓄えられ、再書込みが終了する。同時に、ダミーアレー
DCA1a中のダミーセルDCaで読出されたものには、接地電
位が再書込みされる。また、ダミーアレーDCA1b中のダ
ミーセルDCbで読出されたものには、接地電位が再書込
みされる。その後、制御パルスφCW及びφW1を低電位に
下げ、制御パルスφP1をVCCにし、スイッチSWDの制御パ
ルスφD11〜φD1(q-1)を高電位(VCC+α)とし、制御
パルスφCRをVCCに上げて、待機状態に戻す。 多値レベル判別手段は、通常のDRAMのセンスアンプに
比べて、回路が複雑で面積が大きくなるが、このように
複数のデータ線で共有することにより、個数が少なくな
るので、占有面積が小さくなる。また、レイアウトする
際に、q本のデータ線のピッチで良いので容易である。
また、データ線当りのメモリセルの個数pを少なくし
て、データ線容量を小さくし、高S/Nかつ高速な読出し
動作が実現できる。 第17図は、本発明のほかの具体的実施例で、データ線
とダミーデータ線を交互に配置した構成を示している。
ダミーデータ線は2本必要なので、データ線2本でダミ
ーデータ線を共有する。データ線は、対線D10とD11,D20
とD21,…,Dq0とDq1で構成され、その両側に1本ずつ
D01,D(q+1)0が設けられる。データ線対は、いずれか一
方が信号の読出されるデータ線、他方が参照信号の読出
されるダミーデータ線として動作する。D01,D
(q+1)0は、ダミーデータ線としてのみ動作する。データ
線1本おきに、ワード線W(W1〜Wp)との交点に、メモ
リセルMC(MC11など)が配置される。例えば、ワード線
W1により選択されるメモリセルMC11〜MC1(q+1)は、デー
タ線D0(D10〜D(q+1)0)に接続され、ワード線W2で選択
されるメモリセルMC20〜MC2qは、データ線D1(D01〜
Dq1)に接続される。データ線D01及びD(q+1)0に接続さ
れるメモリセルMC20,MC40,…,MCp0及びMC1(q+1),MC
3(q+1),…,MC(p-1)(q+1)は、他のデータ線と寄生容量を
揃えるためのもので、情報は記憶しない。ワード線Wと
平行にダミーワード線DW1,DW2が設けられ、ダミーワー
ド線DW1とデータ線D0の交点にダミーセルDC11〜DC
1(q+1),ダミーワード線DW2とデータ線D1の交点にダミー
セルDC20〜DC2qが設けられる。すなわち、各データ線に
1個ずつダミーセルが接続される。ダミーセルは、1ト
ランジスタ1キャパシタ形メモリセルに、リセット用ト
ランジスタが付加されており、DC11〜DC1(q+1)では制御
パルスφDC1,DC20〜DC2qでは制御パルスφDC2で制御さ
れる。リセット用トランジスタは、データ線対毎に交互
に接地電位0Vまたは中間電位VHに接続される。第17図で
は、qが偶数の場合を示しており、ここではその場合に
ついて説明を行なう。すなわち、DC20,DC12,DC22,…,DC
1q,DC2qは接地電位を蓄えるダミーセル(DCbと呼ぶ)で
あり、DC11,DC21,…,DC1(q-1),DC2(q-1),DC1(q+1)は中
間電位VHを蓄えるダミーセル(DCaと呼ぶ)である。 各データ線は、プリチャージ回路PD(PD10など)に接
続され、信号伝達手段DS(DS10など)を介して負荷回路
LD(LD10など)に接続される。データ線対D0とD1に対応
して、多値レベル判別手段MLR(MLR1〜MLRq)と多値レ
ベル供給手段MLW(MLW1〜MLWq)が設けられる。多値レ
ベル判別手段MLRは、制御パルスφCR0,φCR1により制御
される切替スイッチSWR中の6個のMOSトランジスタを介
して、対応するデータ線対とその両側のデータ線の計4
本のデータ線の負荷回路LDに接続される。多値レベル供
給手段MLWは、対応するデータ線対の信号伝達手段DSに
接続される。プリチャージ回路PD,信号伝達手段DS,負荷
回路LD,多値レベル判別手段MLR,多値レベル供給手段MLW
は、それぞれ第14図に示した実施例と同じ回路である。
ただし、信号伝達手段DS01,DS(q+1)0は、多値レベル供
給手段MLWに接続されず、固定電位に接続される。 ワード線W1に接続されたメモリセルMC11〜MC1(q-1)の
情報を読出す動作を、例として説明する。まず、プリチ
ャージ回路PDによりプリチャージ電圧VPにプリチャージ
されているデータ線を、制御パルスφPを0Vに下げてPD
をオフにし、フローティング状態にする。また、制御パ
ルスφDC2も下げて、ダミーセルDCa,DCbにそれぞれVH,0
Vを蓄えておく。そして、ワード線W1を高電位(VCC+
α)にして、メモリセルMC11〜MC1(q+1)から電荷をデー
タ線D0に読出す。同時にダミーワード線DW2も(VCC+
α)にして、ダミーセルDC20〜DC2qから電荷をデータ線
D1に読出し、D1をダミーデータ線として用いる。ただ
し、ダミーセルDC20,DC22,…,DC2qはDCbであり、ダミー
セルDC21,DC23,…,DC2(q-1)はDCaであるので、データ線
D01,D21,…,Dq1にはダミーセルDCb、データ線D11,D31,
…,D(q-1)1にはダミーセルDCaが読出される。各データ
線に現れた信号は、制御パルスφRを上げることによ
り、信号伝達手段DSで電流に変換され、さらに負荷回路
LDで電圧に変換される。制御パルスφCR0をVCCに上げて
切り換えスイッチSWR中のトランジスタの半分をオンに
し、信号電圧を多値レベル判別手段MLRに入力する。負
荷回路LD10〜LDq0に現れた電圧が信号電圧VS′として入
力端子NS(NS1〜NSq)に、負荷回路LD01,LD21,…,LDq1
に現れた電圧が参照信号電圧VRb′として入力端子N
Rb(NRb1〜NRbq)に、負荷回路LD11,LD31,…,LD(q-1)1
に現れた電圧が参照信号電圧VRa′として入力端子N
Ra(NRa1〜NRaq)に入力される。例えば、多値レベル判
別手段MLR1にはLD10がNS1に、LD01がNRb1に,LD11がNRa1
に接続され、MLR2にはLD20がNS2に,LD21がNRb2に、LD11
がNRa2に接続され、両者でLD11に現れた電圧をVRa′と
して共有する。なお、LD(q+1)0に現れた電圧は、いずれ
の多値レベル判別手段MLRにも入力されない。多値レベ
ル判別手段MLRにより信号VS′が判別され、情報が確定
した後、制御パルスφR及びφCR0を0Vに下げ、信号伝
達手段DS及び切替スイッチSWRをオフにする。判別結果Q
i(Q1i〜Qqi)が多値レベル供給手段MLWに伝達され、4
値レベルのいずれかの電位が出力される。その電位が、
制御パルスφW0を(VCC+α)に上げることにより、信
号伝達手段DS10〜DSq0を介して、データ線D0に伝達さ
れ、ワード線W1を0Vに下げることにより、メモリセルMC
11〜MC1(q+1)に再書込みされる。同時にダミーワード線
DW2も下げる。その後、制御パルスφPをVCCに上げて、
プリチャージ回路PDによりデータ線をプリチャージ電圧
VPにプリチャージする。また、制御パルスφDC2もVCCに
上げて、ダミーセルDC20〜DC2qに、それぞれVHまたは0V
を書込む。なお、メモリセルMC1(q+1)には、信号伝達手
段DS(q+1)0に入力される固定電位が書込まれる。 この構成では、メモリセルから情報が読出されるデー
タ線の両側のデータ線をダミーデータ線として用いら
れ、データ線が2本のダミーデータ線に挾まれており、
データ線とダミーデータ線の雑音成分の差が小さい。し
かも、ダミーデータ線をその両側のデータ線で共有する
ことにより、メモリセルを2交点配置にでき、面積増加
が小さい。 ダミーセルにリセット用トランジスタが、付加されて
いるため、第9図に示したメモリアレー構成と異なり、
ダミーセルに蓄えられた電荷が漏れ出ることによる誤判
定の恐れが無い。第9図に示したメモリアレー構成で
も、ワード線と別にダミーワード線を設け、ダミーワー
ド線とダミーデータ線との交点にダミーセルを設けるこ
とにより、リセット用トランジスタを付けたダミーセル
を用いることができる。その場合、ダミーワード線とデ
ータ線との交点及び、ワード線とダミーデータ線との交
点には、データ線とダミーデータ線の容量のバランスを
取るためのメモリセルを接続する。それらは、トランジ
スタがオンしないように、トランジスタのしきい値電圧
を大きくしておけばよい。
る。各ワード線Wにより選択される多数のメモリセルMC
(第1図では1個だけ示す)が接続されたデータ線Dと
平行に、ダミーデータ線DDa及びDDbが配置され、それぞ
れダミーワード線DWa,DWbにより選択されるダミーセルD
Ca,DCbが接続される。データ線D及びダミーデータ線DD
a,DDbは、信号伝達手段DS及びDDSa,DDSbを介して、多値
レベル判別手段MLRに接続される。信号伝達手段DS及びD
DSa,DDSbは、多値レベル判別手段MLRの入力インピーダ
ンスの影響を除去するための回路で、入力電圧と出力電
圧は線形な関係である。多値レベル判別手段MLRは、
(m−1)個の判別回路LRi(以下では、i=1,2,…,m
−1)で構成される。また、信号伝達手段DSは、多値レ
ベル供給手段MLWにも接続される。多値レベル判別手段M
LRと多値レベル供給手段MLWは、スイッチSWYを介して、
入出力線DQiに接続される。 メモリセルMCは、m値のレベルV1,V2,…,Vmのいずれ
かを蓄える。あるメモリセルMCを読出すことにより、そ
のメモリセルに蓄えられていた情報に応じて、データ線
に、m値の信号電圧VS1,VS2,…,VSmのいずれかが現われ
る。その信号に応じた電圧VS′(VS1′,VS2′,…,
VSm′のいずれか)が、信号伝達手段DSから出力され、
多値レベル判別手段MLRに入力される。同様に、ある既
知のレベルVa,Vbを蓄えているダミーセルDCa,DCbを読出
すことにより、ダミーデータ線DDa,DDbに電圧VRa,VRbが
現われ、それに応じた信号伝達手段DDSa,DDSbの出力電
圧VRa′,VRb′が、多値レベル判別手段MLRに入力され
る。 多値レベル判別手段MLRは、データ線に現われた信号
電圧VS′について、上記のm値の電圧の隣接するものの
中間の電圧、すなわち(m−1)個の参照電圧VR1′,V
R2′,…,VR(m-1)′に対して大小を判定し、m値レベル
のいずれであるかを判定して出力する。ここでは、 S1′〈VR1′〈VS2′〈VR2′〈…〈VR(m-1)′〈VSm′ …(1.1) とする。この(m−1)個の比較レベルに対する判定
は、(m−1)個の判別回路LRiで行う。 判別回路LRiで用いられる比較レベルVRi′は、電圧V
Ra′を定数倍器MPaでai倍し、電圧VRb′を定数倍器MPb
で(1−ai)倍して、加算器ADDで両者の和をとること
により得る。すなわち、 VRi′=aiVRa′+(1−ai)VRb′ …(1.2) とする。ここで、VRa′及びVRb′は、どのような値に設
定しても良く、それに応じて式(1.2)のaiの値を定め
る。すなわち、ダミーセルDCa,DCbに蓄える電圧Va,V
bは、既知であれば任意の値で良い。式(1.2)のVRi′
に対するVS′の大小を、電圧比較器VCPiにより判別し
て、判別回路LRiの出力Qiとする。 多値レベル判別手段MLRで得られた結果が、多値レベ
ル書込み回路MLWに入力され、それに応じた電圧が、信
号伝達手段DSを介してデータ線Dに伝えられ、情報が読
出されたメモリセルMCに再書込みされる。また、Yデコ
ーダ(図示せず)によりスイッチSWYが制御され、多値
レベル判別手段MLRの出力Qiが、入出力線DQiに出力され
る。 (m−1)個の比較レベルを、2個の信号から得るこ
とにより、ダミーデータ線は2本で良い。その2本のダ
ミーデータ線DDa及びDDbをデータ線Dと近接して配置す
ることにより、比較レベルの雑音成分は、Dに現れる信
号電圧中の雑音成分vNとほとんど同じになる。このとき
の比較レベルvRi′は、 vRi′=ai(VRa′+vN)+(1−ai)(VRb′+vN) =aiVRa′+(1−ai)VRb′+vN =VRi′+vN (1.3) であり、雑音を含まない比較レベルVRi′に雑音成分vN
が加えられたものとなる。したがって、ダミーデータ線
に現われた信号から得られた比較レベルと、データ線に
現われた信号とで、雑音成分が同じになり、その影響が
電圧比較器VCPiで除去される。そのため、高S/Nで情報
を読出せる。 場合によっては、ダミーセルの接続されたダミーデー
タ線を3本以上設け、それらに現われた信号を定数倍し
て和を取ることにより比較レベルを得る構成もできる。
その場合、重みとなる定数の値の選択の幅が広がる。 また、多値レベル判別手段MLRの入力インピーダンス
の影響を除去するために、信号伝達手段DS及びDDSa,DDS
bを用いているが、MLRの入力インピーダンスが十分大き
い場合には、データ線D及びダミーデータ線DDa,DDbを
直接多値レベル判別手段MLRに接続しても良い。 第3図(a)は、第1図中の判別回路LRiの構成例を
示している。入力された電圧VRa′とVRb′の中間の電圧
VRi′を、抵抗分圧によって得る。2個の抵抗Rai,Rbiが
直列に接続され、VRa′とVRb′が入力される。2個の抵
抗間の接点の電圧VRi′は、 VRi′=(RbiVRa′+RaiVRb′)/(Rai+Rbi) …(3.1) となる。ここで、 R=Rai+Rbi …(3.2) として、抵抗Rai,Rbiの値を、 Rai=(1−ai)R …(3.3) Rbi=aiR, …(3.4) とすれば、VRi′は式(1.2)で表される。これを比較レ
ベルとして、入力された信号電圧VS′の判別を行う。二
つの信号電圧を定数倍して和を取ることを、2個の抵抗
で実現しているため、回路規模が小さくて済む。 第3図(b)は、第3図(a)に示した判別回路LRi
を(m−1)個組み合わせて、多値レベル判別手段MLR
を構成した例である。分圧用の抵抗を共有化し、R1,R2,
R3,…,Rmのm個としている。(m−1)個の参照電圧V
Ri′を、 VRa′〈VR1′〈VR2′〈…〈VR(m-1)′〈VRb′ …(3.5) として、これらと信号電圧VS′との比較を(m−1)個
の電圧比較器VCPiにより行う。所望の参照電圧を得るた
めに、 R=R1+R2+R3+…+Rm …(3.6) として、R1を、 R1=a1R …(3.7) とし、Rj(ただし、j=2,3,…,m−1)を、 Rj=ajR−a(j-1)R =(aj−a(j-1))R …(3.8) とし、Rmを、 Rm=(1−a(m-1))R …(3.9) とする。 第4図(a)は、抵抗分圧を利用した判別回路LRiの
別の構成例である。第3図に示した実施例では、電圧V
Ra′と電圧VRb′を抵抗分圧して、参照電圧VRi′を得て
いたが、ここでは、データ線に現われた信号電圧VS′と
電圧VRa′の分圧を行うことにより得られた電圧VSi′
と、電圧VRb′を電圧比較器VCPiに入力し判別を行う。
第3図の構成では、VRi′はVRa′とVRb′の間の電圧に
限定される。例えば、参照電圧VRi′を、VRa′<VRb′
<VRi′としたいとき、式(1.2)から、 ai<0,1−ai>1 …(4.1) となり、第3図の構成では、式(3.4)からRbiが負にな
るため、実現出来ない。第4図(a)の構成では、参照
電圧VRi′を得られる範囲を等価的に拡張している。 VS′とVRa′を2個の抵抗RSi,Raiで分圧して得られる
電圧VSi′は、 VSi′=(RaiVS′+RSiVRa′)/(RSi+Rai) …(4.2) となる。ここで、 R=RSi+Rai …(4.3) として、抵抗RSi,Raiの値を、 RSi=−aiR/(1−ai), …(4.4) Rai=R/(1−ai) …(4.5) とすれば、 VSi′=(VS′−aiVRa′)/(1−ai) …(4.6) となり、電圧比較器VCPiに入力される差動信号は、 VSi′−VRb′=(VS′−aiVRa′)/(1−ai)−VRb′ =[VS′−{aiVRa′+(1−ai)VRb′}]/(1−ai) …(4.7) となる。したがって、信号電圧VS′と式(1.2)で表さ
れる参照電圧VRi′が、VCPiで比較される。 逆に、参照電圧VRi′を、VRi′<VRa′<VRb′とした
いときには、VS′とVRb′を抵抗分圧して得られた電圧V
Si′と、VRa′を電圧比較器VCPiに入力し判別を行う。 第4図(b)は、第4図(a)に示した判別回路LRi
を(m−1)個組み合わせて、多値レベル判別手段MLR
を構成した例である。第3図(b)と同様に、分圧用の
抵抗を共有化し、R1,R2,R3,…,Rmのm個としている。
(m−1)個の参照電圧VRi′を、 VRa′〈VRb′〈VR1′〈VR2′〈…〈VR(m-1)′ …(4.8) として、これらと信号電圧VS′との比較を(m−1)個
の電圧比較器VCPiにより行う。所望の参照電圧を得るた
めに、 R=R1+R2+R3+…Rm …(4.9) として、R1を、 R1=−a1R/(1−a1) …(4.10) とし、Rj(ただし、j=2,3,…,m−1)を、 Rj=-ajR/(1-aj)-{-a(j-1)R/(1-a(j-1))} ={-aj/(1-aj)+-a(j-1)/(1-a(j-1))}R…(4.11) とし、Rmを、 Rm=R/(1−a(m-1)) …(4.12) とする。第3図(b)と同様に、分圧用抵抗がm個で済
む。 第5図は、判別回路LRiの他の構成の例である。第3
図及び第4図に示した実施例は、いずれも抵抗分圧によ
り、式(1.2)で示される重みとの積和を行っている
が、そのために線形で精度の高い抵抗が必要となる。第
5図に示す実施例は、電圧電流変換器TC(TCSi,TCai,TC
bi)を用いて、そのような抵抗を不要にした構成であ
る。電圧電流変換器TCSi,TCai,TCbiの伝達コンダクタン
スを、それぞれG,Gai,Gbiとする。これにより重み付け
が行われる。また、TCaiとTCbiの出力端子を共通にする
ことで、これらの出力電流の和IRiが得られる。TCSiの
出力電流とIRiが、電流比較器CCPiに入力されて、判別
が行われる。伝達コンダクタンスGai,Gbiの値を、 Gai=aiG, …(5.1) Gbi=(1−ai)G …(5.2) とする。IRiは、 IRi=GaiVRa′+GbiVRb′ =G{aiVRa′+(1−ai)VRb′} …(5.3) となって、式(1.2)の参照電圧VRi′に対応した電流が
得られる。 第6図は、電圧電流変換器を用いた判別回路LRiの他
の例である。電圧電流変換器の伝達コンダクタンスが正
の値に限られるとき、第3図に示した実施例と同様に、
第5図の構成では参照電圧VRi′がVRa′とVRb′の間の
電圧に限定される。例えば、参照電圧VRi′を、VRa′<
VRb′<VRi′としたいとき、式(1.2)から、 ai<0,1−ai>1 …(6.1) となり、第5図の構成では、式(5.1)からGaiが負にな
るため、実現出来ない。第6図の構成では、電圧電流変
換器の出力端子の接続を変えて、参照電圧VRi′を得ら
れる範囲を等価的に拡張している。電圧電流変換器T
CSi,TCai,TCbiの伝達コンダクタンスを、それぞれGSi,G
ai,Gとして、 GSi=−aiG/(1−ai), …(6.2) Gai=G/(1−ai) …(6.3) とすれば、電圧電流変換器TCSとTCaiの出力電流の和ISi
は、 ISi=GSiVS′+GaiVRa′ =G(VS′−aiVRa′)/(1−ai) …(6.4) となって、ISiとTCbiの出力電流Ibiの差は、 ISi−Ibi=G(VS′−aiVRa′)/(1−ai)−GVRb′ =G[VS′−{aiVRa′+(1−ai)VRb′}]/(1−ai) …(6.5) となる。したがって、CCPiに入力される電流の差が、信
号電圧VS′と式(1.2)で表される参照電圧VRI′の差に
対応する。 逆に、参照電圧VRi′を、VRi′<VRa′<VRb′とした
いときには、電圧電流比較器TCbiとTCSの出力端子を共
通にし、その和の電流とTCaiの出力電流を電流比較器CC
Piに入力し判別を行う。 第7図は、判別回路LRiの他の構成の例で、差動増幅
器DAai,DAbiと電圧比較器VCPiから構成される。ある利
得の値をAとして、DAai,DAbiの利得Aai,Abiをそれぞ
れ、 Aai=aiA, …(7.1) Abi=(1−ai)A …(7.2) とする。DAai,DAbiの出力電圧Vai′,Vbi′は、 Vai′=aiA(VS′−VRa′), …(7.3) Vbi′=(1−ai)A(VRb′−VS′) …(7.4) となるから、VCPiに入力される差動電圧は、 Vai′−Vbi′=A{ai(VS′−VRa′)−(1−ai)(VRb′−VS′)} =A[VS′−{aiVRa′+(1−ai)VRb′}] …(7.5) とある。これにより、信号電圧VS′と式(1.2)で表さ
れる参照電圧VRi′との比較が行われる。 差動増幅器DAai,DAbiは、入力端子の極性を入れ替え
ることにより負の利得となる。それにより、参照電圧V
Ri′は任意の値にできる。例えば、参照電圧VRi′を、V
Ra′<VRb′<VRi′としたいとき、式(1.2)から、 ai<0,1−ai>1 …(7.6) となり、式(8.1)から、第7図に示した構成で差動増
幅器DAaiの利得Aaiを負にしなければならない。これ
は、DAaiの正入力端子にVRa′、負入力端子にVS′を入
力し、DAaiの利得Aaiを、 Aai=−aiA …(7.7) とすることで実現される。逆に、参照電圧VRi′を、
VRi′<VRa′<VRb′としたいときには、差動増幅器DA
biの正入力端子にVS′、負入力端子にVRb′を入力し、D
Abiの極性を反転させる。 第8図は、判別回路LRiの他の構成の例で、第7図と
同様に、2個の差動増幅器と電圧比較器VCPiから構成さ
れているが、接続が異なる。差動増幅器DASiの利得をA
として、DARiの利得ARiを、 ARi=(1−ai)A …(8.1) とする。DASi,DARiの出力電圧VSi′,VRi′は、 VSi′=A(VS′−VRa′), …(8.2) VRi′=(1−ai)A(VRb′−VRa′) …(8.3) となるから、VCPiに入力される差動電圧は、 Vai′−Vbi′=A{(VS′−VRa′)−(1−ai)(VRb′−VRa)} =A[VS′−{aiVRa′+(1−ai)VRb′}] …(8.4) となる。これにより、信号電圧VS′と式(1.2)で表さ
れる参照電圧VRi′との比較が行われる。この方式で
は、重み付けの係数aiによらず、信号電圧VS′に対する
利得が一定値Aとなる。2個の差動増幅器の利得の比
が、第7図の構成では、 Aai/Abi=ai/(1−ai) …(8.5) であるのに対して、 A/ARi=1/(1−ai) …(8.6) となる。ai<0もしくはai>1の場合に、利得の広がり
が小さく、差動増幅器の相対精度を高くできる。 第7図及び第8図では、電圧入力電圧出力の差動増幅
器を用いた構成を示したが、電圧入力電流出力の差動増
幅器を用いても同様に構成できる。その場合、電圧比較
器の代わりに、電流比較器を用いる。 以下では、1トランジスタ1キャパシタ形メモリセル
を用いた実施例に従って、本発明を具体的に説明する。
メモリセルにV1=0[V],V2=VCC/3,V3=2VCC/3,V4=
VCCのいずれかの電圧を書込み、それに応じた電荷を蓄
積容量に蓄えて、4値の情報を記憶する場合について説
明する。すなわち、以下ではm=3,i=1,2,3である。 第9図は、2本のダミーデータ線DDa,DDbをq本のデ
ータ線D(D1〜Dq)で共有した実施例である。q本のデ
ータ線に対してダミーデータ線が2本で良いので、ダミ
ーデータ線を設けることによりメモリアレーの面積の増
加は小さい。 p本の互いに平行なワード線W(W1〜Wq)と、それと
交わるようにq本のデータ線D(D1〜Dq)が設けられ、
それらの交点にメモリセルMC(MC11など)が配置され
る。データ線Dと平行にダミーデータ線DDa,DDbが設け
られ、それぞれメモリセルMCと同じ構成のダミーセルDC
a(DC1a〜DCpa),DCb(DC1b〜DCpb)が、各データ線に
接続されたメモリセルMCと、それぞれ対応するように接
続される。ダミーセルDCa,DCbは、メモリセルMCと同じ
ワード線Wで選択される。 ダミーセルDCaには接地電位0Vを、DCbには中間電位VH
=VCC/2を書込んでおく。あるメモリセルMCからデータ
線Dに電荷が読出されるとき、それに対応したダミーセ
ルDCa,DCbからダミーデータ線DDa,DDbに電荷が読出さ
れ、DDa,DDbの電圧がVRa,VRbとなる。これを用いて、メ
モリセルMCを読出すことによりデータ線Dに得られた信
号電圧VSの判別を行う。 データ線D及びダミーデータ線DDa,DDbに、プリチャ
ージ回路PD(PD1〜PDq)及びPDDa,PPDbと、信号伝達手
段DS(DS1〜DSq)及びDDSa,DDSbと、負荷回路LD(LD1〜
LDq)及びDLDa,DLDbが設けられる。読出し動作時に、D
S,DDSa,DDSbはLD,DLDa,DLDbを負荷としたソース接地の
増幅器として動作する。その出力VS′,VRa′,VRb′が、
データ線D毎に設けられた多値レベル判別手段MLR(MLR
1〜MLRq)の入力端子NS(NS1〜NSq),NRa,NRbに入力さ
れる。また、データ線Dに対応して、多値レベル供給手
段MLW(MLW1〜MLWq)が設けられ、信号伝達手段DSに接
続される。なお、信号伝達手段DDSa,DDSbには、接地電
位0V,中間電位VHを出力する電圧源が接続される。 多値レベル判別手段MLRは、3個のエミッタフォロワE
F,4個の分圧用抵抗R1〜R4,3個の電圧比較器VCP1,VCP2,V
CP3で構成される。エミッタフォロワEFは、負荷回路LD
の影響を抵抗分圧から除去するためのバッファである。
第4図(a)に示した判別回路と、第5図(a)に示し
た判別回路を組み合わせて、4値の判別回路MLRとして
いる。信号電圧VS′に対して、MLR中での比較レベル
VR1′,VR2′,VR3′は、それぞれVCC/6,VCC/2,5VCC/6を
蓄えたメモリセルを読出したときに負荷回路に現われる
信号電圧に対応する。これらを、VRa′,VRb′から、 VRi′=aiVRa′+(1−ai)VRb′ …(9.1) として得る。メモリセルに蓄えられている電圧と、MLR
に入力される電圧は、線形な関係と近似できるので、式
(9.1)のaiは、 a1=2/3,a2=0,a3=−2/3 …(9.2) とすれば良い。抵抗分圧により、a1=2/3を第4図
(a)の方式で分圧用抵抗R3及びR4を用いて実現し、a3
=−2/3を第5図(a)の方式で分圧用抵抗R1及びR2を
用いて等価的に得る。各抵抗値は、Rをある抵抗値とし
て、 R1=R/(1−a3)=3R/5, …(9.3) R2=−a3R/(1−a3)=2R/5, …(9.4) R3=a1R=2R/3, …(9.5) R4=(1−a1)=R/3 …(9.6) とする。 第10図に示す動作波形に従って第9図の回路における
読出し動作を説明する。同図は、V3(=2VCC/3)を蓄え
ているメモリセルMC11を読出す場合を示している。ま
す、プリチャージ回路PD1及びPDDa,PDDbによりプリチャ
ージ電圧VPにプリチャージされているデータ線D1及びダ
ミーデータ線DDa,DDbを、制御パルスφPを0Vに下げて
プリチャージ回路をオフにし、フローティング状態にす
る。そして、ワード線W1を高電位(VCC+α)にして、
メモリセルMC11から電荷をデータ線D1に読出す。当然、
ワード線W1上の他のメモリセルの電荷もそれぞれのデー
タ線に読みだされている。同時に、ダミーセルDCa,DCb
からダミーデータ線DDa,DDbに電荷が読出される。次
に、制御パルスφR,φCをVCCに上げる。データ線D1及
びダミーデータ線DDa,DDbに現れた信号は、信号伝達手
段DS1及びDDSa,DDSbで電流に変換され、さらに負荷回路
LD1及びDLDa,DLDbで電圧に変換される。負荷回路LD1に
現れた電圧VS′が多値レベル判別手段MLR1の入力端子N
S1に入力される。また、負荷回路DLDa,DLDbに現れた電
圧VRa′,VRb′が、複数の多値レベル判別手段MLR(MLR1
〜MLRq)に共通な入力端子NRa,NRbに入力される。多値
レベル判別手段MLR中で、それらの信号が、エミッタフ
ォロワEFを通じて分圧用抵抗R1〜R4に印加される。そし
て、電圧比較器VCPi(i=1〜3)により判定が行わ
れ、比較レベルVRi′(i=1〜3)に対する信号VS′
の判別結果Q1i(i=1〜3)が得られる。多値レベル
判別手段MLRで情報が確定した後、制御パルスφRを0V
に下げ、信号伝達手段DS及びDDSa,DDSbをオフにする。 多値レベル判別手段の出力Qiが、多値レベル供給手段
MLWに伝達され、それに応じた4値レベルのいずれかの
電位が出力される。その電位が、制御パルスφWを(V
CC+α)に上げることにより、信号伝達手段DS1〜DSqを
介して、データ線Dに伝達され、ワード線Wを0Vに下げ
ることにより、メモリセルMCに再書込みされる。同時
に、接地電位0V,中間電位VHが、信号伝達手段DDSa,DDSb
を介して、ダミーデータ線DDa,DDbに伝達され、ダミー
セルDCa,DCbに書込まれる。その後、制御パルスφPをV
CCに上げて、プリチャージ回路PD及びPDDa,PDDbによ
り、データ線及びダミーデータ線DDa,DDbを、プリチャ
ージ電圧VPにプリチャージする。 1トランジスタ1キャパシタ形メモリセルを用いると
き、データ線に現われる信号は、メモリセル中の蓄積容
量に蓄えられた電荷が、データ線の容量に再配分される
ことによるデータ線の電位変化である。そのため、信号
の大きさが、プロセス変動などによるメモリセルの蓄積
容量及びデータ線の容量の偏差に影響される。本発明で
は、ダミーセルに蓄えた電荷をダミーデータ線を読出す
ことにより得られる参照信号により比較レベルを得るの
で、比較レベルも同様に、ダミーセルの蓄積容量及びダ
ミーデータ線の容量の偏差に影響される。よって、メモ
リセルとダミーセル、データ線とダミーデータ線の電気
的特性の整合を取ることにより、これらの偏差の影響は
相殺される。 この実施例では、q本のデータ線でダミーデータ線を
共有しており、データ線に接続される多値レベル判別手
段MLRは1個なのに対して、ダミーデータ線にはq個の
多値レベル判別手段MLRが接続される。この接続を、情
報伝達手段DSを介して行い、多値レベル判別手段MLRな
どの寄生容量をデータ線及びダミーデータ線から分離し
ているため、データ線とダミーデータ線の電気的特性の
整合が容易に取れる。 本発明では、ダミーデータ線が2本必要であるが、複
数のデータ線で共有することにより、メモリアレーを小
さくできる。また、複数の多値判別回路MLRに、データ
線及びダミーデータ線に現われた信号VRa′,VRb′を入
力しても、データ線及びダミーデータ線の寄生容量は増
加しないため、信号電圧を大きくでき、高S/Nな読出し
が実現できる。 ダミーデータ線に現われる参照信号は、既知で異なる
2つのレベルに対応するものであれば良く、それに応じ
て多値レベル判別手段MLR内の定数を定める。そのた
め、ダミーセルの蓄積容量はメモリセルの蓄積容量と同
じ大きさにしたまま、ダミーセルに蓄える電位を自由に
設定できる。これを、他の部位で用いている電位とする
ことで、その発生回路を新たに設けないで済む。ここで
は、0VとVCC/2としたため、参照電圧VR2′に、入力端子
NRbに入力されるVRb′をそのまま用いることができ、多
値レベル判別手段MLRの構成が簡単になっている。a1=2
/3でa3=−2/3のため、第3図(b)または第4図
(b)の構成はできないが、第3図(a)と第4図
(a)を組合せて実現している。 第9図のダミーセルDCa,DCbは、メモリセルMCと同じ
構成で、リセット用トランジスタが接続されていない。
接地電位を蓄えているダミーセルDCaは電荷量がほとん
ど変化しないが、中間電位を蓄えているダミーセルDCb
から電荷が漏れ出ていく。これにより、ダミーデータ線
に現われる参照電圧が所望の値と異なるものとなり、比
較レベルに誤差が生じ、情報が誤判定されてしまい恐れ
がある場合には、プリチャージ電圧VPを中間電位VHと
し、ダミーセルDCbを読出さずに、ダミーデータ線DDbに
現われる参照信号を用いれば良い。ただし、データ線D
とダミーデータ線DDbの容量のバランスを取るために、
ダミーセルDCbは接続し、トランジスタのしきい値電圧
を大きくして、ワード線Wを高電位にしても電荷が読出
されないようにする。しきい値電圧を大きくするには、
ゲート電極下の酸化膜の少なくとも一部分を厚くするこ
とや、チャネル領域の不純物濃度を変えることなどによ
り実現される。 第11図は、第9図の多値レベル判別手段MLRで用いら
れる電圧比較器VCPの構成例である。エミッタフォロワE
F、カレントスイッチCSW、負荷回路RL、ラッチ回路DL、
レベル変換回路EMCの5個のブロックで構成されてい
る。CSWは、バイポーラトランジスタによる差動増幅器
(Emitter−Coupled Pair)で、負荷回路RLを負荷とし
て、逆相の増幅を行う。負荷回路RLは、負荷抵抗と振幅
制限用ダイオードからなる。ラッチ回路DLは、エミッタ
フォロワと差動増幅器で構成され、負荷回路RLを負荷と
して正帰還増幅を行い、情報を保持する。EMCは、カレ
ントミラー形のレベル変換回路で、ECLレベルの信号
を、CMOSレベルの信号に変換する。同図において、VGは
ある直流電圧で、エミッタフォロワEF,カレントスイッ
チCSW,ラッチ回路DLのバイアス電流を定める。 制御パルスφG1を高電位にすることにより、エミッタ
フォロワEFが動作し、カレントスイッチCSWに電圧が入
力される。制御信号MEBを低電位にすることにより、CSW
及びRLにより、信号の比較が行われる。次に、制御パル
スφG2を高電位にしφG1を低電位にすることで、ラッチ
回路DLが動作し、正帰還増幅が行われ、カレントスイッ
チCSWによる比較結果が確定する。それと共に、レベル
変換回路EMCを通じて出力端子Qに信号が出力される。 第12図(a)は、第9図中の多値レベル供給手段MLW
の具体例で、4値レベルの電圧V1=0[V],V2=VCC/
3,V3=2VCC/3,V4=VCCのいずれかを出力する回路であ
る。物理的表現の多値情報Q1,Q2,Q3を4値の選択パルス
P1,P2,P3,P4に変換するロジック回路MLC、選択パルスに
応じて4値のレベルのいずれか一つを選択する切り換え
回路MLS、4値レベルを供給する電圧発生器MLGで構成さ
れる。 ロジック回路MLCは、NANDゲート3個、NORゲート3
個、インバータで構成される。物理的表現の多値情報
Q1,Q2,Q3は、再書込み動作時には多値レベル判別結果の
出力であり、書込み動作時には入出力線DQからスイッチ
SWYを介して入力された情報である。この物理的表現の
情報に対して、第12図(b)に示す真理値表にしたがっ
て、ロジック回路MLCで選択パルスP1,P2,P3,P4を発生さ
せる。信号WEは、多値レベル供給手段MLWを選択する信
号である。待機状態では、WEが“L"で、ロジック回路ML
Cの出力P4は“H",P1,P2,P3は“L"である。 切り換え回路MLSは、選択パルスP1,P2,P3,P4により制
御され、スイッチとして動作する4個のMOSトランジス
タで構成される。電圧発生器MLGにより供給される4値
の各レベルを切り換え、データ線Dに出力する。なお、
待機状態では、出力端子が高インピーダンス状態とな
る。 電圧発生器MLGは、3個の抵抗Rと、2個の演算増幅
器OAからなる。3個の抵抗Rにより電源電圧VCCを分圧
して電圧値V2=VCC/3,V3=2VCC/3を得る。これを演算増
幅器OAによる電圧フォロワを介して出力する。抵抗R
は、電源電圧VCCを3等分に分圧すればよいので、相対
精度が高ければ絶対値精度が低くても良い。また、非線
形な抵抗でも良く、ダイオード接続のMOSトランジスタ
などで置き換えることもできる。 第13図は、多値レベル判別手段MLRの他の具体的構成
例である。第8図に示した構成に基づき、3個のエミッ
タフォロワEFと、電流を出力とする差動増幅器DASi及び
DARiと、電流比較器CCPiにより構成されている。第9図
に示した実施例の多値レベル判別手段MLRと置き換え
て、半導体多値メモリが実現される。 差動増幅器DASi及びDARiは、Emitter−Coupled Pair
にエミッタ抵抗REが接続されており、スイッチとしてで
はなく、線形な増幅器として動作する。その伝達コンダ
クタンスGSi及びGRiは、エミッタ抵抗REで定まり、これ
により重み付けを行なう。式(8.1)に示したように、
差動増幅器DASiの伝達コンダクタンスをGとして、DARi
の伝達コンダクタンスGRiを、 GRi=(1−ai)G …(13.1) とする。第9図に示した多値レベル判別手段と同様に、
信号に対する重みの値aiは、 a1=2/3,a2=0,a3=−2/3 …(13.2) であるから、 GR1=G/3,GR2=G,GG3=5G/3 …(13.3) となるように、各差動増幅器のエミッタ抵抗REを定め
る。 電流比較器CCPiは、4個のPMOSトランジスタからなる
能動負荷ALと、電圧比較器であるCMOS差動増幅器SAで構
成される。 読出し時における動作は以下のように行う。待機状態
では、制御パルスφG,φDA,φSAを低電位にして、エミ
ッタフォロワEF,差動増幅器DASiとDARi,電流比較器CCPi
内のCMOS差動増幅器SAをオフにしておき、φSAPも低電
位にしてCMOS差動増幅器SAの出力端子をプリチャージし
ておく。信号伝達手段DS及び負荷回路LDから、入力端子
NS,NRa,NRbに、入力された信号VS′と参照信号VRa′,V
Rb′が、φGを高電位にすることで、エミッタフォロワ
EFを介して、差動増幅器DASiとDARiに伝達される。次
に、φDAを高電位にすることにより、差動増幅器DASiと
DARiが動作し、電流比較器CCPi内の能動負荷ALを通じて
電流が流れる。DASiとDARiの出力電流の差動成分は、入
力電圧の差動成分に、エミッタ抵抗REにより定まる伝達
コンダクタンスを乗じた値となる。DASiとDARiは出力端
子が共通になっており、出力電流の和が取られる。この
差動電流が、能動負荷ALにより電圧に変換される。φ
SAP及びφSAを高電位にすることにより、CMOS差動増幅
器SAが動作し、能動負荷ALにより電圧に変換された差動
信号が増幅される。SAの出力端子の信号が、インバータ
を介して出力される。出力端子が開放となっているイン
バータは、寄生容量を揃えるためのものである。SAの出
力端子の電位差が十分大きくなり、情報が確定した後、
φG,φDAを低電位にして、エミッタフォロワEF,差動増
幅器DASiとDARiをオフにする。判別結果が多値レベル供
給手段MLWに伝達され、再書込み動作が終了した後、φ
SAP及びφSAを低電位にして、待機状態に戻す。 能動負荷ALは、PMOSカレントミラーを2個組合せた構
成になっており、差動成分に対する等価抵抗は大きく、
同相成分に対する等価抵抗は小さい。そのため、入力電
流の同相成分による電圧の変動は小さく、差動成分が大
きな電圧に変換される。多値レベル判別手段での重み付
けに差動増幅器を用いることにより、信号が大きくでき
S/Nが向上する。入力電流の差が大きいとき、2個のト
ランジスタが遮断領域となり、差動成分に対する等価抵
抗も小さくなるので、電圧振幅が制限される。また、CM
OS差動増幅器SAは、入力端子と出力端子が分離されてお
り、入力信号を増幅動作により変化させない構成となっ
ている。したがって、差動増幅器DASi及びDARiのバイポ
ーラトランジスタが飽和する恐れがなく、飽和防止用に
ダイオード等を付加しなくて良い。 第14図は、別の具体的実施例で、第5図及び第6図に
基づいて多値レベル判別手段MLR(MLR1〜MLRq)を構成
している。多値レベル判別手段MLRにバイポーラトラン
ジスタや抵抗を含まず、CMOSで実現される。第9図に示
した実施例と同様にメモリアレーMCAが構成され、デー
タ線D(D1〜Dq)及びダミーデータ線DDa,DDbに、プリ
チャージ用回路PD(PD1〜PDq)及びPDDa,PDDbと、信号
伝達手段DS(DS1〜DSq)及びDDSa,DDSbと、負荷回路LD
(LD1〜LDq)及びDLDa,DLDbが設けられる。データ線D
に対応して、多値レベル判別手段MLR(MLR1〜MLRq)が
設けられ、それぞれの入力端子NS(NS1〜NSq)に、負荷
回路LDを介して信号伝達手段DSが接続される。q個の多
値レベル判別手段MLRに共通な入力端子NRa,NRbに、負荷
回路DLDa,DLDbを介して信号伝達手段DDSa,DDSbが接続さ
れる。また、多値レベル供給手段MLW(MLW1〜MLWq)が
設けられ、多値レベル判別手段MLR及び信号伝達手段DS
に接続される。負荷回路LDと多値レベル判別手段MLRを
除き、第9図と同じ構成である。負荷回路LD及びDLDa,D
LDbは、ダイオード接続されたPMOSトランジスタであ
る。 多値レベル判別手段MLRは、電圧電流変換器TC(TCSi,
TCai,TCbi)と電流比較器CCPiからなる3個の判別回路L
Riで構成される。電流比較器CCPiは、入出力共通フリッ
プフロップ形差動増幅器とプリチャージ用NMOSトランジ
スタと2個のインバータで構成される。電圧電流変換器
TCは、ゲートを入力端子としソースが電源VCCに接続さ
れたPMOSトランジスタとスイッチとして動作するPMOSト
ランジスタで構成される。電圧電流変換器TCSi,TCai,TC
biの伝達コンダクタンスを、それぞれGSi,Gai,Gbiとす
る。これらの値は、電圧電流変換器のPMOSトランジスタ
のゲート幅とゲート長の比によって定められる。第9図
に示した実施例と同様に、信号に対する重みの値aiは、 a1=2/3,a2=0,a3=−2/3 …(14.1) である。a1を、第5図に示した構成に基づき、LR1で実
現する。各電圧電流変換器の伝達コンダクタンスの値
は、ある伝達コンダクタンスの値をGとして、 GS1=G,Ga1=2G/3,Gb1=G/3 …(14.2) とする。同様に、LR2でa2を実現する。伝達コンダクタ
ンスの値は、 GS2=G,Ga2=0,Gb2=G …(14.3) である。したがって、TCa2は不要であり、第14図では取
り除かれている。a3は負であるので、第6図に示した構
成に基づき、LR3で実現する。伝達コンダクタンスの値
は、 GS3=3G/5,Ga3=2G/5,Gb3=G …(14.4) とする。 読出し動作は、多値レベル判別手段MLRを以下のよう
に動作させて、第9図に示した実施例と同様に行う。待
機状態では、制御パルスφSA1を高電位にして電圧電流
比較器TCをオフにしておく。また、制御パルスφSA2を
低電位、制御パルスφSAPを高電位にして、電流比較器C
CPiの入力端子を0Vにプリチャージしておく。入力端子N
S(NS1〜NSq),NRa,NRbに、信号VS′と参照信号VRa′,V
Rb′が入力された後、制御パルスφSA1を下げ、電圧電
流変換回路TCを動作させると、TCの伝達コンダクタンス
に従い入力電圧に応じた電流がTCから電流比較器CCPiに
流れる。制御パルスφSAPを低電位にしてプリチャージ
用NMOSトランジスタをオフにすることにより、判別回路
LRiはソース接地の増幅器として動作する。そして、電
流比較器CCPiの入力端子に現われる信号電圧が十分大き
くなってから、制御パルスφSA1,φSA2を上げて、電流
比較器CCPiを入出力共通フリップフロップ形差動増幅器
として動作させ、電流比較器CCPiの入力端子の電位差を
VCCまで増幅し、電源VCCから接地に貫通電流が流れない
ようにする。このとき、電圧電流変換器TCの入力端子に
は増幅された信号が帰還されない。そして、インバータ
を介して判別結果を出力する。出力端子が開放されてい
るインバータは、電流比較器CCPiの入力端子の容量を揃
えるために接続されている。多値レベル判別手段MLRの
出力Qi(Q1i〜Qqi)が多値レベル供給手段MLWに伝達さ
れ、再書込みが終了した後、制御パルスφSA2を下げφ
SAPを上げて、待機状態に戻す。 負荷回路LDは、ダイオード接続のPMOSトランジスタで
あるので、信号伝達手段DSの出力電流が非線形に電圧に
変換される。また、電圧電流変換器TCも、伝達コンダク
タンスがPMOSトランジスタで定まるため、入力電圧を非
線形に電流に変換する。この両者でカレントミラーとな
っているため、電圧電流変換器TCの出力電流は、信号伝
達手段DSの出力電流に対して線形になる。 この構成は、MOSトランジスタだけでなり、バイポー
ラトランジスタや抵抗を含まないため、製造プロセスが
簡単になる。また、MOSトランジスタとバイポーラトラ
ンジスタとの分離領域が必要無いので、チップ面積を小
さくできる。 第9図から第13図に示した実施例では、バイポーラト
ランジスタとMOSトランジスタを共に用いた構成を示し
たが、バイポーラトランジスタを用いずにMOSトランジ
スタだけで構成することもできる。例えば、第11図に示
した電圧比較器を、カレントミラー形のCMOS差動増幅器
を用いて構成することができる。その場合、第11図中の
レベル変換回路EMCは不要となる。 第15図は、本発明の別の具体的実施例で、多値レベル
判別手段や多値レベル供給手段などを、複数のデータ線
で共有することにより、チップ面積を削減し、これらの
回路のレイアウトピッチを緩和した例である。複数のデ
ータ線に同時に読出された信号を、スイッチで切り換え
て、多値レベル判別手段に時系列に入力して判別を行う
ことにより、多値レベル判別手段などを共有する。ま
た、データ線と平行に共通データ線を設け、信号伝達手
段を介して複数のデータ線と信号の授受を行い、共通デ
ータ線に多値レベル判別手段及び多値レベル供給手段な
どを接続して、複数のデータ線でそれらを共有する。 p本のワード線W(W11〜W1pあるいはWs1〜Wspなど)
とq本のデータ線D(D1〜Dq)の交点に(p×q)個の
メモリセルMCが配置されたメモリアレーMCA(MCA11な
ど)を(s×t)個マトリックス状に配置する。各メモ
リアレーMCAのq本のデータ線DをスイッチSWD(SWD11
など)を介して信号伝達手段DS(DS11など)に接続す
る。また、プリチャージ回路PD(PD11など)を、スイッ
チSWDと信号伝達手段DSとの接続端子に接続する。デー
タ線Dと平行に共通データ線CD(CD1〜CDt)を設け、s
個の信号伝達手段DSを接続する。例えば、共通データ線
CD1には、s個のメモリアレーMCA11〜MCA1sの各q本の
データ線Dが、それぞれスイッチSWD11〜SWD1s及び信号
伝達手段DS11〜DS1sを介して接続される。共通データ線
CDは、負荷回路LD(LD1〜LDt)と、多値レベル判別手段
MLR(MLR1〜MLRt)の入力端子NS(NS1〜NSt)に接続さ
れる。また、スイッチSWW(SWW1〜SWWt)を介して多値
レベル供給手段MLW(MLW1〜MLWt)の出力端子に接続さ
れる。メモリアレーMCAと同様に、p本のワード線Wと
q本のダミーデータ線DDa(DDa1〜DDaq)の交点に(p
×q)個のダミーセルDCaが配置されたダミーアレーDCA
a(DCA1a〜DCAsa)と、p本のワード線Wとq本のダミ
ーデータ線DDb(DDb1〜DDbq)の交点に(p×q)個の
ダミーセルDCbが配置されたダミーアレーDCAb(DCA1b〜
DCAsb)を、それぞれs個設け、それぞれスイッチSDDa
(SDD1a〜SDDsa),SDDb(SDD1b〜SDDsb)を介して、信
号伝達手段DDSa(DDS1a〜DDSsa),DDSb(DDS1b〜DD
Ssb)と、プリチャージ回路PDDa(PDD1a〜PDDsa),PDDb
(PDD1b〜PDDsb)に接続する。共通データ線CDと平行に
共通ダミーデータ線DCDa,DCDbが設けられ、それぞれに
s個の信号伝達手段DDSa,DDSbが接続される。共通ダミ
ーデータ線DCDa,DCDbは、負荷回路DLDa,DLDbを介して、
t個の多値レベル判別手段MLRに共通な入力端子NRa,NRb
に接続される。また、スイッチDSWWa,DSWWbを介して接
地電位0V,中間電位VHに接続される。 第15図で、メモリセルMCとダミーセルDCa,DCbは、す
べて同じ構成の1トランジスタ1キャパシタ形メモリセ
ルである。 第16図を用いて、ワード線W11に接続されたメモリセ
ルMCの情報を読出す動作を、例として説明する。待機状
態では、制御パルスφP(φP1〜φPs)をVCCにしてプ
リチャージ回路PDを全て動作させ、スイッチSWDの制御
パルスφD(φD11など)を全て高電位(VCC/α)とし
て、スイッチSWDを全てONにし、全メモリアレーMCA内の
データ線D及び全ダミーアレーDCAa,DCAb内のダミーデ
ータ線DDa,DDbをプリチャージ電圧VPにプリチャージし
ておく。また、制御パルスφCRをVCCに上げて、負荷回
路LD及びDLDa,DLDbをオンにして、共通データ線CD及び
共通ダミーデータ線CDa,CDbを、VCCよりPMOSトランジス
タのしきい値電圧だけ低い電圧にしておく。 まず、複数列あるメモリアレーMCAの内、MCA11〜MCA
1tの一列分のメモリアレーを選択し、制御パルスφP1及
びφD12〜φD1qを0Vにして、データ線Dをプローティン
グ状態にする。このとき、ダミーアレーDCA1aのダミー
データ線DDa及びDCA1bのDDbもフローティング状態とな
る。次に、ワード線W11を高電位(VCC+α)として、メ
モリアレーMCA11〜MCA1t中にマトリックス状に配置され
たメモリセルMCの内の一列分を選択し、それらのメモリ
セルMCから各データ線Dに電荷を読出す。同時に、ダミ
ーアレーDCA1a,DCAb中のダミーセルもそれぞれ一列分
が、ダミーデータ線DDa,DDbに読出される。 このとき、制御パルスφD11を高電位に保っておくこ
とにより、各メモリアレーMCA11〜MCA1tのデータ線D1に
現われた信号は、それぞれ信号伝達手段DS11〜DS1tに伝
えられる。同時に、ダミーアレーDCA1a,DCAb中のダミー
データ線DDa1,DDb1に現われた参照信号は、信号伝達手
段DDS1a,DDS1bに伝えられる。これらの信号は制御パル
スφR1を上げることにより電流に変換され、負荷回路L
D,DLDa,DLDbから共通データ線CD,共通ダミーデータ線DC
Da,DCDbを通じて電流が流れる。負荷回路LDにより電圧
に変換された信号が、多値レベル判別手段MLRの入力端
子NSに入力される。同様に、負荷回路DLDa,DLDbにより
電圧に変換された参照信号VRa′,VRb′が、t個の多値
レベル判別手段MLRに共通な入力端子NRa,NRbに入力され
る。多値レベル判別手段MLRが動作して情報が確定した
後、制御パルスφR1とφCRを下げて、信号伝達手段DS11
〜DS1t及びDDS1a,DDS1bと、負荷回路LD及びDLDa,DLDbを
オフにする。多値レベル判別手段MLRの出力Qi(Q1i〜Q
ti)が、それぞれ多値レベル供給手段MLWに伝達され、M
LWから読出した情報に応じて4値レベルのいずれかが出
力される。制御パルスφCW及びφW1を高電位(VCC+
α)に上げ、スイッチSWWをオンにし、信号伝達手段DS
をスイッチとしてオンにして、多値レベル供給手段MLW
から出力された電圧を、各メモリアレーMCA11〜MCA1tの
データ線D1に伝達する。同時に、接地電位0Vが、スイッ
チDSWWa,信号伝達手段DDS1aを介して、ダミーアレーDCA
1a中のダミーデータ線DDa1に伝達される。また、中間電
位VHが、スイッチDSWWb,信号伝達手段DDS1bを介して、
ダミーアレーDCA1b中のダミーデータ線DDb1に伝達され
る。制御パルスφD11を下げることにより、メモリアレ
ーMCA11〜MCA1tのデータ線D1,ダミーアレーDCA1a,DCA1b
中のダミーデータ線DDa1,DDb1に伝達された電位が保存
される。そして、制御パルスφCW及びφW1を低電位に下
げ、スイッチSWW,DSWWa,DSWWb及び信号伝達手段DS,DDS
1a,DDS1bをオフにする。制御パルスφP1をVCCにして、
スイッチSWDと信号伝達手段DS,SDDaとDDSa,SDDbとDDSb
の接続端子をプリチャージ回路PD,PDDa,PDDbによりプリ
チャージする。また、制御パルスφCRをVCCに上げて、
負荷回路LD,DLDa,DLDbをオンにして、共通データCD及び
共通ダミーデータ線CDa,DCbを、VCCよりPMOSトランジス
タのしきい値電圧だけ低い電圧にする。 次に、制御パルスφD12を上げスイッチSWDを切り換え
て同様な動作を行い、各メモリアレーMCA11〜MCA1tのデ
ータ線D2に読出された信号を判別し、それに応じた電位
をデータ線D2に再書込みする。同様に制御パルスφD1q
まで繰り返す。そして、データ線Dqに読出された信号を
判別し、それに応じた電位をデータ線Dqに伝達した後、
ワード線W11を0Vに下げる。それにより、メモリアレーM
CA11〜MCA1tの各データ線Dの電位が各メモリセルMCに
蓄えられ、再書込みが終了する。同時に、ダミーアレー
DCA1a中のダミーセルDCaで読出されたものには、接地電
位が再書込みされる。また、ダミーアレーDCA1b中のダ
ミーセルDCbで読出されたものには、接地電位が再書込
みされる。その後、制御パルスφCW及びφW1を低電位に
下げ、制御パルスφP1をVCCにし、スイッチSWDの制御パ
ルスφD11〜φD1(q-1)を高電位(VCC+α)とし、制御
パルスφCRをVCCに上げて、待機状態に戻す。 多値レベル判別手段は、通常のDRAMのセンスアンプに
比べて、回路が複雑で面積が大きくなるが、このように
複数のデータ線で共有することにより、個数が少なくな
るので、占有面積が小さくなる。また、レイアウトする
際に、q本のデータ線のピッチで良いので容易である。
また、データ線当りのメモリセルの個数pを少なくし
て、データ線容量を小さくし、高S/Nかつ高速な読出し
動作が実現できる。 第17図は、本発明のほかの具体的実施例で、データ線
とダミーデータ線を交互に配置した構成を示している。
ダミーデータ線は2本必要なので、データ線2本でダミ
ーデータ線を共有する。データ線は、対線D10とD11,D20
とD21,…,Dq0とDq1で構成され、その両側に1本ずつ
D01,D(q+1)0が設けられる。データ線対は、いずれか一
方が信号の読出されるデータ線、他方が参照信号の読出
されるダミーデータ線として動作する。D01,D
(q+1)0は、ダミーデータ線としてのみ動作する。データ
線1本おきに、ワード線W(W1〜Wp)との交点に、メモ
リセルMC(MC11など)が配置される。例えば、ワード線
W1により選択されるメモリセルMC11〜MC1(q+1)は、デー
タ線D0(D10〜D(q+1)0)に接続され、ワード線W2で選択
されるメモリセルMC20〜MC2qは、データ線D1(D01〜
Dq1)に接続される。データ線D01及びD(q+1)0に接続さ
れるメモリセルMC20,MC40,…,MCp0及びMC1(q+1),MC
3(q+1),…,MC(p-1)(q+1)は、他のデータ線と寄生容量を
揃えるためのもので、情報は記憶しない。ワード線Wと
平行にダミーワード線DW1,DW2が設けられ、ダミーワー
ド線DW1とデータ線D0の交点にダミーセルDC11〜DC
1(q+1),ダミーワード線DW2とデータ線D1の交点にダミー
セルDC20〜DC2qが設けられる。すなわち、各データ線に
1個ずつダミーセルが接続される。ダミーセルは、1ト
ランジスタ1キャパシタ形メモリセルに、リセット用ト
ランジスタが付加されており、DC11〜DC1(q+1)では制御
パルスφDC1,DC20〜DC2qでは制御パルスφDC2で制御さ
れる。リセット用トランジスタは、データ線対毎に交互
に接地電位0Vまたは中間電位VHに接続される。第17図で
は、qが偶数の場合を示しており、ここではその場合に
ついて説明を行なう。すなわち、DC20,DC12,DC22,…,DC
1q,DC2qは接地電位を蓄えるダミーセル(DCbと呼ぶ)で
あり、DC11,DC21,…,DC1(q-1),DC2(q-1),DC1(q+1)は中
間電位VHを蓄えるダミーセル(DCaと呼ぶ)である。 各データ線は、プリチャージ回路PD(PD10など)に接
続され、信号伝達手段DS(DS10など)を介して負荷回路
LD(LD10など)に接続される。データ線対D0とD1に対応
して、多値レベル判別手段MLR(MLR1〜MLRq)と多値レ
ベル供給手段MLW(MLW1〜MLWq)が設けられる。多値レ
ベル判別手段MLRは、制御パルスφCR0,φCR1により制御
される切替スイッチSWR中の6個のMOSトランジスタを介
して、対応するデータ線対とその両側のデータ線の計4
本のデータ線の負荷回路LDに接続される。多値レベル供
給手段MLWは、対応するデータ線対の信号伝達手段DSに
接続される。プリチャージ回路PD,信号伝達手段DS,負荷
回路LD,多値レベル判別手段MLR,多値レベル供給手段MLW
は、それぞれ第14図に示した実施例と同じ回路である。
ただし、信号伝達手段DS01,DS(q+1)0は、多値レベル供
給手段MLWに接続されず、固定電位に接続される。 ワード線W1に接続されたメモリセルMC11〜MC1(q-1)の
情報を読出す動作を、例として説明する。まず、プリチ
ャージ回路PDによりプリチャージ電圧VPにプリチャージ
されているデータ線を、制御パルスφPを0Vに下げてPD
をオフにし、フローティング状態にする。また、制御パ
ルスφDC2も下げて、ダミーセルDCa,DCbにそれぞれVH,0
Vを蓄えておく。そして、ワード線W1を高電位(VCC+
α)にして、メモリセルMC11〜MC1(q+1)から電荷をデー
タ線D0に読出す。同時にダミーワード線DW2も(VCC+
α)にして、ダミーセルDC20〜DC2qから電荷をデータ線
D1に読出し、D1をダミーデータ線として用いる。ただ
し、ダミーセルDC20,DC22,…,DC2qはDCbであり、ダミー
セルDC21,DC23,…,DC2(q-1)はDCaであるので、データ線
D01,D21,…,Dq1にはダミーセルDCb、データ線D11,D31,
…,D(q-1)1にはダミーセルDCaが読出される。各データ
線に現れた信号は、制御パルスφRを上げることによ
り、信号伝達手段DSで電流に変換され、さらに負荷回路
LDで電圧に変換される。制御パルスφCR0をVCCに上げて
切り換えスイッチSWR中のトランジスタの半分をオンに
し、信号電圧を多値レベル判別手段MLRに入力する。負
荷回路LD10〜LDq0に現れた電圧が信号電圧VS′として入
力端子NS(NS1〜NSq)に、負荷回路LD01,LD21,…,LDq1
に現れた電圧が参照信号電圧VRb′として入力端子N
Rb(NRb1〜NRbq)に、負荷回路LD11,LD31,…,LD(q-1)1
に現れた電圧が参照信号電圧VRa′として入力端子N
Ra(NRa1〜NRaq)に入力される。例えば、多値レベル判
別手段MLR1にはLD10がNS1に、LD01がNRb1に,LD11がNRa1
に接続され、MLR2にはLD20がNS2に,LD21がNRb2に、LD11
がNRa2に接続され、両者でLD11に現れた電圧をVRa′と
して共有する。なお、LD(q+1)0に現れた電圧は、いずれ
の多値レベル判別手段MLRにも入力されない。多値レベ
ル判別手段MLRにより信号VS′が判別され、情報が確定
した後、制御パルスφR及びφCR0を0Vに下げ、信号伝
達手段DS及び切替スイッチSWRをオフにする。判別結果Q
i(Q1i〜Qqi)が多値レベル供給手段MLWに伝達され、4
値レベルのいずれかの電位が出力される。その電位が、
制御パルスφW0を(VCC+α)に上げることにより、信
号伝達手段DS10〜DSq0を介して、データ線D0に伝達さ
れ、ワード線W1を0Vに下げることにより、メモリセルMC
11〜MC1(q+1)に再書込みされる。同時にダミーワード線
DW2も下げる。その後、制御パルスφPをVCCに上げて、
プリチャージ回路PDによりデータ線をプリチャージ電圧
VPにプリチャージする。また、制御パルスφDC2もVCCに
上げて、ダミーセルDC20〜DC2qに、それぞれVHまたは0V
を書込む。なお、メモリセルMC1(q+1)には、信号伝達手
段DS(q+1)0に入力される固定電位が書込まれる。 この構成では、メモリセルから情報が読出されるデー
タ線の両側のデータ線をダミーデータ線として用いら
れ、データ線が2本のダミーデータ線に挾まれており、
データ線とダミーデータ線の雑音成分の差が小さい。し
かも、ダミーデータ線をその両側のデータ線で共有する
ことにより、メモリセルを2交点配置にでき、面積増加
が小さい。 ダミーセルにリセット用トランジスタが、付加されて
いるため、第9図に示したメモリアレー構成と異なり、
ダミーセルに蓄えられた電荷が漏れ出ることによる誤判
定の恐れが無い。第9図に示したメモリアレー構成で
も、ワード線と別にダミーワード線を設け、ダミーワー
ド線とダミーデータ線との交点にダミーセルを設けるこ
とにより、リセット用トランジスタを付けたダミーセル
を用いることができる。その場合、ダミーワード線とデ
ータ線との交点及び、ワード線とダミーデータ線との交
点には、データ線とダミーデータ線の容量のバランスを
取るためのメモリセルを接続する。それらは、トランジ
スタがオンしないように、トランジスタのしきい値電圧
を大きくしておけばよい。
以上に述べた実施例で明らかなように、半導体多値メ
モリにおいて、多値レベル判別手段及び多値レベル供給
手段が接続されたデータ線と平行に、ダミーセルが接続
された2本のダミーデータ線を配置して読出し回路に接
続し、上記多値レベル判別手段により、ダミーセルを読
出して2本のダミーデータ線上に得られる信号をそれぞ
れ定数倍して加えて比較レベルを発生させ、その比較レ
ベルとメモリセルからデータ線へ読出された信号を比較
して、上記メモリセルに蓄えられていた情報が、3値以
上の情報のいずれであるか判別することにより、データ
線上に現われる雑音の影響を除去でき、チップ面積を大
きく増加させることなく、読出し動作を高S/N化でき
る。
モリにおいて、多値レベル判別手段及び多値レベル供給
手段が接続されたデータ線と平行に、ダミーセルが接続
された2本のダミーデータ線を配置して読出し回路に接
続し、上記多値レベル判別手段により、ダミーセルを読
出して2本のダミーデータ線上に得られる信号をそれぞ
れ定数倍して加えて比較レベルを発生させ、その比較レ
ベルとメモリセルからデータ線へ読出された信号を比較
して、上記メモリセルに蓄えられていた情報が、3値以
上の情報のいずれであるか判別することにより、データ
線上に現われる雑音の影響を除去でき、チップ面積を大
きく増加させることなく、読出し動作を高S/N化でき
る。
第1図は本発明による半導体多値メモリの実施例を説明
するための概念図、 第2図は従来の半導体多値メモリを説明するための図、 第3図及び第4図は抵抗分圧を用いた判別回路の例を示
した図、 第5図及び第6図は電圧電流変換回路を用いた判別回路
の例を示した図、 第7図及び第8図は差動増幅器を用いた判別回路の例を
示した図、 第9図は1トランジスタ1キャパシタ形メモリセルを用
いた具体的実施例を示した図、 第10図は第9図に示した回路の動作を説明するための波
形を示した図、 第11図は第9図中の電圧比較器の具体的回路の例を示し
た図、 第12図は多値レベル供給手段の構成例を示した図、 第13図は電圧電流変換回路を用いた多値レベル判別手段
の具体的例を示した図、 第14図は第7図及び第8図に基づく多値レベル判別手段
を用いた具体的実施例を示した図、 第15図は多値レベル判別手段及び多値レベル供給手段な
どを複数のデータ線で共有するメモリアレー構成の実施
例を示した図、 第16図は第15図に示した回路の動作を説明するための波
形を示した図、 第17図はメモリセルを2交点配置したメモリアレー構成
の実施例を示した図である。 符号の説明 MC:メモリセル、DC:ダミーセル、MCA:メモリアレー、DC
A:ダミーアレー、W:ワード線、DW:ダミーワード線、D:
データ線、DD:ダミーデータ線、CD:共通データ線、DCD:
共通ダミーデータ線、DQ:物理的表現入出力線、MLR:多
値レベル判別手段、MLW:多値レベル供給手段、DS:信号
伝達手段、PC:プリチャージ回路、LD:負荷回路。
するための概念図、 第2図は従来の半導体多値メモリを説明するための図、 第3図及び第4図は抵抗分圧を用いた判別回路の例を示
した図、 第5図及び第6図は電圧電流変換回路を用いた判別回路
の例を示した図、 第7図及び第8図は差動増幅器を用いた判別回路の例を
示した図、 第9図は1トランジスタ1キャパシタ形メモリセルを用
いた具体的実施例を示した図、 第10図は第9図に示した回路の動作を説明するための波
形を示した図、 第11図は第9図中の電圧比較器の具体的回路の例を示し
た図、 第12図は多値レベル供給手段の構成例を示した図、 第13図は電圧電流変換回路を用いた多値レベル判別手段
の具体的例を示した図、 第14図は第7図及び第8図に基づく多値レベル判別手段
を用いた具体的実施例を示した図、 第15図は多値レベル判別手段及び多値レベル供給手段な
どを複数のデータ線で共有するメモリアレー構成の実施
例を示した図、 第16図は第15図に示した回路の動作を説明するための波
形を示した図、 第17図はメモリセルを2交点配置したメモリアレー構成
の実施例を示した図である。 符号の説明 MC:メモリセル、DC:ダミーセル、MCA:メモリアレー、DC
A:ダミーアレー、W:ワード線、DW:ダミーワード線、D:
データ線、DD:ダミーデータ線、CD:共通データ線、DCD:
共通ダミーデータ線、DQ:物理的表現入出力線、MLR:多
値レベル判別手段、MLW:多値レベル供給手段、DS:信号
伝達手段、PC:プリチャージ回路、LD:負荷回路。
フロントページの続き (56)参考文献 特開 昭61−117796(JP,A) 特開 昭59−63095(JP,A) 特開 昭62−76098(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/40 - 11/4099 G11C 16/00 - 16/34
Claims (13)
- 【請求項1】データ線と、それと交わるように配置され
たワード線と、それらの所望の交差部に配置され少なく
とも3値以上の情報を記憶保持するメモリセルと、上記
メモリセルに蓄えられた情報を判別する判別手段と、予
め所定の情報が蓄えられたダミーセルとを有し、上記判
別手段は、互いに値の異なる複数の比較信号を作成する
にあたり、1つのダミーセルからの出力信号をそれぞれ
に用いることを特徴とする半導体多値メモリ。 - 【請求項2】複数のデータ線と、それらと交わるように
配置された複数のワード線と、それらの所望の交差部に
配置され少なくとも3値以上の情報を記憶保持するメモ
リセルと、上記メモリセルに蓄えられた情報を判別する
判別手段と、予め所定の情報が蓄えられたダミーセルと
を有し、上記判別手段がN個(Nは正の整数)のダミー
セルの出力信号に基づいてN+1以上の比較信号を作成
する機能を有することを特徴とする半導体多値メモリ。 - 【請求項3】複数のデータ線と、それらと交わるように
配置された複数のワード線と、それらの所望の交差部に
配置され少なくとも3値以上の情報を記憶保持するメモ
リセルと、上記メモリセルに蓄えられた情報を判別する
判別手段と、予め所定の情報が蓄えられたダミーセルと
を有し、上記判別手段が2個のダミーセルの出力信号に
基づいて互いに値の異なる3以上の比較信号を作成する
機能を有することを特徴とする半導体多値メモリ。 - 【請求項4】前記データ線と平行に配置されたダミーデ
ータ線をさらに有し、前記ダミーセルが上記ダミーデー
タ線と前記ワード線との交差部に配置されてなることを
特徴とする特許請求の範囲第1項ないし第3項のいずれ
かに記載の半導体多値メモリ。 - 【請求項5】前記ワード線に平行に配置されたダミーワ
ード線をさらに有し、前記ダミーセルが上記ダミーワー
ド線と前記データ線との所望の交差部に配置されてなる
ことを特徴とする特許請求の範囲第2項または第3項に
記載の半導体多値メモリ。 - 【請求項6】前記判別手段は、メモリセルから情報が読
み出されるデータ線の両側の各データ線とダミーデータ
線との交差部に配置された各ダミーセルの出力信号を用
いて、前記比較信号を作成することを特徴とする第5項
に記載の半導体多値メモリ。 - 【請求項7】複数のデータ線と、それと交わるように配
置された複数のワード線と、それらの所望の交差部に配
置され、少なくとも3値以上の情報を記憶保持するメモ
リセルと、上記複数のデータ線の各々に接続された多値
レベル判別手段及び多値レベル供給手段と、上記データ
線と平行に配置され上記多値レベル判別手段に接続され
たN本(Nは2以上の整数)のダミーデータ線と、上記
ワード線と平行に配置されたダミーワード線と、上記各
ダミーデータ線と上記ダミーワード線との交差部に配置
されたN個のダミーセルとを有し、上記多値レベル判別
手段は、上記各ダミーセルを読出すことにより上記各ダ
ミーデータ線上に現われる信号に、定められた値の重み
をかけて、それらの和を取ることにより得るN+1以上
の比較レベルと、上記メモリセルからデータ線へ読出さ
れた信号を比較し、上記メモリセルに蓄えられていた情
報が、3値以上の情報のいずれであるか判別することを
特徴とする半導体多値メモリ。 - 【請求項8】前記多値レベル判別手段は、信号電圧を分
圧する複数の抵抗と、電圧比較器を含んで構成されるこ
とを特徴とする特許請求の範囲第7項に記載した半導体
多値メモリ。 - 【請求項9】前記多値レペル判別手段は、複数の電圧電
流変換回路と電流比較器を含んで構成され、ダミーデー
タ線に現われる信号電圧に対して、電圧電流変換回路の
伝達コンダクタンスの値により重み付けし、電流領域で
和を取って参照電流とし、データ線に現われる信号電圧
が変換された信号電流との比較を行うことを特徴とする
特許請求の範囲第7項に記載した半導体多値メモリ。 - 【請求項10】前記多値レベル判別手段は、複数の線形
に動作する差動増幅器と比較器を含んで構成され、差動
増幅器の利得により重み付けを行うことを特徴とする特
許請求の範囲第7項に記載した半導体多値メモリ。 - 【請求項11】前記データ線及びダミーデータ線と、前
記多値レベル判別手段及び多値レベル供給手段を、読出
し時にメモリブロックからみたインビーダンスが高い状
態で信号を伝達し、書込み時には接続手段として動作す
ることを特徴とする信号伝達手段を介して、接続したこ
とを特徴とする特許請求の範囲第7項から第10項のいず
れかに記載した半導体多値メモリ。 - 【請求項12】前記信号伝達信号は、読出し動作時に、
前記データ線もしくはダミーデータ線の電位を電流に変
換して出力し、その電流が負荷回路により電圧に変換さ
れて、前記多値レベル判別手段に入力されることを特徴
とする特許請求の範囲第11項に記載した半導体多値メモ
リ。 - 【請求項13】前記ダミーデータ線に接続されるダミー
セルの個数は、前記データ線に接続されるメモリセルの
個数と等しいことを特徴とする特許請求の範囲第7項な
いし第10項のいずれかに記載の半導体多値メモリ。
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