JP3242103B2 - 半導体多値メモリ - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、メモリセルに多値の情報を記憶する半導体
多値メモリに係り、特に、高集積密度にしてしかも高S/
N化に好適な半導体多値メモリに関する。 〔従来の技術〕 低消費電力で大容量のメモリ装置の実現法として、半
導体多値メモリが提案されている。これは、従来の半導
体メモリでは１つのメモリセルに２進１桁（１ビット）
の情報を、高電位か低電位かの２値で蓄えていたのに対
し、メモリセルに多値を蓄えることにより、複数ビット
の情報を記憶し、記憶容量の増加をはかる方式である。
メモリセルの蓄積電荷量をｍ（≧３）個の段階に分け、
その蓄積電荷量がｍ個の段階のどこに属するかを判別す
る。このようなｍ値の情報を判別するためには、蓄積電
荷量の段階を示す（ｍ−１）個の境界のうち、どの境界
と境界の間に蓄積電荷量が存在するかを判定することが
必要である。 例えば、特開昭55−14588に、下記のような判別方法
が開示されている。第２図は、そこに示されている４値
情報の判別を行う回路である。メモリセルMCは、１個の
キャパシタと１個のMOSトランジスタからなり、ワード
線ＷによりMOSトランジスタを駆動して、情報をデータ
線Ｄに伝達するようになっている。データ線Ｄは３個の
センスアンプSA_i（ｉ＝１〜3.以下同じ）に接続されて
いる。読出し動作は以下のように行う。まず、プリチャ
ージサイクルで、データ線ＤをV_DDに、入出力線DQ_iをそ
れぞれ比較電位V_Ri（V_R1＜V_R2＜V_R3）にプリチャージす
る。比較電位V_R1,V_R2,V_R3は、それぞれ４値情報を区別
する蓄積電荷量の３個の境界に対応する。φ_Ａが低レベ
ル“L"となり、プリチャージサイクルが終了した後、ワ
ード線Ｗが高レベル“H"となり、メモリセルMCの情報が
読出され、データ線のレベルが少し下がる。こうして、
データ線Ｄの電位は、メモリセルMCの蓄積電荷量に応じ
て、比較電位V_R1より小さいか、V_R1とV_R2の間にある
か、V_R2とV_R3の間にあるか、V_R3より大きいかが決ま
る。次に、センス回路SA_iを、φ_B,φ_Ｄを“L"にしてデ
ータ線Ｄ及び入出力線DQ_iから切り離し、φ_Ｃを“H"に
して動作させる。各センス回路SA_iが、それぞれ安定状
態になった後、再びφ_Ｂを“H"にすると、入出力線DQ_i
はセンスアンプSA_iの状態に応じて“H"または“L"にな
る。 〔発明が解決しようとする課題〕 上記従来技術では、比較電位V_Riは外部からプリチャ
ージすることにより与えられる。センスアンプとして差
動増幅器を用いているが、比較電位は固定された電位で
あり、データ線Ｄに現われる信号電圧にだけ雑音成分が
含まれ、この影響が除去できない。 United States Patent 3705391には、上記比較電位
を、抵抗ラダー回路を用いて、デジタル信号をアナログ
信号に変換して得る方式が示されている。この方式で
も、比較電位は一定の電位であり、データ線Ｄに発生す
る雑音成分は除去できない。 データ線Ｄに発生する雑音の影響を除去するために
は、比較電位にも同様の雑音成分を加えなければならな
い。そのためには、データ線Ｄの近傍にダミーデータ線
を配置し、それを用いて比較電位を発生する必要があ
る。しかし、ｍ値の判別には、（ｍ−１）個の比較電位
が必要であり、それぞれにダミーデータ線を設けたので
は、その面積が大きくなり、メモリ容量を大きくすると
いう多値半導体メモリの目的が達成できない。 面積増加の小さいダミーデータ線を用いた方式として
は、例えば、アイ・イー・イー・イー 1988 カスタム
インテグレイテッド サーキッツ コンファレンス、
ダイジェスト オブ テクニカル ペーパーズ（1988）
第4.4.1頁から第4.4.4頁（IEEE 1988 CUSTOM INTEGRATE
D CIRCUITS CONFERENCE,Digest of Technical Papers,p
p.4.4.1−4.4.4）に、メモリセル当り４値を蓄える半導
体多値メモリが論じられている。その方式では、データ
線対の一方をメモリセルから電荷が読出されるデータ
線、他方をダミーセルから電荷が読出されるダミーデー
タ線として用いるが、その両者に対する動作が異なり、
読出し動作時にダミーデータ線を分割する。そのため、
データ線に現われる信号電圧と、ダミーデータ線に現わ
れる参照信号電圧とでは、雑音成分に差が生じる。その
雑音成分の差は、センスアンプSAで除去できないので、
高S/N化に限界がある。 そこで、本発明の目的は、面積を大きく増加させるこ
となく、信号に含まれる雑音成分を除去し、メモリセル
から読出した多値情報を高S/Nで判別できる半導体多値
メモリを提供することにある。 〔課題を解決するための手段〕 上記目的を達成するための本発明の特徴は、多値レベ
ル判別手段及び多値レベル供給手段が接続されたデータ
線と平行に、ダミーセルが接続された２本のダミーデー
タ線を配置して多値レベル判別手段に接続し、メモリセ
ルからデータ線へ読出された信号を、上記多値レベル判
別手段により、ダミーセルを読出すことにより２本のダ
ミーデータ線上に得られる信号をそれぞれ定数倍して加
えて得る比較レベルと比較し、上記メモリセルに蓄えら
れていた情報が、３値以上の情報のいずれであるか判別
することである。 〔作用〕 以下のように読出し動作が行われる。まず、あるメモ
リセルがワード線により選択され、データ線に多値の信
号が読出される。同時に、２本のダミーデータ線の各々
にダミーセルから参照信号が読出される。これらが、デ
ータ線に接続された多値レベル判別手段に入力される。
二つの参照信号をそれぞれ定数倍して重み付けし、その
和を取り、比較レベルとする。重みとなる定数の値を変
えることにより、二つの参照信号より三つ以上の比較レ
ベルが得られる。これらと、データ線に現われた信号を
比較することにより、比較レベルに対する信号の判別を
行う。その結果を多値レベル供給手段に入力し、多値の
いずれかの信号がデータ線に出力されて、再書込みが行
われる。 データ線に読出された信号及び２本のダミーデータ線
に現われた参照信号は、それぞれ雑音成分が含まれてい
る。データ線とダミーデータ線を、構成を同じくして、
寄生容量などの電気的特性を揃え、隣接するように配置
して、それらに発生する雑音成分を同じ大きさにでき
る。比較レベルを得るための参照信号に対する重みの値
を適当に定めることにより、比較レベルに含まれる雑音
成分の大きさも、データ線の信号の雑音成分と同じにで
きる。その結果、ダミーデータ線を設けることによる大
きな面積増加を招くことなく、多値レベル判別手段で雑
音の影響を除去でき、高S/Nの読出しが実現できる。

【実施例】

以下、本発明を実施例を用いて説明する。 第１図は本発明の一実施例を概念的に示したものであ
る。各ワード線Ｗにより選択される多数のメモリセルMC
（第１図では１個だけ示す）が接続されたデータ線Ｄと
平行に、ダミーデータ線DD_a及びDD_bが配置され、それぞ
れダミーワード線DW_a,DW_bにより選択されるダミーセルD
C_a,DC_bが接続される。データ線Ｄ及びダミーデータ線DD
_a,DD_bは、信号伝達手段DS及びDDS_a,DDS_bを介して、多値
レベル判別手段MLRに接続される。信号伝達手段DS及びD
DS_a,DDS_bは、多値レベル判別手段MLRの入力インピーダ
ンスの影響を除去するための回路で、入力電圧と出力電
圧は線形な関係である。多値レベル判別手段MLRは、
（ｍ−１）個の判別回路LR_i（以下では、ｉ＝1,2,…,m
−１）で構成される。また、信号伝達手段DSは、多値レ
ベル供給手段MLWにも接続される。多値レベル判別手段M
LRと多値レベル供給手段MLWは、スイッチSWYを介して、
入出力線DQ_iに接続される。 メモリセルMCは、ｍ値のレベルV₁,V₂,…,V_mのいずれ
かを蓄える。あるメモリセルMCを読出すことにより、そ
のメモリセルに蓄えられていた情報に応じて、データ線
に、ｍ値の信号電圧V_S1,V_S2,…,V_Smのいずれかが現われ
る。その信号に応じた電圧V_S′（V_S1′,V_S2′，…,
V_Sm′のいずれか）が、信号伝達手段DSから出力され、
多値レベル判別手段MLRに入力される。同様に、ある既
知のレベルV_a,V_bを蓄えているダミーセルDC_a,DC_bを読出
すことにより、ダミーデータ線DD_a,DD_bに電圧V_Ra,V_Rbが
現われ、それに応じた信号伝達手段DDS_a,DDS_bの出力電
圧V_Ra′,V_Rb′が、多値レベル判別手段MLRに入力され
る。 多値レベル判別手段MLRは、データ線に現われた信号
電圧V_S′について、上記のｍ値の電圧の隣接するものの
中間の電圧、すなわち（ｍ−１）個の参照電圧V_R1′,V
_R2′，…,V_R(m-1)′に対して大小を判定し、ｍ値レベル
のいずれであるかを判定して出力する。ここでは、 _S1′〈V_R1′〈V_S2′〈V_R2′〈…〈V_R(m-1)′〈V_Sm′ …（1.1） とする。この（ｍ−１）個の比較レベルに対する判定
は、（ｍ−１）個の判別回路LR_iで行う。 判別回路LR_iで用いられる比較レベルV_Ri′は、電圧V
_Ra′を定数倍器MP_aでa_i倍し、電圧V_Rb′を定数倍器MP_b
で（１−a_i）倍して、加算器ADDで両者の和をとること
により得る。すなわち、 V_Ri′＝a_iV_Ra′＋（１−a_i）V_Rb′ …（1.2） とする。ここで、V_Ra′及びV_Rb′は、どのような値に設
定しても良く、それに応じて式（1.2）のa_iの値を定め
る。すなわち、ダミーセルDC_a,DC_bに蓄える電圧V_a,V
_bは、既知であれば任意の値で良い。式（1.2）のV_Ri′
に対するV_S′の大小を、電圧比較器VCP_iにより判別し
て、判別回路LR_iの出力Q_iとする。 多値レベル判別手段MLRで得られた結果が、多値レベ
ル書込み回路MLWに入力され、それに応じた電圧が、信
号伝達手段DSを介してデータ線Ｄに伝えられ、情報が読
出されたメモリセルMCに再書込みされる。また、Ｙデコ
ーダ（図示せず）によりスイッチSWYが制御され、多値
レベル判別手段MLRの出力Q_iが、入出力線DQ_iに出力され
る。 （ｍ−１）個の比較レベルを、２個の信号から得るこ
とにより、ダミーデータ線は２本で良い。その２本のダ
ミーデータ線DD_a及びDD_bをデータ線Ｄと近接して配置す
ることにより、比較レベルの雑音成分は、Ｄに現れる信
号電圧中の雑音成分v_Nとほとんど同じになる。このとき
の比較レベルv_Ri′は、 v_Ri′＝a_i（V_Ra′＋v_N）＋（１−a_i）（V_Rb′＋v_N） ＝a_iV_Ra′＋（１−a_i）V_Rb′＋v_N ＝V_Ri′＋v_N （1.3） であり、雑音を含まない比較レベルV_Ri′に雑音成分v_N
が加えられたものとなる。したがって、ダミーデータ線
に現われた信号から得られた比較レベルと、データ線に
現われた信号とで、雑音成分が同じになり、その影響が
電圧比較器VCP_iで除去される。そのため、高S/Nで情報
を読出せる。 場合によっては、ダミーセルの接続されたダミーデー
タ線を３本以上設け、それらに現われた信号を定数倍し
て和を取ることにより比較レベルを得る構成もできる。
その場合、重みとなる定数の値の選択の幅が広がる。 また、多値レベル判別手段MLRの入力インピーダンス
の影響を除去するために、信号伝達手段DS及びDDS_a,DDS
_bを用いているが、MLRの入力インピーダンスが十分大き
い場合には、データ線Ｄ及びダミーデータ線DD_a,DD_bを
直接多値レベル判別手段MLRに接続しても良い。 第３図（ａ）は、第１図中の判別回路LR_iの構成例を
示している。入力された電圧V_Ra′とV_Rb′の中間の電圧
V_Ri′を、抵抗分圧によって得る。２個の抵抗R_ai,R_biが
直列に接続され、V_Ra′とV_Rb′が入力される。２個の抵
抗間の接点の電圧V_Ri′は、 V_Ri′＝（R_biV_Ra′＋R_aiV_Rb′）／（R_ai＋R_bi） …（3.1） となる。ここで、 Ｒ＝R_ai＋R_bi …（3.2） として、抵抗R_ai,R_biの値を、 R_ai＝（１−a_i）Ｒ …（3.3） R_bi＝a_iR, …（3.4） とすれば、V_Ri′は式（1.2）で表される。これを比較レ
ベルとして、入力された信号電圧V_S′の判別を行う。二
つの信号電圧を定数倍して和を取ることを、２個の抵抗
で実現しているため、回路規模が小さくて済む。 第３図（ｂ）は、第３図（ａ）に示した判別回路LR_i
を（ｍ−１）個組み合わせて、多値レベル判別手段MLR
を構成した例である。分圧用の抵抗を共有化し、R₁,R₂,
R₃,…,R_mのｍ個としている。（ｍ−１）個の参照電圧V
_Ri′を、 V_Ra′〈V_R1′〈V_R2′〈…〈V_R(m-1)′〈V_Rb′ …（3.5） として、これらと信号電圧V_S′との比較を（ｍ−１）個
の電圧比較器VCP_iにより行う。所望の参照電圧を得るた
めに、 Ｒ＝R₁＋R₂＋R₃＋…＋R_m …（3.6） として、R₁を、 R₁＝a₁R …（3.7） とし、R_j（ただし、ｊ＝2,3,…,m−１）を、 R_j＝a_jR−a_(j-1)R ＝（a_j−a_(j-1)）Ｒ …（3.8） とし、R_mを、 R_m＝（１−a_(m-1)）Ｒ …（3.9） とする。 第４図（ａ）は、抵抗分圧を利用した判別回路LR_iの
別の構成例である。第３図に示した実施例では、電圧V
_Ra′と電圧V_Rb′を抵抗分圧して、参照電圧V_Ri′を得て
いたが、ここでは、データ線に現われた信号電圧V_S′と
電圧V_Ra′の分圧を行うことにより得られた電圧V_Si′
と、電圧V_Rb′を電圧比較器VCP_iに入力し判別を行う。
第３図の構成では、V_Ri′はV_Ra′とV_Rb′の間の電圧に
限定される。例えば、参照電圧V_Ri′を、V_Ra′＜V_Rb′
＜V_Ri′としたいとき、式（1.2）から、 a_i＜0,1−a_i＞１ …（4.1） となり、第３図の構成では、式（3.4）からR_biが負にな
るため、実現出来ない。第４図（ａ）の構成では、参照
電圧VR_i′を得られる範囲を等価的に拡張している。 V_S′とV_Ra′を２個の抵抗R_Si,R_aiで分圧して得られる
電圧V_Si′は、 V_Si′＝（R_aiV_S′＋R_SiV_Ra′）／（R_Si＋R_ai） …（4.2） となる。ここで、 Ｒ＝R_Si＋R_ai …（4.3） として、抵抗R_Si,R_aiの値を、 R_Si＝−a_iR/（１−a_i）， …（4.4） R_ai＝R/（１−a_i） …（4.5） とすれば、 V_Si′＝（V_S′−a_iV_Ra′）／（１−a_i） …（4.6） となり、電圧比較器VCP_iに入力される差動信号は、 V_Si′−V_Rb′＝（V_S′−a_iV_Ra′）／（１−a_i）−V_Rb′ ＝［V_S′−｛a_iV_Ra′＋（１−a_i）V_Rb′｝］／（１−a_i） …（4.7） となる。したがって、信号電圧V_S′と式（1.2）で表さ
れる参照電圧V_Ri′が、VCP_iで比較される。 逆に、参照電圧V_Ri′を、V_Ri′＜V_Ra′＜V_Rb′とした
いときには、V_S′とV_Rb′を抵抗分圧して得られた電圧V
_Si′と、V_Ra′を電圧比較器VCP_iに入力し判別を行う。 第４図（ｂ）は、第４図（ａ）に示した判別回路LR_i
を（ｍ−１）個組み合わせて、多値レベル判別手段MLR
を構成した例である。第３図（ｂ）と同様に、分圧用の
抵抗を共有化し、R₁,R₂,R₃,…,R_mのｍ個としている。
（ｍ−１）個の参照電圧V_Ri′を、 V_Ra′〈V_Rb′〈V_R1′〈V_R2′〈…〈V_R(m-1)′ …（4.8） として、これらと信号電圧V_S′との比較を（ｍ−１）個
の電圧比較器VCP_iにより行う。所望の参照電圧を得るた
めに、 Ｒ＝R₁＋R₂＋R₃＋…R_m …（4.9） として、R₁を、 R₁＝−a₁R/（１−a₁） …（4.10） とし、R_j（ただし、ｊ＝2,3,…,m−１）を、 R_ｊ=-a_ｊR/(1-a_ｊ)-{-a_(j-1)R/(1-a_(j-1))} ＝{-a_ｊ/(1-a_ｊ)+-a_(j-1)/(1-a_(j-1))}R…（4.11） とし、R_mを、 R_m＝R/（１−a_(m-1)） …（4.12） とする。第３図（ｂ）と同様に、分圧用抵抗がｍ個で済
む。 第５図は、判別回路LR_iの他の構成の例である。第３
図及び第４図に示した実施例は、いずれも抵抗分圧によ
り、式（1.2）で示される重みとの積和を行っている
が、そのために線形で精度の高い抵抗が必要となる。第
５図に示す実施例は、電圧電流変換器TC（TC_Si,TC_ai,TC
_bi）を用いて、そのような抵抗を不要にした構成であ
る。電圧電流変換器TC_Si,TC_ai,TC_biの伝達コンダクタン
スを、それぞれG,G_ai,G_biとする。これにより重み付け
が行われる。また、TC_aiとTC_biの出力端子を共通にする
ことで、これらの出力電流の和I_Riが得られる。TC_Siの
出力電流とI_Riが、電流比較器CCP_iに入力されて、判別
が行われる。伝達コンダクタンスG_ai,G_biの値を、 G_ai＝a_iG, …（5.1） G_bi＝（１−a_i）Ｇ …（5.2） とする。I_Riは、 I_Ri＝G_aiV_Ra′＋G_biV_Rb′ ＝Ｇ｛a_iV_Ra′＋（１−a_i）V_Rb′｝ …（5.3） となって、式（1.2）の参照電圧V_Ri′に対応した電流が
得られる。 第６図は、電圧電流変換器を用いた判別回路LR_iの他
の例である。電圧電流変換器の伝達コンダクタンスが正
の値に限られるとき、第３図に示した実施例と同様に、
第５図の構成では参照電圧V_Ri′がV_Ra′とV_Rb′の間の
電圧に限定される。例えば、参照電圧V_Ri′を、V_Ra′＜
V_Rb′＜V_Ri′としたいとき、式（1.2）から、 a_i＜0,1−a_i＞１ …（6.1） となり、第５図の構成では、式（5.1）からG_aiが負にな
るため、実現出来ない。第６図の構成では、電圧電流変
換器の出力端子の接続を変えて、参照電圧V_Ri′を得ら
れる範囲を等価的に拡張している。電圧電流変換器T
C_Si,TC_ai,TC_biの伝達コンダクタンスを、それぞれG_Si,G
_ai,Gとして、 G_Si＝−a_iG/（１−a_i）， …（6.2） G_ai＝G/（１−a_i） …（6.3） とすれば、電圧電流変換器TC_SとTC_aiの出力電流の和I_Si
は、 I_Si＝G_SiV_S′＋G_aiV_Ra′ ＝Ｇ（V_S′−a_iV_Ra′）／（１−a_i） …（6.4） となって、I_SiとTC_biの出力電流I_biの差は、 I_Si−I_bi＝Ｇ（V_S′−a_iV_Ra′）／（１−a_i）−GV_Rb′ ＝Ｇ［V_S′−｛a_iV_Ra′＋（１−a_i）V_Rb′｝］／（１−a_i） …（6.5） となる。したがって、CCP_iに入力される電流の差が、信
号電圧V_S′と式（1.2）で表される参照電圧V_RI′の差に
対応する。 逆に、参照電圧V_Ri′を、V_Ri′＜V_Ra′＜V_Rb′とした
いときには、電圧電流比較器TC_biとTC_Sの出力端子を共
通にし、その和の電流とTC_aiの出力電流を電流比較器CC
P_iに入力し判別を行う。 第７図は、判別回路LR_iの他の構成の例で、差動増幅
器DA_ai,DA_biと電圧比較器VCP_iから構成される。ある利
得の値をＡとして、DA_ai,DA_biの利得A_ai,A_biをそれぞ
れ、 A_ai＝a_iA, …（7.1） A_bi＝（１−a_i）Ａ …（7.2） とする。DA_ai,DA_biの出力電圧V_ai′,V_bi′は、 V_ai′＝a_iA（V_S′−V_Ra′）， …（7.3） V_bi′＝（１−a_i）Ａ（V_Rb′−V_S′） …（7.4） となるから、VCP_iに入力される差動電圧は、 V_ai′−V_bi′＝Ａ｛a_i（V_S′−V_Ra′）−（１−a_i）（V_Rb′−V_S′）｝ ＝Ａ［V_S′−｛a_iV_Ra′＋（１−a_i）V_Rb′｝］ …（7.5） とある。これにより、信号電圧V_S′と式（1.2）で表さ
れる参照電圧V_Ri′との比較が行われる。 差動増幅器DA_ai,DA_biは、入力端子の極性を入れ替え
ることにより負の利得となる。それにより、参照電圧V
_Ri′は任意の値にできる。例えば、参照電圧V_Ri′を、V
_Ra′＜V_Rb′＜V_Ri′としたいとき、式（1.2）から、 a_i＜0,1−a_i＞１ …（7.6） となり、式（8.1）から、第７図に示した構成で差動増
幅器DA_aiの利得A_aiを負にしなければならない。これ
は、DA_aiの正入力端子にV_Ra′、負入力端子にV_S′を入
力し、DA_aiの利得A_aiを、 A_ai＝−a_iA …（7.7） とすることで実現される。逆に、参照電圧V_Ri′を、
V_Ri′＜V_Ra′＜V_Rb′としたいときには、差動増幅器DA
_biの正入力端子にV_S′、負入力端子にV_Rb′を入力し、D
A_biの極性を反転させる。 第８図は、判別回路LR_iの他の構成の例で、第７図と
同様に、２個の差動増幅器と電圧比較器VCP_iから構成さ
れているが、接続が異なる。差動増幅器DA_Siの利得をＡ
として、DA_Riの利得A_Riを、 A_Ri＝（１−a_i）Ａ …（8.1） とする。DA_Si,DA_Riの出力電圧V_Si′,V_Ri′は、 V_Si′＝Ａ（V_S′−V_Ra′）， …（8.2） V_Ri′＝（１−a_i）Ａ（V_Rb′−V_Ra′） …（8.3） となるから、VCP_iに入力される差動電圧は、 V_ai′−V_bi′＝Ａ｛（V_S′−V_Ra′）−（１−a_i）（V_Rb′−V_Ra）｝ ＝Ａ［V_S′−｛a_iV_Ra′＋（１−a_i）V_Rb′｝］ …（8.4） となる。これにより、信号電圧V_S′と式（1.2）で表さ
れる参照電圧V_Ri′との比較が行われる。この方式で
は、重み付けの係数a_iによらず、信号電圧V_S′に対する
利得が一定値Ａとなる。２個の差動増幅器の利得の比
が、第７図の構成では、 A_ai/A_bi＝a_i/（１−a_i） …（8.5） であるのに対して、 A/A_Ri＝1/（１−a_i） …（8.6） となる。a_i＜０もしくはa_i＞１の場合に、利得の広がり
が小さく、差動増幅器の相対精度を高くできる。 第７図及び第８図では、電圧入力電圧出力の差動増幅
器を用いた構成を示したが、電圧入力電流出力の差動増
幅器を用いても同様に構成できる。その場合、電圧比較
器の代わりに、電流比較器を用いる。 以下では、１トランジスタ１キャパシタ形メモリセル
を用いた実施例に従って、本発明を具体的に説明する。
メモリセルにV₁＝０［Ｖ］,V₂＝V_CC/3,V₃＝2V_CC/3,V₄＝
V_CCのいずれかの電圧を書込み、それに応じた電荷を蓄
積容量に蓄えて、４値の情報を記憶する場合について説
明する。すなわち、以下ではｍ＝3,i＝1,2,3である。 第９図は、２本のダミーデータ線DD_a,DD_bをｑ本のデ
ータ線Ｄ（D₁〜D_q）で共有した実施例である。ｑ本のデ
ータ線に対してダミーデータ線が２本で良いので、ダミ
ーデータ線を設けることによりメモリアレーの面積の増
加は小さい。 ｐ本の互いに平行なワード線Ｗ（W₁〜W_q）と、それと
交わるようにｑ本のデータ線Ｄ（D₁〜D_q）が設けられ、
それらの交点にメモリセルMC（MC₁₁など）が配置され
る。データ線Ｄと平行にダミーデータ線DD_a,DD_bが設け
られ、それぞれメモリセルMCと同じ構成のダミーセルDC
_a（DC_1a〜DC_pa）,DC_b（DC_1b〜DC_pb）が、各データ線に
接続されたメモリセルMCと、それぞれ対応するように接
続される。ダミーセルDC_a,DC_bは、メモリセルMCと同じ
ワード線Ｗで選択される。 ダミーセルDC_aには接地電位0Vを、DC_bには中間電位V_H
＝V_CC/2を書込んでおく。あるメモリセルMCからデータ
線Ｄに電荷が読出されるとき、それに対応したダミーセ
ルDC_a,DC_bからダミーデータ線DD_a,DD_bに電荷が読出さ
れ、DD_a,DD_bの電圧がV_Ra,V_Rbとなる。これを用いて、メ
モリセルMCを読出すことによりデータ線Ｄに得られた信
号電圧V_Sの判別を行う。 データ線Ｄ及びダミーデータ線DD_a,DD_bに、プリチャ
ージ回路PD（PD₁〜PD_q）及びPDD_a,PPD_bと、信号伝達手
段DS（DS₁〜DS_q）及びDDS_a,DDS_bと、負荷回路LD（LD₁〜
LD_q）及びDLD_a,DLD_bが設けられる。読出し動作時に、D
S,DDS_a,DDS_bはLD,DLD_a,DLD_bを負荷としたソース接地の
増幅器として動作する。その出力V_S′,V_Ra′,V_Rb′が、
データ線Ｄ毎に設けられた多値レベル判別手段MLR（MLR
₁〜MLR_q）の入力端子N_S（N_S1〜N_Sq）,N_Ra,N_Rbに入力さ
れる。また、データ線Ｄに対応して、多値レベル供給手
段MLW（MLW₁〜MLW_q）が設けられ、信号伝達手段DSに接
続される。なお、信号伝達手段DDS_a,DDS_bには、接地電
位0V,中間電位V_Hを出力する電圧源が接続される。 多値レベル判別手段MLRは、３個のエミッタフォロワE
F,4個の分圧用抵抗R₁〜R₄,3個の電圧比較器VCP₁,VCP₂,V
CP₃で構成される。エミッタフォロワEFは、負荷回路LD
の影響を抵抗分圧から除去するためのバッファである。
第４図（ａ）に示した判別回路と、第５図（ａ）に示し
た判別回路を組み合わせて、４値の判別回路MLRとして
いる。信号電圧V_S′に対して、MLR中での比較レベル
V_R1′,V_R2′,V_R3′は、それぞれV_CC/6,V_CC/2,5V_CC/6を
蓄えたメモリセルを読出したときに負荷回路に現われる
信号電圧に対応する。これらを、V_Ra′,V_Rb′から、 V_Ri′＝a_iV_Ra′＋（１−a_i）V_Rb′ …（9.1） として得る。メモリセルに蓄えられている電圧と、MLR
に入力される電圧は、線形な関係と近似できるので、式
（9.1）のa_iは、 a₁＝2/3,a₂＝0,a₃＝−2/3 …（9.2） とすれば良い。抵抗分圧により、a₁＝2/3を第４図
（ａ）の方式で分圧用抵抗R₃及びR₄を用いて実現し、a₃
＝−2/3を第５図（ａ）の方式で分圧用抵抗R₁及びR₂を
用いて等価的に得る。各抵抗値は、Ｒをある抵抗値とし
て、 R₁＝R/（１−a₃）＝3R/5, …（9.3） R₂＝−a₃R/（１−a₃）＝2R/5, …（9.4） R₃＝a₁R＝2R/3, …（9.5） R₄＝（１−a₁）＝R/3 …（9.6） とする。 第10図に示す動作波形に従って第９図の回路における
読出し動作を説明する。同図は、V₃（＝2V_CC/3）を蓄え
ているメモリセルMC₁₁を読出す場合を示している。ま
す、プリチャージ回路PD₁及びPDD_a,PDD_bによりプリチャ
ージ電圧V_Pにプリチャージされているデータ線D₁及びダ
ミーデータ線DD_a,DD_bを、制御パルスφ_Ｐを0Vに下げて
プリチャージ回路をオフにし、フローティング状態にす
る。そして、ワード線W₁を高電位（V_CC＋α）にして、
メモリセルMC₁₁から電荷をデータ線D₁に読出す。当然、
ワード線W₁上の他のメモリセルの電荷もそれぞれのデー
タ線に読みだされている。同時に、ダミーセルDC_a,DC_b
からダミーデータ線DD_a,DD_bに電荷が読出される。次
に、制御パルスφ_R,φ_ＣをV_CCに上げる。データ線D₁及
びダミーデータ線DD_a,DD_bに現れた信号は、信号伝達手
段DS₁及びDDS_a,DDS_bで電流に変換され、さらに負荷回路
LD₁及びDLD_a,DLD_bで電圧に変換される。負荷回路LD₁に
現れた電圧V_S′が多値レベル判別手段MLR₁の入力端子N
_S1に入力される。また、負荷回路DLD_a,DLD_bに現れた電
圧V_Ra′,V_Rb′が、複数の多値レベル判別手段MLR（MLR₁
〜MLR_q）に共通な入力端子N_Ra,N_Rbに入力される。多値
レベル判別手段MLR中で、それらの信号が、エミッタフ
ォロワEFを通じて分圧用抵抗R₁〜R₄に印加される。そし
て、電圧比較器VCP_i（ｉ＝１〜３）により判定が行わ
れ、比較レベルV_Ri′（ｉ＝１〜３）に対する信号V_S′
の判別結果Q_1i（ｉ＝１〜３）が得られる。多値レベル
判別手段MLRで情報が確定した後、制御パルスφ_Ｒを0V
に下げ、信号伝達手段DS及びDDS_a,DDS_bをオフにする。 多値レベル判別手段の出力Q_iが、多値レベル供給手段
MLWに伝達され、それに応じた４値レベルのいずれかの
電位が出力される。その電位が、制御パルスφ_Ｗを（V
_CC＋α）に上げることにより、信号伝達手段DS₁〜DS_qを
介して、データ線Ｄに伝達され、ワード線Ｗを0Vに下げ
ることにより、メモリセルMCに再書込みされる。同時
に、接地電位0V,中間電位V_Hが、信号伝達手段DDS_a,DDS_b
を介して、ダミーデータ線DD_a,DD_bに伝達され、ダミー
セルDC_a,DC_bに書込まれる。その後、制御パルスφ_ＰをV
_CCに上げて、プリチャージ回路PD及びPDD_a,PDD_bによ
り、データ線及びダミーデータ線DD_a,DD_bを、プリチャ
ージ電圧V_Pにプリチャージする。 １トランジスタ１キャパシタ形メモリセルを用いると
き、データ線に現われる信号は、メモリセル中の蓄積容
量に蓄えられた電荷が、データ線の容量に再配分される
ことによるデータ線の電位変化である。そのため、信号
の大きさが、プロセス変動などによるメモリセルの蓄積
容量及びデータ線の容量の偏差に影響される。本発明で
は、ダミーセルに蓄えた電荷をダミーデータ線を読出す
ことにより得られる参照信号により比較レベルを得るの
で、比較レベルも同様に、ダミーセルの蓄積容量及びダ
ミーデータ線の容量の偏差に影響される。よって、メモ
リセルとダミーセル、データ線とダミーデータ線の電気
的特性の整合を取ることにより、これらの偏差の影響は
相殺される。 この実施例では、ｑ本のデータ線でダミーデータ線を
共有しており、データ線に接続される多値レベル判別手
段MLRは１個なのに対して、ダミーデータ線にはｑ個の
多値レベル判別手段MLRが接続される。この接続を、情
報伝達手段DSを介して行い、多値レベル判別手段MLRな
どの寄生容量をデータ線及びダミーデータ線から分離し
ているため、データ線とダミーデータ線の電気的特性の
整合が容易に取れる。 本発明では、ダミーデータ線が２本必要であるが、複
数のデータ線で共有することにより、メモリアレーを小
さくできる。また、複数の多値判別回路MLRに、データ
線及びダミーデータ線に現われた信号V_Ra′,V_Rb′を入
力しても、データ線及びダミーデータ線の寄生容量は増
加しないため、信号電圧を大きくでき、高S/Nな読出し
が実現できる。 ダミーデータ線に現われる参照信号は、既知で異なる
２つのレベルに対応するものであれば良く、それに応じ
て多値レベル判別手段MLR内の定数を定める。そのた
め、ダミーセルの蓄積容量はメモリセルの蓄積容量と同
じ大きさにしたまま、ダミーセルに蓄える電位を自由に
設定できる。これを、他の部位で用いている電位とする
ことで、その発生回路を新たに設けないで済む。ここで
は、0VとV_CC/2としたため、参照電圧V_R2′に、入力端子
N_Rbに入力されるV_Rb′をそのまま用いることができ、多
値レベル判別手段MLRの構成が簡単になっている。a₁＝2
/3でa₃＝−2/3のため、第３図（ｂ）または第４図
（ｂ）の構成はできないが、第３図（ａ）と第４図
（ａ）を組合せて実現している。 第９図のダミーセルDC_a,DC_bは、メモリセルMCと同じ
構成で、リセット用トランジスタが接続されていない。
接地電位を蓄えているダミーセルDC_aは電荷量がほとん
ど変化しないが、中間電位を蓄えているダミーセルDC_b
から電荷が漏れ出ていく。これにより、ダミーデータ線
に現われる参照電圧が所望の値と異なるものとなり、比
較レベルに誤差が生じ、情報が誤判定されてしまい恐れ
がある場合には、プリチャージ電圧V_Pを中間電位V_Hと
し、ダミーセルDC_bを読出さずに、ダミーデータ線DD_bに
現われる参照信号を用いれば良い。ただし、データ線Ｄ
とダミーデータ線DD_bの容量のバランスを取るために、
ダミーセルDC_bは接続し、トランジスタのしきい値電圧
を大きくして、ワード線Ｗを高電位にしても電荷が読出
されないようにする。しきい値電圧を大きくするには、
ゲート電極下の酸化膜の少なくとも一部分を厚くするこ
とや、チャネル領域の不純物濃度を変えることなどによ
り実現される。 第11図は、第９図の多値レベル判別手段MLRで用いら
れる電圧比較器VCPの構成例である。エミッタフォロワE
F、カレントスイッチCSW、負荷回路RL、ラッチ回路DL、
レベル変換回路EMCの５個のブロックで構成されてい
る。CSWは、バイポーラトランジスタによる差動増幅器
（Emitter−Coupled Pair）で、負荷回路RLを負荷とし
て、逆相の増幅を行う。負荷回路RLは、負荷抵抗と振幅
制限用ダイオードからなる。ラッチ回路DLは、エミッタ
フォロワと差動増幅器で構成され、負荷回路RLを負荷と
して正帰還増幅を行い、情報を保持する。EMCは、カレ
ントミラー形のレベル変換回路で、ECLレベルの信号
を、CMOSレベルの信号に変換する。同図において、V_Gは
ある直流電圧で、エミッタフォロワEF,カレントスイッ
チCSW,ラッチ回路DLのバイアス電流を定める。 制御パルスφ_G1を高電位にすることにより、エミッタ
フォロワEFが動作し、カレントスイッチCSWに電圧が入
力される。制御信号MEBを低電位にすることにより、CSW
及びRLにより、信号の比較が行われる。次に、制御パル
スφ_G2を高電位にしφ_G1を低電位にすることで、ラッチ
回路DLが動作し、正帰還増幅が行われ、カレントスイッ
チCSWによる比較結果が確定する。それと共に、レベル
変換回路EMCを通じて出力端子Ｑに信号が出力される。 第12図（ａ）は、第９図中の多値レベル供給手段MLW
の具体例で、４値レベルの電圧V₁＝０［Ｖ］,V₂＝V_CC/
3,V₃＝2V_CC/3,V₄＝V_CCのいずれかを出力する回路であ
る。物理的表現の多値情報Q₁,Q₂,Q₃を４値の選択パルス
P₁,P₂,P₃,P₄に変換するロジック回路MLC、選択パルスに
応じて４値のレベルのいずれか一つを選択する切り換え
回路MLS、４値レベルを供給する電圧発生器MLGで構成さ
れる。 ロジック回路MLCは、NANDゲート３個、NORゲート３
個、インバータで構成される。物理的表現の多値情報
Q₁,Q₂,Q₃は、再書込み動作時には多値レベル判別結果の
出力であり、書込み動作時には入出力線DQからスイッチ
SWYを介して入力された情報である。この物理的表現の
情報に対して、第12図（ｂ）に示す真理値表にしたがっ
て、ロジック回路MLCで選択パルスP₁,P₂,P₃,P₄を発生さ
せる。信号WEは、多値レベル供給手段MLWを選択する信
号である。待機状態では、WEが“L"で、ロジック回路ML
Cの出力P₄は“H",P₁,P₂,P₃は“L"である。 切り換え回路MLSは、選択パルスP₁,P₂,P₃,P₄により制
御され、スイッチとして動作する４個のMOSトランジス
タで構成される。電圧発生器MLGにより供給される４値
の各レベルを切り換え、データ線Ｄに出力する。なお、
待機状態では、出力端子が高インピーダンス状態とな
る。 電圧発生器MLGは、３個の抵抗Ｒと、２個の演算増幅
器OAからなる。３個の抵抗Ｒにより電源電圧V_CCを分圧
して電圧値V₂＝V_CC/3,V₃＝2V_CC/3を得る。これを演算増
幅器OAによる電圧フォロワを介して出力する。抵抗Ｒ
は、電源電圧V_CCを３等分に分圧すればよいので、相対
精度が高ければ絶対値精度が低くても良い。また、非線
形な抵抗でも良く、ダイオード接続のMOSトランジスタ
などで置き換えることもできる。 第13図は、多値レベル判別手段MLRの他の具体的構成
例である。第８図に示した構成に基づき、３個のエミッ
タフォロワEFと、電流を出力とする差動増幅器DA_Si及び
DA_Riと、電流比較器CCP_iにより構成されている。第９図
に示した実施例の多値レベル判別手段MLRと置き換え
て、半導体多値メモリが実現される。 差動増幅器DA_Si及びDA_Riは、Emitter−Coupled Pair
にエミッタ抵抗R_Eが接続されており、スイッチとしてで
はなく、線形な増幅器として動作する。その伝達コンダ
クタンスG_Si及びG_Riは、エミッタ抵抗R_Eで定まり、これ
により重み付けを行なう。式（8.1）に示したように、
差動増幅器DA_Siの伝達コンダクタンスをＧとして、DA_Ri
の伝達コンダクタンスG_Riを、 G_Ri＝（１−a_i）Ｇ …（13.1） とする。第９図に示した多値レベル判別手段と同様に、
信号に対する重みの値a_iは、 a₁＝2/3,a₂＝0,a₃＝−2/3 …（13.2） であるから、 G_R1＝G/3,G_R2＝G,G_G3＝5G/3 …（13.3） となるように、各差動増幅器のエミッタ抵抗REを定め
る。 電流比較器CCP_iは、４個のPMOSトランジスタからなる
能動負荷ALと、電圧比較器であるCMOS差動増幅器SAで構
成される。 読出し時における動作は以下のように行う。待機状態
では、制御パルスφ_G,φ_DA,φ_SAを低電位にして、エミ
ッタフォロワEF,差動増幅器DA_SiとDA_Ri,電流比較器CCP_i
内のCMOS差動増幅器SAをオフにしておき、φ_SAPも低電
位にしてCMOS差動増幅器SAの出力端子をプリチャージし
ておく。信号伝達手段DS及び負荷回路LDから、入力端子
N_S,N_Ra,N_Rbに、入力された信号V_S′と参照信号V_Ra′,V
_Rb′が、φ_Ｇを高電位にすることで、エミッタフォロワ
EFを介して、差動増幅器DA_SiとDA_Riに伝達される。次
に、φ_DAを高電位にすることにより、差動増幅器DA_Siと
DA_Riが動作し、電流比較器CCP_i内の能動負荷ALを通じて
電流が流れる。DA_SiとDA_Riの出力電流の差動成分は、入
力電圧の差動成分に、エミッタ抵抗R_Eにより定まる伝達
コンダクタンスを乗じた値となる。DA_SiとDA_Riは出力端
子が共通になっており、出力電流の和が取られる。この
差動電流が、能動負荷ALにより電圧に変換される。φ
_SAP及びφ_SAを高電位にすることにより、CMOS差動増幅
器SAが動作し、能動負荷ALにより電圧に変換された差動
信号が増幅される。SAの出力端子の信号が、インバータ
を介して出力される。出力端子が開放となっているイン
バータは、寄生容量を揃えるためのものである。SAの出
力端子の電位差が十分大きくなり、情報が確定した後、
φ_G,φ_DAを低電位にして、エミッタフォロワEF,差動増
幅器DA_SiとDA_Riをオフにする。判別結果が多値レベル供
給手段MLWに伝達され、再書込み動作が終了した後、φ
_SAP及びφ_SAを低電位にして、待機状態に戻す。 能動負荷ALは、PMOSカレントミラーを２個組合せた構
成になっており、差動成分に対する等価抵抗は大きく、
同相成分に対する等価抵抗は小さい。そのため、入力電
流の同相成分による電圧の変動は小さく、差動成分が大
きな電圧に変換される。多値レベル判別手段での重み付
けに差動増幅器を用いることにより、信号が大きくでき
S/Nが向上する。入力電流の差が大きいとき、２個のト
ランジスタが遮断領域となり、差動成分に対する等価抵
抗も小さくなるので、電圧振幅が制限される。また、CM
OS差動増幅器SAは、入力端子と出力端子が分離されてお
り、入力信号を増幅動作により変化させない構成となっ
ている。したがって、差動増幅器DA_Si及びDA_Riのバイポ
ーラトランジスタが飽和する恐れがなく、飽和防止用に
ダイオード等を付加しなくて良い。 第14図は、別の具体的実施例で、第５図及び第６図に
基づいて多値レベル判別手段MLR（MLR₁〜MLR_q）を構成
している。多値レベル判別手段MLRにバイポーラトラン
ジスタや抵抗を含まず、CMOSで実現される。第９図に示
した実施例と同様にメモリアレーMCAが構成され、デー
タ線Ｄ（D₁〜D_q）及びダミーデータ線DD_a,DD_bに、プリ
チャージ用回路PD（PD₁〜PD_q）及びPDD_a,PDD_bと、信号
伝達手段DS（DS₁〜DS_q）及びDDS_a,DDS_bと、負荷回路LD
（LD₁〜LD_q）及びDLD_a,DLD_bが設けられる。データ線Ｄ
に対応して、多値レベル判別手段MLR（MLR₁〜MLR_q）が
設けられ、それぞれの入力端子N_S（N_S1〜N_Sq）に、負荷
回路LDを介して信号伝達手段DSが接続される。ｑ個の多
値レベル判別手段MLRに共通な入力端子N_Ra,N_Rbに、負荷
回路DLD_a,DLD_bを介して信号伝達手段DDS_a,DDS_bが接続さ
れる。また、多値レベル供給手段MLW（MLW₁〜MLW_q）が
設けられ、多値レベル判別手段MLR及び信号伝達手段DS
に接続される。負荷回路LDと多値レベル判別手段MLRを
除き、第９図と同じ構成である。負荷回路LD及びDLD_a,D
LD_bは、ダイオード接続されたPMOSトランジスタであ
る。 多値レベル判別手段MLRは、電圧電流変換器TC（TC_Si,
TC_ai,TC_bi）と電流比較器CCP_iからなる３個の判別回路L
R_iで構成される。電流比較器CCP_iは、入出力共通フリッ
プフロップ形差動増幅器とプリチャージ用NMOSトランジ
スタと２個のインバータで構成される。電圧電流変換器
TCは、ゲートを入力端子としソースが電源V_CCに接続さ
れたPMOSトランジスタとスイッチとして動作するPMOSト
ランジスタで構成される。電圧電流変換器TC_Si,TC_ai,TC
_biの伝達コンダクタンスを、それぞれG_Si,G_ai,G_biとす
る。これらの値は、電圧電流変換器のPMOSトランジスタ
のゲート幅とゲート長の比によって定められる。第９図
に示した実施例と同様に、信号に対する重みの値a_iは、 a₁＝2/3,a₂＝0,a₃＝−2/3 …（14.1） である。a₁を、第５図に示した構成に基づき、LR₁で実
現する。各電圧電流変換器の伝達コンダクタンスの値
は、ある伝達コンダクタンスの値をＧとして、 G_S1＝G,G_a1＝2G/3,G_b1＝G/3 …（14.2） とする。同様に、LR₂でa₂を実現する。伝達コンダクタ
ンスの値は、 G_S2＝G,G_a2＝0,G_b2＝Ｇ …（14.3） である。したがって、TC_a2は不要であり、第14図では取
り除かれている。a₃は負であるので、第６図に示した構
成に基づき、LR₃で実現する。伝達コンダクタンスの値
は、 G_S3＝3G/5,G_a3＝2G/5,G_b3＝Ｇ …（14.4） とする。 読出し動作は、多値レベル判別手段MLRを以下のよう
に動作させて、第９図に示した実施例と同様に行う。待
機状態では、制御パルスφ_SA1を高電位にして電圧電流
比較器TCをオフにしておく。また、制御パルスφ_SA2を
低電位、制御パルスφ_SAPを高電位にして、電流比較器C
CP_iの入力端子を0Vにプリチャージしておく。入力端子N
_S（N_S1〜N_Sq）,N_Ra,N_Rbに、信号V_S′と参照信号V_Ra′,V
_Rb′が入力された後、制御パルスφ_SA1を下げ、電圧電
流変換回路TCを動作させると、TCの伝達コンダクタンス
に従い入力電圧に応じた電流がTCから電流比較器CCP_iに
流れる。制御パルスφ_SAPを低電位にしてプリチャージ
用NMOSトランジスタをオフにすることにより、判別回路
LR_iはソース接地の増幅器として動作する。そして、電
流比較器CCP_iの入力端子に現われる信号電圧が十分大き
くなってから、制御パルスφ_SA1,φ_SA2を上げて、電流
比較器CCP_iを入出力共通フリップフロップ形差動増幅器
として動作させ、電流比較器CCP_iの入力端子の電位差を
V_CCまで増幅し、電源V_CCから接地に貫通電流が流れない
ようにする。このとき、電圧電流変換器TCの入力端子に
は増幅された信号が帰還されない。そして、インバータ
を介して判別結果を出力する。出力端子が開放されてい
るインバータは、電流比較器CCP_iの入力端子の容量を揃
えるために接続されている。多値レベル判別手段MLRの
出力Q_i（Q_1i〜Q_qi）が多値レベル供給手段MLWに伝達さ
れ、再書込みが終了した後、制御パルスφ_SA2を下げφ
_SAPを上げて、待機状態に戻す。 負荷回路LDは、ダイオード接続のPMOSトランジスタで
あるので、信号伝達手段DSの出力電流が非線形に電圧に
変換される。また、電圧電流変換器TCも、伝達コンダク
タンスがPMOSトランジスタで定まるため、入力電圧を非
線形に電流に変換する。この両者でカレントミラーとな
っているため、電圧電流変換器TCの出力電流は、信号伝
達手段DSの出力電流に対して線形になる。 この構成は、MOSトランジスタだけでなり、バイポー
ラトランジスタや抵抗を含まないため、製造プロセスが
簡単になる。また、MOSトランジスタとバイポーラトラ
ンジスタとの分離領域が必要無いので、チップ面積を小
さくできる。 第９図から第13図に示した実施例では、バイポーラト
ランジスタとMOSトランジスタを共に用いた構成を示し
たが、バイポーラトランジスタを用いずにMOSトランジ
スタだけで構成することもできる。例えば、第11図に示
した電圧比較器を、カレントミラー形のCMOS差動増幅器
を用いて構成することができる。その場合、第11図中の
レベル変換回路EMCは不要となる。 第15図は、本発明の別の具体的実施例で、多値レベル
判別手段や多値レベル供給手段などを、複数のデータ線
で共有することにより、チップ面積を削減し、これらの
回路のレイアウトピッチを緩和した例である。複数のデ
ータ線に同時に読出された信号を、スイッチで切り換え
て、多値レベル判別手段に時系列に入力して判別を行う
ことにより、多値レベル判別手段などを共有する。ま
た、データ線と平行に共通データ線を設け、信号伝達手
段を介して複数のデータ線と信号の授受を行い、共通デ
ータ線に多値レベル判別手段及び多値レベル供給手段な
どを接続して、複数のデータ線でそれらを共有する。 ｐ本のワード線Ｗ（W₁₁〜W_1pあるいはW_s1〜W_spなど）
とｑ本のデータ線Ｄ（D₁〜D_q）の交点に（ｐ×ｑ）個の
メモリセルMCが配置されたメモリアレーMCA（MCA₁₁な
ど）を（ｓ×ｔ）個マトリックス状に配置する。各メモ
リアレーMCAのｑ本のデータ線ＤをスイッチSWD（SWD₁₁
など）を介して信号伝達手段DS（DS₁₁など）に接続す
る。また、プリチャージ回路PD（PD₁₁など）を、スイッ
チSWDと信号伝達手段DSとの接続端子に接続する。デー
タ線Ｄと平行に共通データ線CD（CD₁〜CD_t）を設け、ｓ
個の信号伝達手段DSを接続する。例えば、共通データ線
CD₁には、ｓ個のメモリアレーMCA₁₁〜MCA_1sの各ｑ本の
データ線Ｄが、それぞれスイッチSWD₁₁〜SWD_1s及び信号
伝達手段DS₁₁〜DS_1sを介して接続される。共通データ線
CDは、負荷回路LD（LD₁〜LD_t）と、多値レベル判別手段
MLR（MLR₁〜MLR_t）の入力端子N_S（N_S1〜N_St）に接続さ
れる。また、スイッチSWW（SWW₁〜SWW_t）を介して多値
レベル供給手段MLW（MLW₁〜MLW_t）の出力端子に接続さ
れる。メモリアレーMCAと同様に、ｐ本のワード線Ｗと
ｑ本のダミーデータ線DD_a（DD_a1〜DD_aq）の交点に（ｐ
×ｑ）個のダミーセルDC_aが配置されたダミーアレーDCA
_a（DCA_1a〜DCA_sa）と、ｐ本のワード線Ｗとｑ本のダミ
ーデータ線DD_b（DD_b1〜DD_bq）の交点に（ｐ×ｑ）個の
ダミーセルDC_bが配置されたダミーアレーDCA_b（DCA_1b〜
DCA_sb）を、それぞれｓ個設け、それぞれスイッチSDD_a
（SDD_1a〜SDD_sa）,SDD_b（SDD_1b〜SDD_sb）を介して、信
号伝達手段DDS_a（DDS_1a〜DDS_sa）,DDS_b（DDS_1b〜DD
S_sb）と、プリチャージ回路PDD_a（PDD_1a〜PDD_sa）,PDD_b
（PDD_1b〜PDD_sb）に接続する。共通データ線CDと平行に
共通ダミーデータ線DCD_a,DCD_bが設けられ、それぞれに
ｓ個の信号伝達手段DDS_a,DDS_bが接続される。共通ダミ
ーデータ線DCD_a,DCD_bは、負荷回路DLD_a,DLD_bを介して、
ｔ個の多値レベル判別手段MLRに共通な入力端子N_Ra,N_Rb
に接続される。また、スイッチDSWW_a,DSWW_bを介して接
地電位0V,中間電位V_Hに接続される。 第15図で、メモリセルMCとダミーセルDC_a,DC_bは、す
べて同じ構成の１トランジスタ１キャパシタ形メモリセ
ルである。 第16図を用いて、ワード線W₁₁に接続されたメモリセ
ルMCの情報を読出す動作を、例として説明する。待機状
態では、制御パルスφ_Ｐ（φ_P1〜φ_Ps）をV_CCにしてプ
リチャージ回路PDを全て動作させ、スイッチSWDの制御
パルスφ_Ｄ（φ_D11など）を全て高電位（V_CC/α）とし
て、スイッチSWDを全てONにし、全メモリアレーMCA内の
データ線Ｄ及び全ダミーアレーDCA_a,DCA_b内のダミーデ
ータ線DD_a,DD_bをプリチャージ電圧V_Pにプリチャージし
ておく。また、制御パルスφ_CRをV_CCに上げて、負荷回
路LD及びDLD_a,DLD_bをオンにして、共通データ線CD及び
共通ダミーデータ線CD_a,CD_bを、V_CCよりPMOSトランジス
タのしきい値電圧だけ低い電圧にしておく。 まず、複数列あるメモリアレーMCAの内、MCA₁₁〜MCA
_1tの一列分のメモリアレーを選択し、制御パルスφ_P1及
びφ_D12〜φ_D1qを0Vにして、データ線Ｄをプローティン
グ状態にする。このとき、ダミーアレーDCA_1aのダミー
データ線DD_a及びDCA_1bのDD_bもフローティング状態とな
る。次に、ワード線W₁₁を高電位（V_CC＋α）として、メ
モリアレーMCA₁₁〜MCA_1t中にマトリックス状に配置され
たメモリセルMCの内の一列分を選択し、それらのメモリ
セルMCから各データ線Ｄに電荷を読出す。同時に、ダミ
ーアレーDCA_1a,DCA_b中のダミーセルもそれぞれ一列分
が、ダミーデータ線DD_a,DD_bに読出される。 このとき、制御パルスφ_D11を高電位に保っておくこ
とにより、各メモリアレーMCA₁₁〜MCA_1tのデータ線D₁に
現われた信号は、それぞれ信号伝達手段DS₁₁〜DS_1tに伝
えられる。同時に、ダミーアレーDCA_1a,DCA_b中のダミー
データ線DD_a1,DD_b1に現われた参照信号は、信号伝達手
段DDS_1a,DDS_1bに伝えられる。これらの信号は制御パル
スφ_R1を上げることにより電流に変換され、負荷回路L
D,DLD_a,DLD_bから共通データ線CD,共通ダミーデータ線DC
D_a,DCD_bを通じて電流が流れる。負荷回路LDにより電圧
に変換された信号が、多値レベル判別手段MLRの入力端
子N_Sに入力される。同様に、負荷回路DLD_a,DLD_bにより
電圧に変換された参照信号V_Ra′,V_Rb′が、ｔ個の多値
レベル判別手段MLRに共通な入力端子N_Ra,N_Rbに入力され
る。多値レベル判別手段MLRが動作して情報が確定した
後、制御パルスφ_R1とφ_CRを下げて、信号伝達手段DS₁₁
〜DS_1t及びDDS_1a,DDS_1bと、負荷回路LD及びDLD_a,DLD_bを
オフにする。多値レベル判別手段MLRの出力Q_i（Q_1i〜Q
_ti）が、それぞれ多値レベル供給手段MLWに伝達され、M
LWから読出した情報に応じて４値レベルのいずれかが出
力される。制御パルスφ_CW及びφ_W1を高電位（V_CC＋
α）に上げ、スイッチSWWをオンにし、信号伝達手段DS
をスイッチとしてオンにして、多値レベル供給手段MLW
から出力された電圧を、各メモリアレーMCA₁₁〜MCA_1tの
データ線D₁に伝達する。同時に、接地電位0Vが、スイッ
チDSWW_a,信号伝達手段DDS_1aを介して、ダミーアレーDCA
_1a中のダミーデータ線DD_a1に伝達される。また、中間電
位V_Hが、スイッチDSWW_b,信号伝達手段DDS_1bを介して、
ダミーアレーDCA_1b中のダミーデータ線DD_b1に伝達され
る。制御パルスφ_D11を下げることにより、メモリアレ
ーMCA₁₁〜MCA_1tのデータ線D₁,ダミーアレーDCA_1a,DCA_1b
中のダミーデータ線DD_a1,DD_b1に伝達された電位が保存
される。そして、制御パルスφ_CW及びφ_W1を低電位に下
げ、スイッチSWW,DSWW_a,DSWW_b及び信号伝達手段DS,DDS
_1a,DDS_1bをオフにする。制御パルスφ_P1をV_CCにして、
スイッチSWDと信号伝達手段DS,SDD_aとDDS_a,SDD_bとDDS_b
の接続端子をプリチャージ回路PD,PDD_a,PDD_bによりプリ
チャージする。また、制御パルスφ_CRをV_CCに上げて、
負荷回路LD,DLD_a,DLD_bをオンにして、共通データCD及び
共通ダミーデータ線CD_a,DC_bを、V_CCよりPMOSトランジス
タのしきい値電圧だけ低い電圧にする。 次に、制御パルスφ_D12を上げスイッチSWDを切り換え
て同様な動作を行い、各メモリアレーMCA₁₁〜MCA_1tのデ
ータ線D₂に読出された信号を判別し、それに応じた電位
をデータ線D₂に再書込みする。同様に制御パルスφ_D1q
まで繰り返す。そして、データ線D_qに読出された信号を
判別し、それに応じた電位をデータ線D_qに伝達した後、
ワード線W₁₁を0Vに下げる。それにより、メモリアレーM
CA₁₁〜MCA_1tの各データ線Ｄの電位が各メモリセルMCに
蓄えられ、再書込みが終了する。同時に、ダミーアレー
DCA_1a中のダミーセルDC_aで読出されたものには、接地電
位が再書込みされる。また、ダミーアレーDCA_1b中のダ
ミーセルDC_bで読出されたものには、接地電位が再書込
みされる。その後、制御パルスφ_CW及びφ_W1を低電位に
下げ、制御パルスφ_P1をV_CCにし、スイッチSWDの制御パ
ルスφ_D11〜φ_D1(q-1)を高電位（V_CC＋α）とし、制御
パルスφ_CRをV_CCに上げて、待機状態に戻す。 多値レベル判別手段は、通常のDRAMのセンスアンプに
比べて、回路が複雑で面積が大きくなるが、このように
複数のデータ線で共有することにより、個数が少なくな
るので、占有面積が小さくなる。また、レイアウトする
際に、ｑ本のデータ線のピッチで良いので容易である。
また、データ線当りのメモリセルの個数ｐを少なくし
て、データ線容量を小さくし、高S/Nかつ高速な読出し
動作が実現できる。 第17図は、本発明のほかの具体的実施例で、データ線
とダミーデータ線を交互に配置した構成を示している。
ダミーデータ線は２本必要なので、データ線２本でダミ
ーデータ線を共有する。データ線は、対線D₁₀とD₁₁,D₂₀
とD₂₁,…,D_q0とD_q1で構成され、その両側に１本ずつ
D₀₁,D_(q+1)0が設けられる。データ線対は、いずれか一
方が信号の読出されるデータ線、他方が参照信号の読出
されるダミーデータ線として動作する。D₀₁,D
_(q+1)0は、ダミーデータ線としてのみ動作する。データ
線１本おきに、ワード線Ｗ（W₁〜W_p）との交点に、メモ
リセルMC（MC₁₁など）が配置される。例えば、ワード線
W₁により選択されるメモリセルMC₁₁〜MC_1(q+1)は、デー
タ線D₀（D₁₀〜D_(q+1)0）に接続され、ワード線W₂で選択
されるメモリセルMC₂₀〜MC_2qは、データ線D₁（D₀₁〜
D_q1）に接続される。データ線D₀₁及びD_(q+1)0に接続さ
れるメモリセルMC₂₀,MC₄₀,…,MC_p0及びMC_1(q+1),MC
_3(q+1),…,MC_(p-1)(q+1)は、他のデータ線と寄生容量を
揃えるためのもので、情報は記憶しない。ワード線Ｗと
平行にダミーワード線DW₁,DW₂が設けられ、ダミーワー
ド線DW₁とデータ線D₀の交点にダミーセルDC₁₁〜DC
_1(q+1),ダミーワード線DW₂とデータ線D₁の交点にダミー
セルDC₂₀〜DC_2qが設けられる。すなわち、各データ線に
１個ずつダミーセルが接続される。ダミーセルは、１ト
ランジスタ１キャパシタ形メモリセルに、リセット用ト
ランジスタが付加されており、DC₁₁〜DC_1(q+1)では制御
パルスφ_DC1,DC₂₀〜DC_2qでは制御パルスφ_DC2で制御さ
れる。リセット用トランジスタは、データ線対毎に交互
に接地電位0Vまたは中間電位V_Hに接続される。第17図で
は、ｑが偶数の場合を示しており、ここではその場合に
ついて説明を行なう。すなわち、DC₂₀,DC₁₂,DC₂₂,…,DC
_1q,DC_2qは接地電位を蓄えるダミーセル（DC_bと呼ぶ）で
あり、DC₁₁,DC₂₁,…,DC_1(q-1),DC_2(q-1),DC_1(q+1)は中
間電位V_Hを蓄えるダミーセル（DC_aと呼ぶ）である。 各データ線は、プリチャージ回路PD（PD₁₀など）に接
続され、信号伝達手段DS（DS₁₀など）を介して負荷回路
LD（LD₁₀など）に接続される。データ線対D₀とD₁に対応
して、多値レベル判別手段MLR（MLR₁〜MLR_q）と多値レ
ベル供給手段MLW（MLW₁〜MLW_q）が設けられる。多値レ
ベル判別手段MLRは、制御パルスφ_CR0,φ_CR1により制御
される切替スイッチSWR中の６個のMOSトランジスタを介
して、対応するデータ線対とその両側のデータ線の計４
本のデータ線の負荷回路LDに接続される。多値レベル供
給手段MLWは、対応するデータ線対の信号伝達手段DSに
接続される。プリチャージ回路PD,信号伝達手段DS,負荷
回路LD,多値レベル判別手段MLR,多値レベル供給手段MLW
は、それぞれ第14図に示した実施例と同じ回路である。
ただし、信号伝達手段DS₀₁,DS_(q+1)0は、多値レベル供
給手段MLWに接続されず、固定電位に接続される。 ワード線W₁に接続されたメモリセルMC₁₁〜MC_1(q-1)の
情報を読出す動作を、例として説明する。まず、プリチ
ャージ回路PDによりプリチャージ電圧V_Pにプリチャージ
されているデータ線を、制御パルスφ_Ｐを0Vに下げてPD
をオフにし、フローティング状態にする。また、制御パ
ルスφ_DC2も下げて、ダミーセルDC_a,DC_bにそれぞれV_H,0
Vを蓄えておく。そして、ワード線W₁を高電位（V_CC＋
α）にして、メモリセルMC₁₁〜MC_1(q+1)から電荷をデー
タ線D₀に読出す。同時にダミーワード線DW₂も（V_CC＋
α）にして、ダミーセルDC₂₀〜DC_2qから電荷をデータ線
D₁に読出し、D₁をダミーデータ線として用いる。ただ
し、ダミーセルDC₂₀,DC₂₂,…,DC_2qはDC_bであり、ダミー
セルDC₂₁,DC₂₃,…,DC_2(q-1)はDC_aであるので、データ線
D₀₁,D₂₁,…,D_q1にはダミーセルDC_b、データ線D₁₁,D₃₁,
…,D_(q-1)1にはダミーセルDC_aが読出される。各データ
線に現れた信号は、制御パルスφ_Ｒを上げることによ
り、信号伝達手段DSで電流に変換され、さらに負荷回路
LDで電圧に変換される。制御パルスφ_CR0をV_CCに上げて
切り換えスイッチSWR中のトランジスタの半分をオンに
し、信号電圧を多値レベル判別手段MLRに入力する。負
荷回路LD₁₀〜LD_q0に現れた電圧が信号電圧V_S′として入
力端子N_S（N_S1〜N_Sq）に、負荷回路LD₀₁,LD₂₁,…,LD_q1
に現れた電圧が参照信号電圧V_Rb′として入力端子N
_Rb（N_Rb1〜N_Rbq）に、負荷回路LD₁₁,LD₃₁,…,LD_(q-1)1
に現れた電圧が参照信号電圧V_Ra′として入力端子N
_Ra（N_Ra1〜N_Raq）に入力される。例えば、多値レベル判
別手段MLR₁にはLD₁₀がN_S1に、LD₀₁がN_Rb1に,LD₁₁がN_Ra1
に接続され、MLR₂にはLD₂₀がN_S2に,LD₂₁がN_Rb2に、LD₁₁
がN_Ra2に接続され、両者でLD₁₁に現れた電圧をV_Ra′と
して共有する。なお、LD_(q+1)0に現れた電圧は、いずれ
の多値レベル判別手段MLRにも入力されない。多値レベ
ル判別手段MLRにより信号V_S′が判別され、情報が確定
した後、制御パルスφ_Ｒ及びφ_CR0を0Vに下げ、信号伝
達手段DS及び切替スイッチSWRをオフにする。判別結果Q
_i（Q_1i〜Q_qi）が多値レベル供給手段MLWに伝達され、４
値レベルのいずれかの電位が出力される。その電位が、
制御パルスφ_W0を（V_CC＋α）に上げることにより、信
号伝達手段DS₁₀〜DS_q0を介して、データ線D₀に伝達さ
れ、ワード線W₁を0Vに下げることにより、メモリセルMC
₁₁〜MC_1(q+1)に再書込みされる。同時にダミーワード線
DW₂も下げる。その後、制御パルスφ_ＰをV_CCに上げて、
プリチャージ回路PDによりデータ線をプリチャージ電圧
V_Pにプリチャージする。また、制御パルスφ_DC2もV_CCに
上げて、ダミーセルDC₂₀〜DC_2qに、それぞれV_Hまたは0V
を書込む。なお、メモリセルMC_1(q+1)には、信号伝達手
段DS_(q+1)0に入力される固定電位が書込まれる。 この構成では、メモリセルから情報が読出されるデー
タ線の両側のデータ線をダミーデータ線として用いら
れ、データ線が２本のダミーデータ線に挾まれており、
データ線とダミーデータ線の雑音成分の差が小さい。し
かも、ダミーデータ線をその両側のデータ線で共有する
ことにより、メモリセルを２交点配置にでき、面積増加
が小さい。 ダミーセルにリセット用トランジスタが、付加されて
いるため、第９図に示したメモリアレー構成と異なり、
ダミーセルに蓄えられた電荷が漏れ出ることによる誤判
定の恐れが無い。第９図に示したメモリアレー構成で
も、ワード線と別にダミーワード線を設け、ダミーワー
ド線とダミーデータ線との交点にダミーセルを設けるこ
とにより、リセット用トランジスタを付けたダミーセル
を用いることができる。その場合、ダミーワード線とデ
ータ線との交点及び、ワード線とダミーデータ線との交
点には、データ線とダミーデータ線の容量のバランスを
取るためのメモリセルを接続する。それらは、トランジ
スタがオンしないように、トランジスタのしきい値電圧
を大きくしておけばよい。

【発明の効果】

以上に述べた実施例で明らかなように、半導体多値メ
モリにおいて、多値レベル判別手段及び多値レベル供給
手段が接続されたデータ線と平行に、ダミーセルが接続
された２本のダミーデータ線を配置して読出し回路に接
続し、上記多値レベル判別手段により、ダミーセルを読
出して２本のダミーデータ線上に得られる信号をそれぞ
れ定数倍して加えて比較レベルを発生させ、その比較レ
ベルとメモリセルからデータ線へ読出された信号を比較
して、上記メモリセルに蓄えられていた情報が、３値以
上の情報のいずれであるか判別することにより、データ
線上に現われる雑音の影響を除去でき、チップ面積を大
きく増加させることなく、読出し動作を高S/N化でき
る。

【図面の簡単な説明】

第１図は本発明による半導体多値メモリの実施例を説明
するための概念図、 第２図は従来の半導体多値メモリを説明するための図、 第３図及び第４図は抵抗分圧を用いた判別回路の例を示
した図、 第５図及び第６図は電圧電流変換回路を用いた判別回路
の例を示した図、 第７図及び第８図は差動増幅器を用いた判別回路の例を
示した図、 第９図は１トランジスタ１キャパシタ形メモリセルを用
いた具体的実施例を示した図、 第10図は第９図に示した回路の動作を説明するための波
形を示した図、 第11図は第９図中の電圧比較器の具体的回路の例を示し
た図、 第12図は多値レベル供給手段の構成例を示した図、 第13図は電圧電流変換回路を用いた多値レベル判別手段
の具体的例を示した図、 第14図は第７図及び第８図に基づく多値レベル判別手段
を用いた具体的実施例を示した図、 第15図は多値レベル判別手段及び多値レベル供給手段な
どを複数のデータ線で共有するメモリアレー構成の実施
例を示した図、 第16図は第15図に示した回路の動作を説明するための波
形を示した図、 第17図はメモリセルを２交点配置したメモリアレー構成
の実施例を示した図である。 符号の説明 MC:メモリセル、DC:ダミーセル、MCA:メモリアレー、DC
A:ダミーアレー、W:ワード線、DW:ダミーワード線、D:
データ線、DD:ダミーデータ線、CD:共通データ線、DCD:
共通ダミーデータ線、DQ:物理的表現入出力線、MLR:多
値レベル判別手段、MLW:多値レベル供給手段、DS:信号
伝達手段、PC:プリチャージ回路、LD:負荷回路。

フロントページの続き (56)参考文献 特開 昭61−117796（ＪＰ，Ａ) 特開 昭59−63095（ＪＰ，Ａ) 特開 昭62−76098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/4099 G11C 16/00 - 16/34

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】データ線と、それと交わるように配置され
   たワード線と、それらの所望の交差部に配置され少なく
   とも３値以上の情報を記憶保持するメモリセルと、上記
   メモリセルに蓄えられた情報を判別する判別手段と、予
   め所定の情報が蓄えられたダミーセルとを有し、上記判
   別手段は、互いに値の異なる複数の比較信号を作成する
   にあたり、１つのダミーセルからの出力信号をそれぞれ
   に用いることを特徴とする半導体多値メモリ。
2. 【請求項２】複数のデータ線と、それらと交わるように
   配置された複数のワード線と、それらの所望の交差部に
   配置され少なくとも３値以上の情報を記憶保持するメモ
   リセルと、上記メモリセルに蓄えられた情報を判別する
   判別手段と、予め所定の情報が蓄えられたダミーセルと
   を有し、上記判別手段がＮ個（Ｎは正の整数）のダミー
   セルの出力信号に基づいてＮ＋１以上の比較信号を作成
   する機能を有することを特徴とする半導体多値メモリ。
3. 【請求項３】複数のデータ線と、それらと交わるように
   配置された複数のワード線と、それらの所望の交差部に
   配置され少なくとも３値以上の情報を記憶保持するメモ
   リセルと、上記メモリセルに蓄えられた情報を判別する
   判別手段と、予め所定の情報が蓄えられたダミーセルと
   を有し、上記判別手段が２個のダミーセルの出力信号に
   基づいて互いに値の異なる３以上の比較信号を作成する
   機能を有することを特徴とする半導体多値メモリ。
4. 【請求項４】前記データ線と平行に配置されたダミーデ
   ータ線をさらに有し、前記ダミーセルが上記ダミーデー
   タ線と前記ワード線との交差部に配置されてなることを
   特徴とする特許請求の範囲第１項ないし第３項のいずれ
   かに記載の半導体多値メモリ。
5. 【請求項５】前記ワード線に平行に配置されたダミーワ
   ード線をさらに有し、前記ダミーセルが上記ダミーワー
   ド線と前記データ線との所望の交差部に配置されてなる
   ことを特徴とする特許請求の範囲第２項または第３項に
   記載の半導体多値メモリ。
6. 【請求項６】前記判別手段は、メモリセルから情報が読
   み出されるデータ線の両側の各データ線とダミーデータ
   線との交差部に配置された各ダミーセルの出力信号を用
   いて、前記比較信号を作成することを特徴とする第５項
   に記載の半導体多値メモリ。
7. 【請求項７】複数のデータ線と、それと交わるように配
   置された複数のワード線と、それらの所望の交差部に配
   置され、少なくとも３値以上の情報を記憶保持するメモ
   リセルと、上記複数のデータ線の各々に接続された多値
   レベル判別手段及び多値レベル供給手段と、上記データ
   線と平行に配置され上記多値レベル判別手段に接続され
   たＮ本（Ｎは２以上の整数）のダミーデータ線と、上記
   ワード線と平行に配置されたダミーワード線と、上記各
   ダミーデータ線と上記ダミーワード線との交差部に配置
   されたＮ個のダミーセルとを有し、上記多値レベル判別
   手段は、上記各ダミーセルを読出すことにより上記各ダ
   ミーデータ線上に現われる信号に、定められた値の重み
   をかけて、それらの和を取ることにより得るＮ＋１以上
   の比較レベルと、上記メモリセルからデータ線へ読出さ
   れた信号を比較し、上記メモリセルに蓄えられていた情
   報が、３値以上の情報のいずれであるか判別することを
   特徴とする半導体多値メモリ。
8. 【請求項８】前記多値レベル判別手段は、信号電圧を分
   圧する複数の抵抗と、電圧比較器を含んで構成されるこ
   とを特徴とする特許請求の範囲第７項に記載した半導体
   多値メモリ。
9. 【請求項９】前記多値レペル判別手段は、複数の電圧電
   流変換回路と電流比較器を含んで構成され、ダミーデー
   タ線に現われる信号電圧に対して、電圧電流変換回路の
   伝達コンダクタンスの値により重み付けし、電流領域で
   和を取って参照電流とし、データ線に現われる信号電圧
   が変換された信号電流との比較を行うことを特徴とする
   特許請求の範囲第７項に記載した半導体多値メモリ。
10. 【請求項１０】前記多値レベル判別手段は、複数の線形
    に動作する差動増幅器と比較器を含んで構成され、差動
    増幅器の利得により重み付けを行うことを特徴とする特
    許請求の範囲第７項に記載した半導体多値メモリ。
11. 【請求項１１】前記データ線及びダミーデータ線と、前
    記多値レベル判別手段及び多値レベル供給手段を、読出
    し時にメモリブロックからみたインビーダンスが高い状
    態で信号を伝達し、書込み時には接続手段として動作す
    ることを特徴とする信号伝達手段を介して、接続したこ
    とを特徴とする特許請求の範囲第７項から第10項のいず
    れかに記載した半導体多値メモリ。
12. 【請求項１２】前記信号伝達信号は、読出し動作時に、
    前記データ線もしくはダミーデータ線の電位を電流に変
    換して出力し、その電流が負荷回路により電圧に変換さ
    れて、前記多値レベル判別手段に入力されることを特徴
    とする特許請求の範囲第11項に記載した半導体多値メモ
    リ。
13. 【請求項１３】前記ダミーデータ線に接続されるダミー
    セルの個数は、前記データ線に接続されるメモリセルの
    個数と等しいことを特徴とする特許請求の範囲第７項な
    いし第10項のいずれかに記載の半導体多値メモリ。