JP2825036B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JP2825036B2 JP2825036B2 JP3306504A JP30650491A JP2825036B2 JP 2825036 B2 JP2825036 B2 JP 2825036B2 JP 3306504 A JP3306504 A JP 3306504A JP 30650491 A JP30650491 A JP 30650491A JP 2825036 B2 JP2825036 B2 JP 2825036B2
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- Japan
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- potential
- memory cell
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- circuit
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特にメモリセルのリフレッシュ時又はデータ読出し
時に、ビット線をプリチャージするプリチャージ電位を
最適化する半導体メモリ回路を提案するものである。
し、特にメモリセルのリフレッシュ時又はデータ読出し
時に、ビット線をプリチャージするプリチャージ電位を
最適化する半導体メモリ回路を提案するものである。
【０００２】
【従来の技術】半導体メモリである、例えばダイナミッ
クメモリでは、メモリセルのデータである、メモリセル
のキャパシタに蓄えられた電荷が、リーク電流により時
間とともに減少していく。そのためリフレッシュと称す
るデータ再生動作が必要となる。
クメモリでは、メモリセルのデータである、メモリセル
のキャパシタに蓄えられた電荷が、リーク電流により時
間とともに減少していく。そのためリフレッシュと称す
るデータ再生動作が必要となる。
【０００３】図１はダイナミックメモリの要部構成を示
す回路図である。センスアンプ１の入力側と接続された
ビット線BLと反転ビット線＊BLとの間に、Ｎチャネルト
ランジスタＱ1 とＱ2 との直列回路及びＮチャネルトラ
ンジスタＱ3 が夫々介装されている。電源ＶCCの約1/2
の電位1/2 ＶCCを発生する1/2ＶCC電位発生回路２の電
位出力端子はトランジスタＱ1 とＱ2 との共通接続部と
接続されている。トランジスタＱ1 ，Ｑ2 ，Ｑ3 のゲー
トは共通接続されてイコライズ線EQL と接続されてい
る。
す回路図である。センスアンプ１の入力側と接続された
ビット線BLと反転ビット線＊BLとの間に、Ｎチャネルト
ランジスタＱ1 とＱ2 との直列回路及びＮチャネルトラ
ンジスタＱ3 が夫々介装されている。電源ＶCCの約1/2
の電位1/2 ＶCCを発生する1/2ＶCC電位発生回路２の電
位出力端子はトランジスタＱ1 とＱ2 との共通接続部と
接続されている。トランジスタＱ1 ，Ｑ2 ，Ｑ3 のゲー
トは共通接続されてイコライズ線EQL と接続されてい
る。
【０００４】ビット線BLはアクセス用のＮチャネルトラ
ンジスタＱ4 とキャパシタＣS との直列回路を介してセ
ルプレート電源CPと接続されている。ビット線BLにはビ
ット線容量ＣL が存在している。トランジスタＱ4 のゲ
ートはワード線WLと接続されている。そして前記1/2 Ｖ
CC電位発生回路２とトランジスタＱ1 ，Ｑ2 ，Ｑ3 とに
よりイコライザ部EQを構成している。またトランジスタ
Ｑ4 とキャパシタＣS とによりメモリセルＭを構成して
いる。
ンジスタＱ4 とキャパシタＣS との直列回路を介してセ
ルプレート電源CPと接続されている。ビット線BLにはビ
ット線容量ＣL が存在している。トランジスタＱ4 のゲ
ートはワード線WLと接続されている。そして前記1/2 Ｖ
CC電位発生回路２とトランジスタＱ1 ，Ｑ2 ，Ｑ3 とに
よりイコライザ部EQを構成している。またトランジスタ
Ｑ4 とキャパシタＣS とによりメモリセルＭを構成して
いる。
【０００５】次にこのダイナミックメモリのリフレッシ
ュ動作を説明する。メモリをリフレッシュする場合、先
ずイコライズ線EQL を「Ｈ」レベルにして、トランジス
タＱ1 ，Ｑ2 ，Ｑ3 をともにオンさせ、1/2 ＶCC電位発
生回路２が出力するプリチャージ電位ＶBLをビット線BL
及び反転ビット線＊BLに与えてビット線BL及び反転ビッ
ト線＊BLをプリチャージする。
ュ動作を説明する。メモリをリフレッシュする場合、先
ずイコライズ線EQL を「Ｈ」レベルにして、トランジス
タＱ1 ，Ｑ2 ，Ｑ3 をともにオンさせ、1/2 ＶCC電位発
生回路２が出力するプリチャージ電位ＶBLをビット線BL
及び反転ビット線＊BLに与えてビット線BL及び反転ビッ
ト線＊BLをプリチャージする。
【０００６】そしてビット線BL及び反転ビット線＊BLを
フローティングの状態にした後、ワード線WLを選択し
て、アクセス用のトランジスタＱ4 をオンさせると、オ
ンさせたときのメモリセルＭのストレージノードSNの電
位ＶSN′及びビット線BLの電位ＶBL′はＶSN′＝ＶBL′
となる。また電荷量の和Ｑは、 Ｑ＝ＣS （ＶSN′−ＶCP）＋ＣB ＶBL′ …(1) 但し、ＶCPはセルプレート電源CPの電圧となる。
フローティングの状態にした後、ワード線WLを選択し
て、アクセス用のトランジスタＱ4 をオンさせると、オ
ンさせたときのメモリセルＭのストレージノードSNの電
位ＶSN′及びビット線BLの電位ＶBL′はＶSN′＝ＶBL′
となる。また電荷量の和Ｑは、 Ｑ＝ＣS （ＶSN′−ＶCP）＋ＣB ＶBL′ …(1) 但し、ＶCPはセルプレート電源CPの電圧となる。
【０００７】一方、データの読出しによるビット線電位
の変化ΔＶBLは ΔＶBL≡ＶBL′−ＶBL＝（ＶSN−ＶBL）／（１＋ＣM ／ＣL ） …(2) 但し、ＣM はキャパシタＣS の容量 ＣL はビット線BLの容量 となる。
の変化ΔＶBLは ΔＶBL≡ＶBL′−ＶBL＝（ＶSN−ＶBL）／（１＋ＣM ／ＣL ） …(2) 但し、ＣM はキャパシタＣS の容量 ＣL はビット線BLの容量 となる。
【０００８】このビット線電位変化ΔＶBLをセンスアン
プ１で増幅してリーク電流によるデータの電荷の損失を
リフレッシュする。つまり、リフレッシュは基本的にデ
ータの読出し動作と同様であり、メモリセルにアクセス
し、センスアンプを駆動する。
プ１で増幅してリーク電流によるデータの電荷の損失を
リフレッシュする。つまり、リフレッシュは基本的にデ
ータの読出し動作と同様であり、メモリセルにアクセス
し、センスアンプを駆動する。
【０００９】いま、メモリセルＭのキャパシタＣS の容
量をＣM、ビット線BLのビット線容量の容量をＣL とす
ると、メモリセルＭに「Ｈ」又は「Ｌ」のデータが書込
まれているとき、ストレージノードSNの電位ＶSNは電源
電圧ＶCC又は０Ｖである。セルプレート電源CPの電位を
ＶCPとし、ビット線BLのプリチャージ電位をＶBLとする
と、キャパシタＣS 及びビット線容量ＣL に蓄えられて
いる電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN−ＶCP）＋ＣL ＶBL …(3) となる。ここでＶSN＝ＶCC…「Ｈ」レベル、ＶSN＝０…
「Ｌ」レベル
量をＣM、ビット線BLのビット線容量の容量をＣL とす
ると、メモリセルＭに「Ｈ」又は「Ｌ」のデータが書込
まれているとき、ストレージノードSNの電位ＶSNは電源
電圧ＶCC又は０Ｖである。セルプレート電源CPの電位を
ＶCPとし、ビット線BLのプリチャージ電位をＶBLとする
と、キャパシタＣS 及びビット線容量ＣL に蓄えられて
いる電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN−ＶCP）＋ＣL ＶBL …(3) となる。ここでＶSN＝ＶCC…「Ｈ」レベル、ＶSN＝０…
「Ｌ」レベル
【００１０】
【発明が解決しようとする課題】前述したように、リー
ク電流に起因する電荷の損失をリフレッシュするが、半
導体メモリが高集積化されるにともない、これまで問題
にならなかった微小な欠陥によるリーク電流の影響をう
け易くなり、メモリセルのキャパシタの電位が低下し易
くなる。
ク電流に起因する電荷の損失をリフレッシュするが、半
導体メモリが高集積化されるにともない、これまで問題
にならなかった微小な欠陥によるリーク電流の影響をう
け易くなり、メモリセルのキャパシタの電位が低下し易
くなる。
【００１１】そうすると、プリチャージ電位が、電源電
圧の約1/2 に固定されているために、メモリセルに
「Ｈ」のデータを書込んでも、リーク電流によりストレ
ージノードSNの電位がプリチャージ電位より低下した場
合には、ＶSN−ＶBL＞０にならず、それによりセンスア
ンプがメモリセルに書込まれているデータに応じて正常
に動作しなくなり、キャパシタの電荷の損失をリフレッ
シュできないという問題がある。本発明は斯かる問題に
鑑み、メモリセルの電位が低下しても、メモリセルを適
正にリフレッシュできる半導体メモリ回路を提供するこ
とを目的とする。
圧の約1/2 に固定されているために、メモリセルに
「Ｈ」のデータを書込んでも、リーク電流によりストレ
ージノードSNの電位がプリチャージ電位より低下した場
合には、ＶSN−ＶBL＞０にならず、それによりセンスア
ンプがメモリセルに書込まれているデータに応じて正常
に動作しなくなり、キャパシタの電荷の損失をリフレッ
シュできないという問題がある。本発明は斯かる問題に
鑑み、メモリセルの電位が低下しても、メモリセルを適
正にリフレッシュできる半導体メモリ回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体メモ
リ回路は、メモリセルと、該メモリセルのデータが読み
出されるデータ線に、第１電位を供給する第１電位発生
回路と、抵抗要素を有し、前記メモリセルの電位を前記
抵抗要素により降下させた第２電位を前記データ線に供
給すべき第２電位発生回路と、メモリセルのデータが
「Ｌ」の場合、第１電位発生回路が供給する第１電位を
選択し、またメモリセルのデータが「Ｈ」の場合、第２
電位発生回路が供給する第２電位を選択する電位選択回
路とを備え、該電位選択回路が選択した第１電位、又は
第２電位を前記データ線に供給すべくなしてあることを
特徴とする。
リ回路は、メモリセルと、該メモリセルのデータが読み
出されるデータ線に、第１電位を供給する第１電位発生
回路と、抵抗要素を有し、前記メモリセルの電位を前記
抵抗要素により降下させた第２電位を前記データ線に供
給すべき第２電位発生回路と、メモリセルのデータが
「Ｌ」の場合、第１電位発生回路が供給する第１電位を
選択し、またメモリセルのデータが「Ｈ」の場合、第２
電位発生回路が供給する第２電位を選択する電位選択回
路とを備え、該電位選択回路が選択した第１電位、又は
第２電位を前記データ線に供給すべくなしてあることを
特徴とする。
【００１３】
【作用】第１電位発生回路はデータ線に供給する第１電
位を、第２電位発生回路はデータ線に供給するメモリセ
ルの電位より低い第２電位を発生する。電位選択回路は
メモリセルのデータが「Ｌ」レベルの時、第１電位を選
択し、メモリセルのデータが「Ｈ」レベルの時、第２電
位を選択して、データ線をプリチャージする。これによ
り、メモリセルのデータが「Ｈ」レベルの場合、メモリ
セルの電位よりデータ線の電位が低下する。よってリー
ク電流によりメモリセルの電位が低下しても、データの
読出しエラーが生じない。
位を、第２電位発生回路はデータ線に供給するメモリセ
ルの電位より低い第２電位を発生する。電位選択回路は
メモリセルのデータが「Ｌ」レベルの時、第１電位を選
択し、メモリセルのデータが「Ｈ」レベルの時、第２電
位を選択して、データ線をプリチャージする。これによ
り、メモリセルのデータが「Ｈ」レベルの場合、メモリ
セルの電位よりデータ線の電位が低下する。よってリー
ク電流によりメモリセルの電位が低下しても、データの
読出しエラーが生じない。
【００１４】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図２は本発明に係る半導体メモリ回路の要部構
成を示す回路図である。センスアンプ１の入力側と接続
されているビット線BLと反転ビット線＊BLとの間には、
ＮチャネルトランジスタＱ1 とＱ2 との直列回路が介装
され、またＮチャネルトランジスタＱ3 が介装されてい
る。反転ビット線＊BLはアクセス用のＮチャネルトラン
ジスタＱ4 とキャパシタＣS との直列回路を介してセル
プレート電源CPと接続されている。
述する。図２は本発明に係る半導体メモリ回路の要部構
成を示す回路図である。センスアンプ１の入力側と接続
されているビット線BLと反転ビット線＊BLとの間には、
ＮチャネルトランジスタＱ1 とＱ2 との直列回路が介装
され、またＮチャネルトランジスタＱ3 が介装されてい
る。反転ビット線＊BLはアクセス用のＮチャネルトラン
ジスタＱ4 とキャパシタＣS との直列回路を介してセル
プレート電源CPと接続されている。
【００１５】このトランジスタＱ4 とキャパシタＣS と
によりメモリセルＭを構成している。トランジスタＱ4
のゲートはワード線WLと接続されている。また前記トラ
ンジスタＱ1 ，Ｑ2 ，Ｑ3 のゲートは共通接続されてイ
コライズ線EQLと接続されている。
によりメモリセルＭを構成している。トランジスタＱ4
のゲートはワード線WLと接続されている。また前記トラ
ンジスタＱ1 ，Ｑ2 ，Ｑ3 のゲートは共通接続されてイ
コライズ線EQLと接続されている。
【００１６】電源電位ＶCCの約1/2 の電位1/2 ＶCCを発
生する第１電位発生回路たる1/2 ＶCC電位発生回路２の
電位出力端子はＮチャネルトランジスタＱ5 を介してト
ランジスタＱ1 とＱ2 との共通接続部たるノードN1と接
続されている。ビット線電位ＶBLが与えられるノードN1
は、ＮチャネルトランジスタＱ6 及び抵抗Ｒの直列回路
を介してメモリセルＭのトランジスタＱ4 とキャパシタ
ＣS との共通接続部たるストレージノードSNと接続され
ている。抵抗Ｒは例えばディプレッショントランジスタ
で構成する。
生する第１電位発生回路たる1/2 ＶCC電位発生回路２の
電位出力端子はＮチャネルトランジスタＱ5 を介してト
ランジスタＱ1 とＱ2 との共通接続部たるノードN1と接
続されている。ビット線電位ＶBLが与えられるノードN1
は、ＮチャネルトランジスタＱ6 及び抵抗Ｒの直列回路
を介してメモリセルＭのトランジスタＱ4 とキャパシタ
ＣS との共通接続部たるストレージノードSNと接続され
ている。抵抗Ｒは例えばディプレッショントランジスタ
で構成する。
【００１７】Ｄラッチ３のクロック端子CLK には反転ラ
イトイネーブル信号＊WEが入力され、その出力端子Ｄは
トランジスタＱ6 のゲート及びインバータINV を介して
トランジスタＱ5 のゲートと接続されている。Ｄラッチ
３の入力端子INはビット線BLと接続されている。そして
トランジスタＱ5 ，Ｑ6 とインバータINV と、Ｄラッチ
３とによりプリチャージ電位選択回路PVS を構成してい
る。また、メモリセルＭのストレージノードSNとトラン
ジスタＱ6 との間に介装させた増幅回路と抵抗Ｒと、ス
トレージノードSNの電位ＶSNとで第２電位発生回路を構
成している。
イトイネーブル信号＊WEが入力され、その出力端子Ｄは
トランジスタＱ6 のゲート及びインバータINV を介して
トランジスタＱ5 のゲートと接続されている。Ｄラッチ
３の入力端子INはビット線BLと接続されている。そして
トランジスタＱ5 ，Ｑ6 とインバータINV と、Ｄラッチ
３とによりプリチャージ電位選択回路PVS を構成してい
る。また、メモリセルＭのストレージノードSNとトラン
ジスタＱ6 との間に介装させた増幅回路と抵抗Ｒと、ス
トレージノードSNの電位ＶSNとで第２電位発生回路を構
成している。
【００１８】次にこのように構成した半導体メモリ回路
の動作を説明する。いまメモリセルＭに「Ｈ」レベルの
データを書込む場合、ビット線BLを「Ｈ」レベルにす
る。そして反転ライトイネーブル信号＊WEを「Ｌ」レベ
ルにした後、ワード線WLを「Ｈ」レベルにしてトランジ
スタＱ4 をオンさせる。反転ライトイネーブル信号＊WE
により、Ｄラッチ３のクロック端子CLK が「Ｌ」レベル
になり、Ｄラッチ３の出力端子Ｄが「Ｈ」レベルになっ
て、トランジスタＱ6 がオンし、トランジスタＱ5 がオ
フする。これによりノードN1のプリチャージ電位Ｖ
PCを、メモリセルＭのストレージノードSNの電位ＶSNよ
り抵抗Ｒによる電位降下分低い電位に選択できる。
の動作を説明する。いまメモリセルＭに「Ｈ」レベルの
データを書込む場合、ビット線BLを「Ｈ」レベルにす
る。そして反転ライトイネーブル信号＊WEを「Ｌ」レベ
ルにした後、ワード線WLを「Ｈ」レベルにしてトランジ
スタＱ4 をオンさせる。反転ライトイネーブル信号＊WE
により、Ｄラッチ３のクロック端子CLK が「Ｌ」レベル
になり、Ｄラッチ３の出力端子Ｄが「Ｈ」レベルになっ
て、トランジスタＱ6 がオンし、トランジスタＱ5 がオ
フする。これによりノードN1のプリチャージ電位Ｖ
PCを、メモリセルＭのストレージノードSNの電位ＶSNよ
り抵抗Ｒによる電位降下分低い電位に選択できる。
【００１９】一方、「Ｌ」レベルのデータを書込む場
合、ビット線BLを「Ｌ」レベルにする。そして反転ライ
トイネーブル信号＊WEを「Ｌ」レベルにした後、ワード
線WLを「Ｈ」レベルにしてトランジスタＱ4 をオンさせ
る。反転ライトイネーブル信号＊WEにより、Ｄラッチ３
のクロック端子CLK が「Ｌ」レベルになり、Ｄラッチ３
の出力端子Ｄが「Ｌ」レベルになって、トランジスタＱ
5 がオンし、トランジスタＱ6 がオフする。これにより
ノードN1のプリチャージ電位ＶPCを、1/2 ＶCC電位発生
回路２の電位1/2 ＶCCに選択できる。
合、ビット線BLを「Ｌ」レベルにする。そして反転ライ
トイネーブル信号＊WEを「Ｌ」レベルにした後、ワード
線WLを「Ｈ」レベルにしてトランジスタＱ4 をオンさせ
る。反転ライトイネーブル信号＊WEにより、Ｄラッチ３
のクロック端子CLK が「Ｌ」レベルになり、Ｄラッチ３
の出力端子Ｄが「Ｌ」レベルになって、トランジスタＱ
5 がオンし、トランジスタＱ6 がオフする。これにより
ノードN1のプリチャージ電位ＶPCを、1/2 ＶCC電位発生
回路２の電位1/2 ＶCCに選択できる。
【００２０】一方、データを読出す場合、イコライズ線
EQL を「Ｈ」レベルにして、トランジスタＱ1 ，Ｑ2 ，
Ｑ3 をともにオンさせて、ビット線BLと反転ビット線＊
BLとをプリチャージ電位ＶPCによりプリチャージする。
その後、イコライズ線EQL を「Ｌ」レベルにして、トラ
ンジスタＱ1 ，Ｑ2 ，Ｑ3 をともにオフさせた後、ワー
ド線WLを「Ｈ」レベルにしてトランジスタＱ4 がオンさ
せる。
EQL を「Ｈ」レベルにして、トランジスタＱ1 ，Ｑ2 ，
Ｑ3 をともにオンさせて、ビット線BLと反転ビット線＊
BLとをプリチャージ電位ＶPCによりプリチャージする。
その後、イコライズ線EQL を「Ｌ」レベルにして、トラ
ンジスタＱ1 ，Ｑ2 ，Ｑ3 をともにオフさせた後、ワー
ド線WLを「Ｈ」レベルにしてトランジスタＱ4 がオンさ
せる。
【００２１】このプリチャージ電位ＶPCは前述したよう
にして書き込んだメモリセルＭのデータに応じて1/2 Ｖ
CC電位発生回路２の電位1/2 ＶCC，又はメモリセルＭの
ノードSNの電位ＶSNより、抵抗Ｒによる電位降下分低い
電位が選択される。そのためプリチャージ期間が終了し
てデータを読出すときは、ビット線BL，反転ビット線＊
BLにはメモリセルＭのデータに応じた適正なプリチャー
ジ電位ＶPCが与えられることとなって、読出しエラーが
発生しない。
にして書き込んだメモリセルＭのデータに応じて1/2 Ｖ
CC電位発生回路２の電位1/2 ＶCC，又はメモリセルＭの
ノードSNの電位ＶSNより、抵抗Ｒによる電位降下分低い
電位が選択される。そのためプリチャージ期間が終了し
てデータを読出すときは、ビット線BL，反転ビット線＊
BLにはメモリセルＭのデータに応じた適正なプリチャー
ジ電位ＶPCが与えられることとなって、読出しエラーが
発生しない。
【００２２】特にメモリセルＭに書き込んだデータが
「Ｈ」レベルのときには、プリチャージ電位ＶPCがノー
ドSNの電位ＶSNより抵抗Ｒの電位降下分だけ低下させら
れるから、ＶSN−ＶPC＜０となることがなく、リーク電
流に起因するデータの読出しエラーを確実に防ぎ得る。
「Ｈ」レベルのときには、プリチャージ電位ＶPCがノー
ドSNの電位ＶSNより抵抗Ｒの電位降下分だけ低下させら
れるから、ＶSN−ＶPC＜０となることがなく、リーク電
流に起因するデータの読出しエラーを確実に防ぎ得る。
【００２３】
【発明の効果】以上詳述したように、本発明によればリ
ーク電流に起因するデータの読出しエラーを回避でき
る。それにより高集積化してもデータの読出しエラーが
発生しない信頼性が高い半導体メモリ回路を提供できる
優れた効果を奏する。
ーク電流に起因するデータの読出しエラーを回避でき
る。それにより高集積化してもデータの読出しエラーが
発生しない信頼性が高い半導体メモリ回路を提供できる
優れた効果を奏する。
【図１】従来のダイナミックメモリの要部構成を示す回
路図である。
路図である。
【図２】本発明に係る半導体メモリ回路の要部構成を示
す回路図である。
す回路図である。
１ センスアンプ ２ 1/2 ＶCC電位発生回路 ３ Ｄラッチ Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 Ｎチャネルトランジスタ ＣS キャパシタ Ｍ メモリセル PVS プリチャージ電位選択回路
Claims (1)
- 【請求項１】 メモリセルと、該メモリセルのデータが
読み出されるデータ線に、第１電位を供給する第１電位
発生回路と、抵抗要素を有し、前記メモリセルの電位を
前記抵抗要素により降下させた第２電位を前記データ線
に供給すべき第２電位発生回路と、メモリセルのデータ
が「Ｌ」の場合、第１電位発生回路が供給する第１電位
を選択し、またメモリセルのデータが「Ｈ」の場合、第
２電位発生回路が供給する第２電位を選択する電位選択
回路とを備え、該電位選択回路が選択した第１電位、又
は第２電位を前記データ線に供給すべくなしてあること
を特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306504A JP2825036B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306504A JP2825036B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120875A JPH05120875A (ja) | 1993-05-18 |
| JP2825036B2 true JP2825036B2 (ja) | 1998-11-18 |
Family
ID=17957826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306504A Expired - Lifetime JP2825036B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825036B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100656434B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 누설 전류 감소 회로 |
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217986A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1991
- 1991-10-25 JP JP3306504A patent/JP2825036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05120875A (ja) | 1993-05-18 |
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