KR100656434B1 - 반도체 메모리 장치의 누설 전류 감소 회로 - Google Patents

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Abstract

본 발명은 비트라인 프리차지 전압(VBLP)을 제어하여 누설 전류를 감소시키는 반도체 메모리 장치의 누설 전류 감소 회로를 제시한다.
본 발명의 반도체 메모리 장치의 누설 전류 감소 회로는 비트라인 프리차지 전압(VBLP)의 비트라인 프리차지 회로로의 공급 레벨을 조절하여 출력하는 제어부; 및 상기 제어부의 비트라인 프리차지 전압의 레벨을 조절하기 위한 제어 신호를 상기 제어부로 출력하기 위한 제어 신호 생성부를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 메모리 장치의 워드라인과 비트라인의 접속 현상으로 인해 발생하는 누설 전류를 감소시키는 이점이 있다.
메모리, 워드라인, 비트라인

Description

반도체 메모리 장치의 누설 전류 감소 회로{Circuit for Reducing Leakage Current in Semiconductor Memory Apparatus}
도 1은 일반적인 메모리 셀의 배열을 나타낸 구성도,
도 2는 본 발명에 따른 반도체 메모리 장치의 누설 전류 감소 회로의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 메모리 셀 20 : 비트라인 프리차지 회로
30 : 센스 앰프 40 : 제어부
50 : 제어 신호 생성부
본 발명은 반도체 메모리 장치의 누설 전류 감소 회로에 관한 것으로, 보다 상세하게는 비트라인에 공급되는 비트라인 프리차지 전압(VBLP)을 제어하여 누설 전류를 감소시키는 반도체 메모리 장치의 누설 전류 감소 회로에 관한 것이다.
일반적으로 메모리 셀 블록은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 메모리 셀이 복수 개로 이루어지며, 트랜지스터의 게이트 단자에 접속되는 워드라인에 의해 메모리 셀을 선택하고, 트랜지스터의 드레인 단자에 접속된 캐패시터로부터 트랜지스터의 소스 단자에 인가되는 전압을 증폭함으로써 센싱 과정이 이루어진다.
이하, 도 1을 참조하여 일반적인 비트라인 센싱 과정을 설명하면 다음과 같다.
도 1은 일반적인 메모리 셀의 배열을 나타낸 구성도이다.
도 1에는 메모리 셀(10), 비트라인 프리차지 회로(20) 및 센스 앰프(30)가 도시되어 있다.
상기 비트라인 프리차지 회로(20)에 비트라인 이퀄라이즈 신호(BLEQ1)가 인에이블 되어 입력되면 상기 비트라인 프리차지 회로(20)의 각각의 NMOS 트랜지스터는 턴 온(turn on) 되어 비트라인 쌍(BL, /BL)이 비트라인 프리차지 전압(VBLP) 레벨로 프리차지(precharge) 된다.
이후 상기 비트라인 이퀄라이즈 신호(BLEQ1)가 디스에이블 되면 상기 비트라인 프라차지 회로(20)의 각각의 NMOS 트랜지스터는 턴 오프(turn off) 되고 상기 센스 앰프(30)의 센스 앰프 파워라인(rto1)의 전압과 센스 앰프 접지라인(sb1)의 전압을 전원으로 하여 비트라인 쌍(BL, /BL)에서 센싱 동작이 수행된다.
그러나 반도체 메모리 장치의 크기가 점점 작아지는 추세에 따라 워드라인(WL)과 비트라인(BL)에 원하지 않았던 접속 현상이 발생할 수 있다. 도 1에 도시한 저항(R1)은 이와 같이 원하지 않은 접속 현상으로 인해 발생한 임의의 값을 갖는 저항을 등가 모델로 도시한 저항이다. 이와 같이 워드라인(WL)과 비트라인(BL)이 접속되면 대기(Stand-by) 상태에서 비트라인(BL)에서 워드라인(WL)으로 누설 전류가 발생하게 된다. 이렇게 접속 현상이 발생한 셀을 리던던트(Redundant) 셀로 대체한다 하더라도 누설 전류는 감소하지 않는다. 따라서 현재까지는 원하지 않는 접속 현상이 발생하면 누설 전류의 발생을 감수해야만 하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 워드라인과 비트라인의 접속 현상이 일어난 블록의 누설 전류를 감소시키기 위해 비트라인 프리차지 전압(VBLP)을 제어하는 반도체 메모리 장치의 누설 전류 감소 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 누설 전류 감소 회로는, 비트라인 프리차지 전압(VBLP)의 비트라인 프리차지 회로로의 공급 레벨을 조절하여 출력하는 제어부; 및 상기 제어부의 비트라인 프리차지 전압의 레벨을 조절하기 위한 제어 신호를 상기 제어부로 출력하기 위한 제어 신호 생성부;를 포함하는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위한 다른 본 발명의 반도체 메모리 장치의 누설 전류 감소 회로는, 비트라인 프리차지 전압(VBLP)이 입력되는 입력 라인; 제어부의 비트라인 프리차지 전압의 레벨을 조절하기 위한 제어 신호를 상기 제어부로 출력하기 위한 제어 신호 생성부; 및 상기 입력 라인에 연결되고 상기 제어 신 호의 입력에 응답하여 상기 비트라인 프리차지 전압(VBLP)을 제 1 레벨로 전송하거나 또는 상기 제 1 레벨보다 낮은 제 2 레벨로 전송하도록 지시하는 상기 제어부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 누설 전류 감소 회로의 상세 구성도로서, 비트라인 프리차지 전압(VBLP)을 제어하여 비트라인 프리차지 회로에 공급하는 회로를 나타낸다.
본 발명에 따른 반도체 메모리 장치의 누설 전류 감소 회로는 비트라인 프리차지 전압(VBLP)의 비트라인 프리차지 회로로의 공급 레벨을 조절하여 출력하는 제어부(40) 및 상기 제어부(40)의 비트라인 프리차지 전압(VBLP)의 레벨을 조절하기 위한 제어 신호(ctrl)를 상기 제어부(40)로 출력하기 위한 제어 신호 생성부(50)로 구성된다.
여기에서 상기 제어부(40)는 게이트 단에 제 1 전원이 입력되고 드레인 단에 입력 라인을 통해 공급되는 상기 비트라인 프리차지 전압(VBLP)이 인가되며 소스 단이 비트라인 프리차지 회로에 연결되는 제 1 트랜지스터(410) 및 게이트 단에 상기 제어 신호(ctrl)가 입력되고 드레인 단이 상기 제 1 트랜지스터(410)의 드레인 단과 연결되어 상기 비트라인 프리차지 전압(VBLP)이 인가되며 소스 단이 상기 제 1 트랜지스터(410)의 소스 단과 연결되어 상기 비트라인 프리차지 회로에 연결되는 제 2 트랜지스터(420)로 구성된다. 이 때 상기 제 1 트랜지스터(410)는 상기 제 2 트랜지스터(420)보다 더 큰 저항값을 갖는 트랜지스터이다.
또한 상기 제어 신호 생성부(50)는 제 2 전원을 공통 노드(Node)로 공급 또는 차단하도록 하기 위한 퓨즈(510), 게이트 단에 입력 신호가 인가되고 드레인 단에 상기 공통 노드(Node)의 전압이 인가되며 소스 단에 그라운드 전압(VSS)이 인가되는 제 3 트랜지스터(520), 상기 공통 노드(Node)에 상기 제 2 전원 인가시 상기 공통 노드(Node)의 전압이 상기 그라운드 전압(VSS) 레벨로 싱크되는 것을 방지하는 캐패시터(530), 상기 공통 노드(Node)의 전압을 반전시켜 출력하는 제 1 인버터(540), 상기 제 1 인버터(540)의 출력 전압을 입력으로 하여 상기 공통 노드(Node)의 전압 레벨의 변동을 방지하는 제 4 트랜지스터(550) 및 상기 제 1 인버터(540)의 출력 전압을 반전시켜 제어 신호(ctrl)를 생성하여 출력하는 제 2 인버터(560)로 구성된다.
이와 같이 구성된 본 발명의 반도체 메모리 장치의 누설 전류 감소 회로의 동작을 살펴보면 다음과 같다. 이하에서는 이해를 쉽게 하기 위해 상기 제 1 및 제 2 전원을 외부 공급전원(VDD)으로 표현하기로 한다.
워드라인과 비트라인의 접속 현상이 발생하지 않은 경우에는 상기 제어 신호 생성부(50)의 퓨즈(510)를 절단하지 않는다. 따라서 상기 제 3 트랜지스터(520), 상기 캐패시터(530), 상기 제 1 인버터(540) 및 상기 제 4 트랜지스터(550)의 공통 노드(Node)에는 상기 외부 공급전원(VDD)이 인가된다. 상기 캐패시터(530)에는 상기 외부 공급전원(VDD) 레벨의 전압이 저장된다.
상기 제 3 트랜지스터(520)에는 임의의 신호가 입력된다. 여기에서는 상기 임의의 신호가 반도체 메모리 장치의 전원 공급이 개시됨에 따라 인에이블 되어 일정한 레벨을 유지하는 파워 업 신호(pwrup)라 가정하여 설명하기로 하나, 상기 임의의 신호는 상기 파워 업 신호(pwrup)에 한정되지 않는다는 점을 밝혀둔다.
상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블 되면 상기 제 3 트랜지스터(520)는 턴 온(turn on) 된다. 그로 인해 상기 공통 노드(Node)의 전압이 그라운드 전압(VSS) 레벨로 싱크되는 작용은 상기 캐패시터(530)로 인해 방지되어 상기 공통 노드(Node)에는 하이 레벨의 전압이 유지된다. 상기 공통 노드(Node)의 전압은 상기 제 1 인버터(540)에 의해 반전되어 로우 레벨의 전압으로 변환된다. 이 로우 레벨의 전압은 다시 상기 제 4 트랜지스터(550)의 게이트 단에 입력되고 상기 제 4 트랜지스터(550)는 턴 오프(turn off) 된다. 따라서 상기 공통 노드(Node)의 전압 레벨은 변하지 않는다. 상기 제 1 인버터(540)에 의해 로우 레벨로 변환된 전압은 다시 상기 제 2 인버터(560)에 의해 반전되어 하이 레벨의 제어 신호(ctrl)가 된다.
상기 하이 레벨의 제어 신호(ctrl)가 상기 제어부(40)의 상기 제 2 트랜지스터(420)에 입력되면 상기 제 2 트랜지스터(420)는 턴 온 된다. 이 때 상기 제 1 트랜지스터(410)에는 상기 외부 공급전원(VDD)이 인가되므로 상기 제 1 트랜지스터(410)는 이미 턴 온 되어 있다. 비트라인 프리차지 전압(VBLP)은 이 두 트랜지스터를 통해 별다른 전압 강하 없이 제 1 레벨의 전압으로 비트라인 프리차지 회로에 공급된다.
그러나 워드라인과 비트라인의 접속 현상이 발생한 경우에는 상기 제어 신호 생성부(50)의 퓨즈(510)를 인위적으로 절단한다. 따라서 상기 제 3 트랜지스터(520), 상기 캐패시터(530), 상기 제 1 인버터(540) 및 상기 제 4 트랜지스터(550)의 상기 공통 노드(Node)에는 외부 공급전원(VDD)이 전달되지 않는다.
상기 제 3 트랜지스터(520)에는 상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블 되면 상기 제 3 트랜지스터(520)는 턴 온 된다. 그로 인해 상기 공통 노드(Node)의 전압은 그라운드 전압(VSS) 레벨로 싱크된다. 상기 공통 노드(Node)의 전압은 상기 제 1 인버터(540)에 의해 반전되어 하이 레벨의 전압으로 변환된다. 이 하이 레벨의 전압은 다시 상기 제 4 트랜지스터(550)의 게이트 단에 입력되고 상기 제 4 트랜지스터(550)는 턴 온 된다. 따라서 상기 공통 노드(Node)의 전압 레벨은 변함 없이 로우 레벨을 유지한다. 상기 제 1 인버터(550)에 의해 하이 레벨로 변환된 전압은 다시 상기 제 2 인버터(560)에 의해 반전되어 로우 레벨의 제어 신호(ctrl)가 된다.
상기 로우 레벨의 제어 신호(ctrl)가 상기 제어부(40)의 상기 제 2 트랜지스터(420)에 입력되면 상기 제 2 트랜지스터(420)는 턴 오프 된다. 이 때 상기 제 1 트랜지스터(410)에는 상기 외부 공급전원(VDD)이 인가되므로 상기 제 1 트랜지스터(410)는 이미 턴 온 되어 있다. 비트라인 프리차지 전압(VBLP)은 상기 제 1 트랜지스터(410)를 통해 상기 비트라인 프리차지 회로에 공급된다. 여기에서 상기 제 1 트랜지스터(410)는 상기 제 2 트랜지스터(420)보다 더 큰 저항값을 갖는 트랜지스터이다. 따라서 상기 비트라인 프리차지 전압(VBLP)은 상기 제 1 트랜지스터(410) 가 갖는 큰 저항값에 의해 낮은 값의 전압으로 강하되어 상기 제 1 레벨보다 낮은 제 2 레벨의 전압으로 상기 비트라인 프리차지 회로에 공급된다.
또한 여기에서 상기 제어 신호 생성부(50)의 상기 제 2 인버터(560)가 존재하지 않는 회로 구성을 생각해 볼 수 있다. 이러한 경우에 상기 제어 신호(ctrl)는 상술한 설명과는 반대의 레벨을 갖게 될 것이다. 따라서 이 때에는 워드라인과 비트라인의 접속 현상이 발생한 셀에 대해서는 상기 퓨즈(510)를 연결하여 로우 레벨의 제어 신호(ctrl)를 생성하고 워드라인과 비트라인의 접속 현상이 발생하지 않은 셀에 대해서는 상기 퓨즈(510)를 끊어 하이 레벨의 제어 신호(ctrl)를 생성하여야 한다.
상술한 바와 같이 워드라인과 비트라인의 접속 현상이 발생하지 않은 셀에 대해서는 종래와 같은 크기의 비트라인 프리차지 전압(VBLP)을 공급하여 정상적인 동작을 수행하도록 하고, 워드라인과 비트라인의 접속 현상이 발생한 셀에 대해서는 상기 비트라인 프리차지 전압(VBLP)을 인위적으로 강하시켜 낮은 전원을 상기 셀에 공급하여 줌으로써 워드라인과 비트라인의 접속 현상으로 인해 발생하는 셀의 누설 전류를 현저하게 감소시킬 수 있게 되는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구 범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 누설 전류 감소 회로는 반도체 메모리 장치에서 워드라인과 비트라인의 접속 현상이 일어난 셀에 접속되는 비트라인 쌍에 낮은 레벨의 비트라인 프리차지 전압(VBLP)을 공급하여 줌으로써 누설 전류를 감소시키는 효과가 있다.

Claims (9)

  1. 비트라인 프리차지 전압(VBLP)의 비트라인 프리차지 회로로의 공급 레벨을 조절하여 출력하는 제어부; 및
    상기 제어부의 비트라인 프리차지 전압의 레벨을 조절하기 위한 제어 신호를 상기 제어부로 출력하기 위한 제어 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성부는,
    제 1 전원을 공통 노드로 공급 또는 차단하도록 하기 위한 퓨즈;
    게이트 단에 입력 신호가 인가되고 드레인 단에 상기 공통 노드의 전압이 인가되며 소스 단에 그라운드 전압(VSS)이 인가되는 제 1 트랜지스터;
    상기 공통 노드에 상기 제 1 전원 인가시 상기 공통 노드의 전압이 상기 그라운드 전압(VSS) 레벨로 싱크되는 것을 방지하는 캐패시터;
    상기 공통 노드의 전압을 반전시켜 출력하는 제 1 인버터; 및
    상기 제 1 인버터의 출력 전압을 입력으로 하여 상기 공통 노드의 전압 레벨의 변동을 방지하는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회 로.
  3. 제 1 항에 있어서,
    상기 제어부는,
    게이트 단에 제 1 전원이 입력되고 드레인 단에 상기 비트라인 프리차지 전압(VBLP)이 인가되며 소스 단이 상기 비트라인 프리차지 회로에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 제어 신호가 입력되고 드레인 단이 상기 제 1 트랜지스터의 드레인 단과 연결되어 상기 비트라인 프리차지 전압(VBLP)이 인가되며 소스 단이 상기 제 1 트랜지스터의 소스 단과 연결되어 상기 비트라인 프리차지 회로에 연결되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
  4. 비트라인 프리차지 전압(VBLP)이 입력되는 입력 라인;
    제어부의 비트라인 프리차지 전압의 레벨을 조절하기 위한 제어 신호를 상기 제어부로 출력하기 위한 제어 신호 생성부; 및
    상기 입력 라인에 연결되고 상기 제어 신호의 입력에 응답하여 상기 비트라인 프리차지 전압(VBLP)을 제 1 레벨로 전송하거나 또는 상기 제 1 레벨보다 낮은 제 2 레벨로 전송하도록 지시하는 상기 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
  5. 제 4항에 있어서,
    상기 제어 신호 생성부는,
    제 1 전원을 공통 노드로 공급 또는 차단하도록 하기 위한 퓨즈;
    게이트 단에 입력 신호가 인가되고 드레인 단에 상기 공통 노드의 전압이 인가되며 소스 단에 그라운드 전압(VSS)이 인가되는 제 1 트랜지스터;
    상기 공통 노드에 상기 제 1 전원 인가시 상기 공통 노드의 전압이 상기 그라운드 전압(VSS) 레벨로 싱크되는 것을 방지하는 캐패시터;
    상기 공통 노드의 전압을 반전시켜 출력하는 제 1 인버터; 및
    상기 제 1 인버터의 출력 전압을 입력으로 하여 상기 공통 노드의 전압 레벨의 변동을 방지하는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터에 입력되는 상기 입력 신호는 상기 반도체 메모리 장치의 전원 공급이 개시됨에 따라 인에이블 되어 일정한 레벨을 유지하는 파워 업 신호인 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
  7. 제 5 항에 있어서,
    상기 제어 신호 생성부는,
    상기 제 1 인버터의 출력 전압을 반전시켜 제어 신호를 생성하여 출력하는 제 2 인버터;
    를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
  8. 제 4항에 있어서,
    상기 제어부는,
    게이트 단에 제 1 전원이 입력되고 드레인 단에 상기 비트라인 프리차지 전압(VBLP)이 인가되며 소스 단이 비트라인 프리차지 회로에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 제어 신호가 입력되고 드레인 단이 상기 제 1 트랜지스터의 드레인 단과 연결되어 상기 비트라인 프리차지 전압(VBLP)이 인가되며 소스 단이 상기 제 1 트랜지스터의 소스 단과 연결되어 상기 비트라인 프리차지 회로에 연결되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
  9. 제 8 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 더 큰 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치의 누설 전류 감소 회로.
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