KR20040008491A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 다수의 메모리 셀로 구성된 메모리 셀 어레이와, 메모리 셀 어레이의 선택된 셀에 저장된 데이터를 전송하고, 외부로부터 입력된 데이터를 선택된 메모리 셀에 저장하기 위해 전송하는 비트 라인 쌍과, 비트 라인 쌍에 실린 데이터를 센싱 및 증폭하는 비트 라인 센스앰프와, 메모리 셀 어레이와 비트 라인 센스앰프를 선택적으로 연결하는 비트 라인 분리 수단과, 메모리 셀 어레이가 선택되지 않은 경우 메모리 셀 어레이 영역의 비트 라인 쌍을 일정 레벨로 균등화하는 메모리 셀 어레이 영역 비트 라인 프리차지 수단을 포함하여, 비트 라인 분리 트랜지스터에서 발생하는 누설 전류에 대한 영향을 최소화할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비트 라인 프리차지 회로를 메모리 셀 어레이 영역에 추가로 형성하고 메모리 셀 어레이가 선택되지 않은 경우 메모리 셀 어레이 영역의 비트 라인을 프리차지 하여 비트 라인분리 트랜지스터에서 발생하는 누설 전류에 대한 영향을 최소화할 수 있는 반도체 메모리 장치에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 주요 부분을 나타낸 블록도이다.
반도체 메모리 장치는, 상부 메모리 셀 어레이(1)가 선택된 경우 상부 비트 라인 분리 신호 BISH에 따라 비트 라인 센스앰프(3)에 상부 메모리 셀 어레이(1)를 연결하는 상부 비트 라인 분리 부(4)와, 하부 메모리 셀 어레이(2)가 선택된 경우 하부 비트 라인 분리 신호 BISL에 따라 비트 라인 센스앰프(3)에 하부 메모리 셀 어레이(2)를 연결하는 하부 비트 라인 분리 부(5)와, 센스앰프 영역의 비트 라인 쌍 BL, /BL을 프리차지 전압 VBLP으로 프리차지 하는 프리차지 부(4)를 포함한다.
상부 비트 라인 분리 부(4)는 상부 비트 라인 분리 신호 BISH에 따라 선택적으로 턴 온 되는 비트 라인 분리 트랜지스터 NM1, NM2로 구성되고, 하부 비트 라인 분리 부(5)는 하부 비트 라인 분리 신호 BISL에 따라 선택적으로 턴 온 되는 비트 라인 분리 트랜지스터 NM3, NM4로 구성된다. 여기서, 비트 라인 분리 트랜지스터 NM1, NM2, NM3, NM4는 엔모스형 트랜지스터로 구성된다.
프리차지 부(6)는 비트 라인 프리차지 신호 BLP에 따라 센스앰프 영역의 비트 라인 쌍 BL, /BL에 프리차지 전압 VBLP을 각각 인가하는 비트 라인 프리차지 트랜지스터 NM5, NM6와, 비트 라인 프리차지 신호 BLP에 따라 센스앰프 영역의 비트 라인 쌍 BL, /BL을 상호 연결하여 균등화시키는 비트 라인 균등화 트랜지스터 NM7을 포함한다. 여기서, 비트 라인 프리차지 트랜지스터 NM5, NM6 및 비트 라인 균등화 트랜지스터 NM7는 엔모스형 트랜지스터로 구성된다.
대기 상태(standby state)에서, 비트 라인 분리 트랜지스터 NM1, NM2, NM3, NM4가 턴 온 되어 있고, 프리차지 부(6)의 비트 라인 프리차지 트랜지스터 NM5, NM6 및 비트 라인 균등화 트랜지스터 NM7가 턴 온 되어 비트 라인 쌍 BL, /BL을 비트 라인 프리차지 전압 VBLP으로 균등화시킨다.
이때, 상부 메모리 셀 어레이(1)가 선택되어 워드라인이 액티브 되면, 프리차지 부(6)의 비트 라인 프리차지 트랜지스터 NM5, NM6 및 비트 라인 균등화 트랜지스터 NM7가 턴 오프 되어 비트 라인 쌍 BL, /BL을 분리시키고, 상부 비트 라인 분리 부(4)의 비트 라인 분리 트랜지스터 NM1, NM2는 턴 온 되어 있지만, 하부 비트 라인 분리 부(5)의 비트 라인 분리 트랜지스터 NM3, NM4는 턴 오프 되어 선택되지 않은 하부 메모리 셀 어레이(2)에 저장된 데이터를 보호한다.
선택되지 않은 하부 메모리 셀 어레이(2)에 저장된 데이터를 보호하기 위해 턴 오프 된 비트 라인 분리 트랜지스터들 NM3, NM4에 누설 전류가 발생하면, 선택되지 않은 하부 메모리 셀 어레이(2) 내의 비트 라인 쌍 BL, /BL 사이에 전압 차이가 발생한다.
이러한 상태에서 하부 메모리 셀 어레이(2)가 선택되어 비트 라인 BL에 데이터가 실리게 되면, 데이터가 상쇄되어 비트 라인 센스앰프(3)가 데이터를 센싱하지 못하게 되어 유효한 데이터를 리드하지 못하는 오동작이 발생하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 선택되지 않은 메모리 셀어레이의 비트 라인 쌍을 프리차지 전압으로 프리차지 하는 회로를 추가하여 비트 라인 분리 트랜지스터의 누설 전류에 대한 영향을 억제하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 주요부분을 나타낸 블록도.
도 2는 본 발명에 따른 반도체 메모리 장치의 주요부분을 나타낸 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 12 : 메모리 셀 어레이
13 : 비트 라인 센스앰프
14, 15 : 비트 라인 분리 부
16 : 비트 라인 프리차지 부
17, 18 : 메모리 셀 어레이 영역 비트 라인 프리차지 부
NM11∼NM17, NM21∼NM26 : 엔모스 트랜지스터
INVH, INVL : 인버터
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는,
다수의 메모리 셀로 구성된 메모리 셀 어레이;
상기 메모리 셀 어레이의 선택된 셀에 저장된 데이터를 전송하고, 외부로부터 입력된 데이터를 선택된 메모리 셀에 저장하기 위해 전송하는 비트 라인 쌍;
상기 비트 라인 쌍에 실린 데이터를 센싱 및 증폭하는 비트 라인 센스앰프;
상기 메모리 셀 어레이와 상기 비트 라인 센스앰프를 선택적으로 연결하는 비트 라인 분리 수단; 및
상기 메모리 셀 어레이가 선택되지 않은 경우 상기 메모리 셀 어레이 영역의 비트 라인 쌍을 일정 레벨로 균등화하는 메모리 셀 어레이 영역 비트 라인 프리차지 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리 장치의 주요부분을 나타낸 불록도이다.
반도체 메모리 장치는, 상부 메모리 셀 어레이(11)가 선택된 경우 상부 비트라인 분리 신호 BISH에 따라 비트 라인 센스앰프(13)에 상부 메모리 셀 어레이(11)를 연결하는 상부 비트 라인 분리 부(14)와, 하부 메모리 셀 어레이(12)가 선택된 경우 하부 비트 라인 분리 신호 BISL에 따라 비트 라인 센스앰프(13)에 하부 메모리 셀 어레이(12)를 연결하는 하부 비트 라인 분리 부(15)와, 센스앰프 영역의 비트 라인 쌍 BL, /BL을 프리차지 전압 VBLP으로 프리차지 하는 프리차지 부(16)와, 상부 메모리 셀 어레이(11)가 선택되지 않은 경우 상부 비트 라인 분리 신호 BISH가 인버터 INVH에 의해 반전된 신호에 따라 상부 메모리 셀 어레이(11) 영역의 비트 라인 쌍 BL, /BL을 프리차지 전압 VBLP으로 프리차지 하는 상부 메모리 셀 어레이 영역 프리차지 부(17)와, 하부 메모리 셀 어레이(12)가 선택되지 않은 경우 하부 비트 라인 분리 신호 BISL가 인버터 INVL에 의해 반전된 신호에 따라 하부 메모리 셀 어레이(12) 영역의 비트 라인 쌍 BL, /BL을 프리차지 전압 VBLP으로 프리차지 하는 하부 메모리 셀 어레이 영역 프리차지 부(18)를 포함한다.
상부 비트 라인 분리 부(14)는 상부 비트 라인 분리 신호 BISH에 따라 선택적으로 턴 온 되는 비트 라인 분리 트랜지스터 NM11, NM12로 구성되고, 하부 비트 라인 분리 부(15)는 하부 비트 라인 분리 신호 BISL에 따라 선택적으로 턴 온 되는 비트 라인 분리 트랜지스터 NM13, NM14로 구성된다. 여기서, 비트 라인 분리 트랜지스터 NM11, NM12, NM13, NM14는 엔모스형 트랜지스터로 구성된다.
프리차지 부(16)는 비트 라인 프리차지 신호 BLP에 따라 센스앰프 영역의 비트 라인 쌍 BL, /BL에 프리차지 전압 VBLP을 각각 인가하는 비트 라인 프리차지 트랜지스터 NM15, NM16와, 비트 라인 프리차지 신호 BLP에 따라 센스앰프 영역의 비트 라인 쌍 BL, /BL을 상호 연결하여 균등화시키는 비트 라인 균등화 트랜지스터 NM17을 포함한다. 여기서, 비트 라인 프리차지 트랜지스터 NM15, NM16 및 비트 라인 균등화 트랜지스터 NM17는 엔모스형 트랜지스터로 구성된다.
상부 메모리 셀 어레이 영역 프리차지 부(17)는 상부 비트 라인 분리 신호 BISH가 인버터 INVH에 의해 반전된 신호에 따라 상부 메모리 셀 어레이(11) 영역의 비트 라인 쌍 BL, /BL에 프리차지 전압 VBLP을 각각 인가하는 상부 메모리 셀 어레이 영역 비트 라인 프리차지 트랜지스터 NM21, NM22와, 반전된 상부 비트 라인 분리 신호 /BISH에 따라 상부 메모리 셀 어레이(11) 영역의 비트 라인 쌍 BL, /BL을 상호 연결하여 균등화시키는 상부 메모리 셀 어레이 영역 비트 라인 균등화 트랜지스터 NM23를 포함한다. 여기서, 상부 메모리 셀 어레이 영역 비트 라인 프리차지 트랜지스터 NM21, NM22 및 상부 메모리 셀 어레이 영역 비트 라인 균등화 트랜지스터 NM23는 엔모스형 트랜지스터로 구성된다.
하부 메모리 셀 어레이 영역 프리차지 부(18)는 하부 비트 라인 분리 신호 BISL가 인버터 INVL에 의해 반전된 신호에 따라 하부 메모리 셀 어레이(12) 영역의 비트 라인 쌍 BL, /BL에 프리차지 전압 VBLP을 각각 인가하는 하부 메모리 셀 어레이 영역 비트 라인 프리차지 트랜지스터 NM24, NM25와, 반전된 하부 비트 라인 분리 신호 /BISL에 따라 하부 메모리 셀 어레이(12) 영역의 비트 라인 쌍 BL, /BL을 상호 연결하여 균등화시키는 하부 메모리 셀 어레이 영역 비트 라인 균등화 트랜지스터 NM26를 포함한다. 여기서, 하부 메모리 셀 어레이 영역 비트 라인 프리차지 트랜지스터 NM24, NM25 및 하부 메모리 셀 어레이 영역 비트 라인 균등화 트랜지스터 NM26는 엔모스형 트랜지스터로 구성된다.
대기 상태(standby state)에서, 비트 라인 분리 트랜지스터 NM11, NM12, NM13, NM14가 턴 온 되어 있고, 프리차지 부(16)의 비트 라인 프리차지 트랜지스터 NM15, NM16 및 비트 라인 균등화 트랜지스터 NM17가 턴 온 되어 비트 라인 쌍 BL, /BL을 비트 라인 프리차지 전압 VBLP으로 균등화시킨다.
이때, 상부 메모리 셀 어레이(11)가 선택되어 워드라인이 액티브 되면, 프리차지 부(16)의 비트 라인 프리차지 트랜지스터 NM15, NM16 및 비트 라인 균등화 트랜지스터 NM17가 턴 오프 되어 비트 라인 쌍 BL, /BL을 분리시키고, 상부 비트 라인 분리 부(14)의 비트 라인 분리 트랜지스터 NM11, NM12는 턴 온 되어 있지만, 하부 비트 라인 분리 부(15)의 비트 라인 분리 트랜지스터 NM13, NM14는 턴 오프 된다.
또한, 하부 메모리 셀 어레이 영역 프리차지 부(18)는 하부 비트 라인 분리 신호 BISL가 인버터 INVL에 의해 반전된 신호에 따라 하부 메모리 셀 어레이 영역 비트 라인 프리차지 트랜지스터 NM24, NM25 및 하부 메모리 셀 어레이 영역 비트 라인 균등화 트랜지스터 NM26가 턴 온 되어 하부 메모리 셀 어레이(12) 영역의 비트 라인 쌍 BL, /BL을 비트 라인 프리차지 전압 VBLP으로 균등화시킨다.
따라서, 하부 비트 라인 분리 트랜지스터 NM13, NM14에서 누설 전류가 발생하더라도 하부 메모리 셀 어레이 영역의 비트 라인 쌍 BL, /BL은 프리차지 레벨 VBLP로 균등화되기 때문에, 다음 액티브 구간에서 하부 메모리 셀 어레이(12)가 선택되어 리드 동작을 수행할 때 안정적으로 동작할 수 있다.
한편, 하부 메모리 셀 어레이(12)가 선택된 경우에도 상기한 동작과 동일하게 선택되지 않은 상부 메모리 셀 어레이(11) 영역의 상부 메모리 셀 어레이 영역 프리차지 부(17)에 의해 상부 메모리 셀 어레이(11) 영역의 비트 라인 쌍 BL, /BL을 프리차지 레벨 VBLP로 균등화하여 반도체 메모리 장치가 안정적으로 동작하도록 한다.
여기서는, 비트 라인 분리 신호 BISH, BISL를 인버터 INVH, INVL에 의해 반전된 신호에 따라 선택되지 않은 메모리 셀 어레이 영역의 비트 라인 쌍을 프리차지 하도록 제어하였으나, 선택되지 않은 메모리 셀 어레이 영역의 비트 라인 쌍을 프리차지 하기 위한 타이밍을 맞출 수 있는 어떠한 회로로도 대체 될 수 있다.
또한, 대기 상태에서 비트 라인 센스앰프 영역의 비트 라인까지 프리차지 할 수 있도록 회로를 수정한다면 비트 라인 센스앰프 영역의 프리차지 부(16)는 제거하여도 무방하다. 이때, 각 메모리 셀 어레이 영역(11, 12)에 형성된 프리차지 부(17, 18)는 대기 상태를 검출하여 대기 상태에서도 프리차지 동작을 수행할 수 있는 제어 신호에 의해 제어되도록 회로를 구성하여야 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 비트 라인 분리 트랜지스터의 누설 전류에 의해 선택되지 않은 메모리 셀 어레이 영역의 비트 라인 쌍에 발생하는 전압 차이를 프리차지 회로를 구비하여 프리차지 레벨로 균등화시킴으로써 안정적으로 동작하여 오동작을 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 다수의 메모리 셀로 구성된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 선택된 셀에 저장된 데이터를 전송하고, 외부로부터 입력된 데이터를 선택된 메모리 셀에 저장하기 위해 전송하는 비트 라인 쌍;
    상기 비트 라인 쌍에 실린 데이터를 센싱 및 증폭하는 비트 라인 센스앰프;
    상기 메모리 셀 어레이와 상기 비트 라인 센스앰프를 선택적으로 연결하는 비트 라인 분리 수단; 및
    상기 메모리 셀 어레이가 선택되지 않은 경우 상기 메모리 셀 어레이 영역의 비트 라인 쌍을 일정 레벨로 균등화하는 메모리 셀 어레이 영역 비트 라인 프리차지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이 영역 비트 라인 프리차지 수단은, 대기 상태에서 상기 비트 라인 쌍 전체를 일정 레벨로 균등화하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    대기 상태를 검출하여 대기 상태에서 상기 메모리 셀 어레이 영역 비트 라인 프리차지 수단을 구동하는 검출신호를 출력하는 대기 상태 검출 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀 어레이 영역 비트 라인 프리차지 수단은,
    상기 검출신호에 따라 상기 비트 라인 쌍에 일정 레벨 전압을 인가하는 비트 라인 프리차지 트랜지스터들; 및
    상기 비트 라인 쌍 사이에 연결되어 상기 검출신호에 따라 상기 비트 라인 쌍 상호를 연결하는 비트 라인 균등화 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀 어레이 영역 비트 라인 프리차지 수단은, 상기 비트 라인 분리 수단을 제어하는 분리 신호의 반전된 신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 셀 어레이 영역 비트 라인 프리차지 수단은,
    상기 분리신호의 반전된 신호에 따라 상기 비트 라인 쌍에 일정 레벨 전압을 인가하는 비트 라인 프리차지 트랜지스터들; 및
    상기 비트 라인 쌍 사이에 연결되어 상기 분리신호의 반전된 신호에 따라 상기 비트 라인 쌍 상호를 연결하는 비트 라인 균등화 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656434B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 누설 전류 감소 회로
KR100772700B1 (ko) * 2006-06-29 2007-11-02 주식회사 하이닉스반도체 셀어레이에 비트라인균등화부를 갖는 메모리장치 및비트라인균등화부를 셀어레이에 배치하는 방법.

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950020726A (ko) * 1993-12-30 1995-07-24 문정환 분리형 센세앰프의 등화회로
KR0158113B1 (ko) * 1995-04-27 1999-02-01 김광호 비트라인 프리차아지회로와 등화회로 및 그 배치방법
KR970017651A (ko) * 1995-09-30 1997-04-30 김광호 반도체 메모리 장치
KR970076833A (ko) * 1996-05-16 1997-12-12 김광호 Dram 장치의 비트라인 증폭 회로
KR100596853B1 (ko) * 1999-12-30 2006-07-04 주식회사 하이닉스반도체 비트라인 센스앰프

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656434B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 누설 전류 감소 회로
KR100772700B1 (ko) * 2006-06-29 2007-11-02 주식회사 하이닉스반도체 셀어레이에 비트라인균등화부를 갖는 메모리장치 및비트라인균등화부를 셀어레이에 배치하는 방법.
US7495983B2 (en) 2006-06-29 2009-02-24 Hynix Semiconductor Inc. Semiconductor memory device having bit line equalizer in cell array

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