KR970076833A

KR970076833A - Dram 장치의 비트라인 증폭 회로

Info

Publication number: KR970076833A
Application number: KR1019960016527A
Authority: KR
Inventors: 김명재
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1997-12-12

Abstract

본 발명은 DRAM 장치의 비트라인 증폭 회로에 관한 것으로서, 메모리 셀 어레이 내에서 선택된 셀 데이터와 동일한 위상을 가지는 데이터 또는 정반대의 위상을 가지는 데이터를 액세스할 수 있는 증폭 회로를 구현할 수 있다. 또한, 분리 수단에 의해 제1비트라인쌍(BL1,BL2)과 제2비트라인쌍(SBL1,SBL2)이 전기적으로 절연된 상태에서 메모리 셀 어레잉에 전기적으로 연결된 제1비트라인쌍BL1과BL2사이의 전압차를 1차로 감지하고 증폭하는 제1감지/증폭수단을 통해 제2비트라인쌍(SBL1,SBL2)으로 전달된 소정의 전압차를 제2감지/증폭수단에서 2차로 감지하고 증폭하기 때문에 메모리 셀 어레이에 전기적으로 연결되어 있는 제1비트라인쌍(BL1,BL2)의 로딩에 의한 제2감지/증폭수단의 감지속도가 떨어지는 것과 피크전류의 증가를 방지할 수 있다.

Description

DRAM 장치의 비트라인 증폭 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 따른 DRAM 장치의 비트라인 증폭 회로.

Claims

폴디드 비트라인 구조를 가지는 불 휘발성 반도체 메모리 장치의 비트라인 증폭 회로에 있엇, 메로리 셀 어레이(10)에 전기적으로 연결되어 있는 제1비트라인쌍(BL1,BL2)을 소정의 전원전압으로 프리챠지하고 등화하기 위한 제1프리챠지등화수단(20)과; 상기 제1비트라인쌍(BL1,BL2)과 이와 대응하는 증폭단의 제2비트라인쌍(SBL1,SBL2) 을 전기적으로 절연되게 하기 위한 분리수단(30)과; 상기 제1비트라인쌍(BL1,BL2) 사이의 소정의 전압차를 1차로 감지하고 증폭하여 상기 제2비트라인쌍(SBL1,SBL2)으로 전달하기 위한 제1감지/증폭수단(40)과; 상기 제1감지/증폭수단(40)을 통해 제2비트라인쌍(SBL1,SBL2)으로 전달된 소정의 전압차를 2차로 감지하고 증폭하는 제2감지/증폭수단(50)과; 상기 제2비트라인쌍(SBL1,SBL2)을 소정의 전원전압으로 프리챠지하고 등화하기 위한 제2프리챠지등화수단(60)을 포함하는 DRAM 장치의 비트라인 증폭 회로.
제1항에 있어서, 상기 제1프리챠지 등화수단(20)은; 상기 젭비트라인쌍(BL1,BL2)을 소정의 전원전압으로 프리챠지하기 위해 게이트 단자는 제어신호 라인(PIEQ_BL)에 연결되어 있고, 전원전압 라인(Vcc)과 각각의소스 단자가 노드(d)에 연결되며 상기 노드(d)와 제1비트라인쌍(BL1,BL2) 사이에 각각의 전류통로를 가지는 PMOS트랜지스터들(MP7,MP8)과, 상기 프리챠지된 제1비트라인쌍(BL1,BL2)을 등화하기 위해 게이크 단자는 상기 제어신호 라인(PIEQ_BL)에 연결되어 있고 상기 제1비트라인쌍 (BL1,BL2) 사이에 전류통로를 가지는 PMOS 트랜지스터(MP6)로 구비되는 것을 특징으로 하는 DRAM 장치의 비트라인 증폭 회로.
제1항에 있어서, 상기 제1감지/증폭수단(40)은; 상기 메모리 셀 어레이(10)에 전기적으로 연결되어 있는 제1비트라이쌍(BL1,BL2)중에서 비트라인,BL2를 게이트 단자로 하고, 상기 제2감지/증폭수단(50)쪽의 제2비트라인쌍(SBL1,SBL2) 중에서 서브-비트라인 SBL1을 드레인 단자로 하며 특정 레벨로 발전 가능한 전원전압라인 VSA2를 소스 단자로 하는 NMOS트랜지스터(MN5)와, 상기 메모리 셀 어레이(10)에 전기적으로 연결되어 있는 제1비트라인쌍(BL1,BL2) 중에서ㅕ 비트라인 BL1를 게이트 단자로 하고, 상기 제2감지/증폭수단(50)쪽의 제2비트라인상(SBL1,SBL2) 주에서 서브-비트라인 SBL2를 드레인 단자로 하며 특정 레벨로 발전 가능한 전원전압 라인 VSA1을 소스 단자로 하는 MNOS 트랜지스터(MN6)로 구비되는 것을 특징으로 하는DRAM장치의 비트라인 증폭 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.