JP2002093181A - 不揮発性半導体記憶装置およびその読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線を共有する非選択メモリセルの閾値
が低い場合でも選択メモリセルの読み出しを正しく行
う。 【解決手段】 放電トランジスタ選択回路４７は、メモ
リセルＭＣ12を読み出す際に、メモリセルＭＣ12に接続
されたビット線ＢＬ2とそれに隣接する２本のビット線
ＢＬ0,ＢＬ1とを選択的に放電する。プリチャージ回路
４６は、メモリセルＭＣ12に接続されたビット線ＢＬ3
とそれに隣接する４本のビット線との５本のビット線の
うち、中央のビット線をプリチャージ電圧に固定する一
方、残りのビット線をプリチャージ電圧でフローティン
グ状態にする。こうして、選択メモリセルＭＣ12の閾値
が高い場合に非選択メモリセルＭＣを介して電流がリー
クしてビット線ＢＬ3の電位が下がることを防止し、オ
ン状態であると誤判断されないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、仮想グランド方
式による不揮発性半導体記憶装置、および、その不揮発
性半導体記憶装置の読み出し方法に関する。

【０００２】

【従来の技術】従来、ビット線および仮想ＧＮＤ線への
ワード線方向からの電流の流れ込みを防止することを目
的とする半導体記憶装置が知られている(特開平６‐６
８６８３号公報)。この半導体記憶装置は、図７に示す
ように、ビット線１〜４および仮想ＧＮＤ線５〜９にメ
モリセルトランジスタがアレイ状に接続されている。ま
た、ビット線２本(例えばビット線２,３)を１ブロック
として各ブロック内の２本のビット線に共通にメタルビ
ット線１０〜１２が設けられており、Ｙゲート１３と上
記メモリセルアレイとの間には、各メタルビット線１０
〜１２の夫々に接続されたトランジスタ１４〜１６を有
するプリチャージ回路１７が配置されている。

【０００３】また、隣接する２本の仮想ＧＮＤ線(例え
ば仮想ＧＮＤ線６,７)を１ブロックとして各ブロックに
１本の割合でメタル仮想ＧＮＤ線１８,１９が設けら
れ、各メタル仮想ＧＮＤ線１８,１９の夫々はプリチャ
ージ選択回路２０,２１に接続されている。尚、２２,２
３はビット線選択線であり、２４,２５は仮想ＧＮＤ線
選択線であり、２６はワード線である。

【０００４】上記構成を有する半導体記憶装置におい
て、例えば、メモリセルトランジスタ２７を読み出す場
合には、ワード線２６,仮想ＧＮＤ線選択線２４および
ビット線選択線２２の電圧がＶccレベルに引き上げられ
る。また、仮想ＧＮＤ線選択線２５およびビット線選択
線２３の電圧がＧＮＤレベルに引き下げられる。その際
に、メタル仮想ＧＮＤ線１８の電圧のみがプリチャージ
選択回路２０によってＧＮＤレベルに引き下げられ、他
の全ての仮想ＧＮＤ線１９の電圧はプリチャージ選択回
路２１によってプリチャージレベルに設定される。これ
によって、上記１ブロックを構成している２本の仮想Ｇ
ＮＤ線６,７の電圧のみがＧＮＤレベルになり、他の仮
想ＧＮＤ線５,８,９の電圧はプリチャージレベルとな
る。また、Ｙゲート１３によってメタルビット線１１が
選択される。その際に、上述のごとくビット線選択線２
２の電圧がＶccレベルであり、ビット線選択線２３の電
圧がＧＮＤレベルであることから、トランジスタ２８が
オフとり、トランジスタ２９がオンとなる。したがっ
て、ビット線３がトランジスタ２９を介してメタルビッ
ト線１１に接続されて、選択された状態になっている。
これによって、メモリセルトランジスタ２７が選択状態
となるのである。

【０００５】また、ビット線および仮想ＧＮＤ線へのワ
ード線方向からの電流の流れ込みを防止する他の半導体
記憶装置として、図８に示すようなものがある(特開平
１０‐１１９９１号公報)。この半導体記憶装置は、図
８に示すように、メモリセルトランジスタＭ01〜Ｍn8か
ら成るＮＯＲ型セルアレイと、選択回路３１,プリチャ
ージ回路３２,センスアンプ３３,選択回路３４およびプ
リチャージ回路３５等から大略構成される。また、ビッ
ト線および仮想ＧＮＤ線Ｄ1〜Ｄ9,ワード線ＷＤ0〜ＷＤ
n,ビット線選択トランジスタＳ1〜Ｓ6,仮想ＧＮＤ線選
択トランジスタＳ11〜Ｓ17,ビット線選択線ＢＳ0・ＢＳ1
および仮想ＧＮＤ線選択線ＢＳ2・ＢＳ3が設けられてい
る。

【０００６】さらに、３つのビット線選択トランジスタ
Ｓ1〜Ｓ3;Ｓ4〜Ｓ6から成るビット線選択回路ＳＥＬ1,
ＳＥＬ2は、４列のメモリセルトランジスタＭに接続さ
れてビット線および仮想ＧＮＤ線Ｄを列単位で選択す
る。ビット線選択回路ＳＥＬ1を構成するビット線選択
トランジスタＳ1,Ｓ2,Ｓ3のうち、ビット線選択トラン
ジスタＳ1,Ｓ3の各ゲートはビット線選択線ＢＳ0に共通
接続され、それらの各ソースはビット線Ｙ1を介して選
択回路３１に接続され、それらの各ドレインはビット線
および仮想ＧＮＤ線Ｄ2,Ｄ4に接続されている。また、
ビット線選択トランジスタＳ2のゲートはビット線選択
線ＢＳ1に接続され、ソースはビット線Ｙ1を介して選択
回路３１に接続され、ドレインはビット線および仮想Ｇ
ＮＤ線Ｄ3に接続されている。

【０００７】上記構成を有する半導体記憶装置におい
て、例えば、メモリセルトランジスタＭ01を読み出す場
合には、メモリセルトランジスタＭ01のゲートに接続さ
れているワード線ＷＤ0と、メモリセルトランジスタＭ0
1のドレイン(またはソース)にドレインが接続されたビ
ット線選択トランジスタＳ1のゲートに接続されている
ビット線選択線ＢＳ0と、メモリセルトランジスタＭ01
のソース(あるいはドレイン)にドレインが接続された仮
想ＧＮＤ線選択トランジスタＳ11のゲートに接続されて
いる仮想ＧＮＤ線選択線ＢＳ3の電圧がＶccレベルに引
き上げられ、ビット線選択トランジスタＳ1および仮想
ＧＮＤ線選択トランジスタＳ11がオンされる。

【０００８】また、それと同時に、ビット線選択線ＢＳ
1および仮想ＧＮＤ線選択線ＢＳ2の電圧がＧＮＤレベル
に引き下げられて、ビット線選択トランジスタＳ2,Ｓ5
および仮想ＧＮＤ線選択トランジスタＳ12,Ｓ13,Ｓ15,
Ｓ16がオフされる。また、選択回路３１によって、ビッ
ト線Ｙ1はセンスアンプ３３に接続され、ビット線Ｙ2は
プリチャージ回路３２に接続される。さらに、選択回路
３４によって、仮想ＧＮＤ線ＶＧ1が仮想ＧＮＤに接続
され、仮想ＧＮＤ線ＶＧ2,ＶＧ3はプリチャージ回路３
５に接続される。

【０００９】したがって、上記オンされたビット線選択
トランジスタＳ1によって、ビット線Ｙ1とビット線およ
び仮想ＧＮＤ線Ｄ2とが接続される。また、オンされた
仮想ＧＮＤ線選択トランジスタＳ11によって、仮想ＧＮ
Ｄ線ＶＧ1とビット線および仮想ＧＮＤ線Ｄ1とが接続さ
れる。その結果、ビット線および仮想ＧＮＤ線Ｄ1,Ｄ2
のうち、「Ｄ2」がビット線となり「Ｄ5」が仮想ＧＮＤ線と
なって、メモリセルトランジスタＭ01が選択された状態
となるのである。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の仮想ＧＮＤ方式による半導体記憶装置においては、
メモリセルトランジスタ２７,Ｍ01とワード線ＷＬ,ＷＤ
0を共有するメモリセルトランジスタ３０,Ｍ04からのリ
ーク電流による誤った読み出しの可能性があるという問
題がある。

【００１１】先ず、上記特開平６‐６８６８３号公報に
おける半導体記憶装置の場合には、図７において、メモ
リセルトランジスタ２７を選択する場合、上述したよう
に仮想ＧＮＤ線選択線２４の電圧レベルはＶccであるた
め仮想ＧＮＤ線８の電圧もプリチャージレベルＶpcに引
き上げられる。そのため、メモリセルトランジスタ３０
がオンである場合には、メモリセルトランジスタ３０を
通してメタルビット線１１に余分な電流が流れ込み、メ
モリセルトランジスタ２７がオンである場合におけるメ
タルビット線１１の電位の低下を妨げて、恰もメモリセ
ルトランジスタ２７がオフセルであるかのように動作す
る可能性がある。

【００１２】次に、上記特開平１０‐１１９９１号公報
における半導体記憶装置の場合は、図８において、メモ
リセルトランジスタＭ01を選択する際には、ビット線選
択トランジスタＳ1がオンすると同時にビット線選択ト
ランジスタＳ3もオンする。ここで、選択ワード線ＷＤ0
に接続されたメモリセルトランジスタＭ04がオンである
場合には、非選択ビット線Ｄ5がプリチャージレベルで
あるためメモリセルトランジスタＭ04およびビット線選
択トランジスタＳ3を介してビット線Ｙ1に電流が流れ込
み、上記メモリセルトランジスタＭ01がオンである場合
におけるビット線Ｙ1の電位の低下を妨げて、恰もメモ
リセルトランジスタＭ01がオフセルであるかのように動
作する可能性がある。

【００１３】そこで、この発明の目的は、選択メモリセ
ルの読み出しをこの選択メモリセルとワード線を共有す
る非選択メモリセルの閾値が低い場合でも正しく行うこ
とができる仮想グランド方式による不揮発性半導体記憶
装置およびその読み出し方法を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、マトリックス状に配列された複数の
不揮発性メモリセル(以下、単にメモリセルと言う)と各
メモリセルに接続されたビット線及びワード線を有する
と共に,上記ワード線の延在方向に隣接する上記メモリ
セルが１本のビット線を共有している不揮発性半導体記
憶装置において、総てのビット線を充電する全ビットプ
リチャージ手段と、選択されたメモリセルに接続された
２本のビット線のうち何れか一方のビット線を含む１本
以上の隣接するビット線を選択的に放電する選択的放電
手段と、上記選択されたメモリセルに接続された２本の
ビット線のうち他方のビット線に隣接する１本以上のビ
ット線の何れかに選択的にプリチャージ電圧を印加する
選択的プリチャージ手段と、総てのビット線を充電する
全ビットプリチャージ時には上記全ビットプリチャージ
手段を動作させる一方,読み出し動作時には上記選択的
プリチャージ手段を動作させるプリチャージ回路と、上
記読み出し動作時に上記選択的放電手段を動作させる放
電回路を備えたことを特徴としている。

【００１５】上記構成によれば、選択メモリセルの記憶
情報を読み出す際には、先ず、プリチャージ回路によっ
て全ビットプリチャージ手段が動作されて全ビット線が
充電される。その状態で全ビット線がフローティング状
態にされた後、放電回路によって選択的放電手段が動作
されて、選択メモリセルに接続された２本のビット線の
うち何れか一方のビット線を含む１本以上の隣接すビッ
ト線が選択的に放電される。さらに、上記プリチャージ
回路によって選択的プリチャージ手段が動作されて、他
方のビット線に隣接する１本以上のビット線の何れかに
選択的にプリチャージ電圧が印加される。

【００１６】こうすることによって、上記選択メモリセ
ルの閾値が高く、非選択メモリセルの閾値が低い場合で
も、上記選択メモリセルのドレインからの非選択メモリ
セルを介した電流リークが防止されて、上記ドレインの
電位がプリチャージ電位に保たれる。こうして、正常な
読み出しが行われる。一方、上記選択メモリセルの閾値
が低く、非選択メモリセルの閾値が低い場合には、上記
選択メモリセルのドレインに上記選択的にプリチャージ
されたビット線から電荷がチャージされるが、このチャ
ージの影響を受ける前に、上記他方のビット線のプリチ
ャージ電位が上記一方の放電されている側のビット線に
よって１/３にまで引き下げられる。こうして、正常な
読み出しが行われる。

【００１７】すなわち、選択メモリセルに接続された上
記他方のビット線に対するセンスのタイミングが何らか
の要因で遅れた場合でも、上記選択メモリセルの閾値が
高い場合と低い場合とで上記他方のビット線に十分な電
位差が付けられるので、誤読み出しは起こらないのであ
る。

【００１８】また、上記第１の発明の不揮発性半導体記
憶装置は、上記選択的プリチャージ手段がプリチャージ
電圧を印加するビット線を、上記他方のビット線を含む
隣接する複数のビット線における中央の１本のビット線
となすことが望ましい。

【００１９】上記構成によれば、上記プリチャージ電圧
を印加するビット線が、上記他方のビット線を含む隣接
する複数のビット線における中央よりも上記選択メモリ
セルの反対側に位置する場合のように、上記選択メモリ
セルの閾値が高い場合のドレイン電位が、上記プリチャ
ージ電圧印加ビット線から放電ビット線への非選択メモ
リセルを介した電流リークの影響を受けることはない。
また、上記中央よりも上記選択メモリセル側に位置する
場合のように、上記選択メモリセルの閾値が低い場合の
ドレイン電位が、上記プリチャージ電圧印加ビット線か
らの非選択メモリセルを介した電荷チャージの影饗を受
けることはない。

【００２０】また、上記第１の発明の不揮発性半導体記
憶装置は、上記全ビットプリチャージ手段・選択的プリ
チャージ手段および選択的放電手段を,各ビット線にソ
ースあるいはドレインが接続された複数のトランジスタ
で構成し、上記プリチャージ回路を,上記全ビットプリ
チャージ手段および選択的プリチャージ手段を構成する
トランジスタのゲートに制御信号を供給するように成
し、上記放電回路を,上記選択的放電手段を構成するト
ランジスタのゲートに制御信号を供給するように成すこ
とが望ましい。

【００２１】上記構成によれば、上記全ビットプリチャ
ージ手段,選択的プリチャージ手段および選択的放電手
段が、同じトランジスタを一列に配列することによって
構成される。したがって、上記各手段における面積の低
減が図られる。さらに、上記ビット線に対する選択的放
電やプリチャージ電圧の選択的印加が個々のビット線単
位で行われる。したがって、上記放電ビット線の本数や
非放電ビット線の本数や上記プリチャージ電圧印加ビッ
ト線の位置の変更が、上記プリチャージ回路あるいは放
電回路の変更のみで容易に行われる。

【００２２】また、第２の発明は、マトリックス状に配
列された複数のメモリセルと各メモリセルに接続された
ビット線及びワード線を有すると共に,上記ワード線の
延在方向に隣接する上記メモリセルが１本のビット線を
共有している不揮発性半導体記憶装置の読み出し方法で
あって、総てのビット線をプリチャージし、選択された
メモリセルに接続されたワード線を活性化し、上記選択
されたメモリセルに接続された２本のビット線のうち何
れか一方のビット線を含む１本以上の隣接するビット線
を選択的に放電し、上記選択されたメモリセルに接続さ
れた２本のビット線のうち他方のビット線を含む隣接す
る複数本のビット線における中央の１本のビット線に選
択的にプリチャージ電圧を印加して、上記他方のビット
線から上記選択されたメモリセルに記憶された情報を読
み出すことを特徴としている。

【００２３】上記構成によれば、上記第１の発明の場合
と同様に、選択メモリセルの閾値が高く、非選択メモリ
セルの閾値が低い場合には、放電されていないビット線
における中央の１本のビット線にプリチャージ電圧が印
加されているために、上記選択メモリセルのドレインか
らの非選択メモリセルを介した電流リークが防止され
て、上記ドレインの電位がプリチャージ電位に保たれ
る。こうして、正常な読み出しが行われる。一方、選択
メモリセルの閾値が低く、非選択メモリセルの閾値が低
い場合には、上記選択メモリセルのドレイン電位が上記
プリチャージ電圧印加ビット線からの電荷チャージの影
響を受ける前に、放電されている上記一方のビット線に
よって上記他方のビット線のプリチャージ電位が引き下
げられる。こうして、正常な読み出しが行われる。

【００２４】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、本実施の形態の仮想
グランド方式による不揮発性半導体記憶装置におけるブ
ロック図である。図１において、本不揮発性半導体記憶
装置は、マトリックス状に配置された(ｍ×ｎ)個のメモ
リセルトランジスタ(以下、単にメモリセルと言う)ＭＣ
と、各ビット線ＢＬに接続されたセンスアンプからなる
センスアンプ回路４１と、センスアンプ回路４１とビッ
ト線ＢＬとを断続するスイッチング回路４２と、全ビッ
ト線ＢＬをプリチャージする全ビットプリチャージ回路
４３と、１ブロック８本のビット線ＢＬのうち３本のビ
ット線ＢＬを選択的に放電する選択的放電回路４４と、
選択的放電回路４４によって放電される３本のビット線
ＢＬ以外の５本のビット線ＢＬのうち中央のビット線Ｂ
Ｌ１本に選択的にプリチャージ電圧を印加する選択的プ
リチャージ回路４５と、全ビットプリチャージ回路４３
および選択的プリチャージ回路４５の動作を制御するプ
リチャージ回路４６と、選択的放電回路４４の動作を制
御する放電トランジスタ選択回路４７を有している。

【００２５】上記全ビットプリチャージ回路４３は、ビ
ット線ＢＬ0〜ＢＬmの夫々にドレインが接続されたトラ
ンジスタＴ0〜Ｔmによって構成されている。そして、各
トランジスタＴのゲートにはプリチャージ回路４６の出
力端子ＰＣＡが接続されている。また、選択的プリチャ
ージ回路４５は、ビット線ＢＬ0〜ＢＬmの夫々にドレイ
ンが接続されたトランジスタＴ１0〜Ｔ１mを有してい
る。そして、各トランジスタＴ１のゲートには、プリチ
ャージ回路４６の出力端子ＰＣ0〜ＰＣ7が順次接続され
ている。また、選択的放電回路４４は、ビット線ＢＬ0
〜ＢＬmの夫々にソースが接続されたトランジスタＴ２0
〜Ｔ２mを有している。そして、各トランジスタＴ２の
ゲートには放電トランジスタ選択回路４７の出力端子Ｄ
Ｃ0〜ＤＣ7が順次接続されている。

【００２６】図２は、上記プリチャージ回路４６の一例
を示すブロック図である。図２において、ＤＦＦ0〜Ｄ
ＦＦ7はＤタイプフリップフロップ回路(以下、単にフリ
ップフロップと言う)である。各フリップフロップＤＦ
ＦにおけるＣＫ端子にはＣＬＫ信号(クロック信号)が入
力され、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミ
ングでＤ端子に入力される信号の状態がＱ端子に出力さ
れ、ＱＢ端子からはＱ端子の反転レベルが出力される。
また、Ｓ端子のレベルを「Ｈ」にすると、Ｑ端子のレベル
は強制的に「Ｈ」になる一方、ＱＢ端子のレベルは強制的
に「Ｌ」になる。さらに、Ｒ端子のレベルを「Ｈ」にする
と、上記Ｑ端子のレベルは強制的に「Ｌ」になる一方、Ｑ
Ｂ端子のレベルは強制的に「Ｈ」になる。これらの状態
は、次のクロック信号の立ち上がり(立ち下がり)まで維
持される。

【００２７】さらに、上記プリチャージ回路４６におい
ては、ＰＳＥＴ信号がフリップフロップＤＦＦ5のＳ端
子とＰＣＡ信号出力用のバッファ回路ＢＵＦとに入力さ
れ、ＲＥＳＥＴ信号が各フリップフロップＤＦＦ0〜Ｄ
ＦＦ7のＲ端子に入力されている。また、各フリップフ
ロップＤＦＦのＱ端子は、出力端子が出力端子ＰＣ0〜
ＰＣ7の何れかに接続されているオアゲート４８の一方
の入力端子に接続されると共に、隣のフリップフロップ
ＤＦＦのＤ端子に接続されている。その場合、最終段の
フリップフロップＤＦＦ7のＱ端子は、最前段のフリッ
プフロップＤＦＦ0のＤ端子に接続される。尚、オアゲ
ート４８の他方の入力端子にはＡＰ信号が入力される。
こうして、総てのフリップフロップＤＦＦ0〜ＤＦＦ7は
ループ状にシリアル接続されて、シフトレジスタを構成
しているのである。このように接続することによって、
ＣＬＫ信号の立ち上がり(立ち下がり)毎に各フリップフ
ロップＤＦＦのＱ端子の状態が後段のフリップフロップ
ＤＦＦのＱ端子に現れることになる。

【００２８】図４は、上記構成を有するプリチャージ回
路４６におけるタイミングチャートである。以下、図４
にしたがって、プリチャージ回路４６の動作を説明す
る。先ず、ＡＰ信号のレベルを「Ｌ」にする。そして、Ｐ
ＳＥＴ信号のレベルを「Ｈ」にすると、出力端子ＰＣＡお
よび出力端子ＰＣ5からは「Ｈ」レベルの信号が出力され
る一方、出力端子ＰＣ0〜ＰＣ4,ＰＣ6,ＰＣ7からは「Ｌ」
レベルの信号が出力される。その結果、全ビットプリチ
ャージ回路４３を構成するトランジスタＴ0〜Ｔmのゲー
トのレベルが「Ｈ」となって、全ビット線ＢＬ0〜ＢＬmが
プリチャージされる。こうして、総てのビット線をプリ
チャージするのに必要な所定期間が経過すると、ＰＳＥ
Ｔ信号のレベルを「Ｌ」にしてＰＣＡ信号のレベルを「Ｌ」
にする。その場合、出力端子ＰＣ0〜ＰＣ7の状態は、Ｃ
ＬＫ信号の次の立ち上がり(立ち下がり)まで維持され
る。この時点における出力端子ＰＣ0〜ＰＣ7の出力状態
を８ビットの２進数で表すと「０００００１００」とな
る。したがって、上記出力端子ＰＣ5にゲートが接続さ
れたトランジスタＴ１5がオンされて、ビット線ＢＬ5の
みが選択的にプリチャージされている。

【００２９】そして、上記各フリップフロップＤＦＦ0
〜ＤＦＦ7のＣＫ端子に順次ＣＬＫ信号が入力される
と、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミング
で、各フリップフロップＤＦＦのＱ端子の状態が隣のフ
リップフロップＤＦＦのＱ端子に現れる。その結果、２
進数表現した各出力端子ＰＣ0〜ＰＣ7の出力状態が、以
下のように右方向にシフトされることになる。 「０００００１００」→「００００００１０」→「００
０００００１」→「１０００００００」→「０１０００
０００」→「００１０００００」→「０００１０００
０」→「００００１０００」 尚、上記ＡＰ信号のレベルを「Ｈ」にすると、全出力端子
ＰＣ0〜ＰＣ7の出力レベルが「Ｈ」となり、全ビット線Ｂ
Ｌ0〜ＢＬmをプリチャージ可能になっている。

【００３０】図３は、上記放電トランジスタ選択回路４
７の一例を示すブロック図である。図２に示すプリチャ
ージ回路４６の場合と同様に、８個のＤタイプフリップ
フロップ回路(以下、単にフリップフロップと言う)ＤＦ
Ｆ8〜ＤＦＦ15をシリアルに接続したシフトレジスタを
構成している。但し、プリチャージ回路４６の場合にお
けるＰＳＥＴ信号に相当するＤＳＥＴ信号は、フリップ
フロップＤＦＦ8〜ＤＣ10のＳ端子のみに入力され、フ
リップフロップＤＦＦ11〜ＤＦＦ15のＳ端子はＧＮＤに
接続されるようになっている。さらに、出力端子が出力
端子ＤＣ0〜ＤＣ7の何れかに接続されているアンドゲー
ト４９の入力端子に入力されるＡＰ信号は、ノットゲー
ト５０を介して入力されるようになっている。

【００３１】図５は、上記構成を有する放電トランジス
タ選択回路４７におけるタイミングチャートである。以
下、図５に従って、放電トランジスタ選択回路４７の動
作を説明する。先ず、ＡＰ信号のレベルを「Ｌ」にする。
そして、全ビットプリチャージ回路４３が全ビット線の
プリチャージを終了すると、ＤＳＥＴ信号のレベルを
「Ｈ」にする。そうすると、出力端子ＤＣ0〜ＤＣ2からは
「Ｈ」レベルの信号が出力される一方、出力端子ＤＣ3〜
ＤＣ7からは「Ｌ」レベルの信号が出力される。その場
合、出力端子ＤＣ0〜ＤＣ7の状態は、ＣＬＫ信号の次の
立ち上がり(立ち下がり)まで維持される。この時点にお
ける出力端子ＤＣ0〜ＤＣ7の出力状態を８ビットの２進
数で表すと、「１１１０００００」となる。したがって、
上記出力端子ＤＣ0〜ＤＣ2にゲートが接続されたトラン
ジスタＴ２0〜Ｔ２2がオンされて、ビット線ＢＬ0〜Ｂ
Ｌ2のみが選択的に放電されている。

【００３２】そして、上記各フリップフロップＤＦＦ8
〜ＤＦＦ15のＣＫ端子に順次ＣＬＫ信号が入力される
と、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミング
で、２進数表現した各出力端子ＤＣ0〜ＤＣ7の出力状態
が、以下のように右方向にシフトされることになる。 「１１１０００００」→「０１１１００００」→「００
１１１０００」→「０００１１１００」→「００００１
１１０」→「０００００１１１」→「１０００００１
１」→「１１０００００１」 尚、上記ＡＰ信号のレベルを「Ｈ」にすると、全出力端子
ＤＣ0〜ＤＣ7の出力レベルが「Ｌ」となり、プルダウンを
停止できるようになっている。

【００３３】ここで、上記プリチャージ回路４６におけ
る２進数表現した各出力端子ＰＣ0〜ＰＣ7の出力状態と
放電トランジスタ選択回路４７における２進数表現した
各出力端子ＤＣ0〜ＤＣ7の出力状態とを比較してみる。
図４の時点ｔ2におけるプリチャージ回路４６の出力状
態は「０００００１００」であり、図５の時点ｔ2にお
ける放電トランジスタ選択回路４７の出力状態は「１１
１０００００」である。したがって、１ブロック８本の
ビット線のうち互いに隣接した３本のビット線が放電ト
ランジスタ選択回路４７によって選択的に放電され、残
りの５本のビット線の中央に位置するビット線がプリチ
ャージ回路４６によって選択的にプリチャージされてい
ることが分かる。また、図４の時点ｔ3におけるプリチ
ャージ回路４６の出力状態は「００００００１０」であ
り、図５の時点ｔ3における放電トランジスタ選択回路
４７の出力状態は「０１１１００００」である。したが
って、同様に、選択的に放電される隣接した３本のビッ
ト線以外の５本のビット線の中央に位置するビット線が
選択的にプリチャージされているのである。他の時点に
おいても同様である。

【００３４】図６は、図１に示すメモリセルＭＣ12を読
み出す際に各ビット線ＢＬ0〜ＢＬ9に印加される電圧パ
ターンを示す。以下、上記構成において、メモリセルＭ
Ｃ12を選択する場合の各部の動作について説明する。

【００３５】先ず、図４における時点ｔ1において、上
記プリチャージ回路４６に供給されるＰＳＥＴ信号のレ
ベルを「Ｈ」にして全ビットプリチャージ信号PCAのレベ
ルを「Ｈ」にし、全ビット線ＢＬ0〜ＢＬmをプリチャー
ジレベルＶp(例えば１Ｖ)にする。次に、図４および図
５における時点ｔ2において、全ビットプリチャージ信
号PCAのレベルを「Ｌ」にして全ビット線ＢＬ0〜ＢＬmを
フローティング状態にする。その際に、プリチャージ回
路４６からのプリチャージビット線選択信号PC5のレベ
ルは「Ｈ」になっているから、ビット線ＢＬ5のみはプリ
チャージ電位Ｖpに固定される。また、放電トランジス
タ選択回路４７に供給されるＤＳＥＴ信号のレベルを
「Ｈ」にして放電ビット線選択信号DC0〜DC2のレベルを
「Ｈ」にし、３本のビット線ＢＬ0〜ＢＬ2の電位を０Ｖに
する。

【００３６】この時点ｔ2におけるビット線ＢＬの電圧
印加パターンは、図６に示すようになる。すなわち、本
実施の形態においては、１ブロック８本のビット線ＢＬ
0〜ＢＬ7のうち、グランディングする３本のビット線Ｂ
Ｌ0〜ＢＬ2以外の５本のビット線ＢＬ3〜ＢＬ7における
中央のビット線ＢＬ5に、プリチャージ電圧Ｖpを印加す
るようにしている。そのために、選択メモリセルＭＣ12
の閾値が高く他の非選択メモリセルＭＣの閾値が低い場
合に、何らかの要因で選択メモリセルＭＣ12に関するセ
ンス動作のタイミングが遅れた場合でも、選択メモリセ
ルＭＣ12のドレイン(ビット線ＢＬ3)から非選択メモリ
セルＭＣ13〜ＭＣ17を介して電流がリークすることなは
く、上記ドレインの電位はプリチャージ電位に保持され
ることになる。したがって、選択メモリセルＭＣ12の読
み出しを正常に行うことができるのである。一方、選択
メモリセルＭＣ12の閾値が低く他の非選択メモリセルＭ
Ｃの閾値も低い場合には、選択メモリセルＭＣ12のドレ
イン(ビット線ＢＬ3)には、プリチャージ電圧Ｖpが強制
的に印加されているビット線ＢＬ5から２つの非選択メ
モリセルＭＣ13,ＭＣ14を介して電荷が供給されること
になる。しかしながら、選択メモリセルＭＣ12のソース
側のビット線ＢＬ2は０Ｖに放電されているため、ビッ
ト線ＢＬ3の電位はＶp/３に引き下げられる。したがっ
て、ビット線ＢＬ3の電圧は、ビット線ＢＬ5のプリチャ
ージレベルよりも低い電圧になり、正常に読み出しを行
うことができるのである。

【００３７】次に、上記プリチャージ回路４６及び放電
トランジスタ選択回路４７へのＡＰ信号のレベルを「Ｈ」
にして、全ビット線ＢＬ0〜ＢＬmをプリチャージレベル
Ｖpにする。そうした後、図４および図５における時点
ｔ3の状態に移行する。

【００３８】以後、図４に示す上記プリチャージ回路４
６の動作と図５に示す放電トランジスタ選択回路４７の
動作とを同期させて継続すれば、１ブロック８本のビッ
ト線ＢＬ0〜ＢＬ7のうちグランディングする３本のビッ
ト線ＢＬが順次図中右側にシフトされる。それと同時
に、プリチャージ電圧Ｖpでフローティング状態となる
４本のビット線ＢＬおよびその中央でプリチャージ電圧
Ｖpに固定される１本のビット線ＢＬも順次図中右側に
シフトされるのである。

【００３９】上述したように、仮想グランド方式による
不揮発性半道記憶装置における読み出しは、選択メモリ
セルＭＣ12に接続された２本のビット線ＢＬ2,ＢＬ3の
一方（ビット線ＢＬ2)を放電すると共に、他方(ビット
線ＢＬ3)を予めプリチャージすることによって行われ
る。その際に、本実施の形態においては、放電する側の
ビット線ＢＬ2に隣接する２本のビット線ＢＬ0,ＢＬ1も
選択的に放電する。さらに、予めプリチャージする側の
ビット線ＢＬ3に隣接する４本のビット線ＢＬ4〜ＢＬ7
を加えた５本のビット線ＢＬ3〜ＢＬ7における中央のビ
ット線ＢＬ5に選択的にプリチャージ電圧を印加するよ
うにしている。

【００４０】その際に、上記選択的に放電する３本のビ
ット線の指定は放電トランジスタ選択回路４７によって
制御され、選択的にプリチャージ電圧を印加するビット
線の指定はプリチャージ回路４６によって制御される。

【００４１】ここで、上記選択メモリセルＭＣ12の閾値
が高い場合を考える。その場合、上述のようにビット線
ＢＬ3がプリチャージレベルにあるが、ビット線ＢＬ5に
プリチャージ電圧を印加しない場合には、非選択メモリ
セルＭＣ13〜ＭＣ17の闇値が低い場合には放電されてい
るビット線ＢＬ8の影響を受けてビット線ＢＬ3の電位が
下がることなる。したがって、閾値が高い選択メモリセ
ルＭＣ12は、本来オフ状態であると判断されるべきとこ
ろオン状態であると判断されてしまう。ところが、本実
施の形態においては、放電しない５本のビット線ＢＬ3
〜ＢＬ7における中央のビット線ＢＬ5にプリチャージ電
圧を印加するようにしている。したがって、リークはビ
ット線ＢＬ5〜ＢＬ8の間でのみ生じ、選択メモリセルＭ
Ｃ12に接続されたビット線ＢＬ3への影響を防止するこ
とできるのである。

【００４２】次に、上記選択メモリセルＭＣ12の閾値が
低い場合を考える。その場合、上述のようにプリチャー
ジレベルにあるビット線ＢＬ3は、選択的にブリチャー
ジ電圧が印加されるビット線ＢＬ5からの影響を受ける
よりも前に、放電されているビット線ＢＬ2の影響を受
けて急速にプリチャージレベルＶpがＶp/３に引き下げ
られるため、選択メモリセルＭＣ12はオン状態であると
正常に判断される。したがって、メモリセルＭＣの読み
出しを正常に行うことができるのである。

【００４３】尚、上記放電しない５本のビット線におけ
る中央のビット線より図中右側の２本のビット線の何れ
か一方(例えば、ビット線ＢＬ6)を選択的にプリチャー
ジ電圧を印加した場合には、プリチャージ電圧印加ビッ
ト線ＢＬ6とそれよりも図中右側にある放電ビット線Ｂ
Ｌ8との距離が近くなる。したがって、プリチャージ電
圧印加ビット線ＢＬ6と放電ビット線ＢＬ8との間に在る
メモリセルＭＣ16,ＭＣ17の閾値が低い場合には、プリ
チャージ電圧印加ビット線ＢＬ6から放電ビット線ＢＬ8
への電流リークが大きくなり、延いては選択メモリセル
ＭＣ12に接続されたフローティングビット線ＢＬ3への
影響が大きくなって、選択メモリセルＭＣ12の閾値が高
い場合に誤読み出しが生ずる可能性がある。

【００４４】逆に、上記放電しない５本のビット線にお
ける中央のビット線より図中左側の２本のビット線のう
ちセンスの対象とはならないビット線ＢＬ4に選択的に
プリチャージ電圧を印加した場合には、プリチャージ電
圧印加ビット線ＢＬ4と選択メモリセルＭＣ12との距離
が近くなる。したがって、プリチャージ電圧印加ビット
線ＢＬ4とフローティングビット線ＢＬ3との間に在るメ
モリセルＭＣ13の閾値が低い場合には、プリチャージ電
圧印加ビット線ＢＬ4からフローティングビット線ＢＬ3
への電荷チャージの影饗が大きくなり、選択メモリセル
ＭＣ12の閾値が低い場合に誤読み出しが生ずる可能性が
ある。

【００４５】したがって、本実施の形態においては、上
記放電しないビット線の本数を奇数本とし、その放電し
ない奇数本のビット線における中央のビット線にプリチ
ャージ電圧を印加するのである。但し、放電するビット
線の本数および放電しないビット線の本数は、上述の本
数に限定されるものではなく、用いられる半導体記憶装
置の仕様や特性に応じて適宜変更しても一向に差し支え
ない。

【００４６】

【発明の効果】以上より明らかなように、第１の発明の
不揮発性半導体記憶装置は、全ビットプリチャージ時に
は、プリチャージ回路によって全ビットプリチャージ手
段を動作させて総てのビット線を充電し、読み出し動作
時には、放電回路によって選択的放電手段を動作させ
て、選択メモリセルに接続された２本のビット線の何れ
か一方のビット線を含む１本以上の隣接するビット線を
選択的に放電し、上記プリチャージ回路によって選択的
プリチャージ手段を動作させて、上記選択メモリセルに
接続された２本のビット線のうち他方のビット線に隣接
する１本以上のビット線の何れかに選択的にプリチャー
ジ電圧を印加するので、選択メモリセルの閾値が高く、
非選択メモリセルの閾値が低い場合に、上記選択メモリ
セルのドレインからの非選択メモリセルを介した電流リ
ークを防止できる。したがって、正常な読み出しを行う
ことができるのである。

【００４７】尚、上記選択メモリセルの閾値が低く、非
選択メモリセルの閾値が低い場合には、上記選択メモリ
セルに接続された２本のビット線のうち上記他方のビッ
ト線のプリチャージ電位が上記一方の放電されているビ
ット線によって１/３にまで引き下げられるので、上記
選択メモリセルのドレイン電位に対する上記プリチャー
ジ電圧印加ビット線からの電荷チャージの影響はない。
したがって、正常な読み出しを行うことができる。

【００４８】すなわち、この発明によれば、仮想グラン
ド方式による不揮発半導体記憶装置の読み出し時におけ
る上記選択メモリセルに対するワード線を共有する隣接
オンセルの影響をなくし、読み出しマージンを向上させ
ることができるのである。

【００４９】また、上記第１の発明の不揮発性半導体記
憶装置は、上記選択的プリチャージ手段がプリチャージ
電圧を印加するビット線を、上記他方のビット線を含む
隣接する複数のビット線における中央の１本のビット線
とすれば、上記プリチャージ電圧印加ビット線が上記中
央よりも上記選択メモリセルの反対側に在る場合のよう
に、上記選択メモリセルの閾値が高い場合のドレイン電
位が、上記プリチャージ電圧印加ビット線から放電ビッ
ト線への非選択メモリセルを介した電流リークの影響を
受けることはない。また、上記中央よりも上記選択メモ
リセル側に在る場合のように、上記選択メモリセルの閾
値が低い場合のドレイン電位が、上記プリチャージ電圧
印加ビット線からの非選択メモリセルを介した電荷チャ
ージの影饗を受けることはない。

【００５０】したがって、上記選択メモリセルの読み出
しを安定して精度良く行うことができる。

【００５１】また、上記第１の発明の不揮発性半導体記
憶装置は、上記全ビットプリチャージ手段,選択的プリ
チャージ手段および選択的放電手段を各ビット線に接続
された複数のトランジスタで構成し、上記プリチャージ
回路および放電回路を上記各手段を構成するトランジス
タのゲートに制御信号を供給するように成せば、上記各
手段を同じトランジスタの配列で構成することができ、
面積の低減を図ることができる。さらに、上記ビット線
に対する選択的放電やプリチャージ電圧の選択的印加を
ビット線単位で行うことができるので、上記放電ビット
線の本数や非放電ビット線の本数や上記プリチャージ電
圧印加ビット線の位置の変更を、上記プリチャージ回路
あるいは放電回路の変更のみで容易に行うことができ
る。

【００５２】また、第２の発明の不揮発性半導体記憶装
置の読み出し方法は、総てのビット線をプリチャージ
し、選択メモリセルに接続された２本のビット線の何れ
か一方のビット線を含む１本以上隣接するビット線を選
択的に放電し、上記選択メモリセルに接続された２本の
ビット線のうち他方のビット線を含む隣接する複数本の
ビット線における中央の一本のビット線に選択的にプリ
チャージ電圧を印加するので、選択メモリセルの閾値が
高く、非選択メモリセルの閾値が低い場合に、上記選択
メモリセルのドレインからの非選択メモリセルを介した
電流リークを防止できる。したがって、正常な読み出し
を行うことができる。一方、選択メモリセルの閾値が低
く、非選択メモリセルの閾値が低い場合には、上記選択
メモリセルのドレイン電位が上記プリチャージ電圧印加
ビット線からの電荷チャージの影響を受ける前に、放電
されている上記一方のビット線によって上記他方のビッ
ト線のプリチャージ電位が引き下げられる。したがっ
て、正常な読み出しを行うことができるのである。

【図面の簡単な説明】

【図１】 この発明の不揮発性半導体記憶装置における
ブロック図である。

【図２】 図１におけるプリチャージ回路のブロック図
である。

【図３】 図１における放電トランジスタ選択回路のブ
ロック図である。

【図４】 図２に示すプリチャージ回路の動作タイミン
グチャートである。

【図５】 図３に示す放電トランジスタ選択回路の動作
タイミングチャートである。

【図６】 読み出し時に各ビット線に印加される電圧パ
ターンを示す図である。

【図７】 従来の半導体記憶装置におけるブロック図で
ある。

【図８】 図７とは異なる従来の半導体記憶装置のブロ
ック図である。

【符号の説明】 ４１…センスアンプ回路、 ４２…スイッチング回路、 ４３…全ビットプリチャージ回路、 ４４…選択的放電回路、 ４５…選択的プリチャージ回路、 ４６…プリチャージ回路、 ４７…放電トランジスタ選択回路、 ４８…オアゲート、 ４９…アンドゲート、 ５０…ノットゲート、 ＭＣ…メモリセル、 ＢＬ…ビット線、 Ｔ,Ｔ１,Ｔ２…トランジスタ、 ＤＦＦ…フリップフロップ、 ＢＵＦ…バッファ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配列された複数の不揮
   発性メモリセルと、各不揮発性メモリセルに接続された
   ビット線およびワード線を有すると共に、上記ワード線
   の延在方向に隣接する上記不揮発性メモリセルが１本の
   ビット線を共有している不揮発性半導体記憶装置におい
   て、 総てのビット線を充電する全ビットプリチャージ手段
   と、 選択された不揮発性メモリセルに接続された２本のビッ
   ト線のうち何れか一方のビット線を含む１本以上の隣接
   するビット線を選択的に放電する選択的放電手段と、 上記選択された不揮発性メモリセルに接続された２本の
   ビット線のうち他方のビット線に隣接する１本以上のビ
   ット線の何れかに選択的にプリチャージ電圧を印加する
   選択的プリチャージ手段と、 総てのビット線を充電する全ビットプリチャージ時には
   上記全ビットプリチャージ手段を動作させる一方、読み
   出し動作時には上記選択的プリチャージ手段を動作させ
   るプリチャージ回路と、 上記読み出し動作時に上記選択的放電手段を動作させる
   放電回路を備えたことを特長とする不揮発性半導体記憶
   装置。
2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
   置において、 上記選択的プリチャージ手段がプリチャージ電圧を印加
   するビット線は、上記他方のビット線を含む隣接する複
   数のビット線における中央の１本のビット線であること
   を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項２に記載の不揮発性半導体記憶装
   置において、 上記選択的放電手段が選択的に放電するビット線の本数
   は３本であり、 上記選択的プリチャージ手段がプリチャージ電圧を印加
   するビット線を中央とする上記複数のビット線の本数は
   ５本であることを特長とする不揮発性半導体記憶装置。
4. 【請求項４】 請求項１乃至請求項３の何れか１つに記
   載の不揮発性半導体記憶装置において、 上記全ビットプリチャージ手段,選択的プリチャージ手
   段および選択的放電手段は、各ビット線にソースあるい
   はドレインが接続された複数のトランジスタで構成され
   ており、 上記プリチャージ回路は、上記全ビットプリチャージ手
   段および選択的プリチャージ手段を構成するトランジス
   タのゲートに制御信号を供給するようになっており、 上記放電回路は、上記選択的放電手段を構成するトラン
   ジスタのゲートに制御信号を供給するようになっている
   ことを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】 マトリックス状に配列された複数の不揮
   発性メモリセルと、各不揮発性メモリセルに接続された
   ビット線およびワード線を有すると共に、上記ワード線
   の延在方向に隣接する上記不揮発性メモリセルが１本の
   ビット線を共有している不揮発性半導体記憶装置の読み
   出し方法であって、 総てのビット線をプリチャージし、 選択された不揮発性メモリセルに接続されたワード線を
   活性化し、 上記選択された不揮発性メモリセルに接続された２本の
   ビット線のうち何れか一方のビット線を含む１本以上の
   隣接するビット線を選択的に放電し、 上記選択された不揮発性メモリセルに接続された２本の
   ビット線のうち他方のビット線を含む隣接する複数本の
   ビット線における中央の１本のビット線に選択的にプリ
   チャージ電圧を印加して、 上記他方のビット線から上記選択された不揮発性メモリ
   セルに記憶された情報を読み出すことを特徴とする不揮
   発性半導体記憶装置の読み出し方法。