KR100502674B1 - 센스 앰프 조절 회로 - Google Patents

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Abstract

본 발명의 센스 앰프 조절 회로는, 실제 비트 라인(Bit Line)과 유사한 조건을 갖는 리플리카 블록을 구비하고, 이러한 블록의 디벨롭 정보를 사용하여 비트 라인(BL)이 코어 전압(VCORE) 레벨에 도달하는 예상 시간을 제어함으로써, 전류 소모를 줄이고 안정적인 속도를 제공할 수 있는 센스 앰프 조절 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 센스 앰프 및 상기 센스 앰프에 연결된 비트 라인을 구비하는 메모리 회로에 있어서, 메모리 셀 단위 구조를 내부에 구비하고, 상기 단위 구조를 상기 비트 라인에 연결시켜 상기 비트 라인의 전압과 동작 전원 전압을 비교함으로써 디벨롭 정보를 획득하며, 상기 디벨롭 정보에 따라 디벨롭 지연 시간을 조정하는 제어 신호를 생성하는 센스 앰프 제어부를 포함한다.

Description

센스 앰프 조절 회로{CIRCUIT FOR CONTROLLING SENSE AMPLIFIER}
본 발명은 센스 앰프 조절 회로에 관한 것으로, 특히, DRAM(Dynamic Random Access Memory)에 있어서, 비트 라인의 적절한 디벨롭(Develop) 양을 조절하는데 사용되는 센스 앰프 조절 회로에 관한 것이다.
종래의 센스 앰프는, 도 1에 도시된 바와 같이, 센스 앰프가 인에이블되어 비트 라인이 디벨롭될 때 특정 구간(SAP1) 동안 코어(Core) 전압을 사용하지 않고 이보다 높은 전압(예를 들면, 외부 전압)을 사용하여 초기에 디벨롭 속도를 증가시킨다. 또한, 비트 라인(BL)이 코어 전압(VCORE) 레벨에 도달하는 예상 시간을 딜레이(Delay)화하여 디벨롭된 후에 특정 구간(SAP1) 동안 작동하는 드라이버를 디스에이블하고 이후 구간(SAP2)에서 코어 전압(VCORE) 레벨로 유지하게 된다.
그러나, 상술한 종래의 센스 앰프는, 넓은 동작 범위에 있어서 특정 구간(SAP1)을 딜레이로 조절하므로, 정확한 구간을 결정하기 힘들며, 이로 인하여 전류의 소모나 속도의 열화 등 칩의 안정성에 이상이 생기는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 실제 비트 라인(Bit Line)과 유사한 조건을 갖는 리플리카 블록을 구비하고, 이러한 블록의 디벨롭 정보를 사용하여 비트 라인(BL)이 코어 전압(VCORE) 레벨에 도달하는 예상 시간을 제어함으로써, 전류 소모를 줄이고 안정적인 속도를 제공할 수 있는 센스 앰프 조절 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 센스 앰프 조절 회로는, 센스 앰프 및 상기 센스 앰프에 연결된 비트 라인을 구비하는 메모리 회로에 있어서, 메모리 셀 단위 구조를 내부에 구비하고, 상기 단위 구조를 상기 비트 라인에 연결시켜 상기 비트 라인의 전압과 동작 전원 전압을 비교함으로써 디벨롭 정보를 획득하며, 상기 디벨롭 정보에 따라 디벨롭 지연 시간을 조정하는 제어 신호를 생성하는 센스 앰프 제어부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2는 본 발명의 센스 앰프 조절 회로가 적용된 메모리 회로를 나타낸 블록도로서, 이러한 본 발명이 적용된 메모리 회로는, 메모리 셀(210), 프리차지 회로(220), 센스 앰프(230) 및 센스 앰프 제어부(240)를 포함한다.
메모리 셀(210)은, 셀 커패시터, 비트 라인(BL) 및 워드 라인(WL)을 구비하고, 데이터를 저장하는 역할을 한다.
또한, 프리차지 회로(220)는, 프리차지 제어 신호에 의해 후술하는 센스 앰프(230)의 바이어스 노드를 반전압으로 프리차지시키는 역할을 한다.
한편, 센스 앰프 회로(230)는, 상기 바이어스 노드 사이에 크로스 커플드 래치형으로 구성된 복수개의 트랜지스터를 구비하고, 비트 라인(BL) 및 비트 바 라인(BL/)의 데이터를 감지 증폭하는 역할을 한다.
또한, 센스 앰프 제어부(240)는, 메모리 셀 단위 구조를 내부에 구비하고, 상기 단위 구조를 상기 센스 앰프 회로(230)의 비트 라인(BL)에 연결시켜 상기 비트 라인(BL)의 전압과 동작 전원 전압을 비교함으로써 디벨롭 정보를 획득하며, 상기 디벨롭 정보에 따라 지연 시간을 조정하는 제어 신호(SAP1_CON)를 생성하는 역할을 한다. 여기서, 상기 센스 앰프 제어부(240)는, 리플리카부(241) 및 비교 제어부(242)를 포함한다.
상기 센스 앰프 제어부(240) 내에 장착된 리플리카부(241)는, 모의 워드 라인(Si_WL) 및 상기 비트 라인(BL)에 연결된 메모리 셀 단위 구조를 구비하고, 상기 메모리 셀 단위 구조에 의하여 보정용 비트 라인 전압을 생성하는 역할을 한다.
또한, 상기 센스 앰프 제어부(240) 내에 장착된 비교 제어부(242)는, 상기 리플리카부(241)로부터 상기 보정용 비트 라인 전압을 인가받고, 제어 상태 신호(SAP_C)에 따른 동작 전원 전압과 상기 보정용 비트 라인 전압을 비교하여 비교 결과에 따라 지연 시간을 조정하는 제어 신호(SAP1_CON)를 생성하는 역할을 한다.
도 3은 본 발명의 일 실시예에 의한 리플리카부(241) 및 비교 제어부(242)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
상기 리플리카부(241) 내에 장착된 고전압 트랜지스터(311)는, 게이트 단자는 상기 모의 워드 라인(Si_WL)에 연결되고, 소스 단자는 상기 비트 라인(BL)에 연결된다.
또한, 상기 리플리카부(241) 내에 장착된 커패시터(312)는, 제1 단자는 상기 고전압 트랜지스터(311)의 드레인 단자에 연결되고, 제2 단자는 메모리 셀 전압(VCell)에 연결되어 메모리 셀의 데이터 충방전 과정을 모의적으로 수행하는 역할을 한다.
한편, 상기 리플리카부(241) 내에 장착된 제1 PMOS 트랜지스터(313)는, 소스 단자는 코어 전압(VCORE)에 연결되고, 게이트 단자는 상기 고전압 트랜지스터(311)의 게이트 단자에 연결되며, 드레인 단자는 상기 고전압 트랜지스터(311)의 드레인 단자에 연결된다.
또한, 상기 비교 제어부(242) 내에 장착된 제1 NMOS 트랜지스터(321)는, 소스 단자는 접지되고, 게이트 단자는 상기 제어 상태 신호(SAP_C)를 입력받는다.
한편, 상기 비교 제어부(242) 내에 장착된 제2 NMOS 트랜지스터(322)는, 소스 단자는 상기 제1 NMOS 트랜지스터(321)의 드레인 단자에 연결되고, 게이트 단자는 코어 전압(VCORE)에 연결된다.
또한, 상기 비교 제어부(242) 내에 장착된 제3 NMOS 트랜지스터(323)는, 소스 단자는 상기 제1 NMOS 트랜지스터(321)의 드레인 단자에 연결되고, 게이트 단자는 상기 비트 라인(BL)에 연결되며, 드레인 단자는 상기 제어 신호(SAP1_CON)의 출력 단자를 형성한다.
한편, 상기 비교 제어부(242) 내에 장착된 제2 PMOS 트랜지스터(324)는, 소스 단자는 외부 전압(QEXT)에 연결되고, 드레인 단자는 상기 제2 NMOS 트랜지스터(322)의 드레인 단자에 연결되며, 게이트 단자는 상기 제1 NMOS 트랜지스터(321)의 드레인 단자에 연결된다.
또한, 상기 비교 제어부(242) 내에 장착된 제3 PMOS 트랜지스터(325)는, 소스 단자는 외부 전압(QEXT)에 연결되고, 드레인 단자는 상기 제2 NMOS 트랜지스터(322)의 드레인 단자에 연결되며, 게이트 단자는 상기 제2 PMOS 트랜지스터(324)의 드레인 단자에 연결된다.
한편, 상기 비교 제어부(242) 내에 장착된 제4 PMOS 트랜지스터(326)는, 소스 단자는 외부 전압(QEXT)에 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터(325)의 게이트 단자에 연결되며, 드레인 단자는 상기 제어 신호(SAP1_CON)의 출력 단자를 형성한다.
또한, 상기 비교 제어부(242) 내에 장착된 제5 PMOS 트랜지스터(327)는, 소스 단자는 외부 전압(QEXT)에 연결되고, 게이트 단자는 상기 제어 상태 신호(SAP_C)를 입력받으며, 드레인 단자는 상기 제어 신호(SAP1_CON)의 출력 단자를 형성한다.
도 4는 본 발명의 일 실시예에 의한 센스 앰프 조절 회로가 장착된 DRAM 코어부의 예시도이고, 도 5는 본 발명의 일 실시예에 의한 센스 앰프 조절 회로의 동작을 나타낸 그래프로서, 이를 참조하면, DRAM의 내부 셀(210)과 센스 앰프(230) 서브 워드 라인의 일반적인 배치 하에 센스 앰프 드라이버의 에지쪽(A-Part)에 센스 앰프와 셀 블록을 두고, 셀을 대신하여 셀의 충/방전 용량을 카피한 리플리카부(241)를 구현하여 비트 라인 전압을 동작 전원 전압과 비교함으로써 비트 라인이 디벨롭될 때 특정 구간(SAP1)을 조정하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 실제 비트 라인(Bit Line)과 유사한 조건을 갖는 리플리카 블록을 구비하고, 이러한 블록의 디벨롭 정보를 사용하여 비트 라인(BL)이 코어 전압(VCORE) 레벨에 도달하는 예상 시간을 제어함으로써, 전류 소모를 줄이고 안정적인 속도를 제공할 수 있는 장점이 있다.
도 1은 종래의 메모리 회로의 동작을 나타낸 그래프,
도 2는 본 발명의 센스 앰프 조절 회로가 적용된 메모리 회로를 나타낸 블록도,
도 3은 본 발명의 일 실시예에 의한 리플리카부 및 비교 제어부를 나타낸 회로도,
도 4는 본 발명의 일 실시예에 의한 센스 앰프 조절 회로가 장착된 DRAM 코어부의 예시도,
도 5는 본 발명의 일 실시예에 의한 센스 앰프 조절 회로의 동작을 나타낸 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 메모리 셀 220 : 프리차지 회로
230 : 센스 앰프 240 : 센스 앰프 제어부

Claims (3)

  1. 삭제
  2. 센스 앰프 및 상기 센스 앰프에 연결된 비트 라인을 구비하는 메모리 회로에 있어서,
    메모리 셀 단위 구조를 내부에 구비하고, 상기 단위 구조를 상기 비트 라인에 연결시켜 상기 비트 라인의 전압과 동작 전원 전압을 비교함으로써 디벨롭 정보를 획득하며, 상기 디벨롭 정보에 따라 디벨롭 지연 시간을 조정하는 제어 신호를 생성하는 센스 앰프 제어부를 포함하고,
    상기 센스 앰프 제어부는,
    모의 워드 라인 및 상기 비트 라인에 연결된 메모리 셀 단위 구조를 구비하고, 상기 메모리 셀 단위 구조에 의하여 보정용 비트 라인 전압을 생성하는 리플리카부; 및
    상기 리플리카부로부터 상기 보정용 비트 라인 전압을 인가받고, 제어 상태 신호에 따른 동작 전원 전압과 상기 보정용 비트 라인 전압을 비교하여 비교 결과에 따라 디벨롭 지연 시간을 조정하는 제어 신호를 생성하는 비교 제어부
    를 포함하는 것을 특징으로 하는 센스 앰프 조절 회로.
  3. 제2항에 있어서, 상기 리플리카부는,
    상기 메모리 회로 내 메모리 셀의 충/방전 용량을 반영한 커패시터
    를 포함하는 것을 특징으로 하는 센스 앰프 조절 회로.
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