KR970003713B1 - 반도체 소자의 비트라인 프리차지 전압 발생회로 - Google Patents
반도체 소자의 비트라인 프리차지 전압 발생회로 Download PDFInfo
- Publication number
- KR970003713B1 KR970003713B1 KR1019940012565A KR19940012565A KR970003713B1 KR 970003713 B1 KR970003713 B1 KR 970003713B1 KR 1019940012565 A KR1019940012565 A KR 1019940012565A KR 19940012565 A KR19940012565 A KR 19940012565A KR 970003713 B1 KR970003713 B1 KR 970003713B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- bit line
- output terminal
- substrate
- precharge
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Abstract
요약없음
Description
제1도는 디램 셀의 동작과 관련된 회로의 개략도,
제2도는 종래의 비트라인 프리차지 전압 발생회로의 일예를 도시한 회로도,
제3도는 본 발명에 의한 비트라인 프리차지 전압 발생회로의 실시예도,
제4도는 제3도의 동작과 관련된 신호의 파형도.
*도면의 주요부분에 대한 부호의 설명*
11 : 프리차지 전압 발생회로12 : 로오 디코더
13 : 비트라인 프리차지 회로14 : 디램 셀
15 : 비트라인 감지 증폭기31 : 반전압 출력부
32 : 제1기판전압 전달부33 : 펄스신호 발생부
34 : 제2기판전압 전달부40 : 지연회로
본 발명은 디램(DRAM : Dynamic Random Access Memory)의 비트라인 프리차지 전압 발생회로(bitline precharge voltage generator)에 관한 것으로, 특히 전원이 인가된 초기의 디램 셀에 로우 데이타를 저장하기 위하여 전원이 인가된 후의 일정시간 동안 비트라인의 프라차지 전압을 접지전압 보다 낮은 저전압 상태로 출력하도록 구현한 비트라인 프라차지 전압 발생회로에 관한 것이다.
통상, 디램에서는 전력의 소모를 최소화할 목적으로 비트라인을 반전압(vcc/2)상태로 프리차지시키는 방식이 많이 이용된다.
제1도는 디램의 동작을 설명하기 위해 디램 셀의 동작과 관련된 회로를 개략적으로 도시한 것으로, 엔모스(NMOS)형 트랜지스터와 캐패시터로 구성된 디램 셀(1)과, 디램 셀(14)의 데이타가 전달되는 비트라인(bit, /bit)을 스탠바이 동작시에 프라차지 전압(vblp)으로 유지시키기 위한 프라차지 회로(13)와, 상기 프리차지 전압을 출력하는 프리차지 전압 발생회로(11)와, 로오 어드레스(ai, aj)를 이용하여 디램 셀(14)이 접속된 특징 워드라인(wl)을 인에이블시키는 로오 디코더(12)와, 비트라인(bit, /bit)으로 전달된 셀의 데이타를 감지·증폭하는 비트라인 감지 증폭기(15)가 도시되어 있다.
그 동작을 살펴보면, 전원이 공급되기 이전에는 소자의 셀 노드와 셀 캐패시터를 구성하는 반대편 전극인 플레이트(plate) 전극을 포함하는 모든 노드가 접지전압(vss)을 유지하고 있다가, 전원전압(vcc)이 공급되어 플레이트 전극의 전위가 접지전압에서 반전압으로 상승하기 되면 셀 캐패시터 사이에 전위차가 계속 유지되어 셀 노드로 반전압 상태를 갖게 된다.
상기 상태에서 소자의 액티브 사이클(active cycle)이 시작되어 소자 내부로 인가된 로오 어드레스(row address)에 의해 임의의 워드라인(word line)이 선택되면 워드라인에 연결된 셀과 비트라인 사이에 전하 분배가 일어나게 되는데, 최초 사이클의 경우에는 셀 노드의 전위가 반전압 상태이고 비트라인의 전위 또한 반전압 상태이므로 비트라인(bit, /bit)사이의 전위차가 매우 작아서 비트라인 감지 증폭기(15)에서의 센싱 동작 시간이 아주 길어지게 된다. 이에 따라 감지 증폭기(15)를 통해 전원전압으로부터 접지전압으로 많은 전류가 흐르게 된다.
상기와 같은 많은 전류가 흐르게 되면 전원선이 포함하고 있는 저항과 인덕턴스(inductance) 성분에 의하여 전원전압선에 심한 노이즈가 유발되고, 이 경우에 충분히 안정적인 기판전압(vbb)이 출력되지 않는 경우라면 래치-업(latch-up) 등의 문제를 일으킬 수 있다.
따라서, 본 발명에서는 종래 기술의 문제가 소자 내부로 전원이 인가된 초기에 디램 셀에 저장되어 있는 전압이 반전압 상태인 것에 기인하므로 이를 해결하기 위하여 소자에 전원이 인가된 초기에 디램 셀의 전압을 반전압 보다 더 낮은 저전압 상태로 초기값을 설정할 수 있도록 하는 비트라인 프라차지 전압 발생회로로 구현하였다.
제2도는 종래의 비트라인 프리차지 전압 발생회로의 일예를 도시한 회로도로서, 소자 내부로 전원이 인가된 것을 감지한 파우어-업(power-up) 감지신호(/perup)에 의해 그 동작이 제어되는 전압 분배기 구조의 회로(R21, R22, MN23, MP22, MP23)를 이용하여 일정한 전위의 프리차지 전압(vblp)을 출력하게 된다.
그 동작과정을 상세히 살명하면, 전원이 인가되기 전에는 파우어-업 감지신호(/pwrup)가 하이 상태를 유지하고 있으므로 트랜지스터(MN21, MP21)가 턴-온(turn-on)되어 노드(N21)는 로우 상태, 노드(N22)는 하이 상태를 유지하게 되고, 이에 따라 트랜지스터(MN23,MP23)가 턴-오프(turn-off)되어 출력단(vblp)은 플로팅(floating) 상태가 된다.
반면에, 소자 내부로 전원이 인가되어 파우어-업 감지신호(/pwrup)가 로우 상태로 인에이블되면 트랜지스터(MN21, MP21)는 턴-오프되고, 전압 분배기 구로의 회로(R21, R22, MN23, MP22, MP23)가 동작하여 출력단에 일정한 전위를 유기하게 된다.
그러나, 상기 제2도와 같은 비트라인 프리차지 전압 발생회로를 사용하는 경우라 하더라도 제1도에서 설명한 바와 마찬가지로 통상 반전압 상태를 갖는 프리차지 전압을 출력하므로 디램 셀에는 여전히 반전압 상태의 초기치가 설정되어 제1도에서와 같은 문제를 일으키게 된다.
본 발명에서는 종래 기술의 문제가 소자에 전원이 인가된 초기에 디램 셀에 저장되어 있는 전압이 반전압 상태인 것에 기인하므로, 이를 해결하기 위하여 소자에 전원이 인가된 초기에 디램 셀의 전압을 반전압보다 더 낮은 저전압 상태로 초기값을 설정하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 전원이 인가된 초기에는 비트라인 프리차지 전압 발생회로의 출력단으로 접지전압 보다 더 낮은 전위를 갖는 기판전압을 전달하여 비트라인을 저전위로 프리차지시키는 기판전압 전달부와, 비트라인의 전위에 의해 디램 셀로 로우 상태가 저장되면 다시 비트라인을 반전압 상태로 프리차지시킬 수 있도록 하는 반전압 출력부를 사용하여 비트라인 프리차지 전압 발생회로를 구현하였다.
제3도는 본 발명에 의한 비트라인 프리차지 전압 발생회로의 실시예를 도시한 것으로, 반전압을 출력하는 반전압 출력부(31)와, 기판전압을 이용하여 상기 반전압 출력부(31)의 동작을 제어하는 제1기판전압 전달부(32)와, 출력단(vblp)에 기판전압을 전달하기 위한 제2기판전압 전달부(34)와, 일정시간 동안 출력단에 기판전압을 전달하기 위해, 지연회로(40)을 이용하여 상기 제1 및 제2기판전압 전달부(32,34)의 동작을 제어하는 펄스신호를 출력하는 펄스신호 발생부(33)를 포함하고 있다.
제4도에 도시된 신호 파형도를 참조하여 상기 제3도의 동작을 설명하면, 소자에 전원이 인가되어 제4도(a)의 파우어-업 신호(/pwrup)가 로우 상태로 인에이블된 초기에는 상기 펄스신호 발생부(33)를 통해 일정한 시간동안 로우 상태로 인에이블된 제4도(b)의 펄스신호가 출력되어 제1기판전압 전달부(32)와 제2기판전압 전달부(34)를 동작시키고, 이에 따라 상기 반전압 출력부(31)는 디스에이블되고 대신 제2기판전압 전달부(34)가 동작하여 제4도(c)에 도시된 바와 같이 출력단으로 기판전압이 전달된다.
일정시간이 경과하여 상기 펄스신호 발생부(33)의 출력딘 제4도(b)의 펄스신호가 하이 상태로 이스에이블되면 상기 제1기판전압 전달부(34)는 디스에이블되고 대신 반전압 출력부(31)가 동작하여 제4도(c)에 도시된 바와 같이 출력단에 상기 반전압 출력부(31)에서 발생된 반전압을 전달하게 된다.
상기와 같이, 전원이 인가된 초기에 프리차지 출력단으로 기판전압을 전달하는 경우에는 만약에 기판전압이 셀 트랜지스터의 문턱전압(vt) 보다 전위가 낮은 경우에는 셀 트랜지스터가 턴-온되어 프리차지 전압(vblp)이 전달된 비트라인의 전압 즉, 로우 데이터가 셀에 실리게 된다. 이후에 프리차지 출력단으로 반전압을 공급하고 디램이 동작을 하게 되는 경우에는 초기에 셀이 저장된 데이타가 예전의 경우에 반전압이었던 것에 비하여 훨씬 낮은 전위 상태를 갖게 되므로 디램이 동작을 시작한 최초의 사이클에서도 정상적인 동작에서와 마찬가지로 센싱 동작이 단시간내에 이루어지게 된다.
즉, 상기 제3도에서 설명한 바와 같은 구조의 비트라인 프리차지 전압 발생회로를 사용하게 되면 전원이 인가된 초기에 디램 셀에 낮은 전위 상태를 갖는 데이타를 저장할 수 있으므로, 셀의 초기 데이타를 리드하여 감지·증폭하는 비트라인 감지 증폭기의 초기 동작속도가 향상되어 감지 증폭기에서의 과도한 전유의 흐름이나 노이즈 등이 발생하는 문제를 제거할 수 있으며, 이에 따라 래치-업이 발생하는 문제 또한 감소하는 효과를 얻게 된다.
Claims (1)
- 엔모스(NMOS)형 셀 트랜지스터를 포함하는 디램 소자에 있어서, 출력단(vblp)에 반전압(vcc/w)을 전달하기 위한 반전압 출력부와, 출력단에 기판전압(vbb)을 전달하기 위한 기판전압 전달부와, 디램에 전원이 인가된 후의 일정시간 동안에는 출력단에 기판전압을 전달하고 일정시간이 경과된 이후에는 반전압을 전달할 수 있도록 상기 반전압 출력부 및 기판전압 전달부의 동작을 제어하는 펄스신호를 출력하는 펄스신호 발생부를 포함하는 것을 특징으로 하는 비트라임 프리차지 전압 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940012565A KR970003713B1 (ko) | 1994-06-03 | 1994-06-03 | 반도체 소자의 비트라인 프리차지 전압 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940012565A KR970003713B1 (ko) | 1994-06-03 | 1994-06-03 | 반도체 소자의 비트라인 프리차지 전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960002353A KR960002353A (ko) | 1996-01-26 |
| KR970003713B1 true KR970003713B1 (ko) | 1997-03-21 |
Family
ID=19384657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940012565A KR970003713B1 (ko) | 1994-06-03 | 1994-06-03 | 반도체 소자의 비트라인 프리차지 전압 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970003713B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486091B2 (en) | 2004-12-28 | 2009-02-03 | Samsung Electronics Co., Ltd. | Test unit usable with a board having an electronic component |
-
1994
- 1994-06-03 KR KR1019940012565A patent/KR970003713B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486091B2 (en) | 2004-12-28 | 2009-02-03 | Samsung Electronics Co., Ltd. | Test unit usable with a board having an electronic component |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002353A (ko) | 1996-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100408723B1 (ko) | 반도체 메모리 소자의 파워-업 신호 발생장치 | |
| US5073874A (en) | Method of and apparatus for reducing current of semiconductor memory device | |
| US5691661A (en) | Pulse generating circuit and a semiconductor memory device provided with the same | |
| US7813200B2 (en) | Sense amplifier control circuit for semiconductor memory device and method for controlling sense amplifier control circuit | |
| US4682306A (en) | Self-refresh control circuit for dynamic semiconductor memory device | |
| US5986959A (en) | Semiconductor memory device having internal voltage down-converting circuit reducing current consumption upon power ON | |
| US5257232A (en) | Sensing circuit for semiconductor memory with limited bitline voltage swing | |
| US5357468A (en) | Semiconductor memory device | |
| US6140805A (en) | Source follower NMOS voltage regulator with PMOS switching element | |
| JPH1186548A (ja) | 半導体記憶装置 | |
| US6335895B1 (en) | Semiconductor storage device and system using the same | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| KR100468718B1 (ko) | 외부 리프레쉬 명령을 사용하지 않는 메모리장치의리프레쉬 제어회로 및 그 방법 | |
| US5619164A (en) | Pseudo ground line voltage regulator | |
| JPH06150646A (ja) | 半導体メモリ | |
| KR100215535B1 (ko) | 반도체 기억 장치 | |
| USRE36159E (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
| US5694365A (en) | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode | |
| KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
| KR970003713B1 (ko) | 반도체 소자의 비트라인 프리차지 전압 발생회로 | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| US5771198A (en) | Source voltage generating circuit in semiconductor memory | |
| US4610003A (en) | Dynamic type semiconductor memory device | |
| US5255223A (en) | Semiconductor memory device having alternatively operated equalizing and erasing functions | |
| US5768200A (en) | Charging a sense amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050221 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |