KR20080043063A

KR20080043063A - 코아전압 방전장치

Info

Publication number: KR20080043063A
Application number: KR1020060111616A
Authority: KR
Inventors: 김종환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-11-13
Filing date: 2006-11-13
Publication date: 2008-05-16

Abstract

본원 발명의 코아전압 방전장치는 다수의 뱅크 오버드라이브 구동 신호를 입력으로 하며 상기 다수의 구동신호에 응답하여 서로 상반된 레벨을 갖는 제1 및 제2 제어신호를 출력하는 뱅크신호 제어부와, 상기 제1 제어신호에 응답하여 인에이블되며 코아전압이 기준전압보다 높은지를 검출하는 비교부와, 상기 비교부의 출력에 응답하여 상기 코아전압을 방전시키기 위한 방전부와, 상기 제2 제어신호에 응답하여 상기 방전부의 동작을 중단하는 방전 중단부를 포함하는 것을 특징으로 한다.

오버드라이브 구동, 코아전압, 방전장치

Description

코아전압 방전장치{Core Voltage Discharging Device}

도 1은 본 발명이 적용되는 반도체 메모리의 셀 어레이와 센스 앰프의 연결을 도시한 회로도이다.

도 2는 본 발명의 일 실시예에 따른 코아전압 방전 장치를 도시한 회로도이다.

<도면의 주요 부분에 대한 설명>

210: 뱅크 신호 제어부

220: 비교부

230: 방전부

240: 방전 제어부

250: 피드백 전압 생성부

260: 방전 중단부

본 발명은 감지 증폭기에 공급되는 전압 신호를 제어하는 장치로서, 더욱 상세하게는 감지 증폭기에 인가되는 제어신호의 오버드라이브 구동기간 동안 과도하 게 인가된 전류를 방전하기 위한 코아전압(VCORE) 방전 장치에 관한 발명이다.

일반적으로 비트 라인 감지 증폭기(bit line sense amplifier)는 비트 라인에 실린 데이터를 감지 및 증폭하여 데이터 버스에 출력하고, 데이터 버스 감지 증폭기는 비트 라인 감지 증폭기에 의해 증폭된 데이터를 다시 감지 및 증폭하여 데이터 출력버퍼에 출력한다.

이때, 비트 라인 감지 증폭기를 구동하기 위한 제어신호(RTO)는 비트 라인 감지 증폭기의 동작 속도를 향상시키기 위해 증폭 동작 초기에는 외부 전원전압 (VDD)으로 구동하여 스큐(skew)를 줄이고, 정상 동작 시에는 코아전압(VCORE)으로 구동하는바 ,이를 오버드라이브 구동이라고 한다.

상기 오버드라이브 구동 기간 동안 외부 전원전압(VDD)으로부터 많은 전류를 공급받아 오버드라이브 구동 기간이 종료된 후에는 코아전압보다 높은 전압레벨을 갖게 되므로 이 전압 레벨을 방전시킬 방전장치가 필요하게 된다.

이때, 상기 방전 장치와 이에 대한 제어회로는 각 뱅크별로 하나씩 포함되도록 하는 구성이 있을 수 있으나, 면적의 측면에 불리한 면이 있으며, 2개의 뱅크가 하나의 방전 장치 및 제어 회로를 공유하게 되면 충분한 방전 성능을 갖지 못할 수 있다.

상술한 문제점을 해결하기 위하여, 2개의 뱅크가 공유할 수 있는 방전 장치와 그 제어회로를 구비하되 최소의 면적을 차지하면서 충분한 방전 성능을 갖는 방전 장치를 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한 본원 발명의 코아전압 방전장치는 다수의 뱅크 오버드라이브 구동 신호를 입력으로 하며 상기 다수의 구동신호에 응답하여 서로 상반된 레벨을 갖는 제1 및 제2 제어신호를 출력하는 뱅크신호 제어부와, 상기 제1 제어신호에 응답하여 인에이블되며 코아전압이 기준전압보다 높은지를 검출하는 비교부와, 상기 비교부의 출력에 응답하여 상기 코아전압을 방전시키기 위한 방전부와, 상기 제2 제어신호에 응답하여 상기 방전부의 동작을 중단하는 방전 중단부를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

비트 라인 쌍(BL,/BL)에는 메모리 셀 어레이(100), 비트 라인 균등화 회로(132), 센스 앰프(120) 등이 연결되어 있고, 센스 앰프(120)를 제어하기 위한 센스 앰프 제어신호 발생부(130)를 포함하고 있다.

상기 센스 앰프(120)는 크로스 커플드 구조로 연결된 NMOS 트랜지스터(N1), NMOS 트랜지스터(N2) 및 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2)를 구비하고, 센스 앰프 제어 신호(RTO, SZ)에 의해 비트라인에 실린 데이터를 센싱한다. 이때 PMOS 트랜지스터(P1, P2)의 소스 쪽에 인가되어 제어하는 신호가 리스토 어신호(RTO)이고, 엔모스 트랜지스터(N1, N2)의 드레인쪽에 인가되어 제어하는 신호가 접지전압신호(SZ)이다. 이 리스토어신호(RTO)와 접지전압신호(SZ)는 센스앰프 제어신호 발생부(130)에서 발생되고, 리스토어신호(RTO)는 하이 레벨 전위로, 접지전압신호(SZ)는 접지 전원 전위로 연결되어, PMOS 트랜지스터(P1, P2)와 NMOS 트랜지스터(N1, N2)의 소스(source) 전원 전위처럼 동작하게 된다.

한편, 상기 센스앰프 제어신호 발생부(130)는 리스토어신호(RTO) 라인을 제어하는 리스토어신호(RTO) 발생부(132), 접지전압신호(SZ) 라인을 제어하는 접지전압신호(SZ) 발생부(136)와 균등화 제어 신호(BLEQ)에 의해 리스토어 신호(RTO)라인과 접지전압신호(SZ)라인을 균등화시키는 이퀄라이저부(134)를 포함한다.

리스토어신호(RTO) 발생부(132)는 센스 앰프 인에이블 신호(sap1)에 의해 턴온되어 외부 전압(VDD)을 리스토어신호(RTO)라인에 인가하는 NMOS 트랜지스터(NM2)와 센스앰프 인에이블 신호(sap2)에 의해 턴온되어 코아전압(VCORE)을 리스토어 신호(RTO)라인에 인가하는 NMOS 트랜지스터(NM1)를 포함한다.

접지전압신호(SZ) 발생부(136)는 센스 앰프 인에이블신호(san)에 의해 턴온 되어 접지전압(VSS)을 접지전압신호(SZ)라인에 인가하는 NMOS 트랜지스터(NM3)를 구비한다.

도 1에서 도시한 바와같이, 리스토어신호(RTO)는 메모리 셀 어레이 상에 매달려 있는 센스 앰프의 소스 전원 전위처럼 동작하기 때문에 엄청난 전류 소모를 하게 된다.

리스토어신호(RTO)의 전압 레벨을 최대한 빨리 상승시키기 위해 센스 앰프 인에이블 신호(sap1)가 하이 레벨이 되어 NMOS 트랜지스터(NM2)를 동작시키는데, 이 동작구간을 오버드라이브(overdrive) 구간이라고 한다. 비트라인(BL, /BL)이 어느 정도 레벨에 도달하게 되면 센스 앰프 인에이블신호(sap1)는 로우 레벨이 되고, 센스앰프 인에이블 신호(sap2)는 하이 레벨로 되어 셀에 코아전압(VCORE)을 전달하게 된다.

앞서 설명한 바와 같이, 상기 오버드라이브 구간 동안 외부 전압(VDD)에 의해 과도하게 공급받은 전류로 인해 코아전압(VCORE)을 일정부분 방전시킬 방전 장치가 필요하다.

도 2는 본 발명의 일 실시예에 따른 코아전압(VCORE) 방전 장치를 도시한 회로도이다.

상기 방전 장치는 뱅크 신호 제어부(210), 기준 전압(VREF)과 피드백 전압(VFEED)의 크기를 비교하는 비교부(220), 코아전압(VCORE)의 방전부(230) 및 상기 방전부(230)의 동작을 중지시키는 방전 중단부(240)를 포함하며, 상기 방전부(230)는 상기 코아전압을 출력하는 제1 스위칭부(232), 상기 제1 스위칭부에서 출력되는 상기 코아전압을 방전하는 제2 스위칭부(234) 및 피드백 전압 생성부(236)을 포함한다. 상기 뱅크 신호 제어부(210)의 신호를 입력받아 방전 여부를 선택하는 방전부(230), 상기 피드백 전압을 생성하는 피드백 전압 생성부(250) 를 포함한다.

상기 뱅크 신호 제어부(210)는 특정 뱅크로부터 오버드라이브 구동을 했음을 확인하는 다수의 뱅크 오버드라이브 구동 신호(BK1_OVD, BK2_OVD)를 입력받아 서로 상반된 레벨을 갖는 제1 및 제2 제어신호를 출력한다. 상기 제1 제어 신호는 상기 비교부(220)를 동작시키는 신호로 사용되며, 제2 제어신호는 상기 방전 중단부(240)를 동작시키는 신호로 사용된다.

서로 다른 두 뱅크 중 어느 한 뱅크라도 오버드라이브 구동을 했다면 상기 비교부(220)를 동작시키며, 비교부(220)의 동작 결과 방전이 필요한 경우에는 해당 뱅크에 대해서만 방전시키도록 방전부(230)를 동작시키는 신호를 인가한다.

상기 뱅크 신호 제어부(210)는 상기 제1 뱅크 오버드라이브 구동 신호(BK1_OVD)를 반전시켜 상기 방전부(230)로 전달하는 제1 인버터(IV216)와, 상기 제2 뱅크 오버드라이브 구동 신호(BK2_OVD)를 반전시켜 상기 방전부(230)로 전달하는 제2 인버터(IV218)를 포함한다. 또한, 상기 제1 및 제2 뱅크 오버드라이브 구동신호(BK1_OVD, BK2_OVD)를 입력받는 부정 논리합(NOR) 게이트와, 상기 부정 논리합 게이트의 출력신호를 반전시켜 상기 비교부로 전달하는 제3 인버터(IV212)와, 상기 제3 인버터의 출력신호를 반전시켜 상기 방전 중단부(240)로 전달하는 제4 인버터(IV214)를 포함한다.

상기 비교부(220)는 상기 코아전압(VCORE)의 1/2에 해당하는 기준전압(VREF)과 실제 코아전압(VCORE)단자의 전압을 분배한 피드백 전압(VFEED)의 크기를 비교하여 피드백 전압(VFEED)이 더 큰 경우 하이 레벨 신호를 출력하여 상기 방전부(230)를 동작시킨다. 상기 비교부(220)는 통상적인 차동 증폭기를 포함한다.

상기 방전부(230)는 상기 다수의 구동신호에 응답하여 상기 코아전압(VCORE) 을 출력하는 제1 스위칭부(232)와, 상기 비교부(220)의 출력에 응답하여 상기 제1 스위칭부(232)에서 출력되는 상기 코아전압(VCORE)을 방전하는 제2 스위칭부(234)를 포함한다.

상기 제1 스위칭부(232)는 상기 코아전압(VCORE)이 인가되는 단자와 제1 노드(N1)간에 접속되며 상기 다수의 구동신호 중 어느 하나에 응답하여 구동되는 제1 PMOS 트랜지스터(P232)와, 상기 코아전압(VCORE)이 인가되는 단자와 제2 노드(N2)간에 접속되며 상기 다수의 구동신호 중 어느 하나에 응답하여 구동되는 제2 PMOS 트랜지스터(P234)를 포함한다.

따라서, 뱅크 오버드라이브 구동신호(BK1_OVD,BK2_OVD)에 의해 특정 트랜지스터(P232, P234)가 선택되면 상기 코아전압(VCORE)단자에서 상기 방전부(230)의 제2 스위칭부(234)로 이어지는 전류 경로가 형성되며 이 경로를 통해 과충전된 전류가 방전된다.

상기 제2 스위칭부(234)는 상기 제1 노드(N1)와 접지간에 접속되며 상기 비교부(220)의 출력에 응답하여 구동되는 제1 NMOS 트랜지스터(N232)와, 상기 제2 노드(N2)와 접지간에 접속되며 상기 비교부의 출력에 응답하여 구동되는 제2 NMOS 트랜지스터(N234)를 포함한다.

따라서, 상기 비교부(220)의 출력이 하이레벨 신호인 경우 상기 NMOS 트랜지스터(N232, N234)가 모두 턴온되어 코아전압(VCORE)을 방전시킬 준비를 하게 된다. 또한, 상기 제1 NMOS 트랜지스터(N232)는 상기 제1 스위칭부(232)에 포함된 제1 PMOS 트랜지스터(P232)에 의해 방전 여부가 선택이 되며, 제2 NMOS 트랜지스 터(N234)는 제2 PMOS 트랜지스터(P234)에 의해 방전 여부가 선택이 되며,

상기 피드백 전압 생성부(236)는 벌크와 소스 단자를 공통 노드로 하는 제1 및 제2 NMOS 트랜지스터(N236, N238)를 포함하고 있으며, 각 트랜지스터는 상기 코아전압(VCORE)단자와 접지전압단자 사이에 직렬접속되어 전압분배를 하는 저항의 역할을 한다. 상기 제1 및 제2 NMOS 트랜지스터(N236, N238)는 동일한 규격을 갖는 것으로 각 트랜지스터의 접속노드에서 상기 코아전압(VCORE)의 1/2에 해당하는 피드백 전압(VFEED)을 출력한다. 상기 피드백 전압(VFEED)은 상기 비교부(220)로 입력되어 기준전압(VREF)과 비교된다.

상기 방전 중단부(240)는 상기 뱅크 신호 제어부(210)에 포함된 제4 인버터(IV214)의 출력신호에 응답하여 상기 비교부(220)의 출력단자와 접지단자를 접속시키는 NMOS 트랜지스터(N242)를 포함한다. 따라서, 상기 제1 및 제2 뱅크 오버드라이브 구동 신호(BK1_OVD, BK2_OVD)가 모두 로우 레벨인 경우에는 비교부(220)의 출력신호의 레벨과 관계없이 상기 스위칭 소자(N242)가 턴온되어 상기 비교부(220)의 출력단자에 로우레벨 신호를 인가하고, 이 신호는 상기 비교부(220)의 출력단자에 접속된 방전부(230)의 제1 및 제2 NMOS 트랜지스터(N232, N234)에 인가되어 방전 동작을 중지시킨다.

상술한 내용을 바탕으로 본원 발명의 방전 장치의 동작에 대해 살펴보기로 한다.

먼저 제1 뱅크 오버드라이브 구동 신호(BK1_OVD)만 하이레벨이라고 가정하 면, 상기 제어부(210)는 두 구동 신호 중 하나의 구동 신호가 하이레벨이므로 상기 비교부(220)의 동작을 활성화시키는 인에이블 신호를 출력한다. 상기 인에이블 신호는 제1 및 제2 뱅크 오버드라이브 구동 신호(BK1_OVD, BK2_OVD)를 입력으로 하는 NOR 게이트와 제3 인버터(IV212)를 통해 형성된다. 또한, 두 구동 신호 중 하나의 구동 신호가 하이레벨이므로 방전장치의 동작 여부를 결정하는 방전 중단부(240)의 NMOS 트랜지스터(N242)를 턴오프시킨다. 즉, 하이레벨인 제3 인버터(IV212)의 출력신호를 다시 반전시킨 제4 인버터(IV214)의 출력 신호를 상기 NMOS 트랜지스터(N242)의 게이트에 인가시켜 턴오프시킨다. 만약, 제4 인버터(IV214)의 출력 신호가 하이레벨인 경우 즉, 두 구동 신호 모두 로우 레벨인 경우에는 스위칭 소자(N242)가 턴온되어 상기 비교부(220)의 출력을 접지시켜 방전장치가 동작하지 않게 된다.

한편, 상기 비교부(220)는 인에이블 신호에 의해 활성화되어 기준전압(VREF)과 상기 피드백전압(VFEED)을 비교하여, 피드백전압(VFEED)이 더 큰 경우 하이레벨 신호를 출력한다. 상기 비교부(220)의 출력이 하이레벨인 경우 상기 방전부(230)의 제1 및 제2 NMOS 트랜지스터(N232, N234)를 턴온시켜 코아전압(VCORE)을 방전시킬 준비를 하게 된다.

이때, 어떤 구동신호에 의해 방전이 될 것인지는 상기 방전부(230)에 의해 결정된다. 제1 뱅크 오버드라이브 구동 신호(BK1_OVD)만 하이레벨이므로 상기 제1 인버터(IV216)의 출력신호는 로우레벨이 되며 이는 제1 PMOS 트랜지스터(P232)를 턴온시켜 방전 경로를 형성한다.

상기 방전에 의해 코아전압(VCORE)의 전압레벨이 하강하고 이에 따라 피드백전압(VFEED)의 전압레벨도 하강하여, 상기 비교부(220)의 출력레벨이 로우레벨로 떨어지면 상기 방전부(230)의 스위칭 소자들도 턴오프되어 방전 경로가 끊어지게 된다. 그렇지 않은 경우에는 충분한 방전이 이루어 질때 까지 방전 경로가 계속 유지된다.

상술한 구성에 따라 본원 발명의 코아전압 방전장치는 상기와 같이 다수의 뱅크 오버드라이브 구동 신호를 입력받아 이를 제어하여 코아전압(VCORE)을 충분히 방전시킬 수 있는바, 각 뱅크별로 별도의 방전장치를 구비하는 것에 비해 면적 및 비용을 절감하는 효과가 있다.

Claims

다수의 뱅크 오버드라이브 구동 신호를 입력으로 하며 상기 다수의 구동신호에 응답하여 서로 상반된 레벨을 갖는 제1 및 제2 제어신호를 출력하는 뱅크신호 제어부와,

상기 제1 제어신호에 응답하여 인에이블되며 코아전압이 기준전압보다 높은지를 검출하는 비교부와,

상기 비교부의 출력에 응답하여 상기 코아전압을 방전시키기 위한 방전부와,

상기 제2 제어신호에 응답하여 상기 방전부의 동작을 중단하는 방전 중단부를 포함하는 코아전압의 방전장치.
제1항에 있어서, 상기 제2 제어신호는 상기 제1 제어신호를 반전시켜 생성되는 것을 특징으로 하는 코아전압의 방전장치.
제1항에 있어서, 상기 방전부는 상기 다수의 구동신호에 응답하여 상기 코아전압을 출력하는 제1 스위칭부와,

상기 비교부의 출력에 응답하여 상기 제1 스위칭부에서 출력되는 상기 코아전압을 방전하는 제2 스위칭부를 포함하는 것을 특징으로 하는 코아전압의 방전장치.
제3항에 있어서, 상기 제1 스위칭부는 상기 코아전압이 인가되는 단자와 제1 노드간에 접속되며 상기 다수의 구동신호 중 어느 하나에 응답하여 구동되는 제1 PMOS 트랜지스터와,

상기 코아전압이 인가되는 단자와 제2 노드간에 접속되며 상기 다수의 구동신호 중 어느 하나에 응답하여 구동되는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 코아전압의 방전장치.
제3항 또는 제4항에 있어서, 상기 제2 스위칭부는 상기 제1 노드와 접지간에 접속되며 상기 비교부의 출력에 응답하여 구동되는 제1 NMOS 트랜지스터와,

상기 제2 노드와 접지간에 접속되며 상기 비교부의 출력에 응답하여 구동되는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 코아전압의 방전장치.
제1항에 있어서, 상기 뱅크 신호제어부는 상기 다수의 구동신호 중 어느 하나의 구동신호를 반전시켜 상기 방전부로 전달하는 제1 인버터와,

상기 다수의 구동신호 중 다른 하나의 구동신호를 반전시켜 상기 방전부로 전달하는 제2 인버터를 포함하는 것을 특징으로 하는 코아전압의 방전장치.
제1항에 있어서, 상기 뱅크 신호제어부는 상기 다수의 구동신호가 입력되는 부정 논리 합(NOR) 게이트와,

상기 부정 논리합 게이트의 출력신호를 반전시켜 상기 비교부로 전달하는 제 3 인버터를 포함하는 것을 특징으로 하는 코아전압의 방전장치.
제1항에 있어서, 상기 비교부는 기준전압과 상기 코아전압을 전압분배한 피드백 전압을 입력신호로 하는 차동증폭기를 포함하는 것을 특징으로 하는 코아전압의 방전장치.
제1항에 있어서, 상기 방전장치는 상기 코아전압을 전압 분배하여 상기 비교부로 피드백시키는 피드백 전압 생성부를 더 포함하는 것을 특징으로 하는 코아전압의 방전장치.
제1항에 있어서, 상기 방전 중단부는 상기 비교부의 출력단자와 접지간에 접속되며 상기 제2 제어신호에 응답하여 구동되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 코아전압의 방전장치.