KR100290281B1 - 강유전체 램 장치와 그것의 독출 및 기입 방법들 - Google Patents
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Abstract
본 발명에 따른 강유전체 램 장치 (FERROELECTRIC RAM DEVICE)는 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하고, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 그리고 상기 강유전체 커패시터의 타 전극은 접지되며; 일련의 감지 및 재기입 구간들이 수행되는 독출 동작 동안에, 소정의 신호에 응답해서 상기 감지 구간에서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하고, 그 다음에 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 제 1 회로와; 상기 제 1 회로에 의해서 감지된 멀티 비트 데이터에 대응하는 전압과 상기 재기입 구간에서 상기 제 1 회로에 의해서 수행되는 재기입 동작의 기준이 되는 전압을 비교하는 제 2 회로와; 상기 감지 구간에서 상기 신호를 발생하고, 그리고 상기 재기입 구간에서 상기 제 2 회로에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 3 회로를 포함한다. 그리고, 상기 제 3 회로는 상기 감지 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 재기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 신호를 발생한다.
Description
본 발명은 불 휘발성 메모리 장치에 관한 것으로서, 구체적으로는 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하는 강유전체 램 장치와 그것의 독출 및 기입 방법들에 관한 것이다.
최근(recently), 전인 오프시 조차 데이터를 유지하는 기능을 갖는 불 휘발성 메모리는 히스테리시스 특성(hysteresis characteristics)을 보이는 PZT(PbZrxTi1-xO2), SBT (SrBi2Ta2O9)와 같은 강유전 물질의 사용을 통해 실현되어 지고 있다. 메모리 셀에 그러한 강유전 물질을 사용함으로써, 불 휘발성 메모리는 간단한 구조로 구현될 수 있다.
강유전체 램(FRAM : Ferroelectric Random Access Memory) 장치는 불 휘발성의 특성을 가지며, 고속 저전압 동작이 가능하기 때문에 많은 메모리 칩 메이커들의 관심과 경쟁이 고조되고 있다. 예컨대, FRAM의 동작 속도는 분극 반전 시간에 의해 결정된다. 강유전체 커패시터의 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가 전압 등에 따라서 결정되나, 통상 ns 단위이다. 이는 ㎲ 단위의 독출/기입 시간을 갖는 EEPROM이나 플래시 메모리와 비교할 때 훨씬 빠른 속도로 동작 가능함을 의미한다.
불 휘발성 메모리 장치는, 일반적으로, 전기적으로 소거 및 프로그램 가능한 롬 (electrically erasable and programmable read only memory : EEPROM) 셀, 마스크 롬 (mask ROM) 그리고 강유전체 램을 이용하여 구현되어 왔다. 점차적으로 집적도가 향상됨에 따라 동일한 칩 면적에서 메모리 장치의 용량 역시 증가되었다. 하지만, 단일 비트 정보를 저장하는 경우, 메모리 장치의 용량이 증가되면 집적도의 향상에도 불구하고 칩 면적은 증가된다. 이러한 문제를 해결하기 위해 하나의 메모리 셀 (memory cell)에 멀티 비트 데이터 (multi bit data) 또는 멀티 레벨 데이터 (multi level data)를 저장하는 기술이 개발되어 왔고, 특히 강유전체 램 장치의 메모리 셀에 멀티 비트 데이터를 저장하고 그리고 독출할 수 있는 기술이 계속해서 개발되고 있다.
따라서 본 발명의 목적은 멀티 비트 데이터 또는 멀티 레벨 데이터를 저장하는 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 하나의 메모리 셀에 저장된 멀티 비트 데이터 또는 멀티 레벨 데이터를 독출하기 위한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 하나의 메모리 셀에 멀티 비트 데이터 또는 멀티 레벨 데이터를 기입하기 위한 방법을 제공하는 것이다.
제1도는 본 발명에 따른 강유전체 램 장치의 구성을 보여주는 블럭도.
제2도는 강유전체 커패시터의 히스테리시스 P-V 스위칭 루프를 보여주는 도면.
제3도는 본 발명의 바람직한 실시예에 따른 감지 증폭부를 보여주는 회로도.
제4도는 본 발명의 독출 동작에 따른 히스테리시스 특성 및 전압 (Vin)의 변화를 보여주는 도면.
제5도는 본 발명의 기입 동작에 따른 히스테리시스 특성 및 전압 (Vin)의 변화를 보여주는 도면. 그리고,
제6도는 본 발명의 변형예에 따른 강유전체 램 장치의 구성을 보여주는 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리 셀 어레이 120 : 행 디코더
140 : 열 디코더 160 : 감지 증폭부
180 : 독출/기입 제어부 200 : 스위치부
[구성]
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하고, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 그리고 상기 강유전체 커패시터의 타 전극은 접지되며; 일련의 감지 및 재기입 구간들이 수행되는 독출 동작 동안에, 소정의 신호에 응답해서 상기 감지 구간에서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하고, 그 다음에 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 제 1 수단과; 상기 제 1 수단에 의해서 감지된 멀티 비트 데이터에 대응하는 전압과 상기 재기입 구간에서 상기 제 1 수단에 의해서 수행되는 재기입 동작의 기준이 되는 전압을 비교하는 제 2 수단과; 상기 감지 구간에서 상기 신호를 발생하고, 그리고 상기 재기입 구간에서 상기 제 2 수단에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 3 수단을 포함하되; 상기 제 3 수단은 상기 감지 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극 되도록 양의 펄스로서, 그리고 상기 재기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 신호를 발생한다.
이 실시예에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출력 전압이 상기 기준 전압에 비해서 낮을 때 계속해서 음의 방향으로 전압 레벨이 증가하는 상기 신호를 발생한다.
이 실시예에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출력 전압이 상기 기준 전압에 비해서 높을 때 음의 방향에서 양의 방향으로 전압 레벨이 증가하는 상기 신호를 발생한다.
이 실시예에 있어서, 상기 신호가 상기 음의 방향에서 상기 양의 방향으로 전환될 때 상기 신호는 상기 음의 펄스의 최초 전압 레벨의 1/n (여기서, n = 2 또는 그 보다 큰 양의 정수)에 해당하는 전압 레벨을 갖는다.
이 실시예에 있어서, 상기 제 1 수단은 양의 입력 단자, 음의 입력 단자 및 출력 단자를 가지며, 상기 양의 입력 단자는 상기 신호를 제공받고 그리고 상기 음의 입력 단자는 상기 비트 라인에 연결되는 연산 증폭기 및; 상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결된 선형 커패시터를 포함한다.
이 실시예에 있어서, 상기 제 2 수단은 두 개의 입력 단자들 및 출력 단자를 가지며, 상기 입력 단자들 중 하나의 입력 단자가 상기 연산 증폭기의 출력 단자에 연결되고 그리고 상기 다른 입력 단자가 상기 기준 전압을 제공받는 비교기를 포함한다.
이 실시예에 있어서, 상기 기준 전압은 독출 동작 동안에 접지 전압의 레벨을 갖는다.
본 발명의 다른 특징에 의하면, 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하고, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트라인에 연결되고. 그리고 상기 강유전체 커패시터의 타 전극은 접지되며, 일련의 분극 반전 구간 및 기입 구간을 통해서 수행되는 기입 동작 동안에, 상기 분극 반전 구간에서 소정의 신호에 응답해서 상기 강유전 물질의 분극을 반전시키고, 그리고 기인하고자 하는 멀티 비트 데이터를 상기 메모리 셀에 기입하는 제 1 수단과; 상기 기입 구간에서 상기 제 1 수단의 출력 전압과 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 기입 전압을 비교하는 제 2 수단과; 상기 분극 반전 구간에서 상기 신호를 발생하고, 그리고 상기 기입 구간에서 상기 제 2 수단에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 3 수단을 포함하되; 상기 제 3 수단은 상기 분극 반전 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 신호를 발생한다.
이 실시예에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출력 전압이 상기 기입 전압에 비해서 낮을 때 계속해서 음의 방향으로 전압 레벨이 증가하는 상기 신호를 발생한다.
이 실시예에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출력 전압이 상기 기준 전압에 비해서 높을 때 음의 방향에서 양의 방향으로 전압 레벨이 증가하는 상기 신호를 발생한다.
이 실시예에 있어서, 상기 신호가 상기 음의 방향에서 상기 양의 방향으로 전환될 때 상기 신호는 상기 음의 펄스의 최초 전압 레벨의 1/n (여기서, n = 2 또는 그 보다 큰 양의 정수)에 해당하는 전압 레벨을 갖는다.
이 실시예에 있어서, 상기 분극 반전 구간이 수행되고 상기 기입 구간이 수행되기 이전에 초기화 동작이 수행되며, 상기 제 1수단은 양의 입력 단자, 음의 입력 단자 및 출력 단자를 가지며, 상기 양의 입력 단자는 상기 신호를 제공받고 그리고 상기 음의 입력 단자는 상기 비트 라인에 연결되는 연산 증폭기와; 상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결된 선형 커패시터 및; 상기 초기화 동작이 수행되는 동안에 상기 제 3 수단으로부터 제공되는 스위칭 신호에 응답해서 상기 연산 증폭기의 출력 단자와 그것의 음의 입력 단자를 전기적으로 연결시키기 위한 스위치를 포함하되, 상기 스위칭 신호가 인가될 때 상기 연산 증폭기의 양의 입력 단자는 접지 전압으로 유지된다.
이 실시예에 있어서, 상기 제 2 수단은 두 개의 입력 단자들 및 출력 단자를 가지며, 상기 입력 단자들 중 하나의 입력 단자가 상기 연산 증폭기의 출력 단자에 연결되고 그리고 상기 다른 입력 단자가 상기 기준 전압을 제공받는 비교기를 포함한다.
본 발명의 또 다른 특징에 의하면, 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성되어 있되, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 상기 강유전체 커패시터의 타 전극은 접지되며, 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하는 적어도 하나의 메모리 셀을 포함하는 불 휘발성 메모리 장치의 데이터 독출 방법에 있어서: 소정의 신호에 응답해서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하는 단계와; 상기 감지 단계에서 감지된 데이터에 대응하는 전압과 재기입 동작의 기준이 되는 전압을 비교하는 단계 및, 상기 감지 단계에서 상기 신호를 발생하고, 그리고 상기 비교 단계에서 비교된 결과에 따라서 음의 펄스 전압으로 상기 신호를 발생하여 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 단계를 포함하되, 상기 신호는 상기 감지 단계에서 상기 강유전 물질이 양의 분극 영역으로 최대로 분극되도록 양의 펄스 전압을 가지며, 상기 재기입 단계에서 소정 시간 간격을 두고 점차적으로 증가하는 음의 펄스 전압을 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 기준 전압은 접지 전압의 레벨을 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 신호의 전압 레벨은 상기 음의 펄스 전압으로 발생되는 동안에, 상기 감지 단계에서 감지된 데이터에 대응하는 전압이 상기 기준전압에 비해서 높을 때 계속해서 음의 방향으로 증가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 신호의 전압 레벨은 상기 음의 펄스 전압으로 발생되는 동안에 상기 감지 단계에서 감지된 데이터에 대응하는 전압이 상기 기준 전압에 비해서 낮을 때 음의 방향에서 양의 방향으로 증가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 신호가 상기 음의 방향에서 상기 양의 방향으로 전환될 때 상기 신호는 상기 음의 펄스의 최초 전압 레벨의 1/n (여기서, n = 2 또는 그 보다 큰 양의 정수)에 해당하는 전압 레벨을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 2 개의 주전극들 사이에 강유전 물질이 삽입되고 그리고 상기 하나의 주전극이 접지된 강유전체 커패시터, 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하며, 양의 입력 단자, 음의 입력 단자 및 출력 단자를 가지며, 상기 양의 입력 단자는 제 1 신호를 제공받고 그리고 상기 음의 입릭 단자는 상기 강유전체 커패시터의 다른 전극에 상기 스위칭 트랜지스터를 통해서 연결되는 연산 증폭기와; 상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결된 커패시터와; 제 2 신호에 응답해서 상기 연산 증폭기의 출력 단자와 그것의 음의 입력 단자를 전기적으로 연결시키기 위한 스위치 및; 두 개의 입력 단자들 및 출력 단자를 가지며, 상기 입력 단자들 중 하나의 입력 단자가 상기 연산 증폭기의 출력 단자에 연결되고 그리고 상기 다른 입력 단자가 기입 동작의 기준이 되는 전압을 제공받는 비교기를 포함하는 불 휘발성 메모리 장치의 기입 방법에 있어서: 상기 제 1 신호에 응답해서 양의 분극 영역에서 최대로 분극되도록 상기 강유전 물질의 분극을 반전시키는 단계와; 상기 연산 증폭기의 양의 입력 단자를 접지시킨 상태에서 상기 제 2 신호에 응답해서 상기 연산 증폭기의 음의 입력 단자와 출력 단자를 전기적으로 연결시키는 단계와; 상기 연산 증폭기의 출력 전압과 상기 기입 전압을 비교하는 단계 및; 상기 비교 단계에서 비교된 결과에 응답해서 상기 제 1 신호의 전압 레벨을 제어하여 상기 메모리 셀에 상기 멀티 비트 데이터를 기입하는 단계를 포함하되; 상기 제 1 신호는 상기 분극 반전 단계에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스 전압을 가지며, 상기 기입 단계에서 상기 최대로 분극된 강유전 물질이 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스 전압을 갖는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 행들과 열들로 배열된 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성되어 있되, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 상기 강유건체 커패시터의 타 전극은 접지되며; 상기 행들을 따라서 배열된 복수개의 비트 라인들과; 제 1 신호에 응답해서 상기 비트 라인들 중 하나의 비트 라인을 선택하기 위한 제 1 수단과; 일련의 감지 및 재기입 구간들이 수행되는 독출 동작 동안에, 제 2 신호에 응답해서 상기 감지 구간에서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하고, 그 다음에 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 제 2 수단과; 상기 제 2 수단에 의해서 감지된 멀티 비트 데이터에 대응하는 전압과 상기 재기입 구간에서 상기 제 2 수단에 의해서 수행되는 재기입 동작의 기준이 되는 전압을 비교하는 제 3 수단과; 상기 감지 구간에서 상기 제 2 신호를 발생하고, 그리고 상기 재기입 구간에서 상기 제 3 수단에 의해서 비교된 결과에 응답해서 상기 제 2 신호의 전압 레벨을 제어하는 제 4 수단을 포함하되; 상기 제 4 수단은 상기 감지 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 재기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 제 2 신호를 발생한다.
본 발명의 또 다른 특징에 의하면, 행들과 열들로 배열된 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성되어 있되, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 상기 강유전체 커패시터의 타 전극은 접지되며; 상기 행들을 따라서 배열된 복수개의 비트 라인들과; 제 1 신호에 응답해서 상기 비트 라인들 중 하나의 비트 라인을 선택하기 위한 제 1 수단과; 일련의 분극 반전 구간 및 기입 구간을 통해서 수행되는 기입 동작 동안에, 상기 분극 반전 구간에서 제 2 신호에 응답해서 상기 강유전 물질의 분극을 반전시키고, 그리고 기입하고자 하는 멀티 비트 데이터를 상기 메모리 셀에 기입하는 제 2 수단과; 상기 기입 구간에서 상기 제 2 수단의 출력 전압과 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 기입 전압을 비교하는 제 3 수단 및; 상기 분극 반전 구간에서 상기 제 2 신호를 발생하고, 그리고 상기 기입 구간에서 상기 제 3 수단에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 4 수단을 포함하되; 상기 제 4 수단은 상기 분극 반전 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 제 2 신호를 발생한다.
[작용]
이와같은 장치 및 방법에 의해서, 하나의 강유전체 커패시터 및 스위칭 트랜지스터로 구성된 메모리 셀에 멀티 비트 또는 멀티 레벨 데이터를 안정하게 기입/독출할 수 있다.
[실시예]
이하 본 발명의 실시예에 따른 참조도면 제1도 내지 제6도에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
제1도는 본 발명의 바람직한 실시예에 따른 강유전체 램 장치의 구성을 보여주는 블럭도이다. 그리고, 제2도는 강유전체 커패시터의 히스테리시스 P-V 스위칭 루프를 보여주는 그래프이다.
제1도를 참조하면, 강유전체 램 장치는 메모리 셀 어레이 (memory cell array) (100), 행 디코더 (row decoder) (120), 열 디코더 (column decoder)(140), 감지증폭부 (sense amplification section) (160), 및 독출/기입 제어부(read/write control section)(180)을 포함한다. 상기 어레이 (100)는 복수 개의 리드 라인들 (WLm) (m=0, 1, 2, …, i), 상기 워드 라인들 (WLm)과 직교하는 방향으로 배열된 복수 개의 비트 라인들 (BLn) (n=0, 1, 2, …, j), 그리고 상기 워드 라인들 (WLm)과 상기 비트 라인들 (BLn)이 교차하는 곳에 배열되는 복수 개의 메모리 셀들 (Mmn)을 포함한다.
상기 메모리 셀들 (Mmn) 각각은 하나의 스위칭 트랜지스터 (a switching transistor) (ST)와 하나의 강유전체 커패시터 (a ferroelectric capacitor) (FC)로 이루어져 있다. 상기 메모리 셀들 (Mmn)의 각 스위칭 트랜지스터 (ST)는 제어 게이트 및 전류 통로를 가지며, 상기 각 제어 게이트는 대응하는 워드 라인들(WLi)에 각각 연결되어 있다. 상기 메모리 셀들 (Mmn)의 각 강유전체 커패시터(FC)는 2 개의 주전극들을 가지며, 상기 주전극들 사이에 각각 강유전 물질이 삽입되어 있다. 상기 메모리 셀들 (Mmn)의 각 강유전체 커패시터 (FC)의 하나의 전극은 접지되고, 다른 전극은 대응하는 상기 스위칭 트랜지스터 (ST)들의 전류 통로들을 통해서 대응하는 비트 라인들 (BLj)에 각각 연결되어 있다.
상기 메모리 셀들 (Mmn)의 강유전체 커패시터 (FC)들의 주전극들 사이에 각각 삽입된 강유전 물질의 분극 (P) (제2도 참조)에 따라 상기 셀들 (Mmn)에 멀티 비트 또는 멀티 레벨 데이터가 각각 저장될 수 있다.
상기 행 디코더 (120)는 상기 워드 라인들 (WLm) 중 하나의 워드 라인을 선택한다. 상기 열 디코더 (140)는 상기 비트 라인들 (BLn) 중 K나의 비트 라인을 선택한다. 상기 감지증폭부 (160)는 독출/기입 동작 동안에 전압들 (Vref) 및 (Vin)을 받아들여서 상기 선택된 워드 라인 및 비트 라인에 관련된 메모리 셀에 저장된 멀티 비트 데이터를 감지하고, 그리고 기입하고자 하는 멀티 비트 데이터를 상기 메모리 셀에 기입한다. 상기 독출/기입 제어부 (180)는 기입/독출 동작 동안에 상기 감지증폭부 (160)에 의해서 감지된 멀티 비트 데이터에 대응하는 전압(Vout)에 따라 상기 전압들 (Vref) 및 (Vin)을 상기 감지증폭부 (160)에 제공하여서 선택된 메모리 셀에 대한 독출/기입 동작을 제어한다. 상기 감지증폭부 (160)에 대한 설명은 이후 설명된다.
제3도는 본 발명의 바람직한 실시예에 따른 감지증폭부의 회로 구성을 보여주는 회로도이다. 제3도에서, 편의상 하나의 비트 라인에 대응하는 하나의 감지 증폭부를 도시하였지만, 나머지 비트 라인들에 대응하는 감지 증폭부들 역시 동일한 구성을 갖는다.
본 발명의 바람직한 실시예에 따른 감지 증폭부는 하나의 연산 증폭기 (10), 하나의 선형 커패시터 (12), 하나의 비교기 (14), 그리고 하나의 스위치 (16)를 포함한다. 상기 연산 증폭기 (10)는 전압 이득이 무한대이다. 상기 연산 증폭기 (10)의 음의 입력 단자 (-)는 스위칭 트랜지스터 (ST)를 통해서 강유전체 커패시터 (FC)의 일 전극에 연결되고, 상기 연산 증폭기 (10)의 양의 입력 단자 (+)는 상기 전압 (Vin)이 공급되는 라인 (11)에 연결되어 있다. 상기 전압 (Vin)의 레벨은 기입 및 독출 동작 동안에 가변된다 (제4도 및 제5도 참조).
상기 선형 커패시터 (12) 및, 제1도의 독출/기입 제어부 (180)로부터 제공되는 신호 (SW)에 제어되는 상기 스위치 (16)는 상기 연산 증폭기 (10)의 음의 입력 단자 (-)와 출력 단자 (13) 사이에 병렬로 연결되어 있다. 상기 비교기 (14)는 상기 연산 증폭기 (10)의 출력 전압 (Vout)과 상기 제어부 (180)로부터 제공되는 전압 (Vref)을 비교하고, 그 결과 (CONT)를 상기 제어부 (180)에 제공한다. 상기 제어부 (180)는 기입/독출 동작 동안에 상기 비교기 (14)로부터 제공되는 신호 (CONT)에 응답해서 상기 전압 (Vin)의 레벨을 가변시킴으로써 상기 선택된 메모리 쉘에 대한 기입/독출 동작을 제어한다. 상기 기입/독출 제어부 (180)에 대한 상세 회로는 도면에는 도시되지 않았지만 전술한 기능에 따라 이 분야의 통상적인 지식을 습득한 자들에게 구현 가능하기 때문에, 여기서 그것에 대한 상세 회로는 생략된다.
[독출 동작]
제4도는 본 발명의 바람직한 실시예의 독출 동작에 따른 히스테리시스 루프 및 전압 (Vin)의 변화를 보여주는 도면이다. 제1도 내지 제4도를 참조하여, 본 발명의 바람직한 실시예에 따른 독출 동작이 이하 설명된다.
본 발명에 따른 독출 동작은 감지 동작 (sense operation)과 재기입 동작 (rewrite operation)의 순서에 따라 수행된다. 상기 감지 동작 동안에 어드레싱되는 메모리 셀 즉, 강유전체 커패시터 (FC)에 저장된 멀티 비트 또는 멀티 레벨 데이터가 제1도의 감지증폭부 (160) 및 독출/기입 제어부 (180)를 통해서 감지된다. 그 다음에, 상기 감지 동작이 수행된 후 상기 강유전체 커패시터 (FC)에 저장되었던 멀티 비트 데이터가 파괴되기 때문에, 본래의 멀티 비트 데이터를 상기 어드레성된 메모리 셀에 재기입하기 위한 상기 재기입 동작이 수행된다.
먼저, 임의의 워드 라인 (WLi) 및 비트 라인 (BLj)이 어드레싱되면, 상기 라인들 (WLi) 및 (BLj)에 관련된 메모리 셀 (Mij)의 스위칭 트랜지스터 (ST)가 도전된다. 상기 메모리 셀 (Mij)을 구성하는 강유전체 커패시터 (FC)의 일 전극은 상기 도전된 스위칭 트랜지스터 (ST)를 통해서 연산 증폭기 (10)의 음의 입력 단자 (-)에 전기적으로 연결된다. 그 다음에, 제4도에 도시된 바와 같이, 라인 (11)을 통해서 소정 레벨의 전압 (Vin)이 연산 증폭기 (10)의 양의 입력 단자 (+)에 인가되면, 연산 증폭기 (10)의 특성에 따라 상기 음의 임력 단자 (-) 역시 상기 전압(Vin)의 레벨을 갖는다. 상기 전압 (Vin)은 상기 메모리 셀 (Mij)의 강유전체 커패시터 (FC)에 삽입된 강유전 물질이 양의 분극 영역에서 최대값 (제4도의 점 A)까지 분극되도록 충분히 큰 양의 전압 레벨을 갖는다. 상기 연산 증폭기 (10)의 음의 입력 단자 (-)와 접지 사이의 전압차로 인해 비트 라인에서 접지 방향으로 전계가 형성된다. 그 결과, 상기 강유전체 커패시터 (FC)의 주전극들 사이에 삽입된 강유전 물질의 분극 (P)은 점 (A)에 도달된다.
그 후, 제4도에 도시된 바와같이, 상기 전압 (Vin)이 양의 전압에서 OV로 떨어지더라도 강유전 물질의 분극 (P)은 점 (B)에서 잔류된다. 이때, 상기 연산 증폭기 (10)로부터 출력되는 전압 (Vout)은 △P/C12로 표기될 수 있다. 결과적으로, 상기 메모리 셀 (Mij)에 저장된 멀티 비트 데이터의 감지가 완료되었다. 여기서, 기호 (△P)는 전압 (Vin)에 의한 강유전 물질의 분극 변화량을 나타낸다.
상기 메모리 셀 (Mij)에 저장되었던 멀티 비트 데이터가 전술한 감지 동작에 파괴되었기 때문에, 상기 감지된 멀티 비트 데이터는 상기 연산 증폭기 (10)의 출력 전압 (Vout)에 기준하여 상기 메모리 셀 (Mij)에 재기입되어야 한다.
재기입 동작이 수행되면, 제1도의 독출/기입 제어부 (180)는 연산 증폭기 (10)의 양의 입력 단자 (+)와 비교기 (14)에 전압들 (Vin) 및 (Vref)을 각각 제공한다. 여기서, 상기 전압 (Vref)은, 본 발명의 실시예에서, 독출 동작이 수행되는 동안에 OV로 설정된다. 상기 전압 (Vin)의 레벨은, 제4도에 도시된 바와같이, 소정의 시간 간격을 두고 점차적으로 음의 방향으로 증가된다. 상기 전압 (Vin)이 음의 방향으로 증가됨에 따라 상기 메모리 셀 (Mij)의 커패시터 (FC) 양단의 전압차로 인해 감지 동작과 반대로 접지에서 비트 라인 방향으로 전계가 형성된다. 그에 따라서, 강유전 물질의 분극은 상기 전압 (Vin)의 크기에 따라, 제4도에 도시된 바와같이, 점차적으로 양의 분극 영역에서 음의 분극 영역 즉, 점 (B)에서 점 (C)으로 차례로 변화된다.
이와 동시에, 감지 증폭부 내의 비교기 (14)는 연산 증폭기 (10)의 출력 전압 (Vout)과 제어부 (180)로부터 제공되는 전압 (Vref - 독출 동작시 OV)을 비교한 신호 (CONT)를 발생하고, 상기 신호 (CONT)를 상기 제어부 (180)로 제공한다. 상기 제어부 (160)는 상기 신호 (CONT)에 응답해서 상기 전압 (Vin)의 레벨을, 제4도에 도시된 바와같이, 소정의 시간 간격을 두고 점차적으로 음의 방향으로 증가시킨다.
하지만, 상기 전압 (Vin)이 점차적으로 음의 방향으로 증가하는 경우, 정확하게 본래의 분극 (제4도에서 점 1의 상태점)에 도달하는 것은 어렵다. 만약, 상기 전압 (Vin)에 따라 가변되는 강유전 물질의 분극 (P)이 본래의 상태점 (제4도에서 점 1)에 비해서 더 낮은 음의 분극 영역 (예컨대, 제4도에서 점 8)에 존재하면, 즉 상기 연산 증폭기 (10)의 출력 전압 (Vout)이 상기 전압 (Vref : OV)에 비해서 낮을 때, 상기 비교기 (14)는 이전 상태에 상반되는 레벨을 갖는 상기 신호 (CONT)를 발생한다. 상기 신호 (CONT)를 제공받는 상기 제어부 (180)는, 제4도에 도시된 바와같이, 상기 전압 (Vin)을 음의 방향에서 양의 방향으로 바꿔서 소정의 시간 간격을 두고 점차적으로 증가시킨다. 상기 비교기 (14)의 두 입력 전압들 (Vout) 및 (Vref)이 일치할 때까지 상기 전술한 일련의 전압 방향 전환 과정이 반복적으로 수행된다. 여기서, 음의 방향에서 양의 방향으로 전환된 상기 전압 (Vin)은 전환되기 이전의 최초 전압 레벨 (예컨대, 제4도에서 점 5에 대응하는 전압-Vin-레벨)의 1/n (n=2 또는 그 보다 큰 정수)에 해당하는 레벨을 갖는다. 본 실시예에서, 상기 n은 5이다.
전술한 일련의 과정이 반복적으로 수행됨에 따라, 감지된 상기 메모리 셀 (Mij)에 대응하는 상태점 (점 B)은 빠르고 그리고 정확하게 감지되기 이전의 상태 점 (점 D)으로 복원된다. 즉, 감지 동작과 재기입 동작으로 이뤄지는 독출 동작이 완료된다.
[기입 동작]
제5도는 본 발명의 기입 동작에 따른 히스테리시스 곡선 및 전압 (Vin)의 변화를 보여주는 도면이다. 제1도 내지 제3도, 그리고 제5도를 참조하여서, 본 발명에 따른 기입 동작이 이하 설명된다. 본 발명에 따른 기입 동작은 제5도에서 알 수 있듯이 분극 반전 구간, 초기화 구간 및 기입 구간으로 구분된다. 하지만, 본 발명에 따른 멀티 비트 데이터를 임의의 메모리 셀 (예컨대, Mij)에 기입하는 동작은 독출 동작과 유사한 과정을 통해서 수행된다.
전술한 독출 동작과 마찬가지로, 먼저, 분극 반전 구간에서, 상기 메모리 셀(Mij)의 강유전체 커패시터 (FC)에 삽입된 강유전 물질의 분극 (P)이 양의 분극 영역의 최대점 (제5도에서 점 A)에서 존재하도록 연산 증폭기 (10)의 양의 입력 단자 (+)에, 제5도에 도시된 바와같이, 양의 전압 (Vin)이 인가된다. 상기 전압 (Vin)이 양의 전압 레벨에서 OV로 떨어지더라도, 상기 커패시터 (FC)의 분극 (P)은 점 (B)에 잔류한다.
그 다음에, 초기화 구간에서 연산 증폭기 (10)의 음의 입력 단자 (-)와 출력 단자 (13)는, 독출/기입 제어부 (180)로부터 제공되는 양의 전압 레벨을 갖는, 신호 (SW)에 제어되는 스위치 (16)에 의해서 전기적으로 연결된다. 상기 연산 증폭기 (10)의 양의 입력 단자 (+)가 OV로 유지되기 때문에, 상기 출력 단자 (13)는 독출 동작과 달리 OV로 설정된다. 그리고, 독출/기입 제어부 (180)로부터 비교기 (14)에 제공되는 전압 (Vref)은 독출 동작과 달리 기입하고자 하는 멀티 비트 데이터에 대응하는 레벨의 전압 즉, 음의 전압 (-Vdata)이 인가된다.
계속해서, 앞서 설명된 재기입 동작과 마찬가지로, 상기 기입 구간에서 상기 연산 증폭기 (10)의 양의 입력 단자 (+)에, 제5도에 도시된 바와같이, 소정의 시간 간격을 두고 순차적으로 음의 방향으로 증가하는 전압 (Vin)이 인가된다. 이후, 재기입 동작에서 설명된 일련의 재기입 과정 즉, 상기 비교기 (14)의 두 입력 전압들 (Vout) 및 (Vref)이 일치할 때까지 재기입 동작과 동일한 방법으로 원하는 멀티 비트 데이터를 상기 메모리 셀 (Mij)에 기입하게 된다. 그러므로, 설명의 중복을 피하기 위해서, 기입 동작에 대한 설명은 여기서 생략된다.
제6도는 본 발명의 변형예에 따른 강유전체 램 장치의 구성을 보여주는 블럭도이다. 제6도에 있어서, 제1도의 구성 요소와 동일한 기능을 가지는 구성 요소에 대해서 동일한 참조번호를 병기한다.
제6도를 참조하면, 강유전체 램 장치의 메모리 셀 어레이 (100), 행 디코더 (120), 열 디코더 (140), 감지 증폭부 (160), 독출/기입 제어부 (180), 그리고 스위칭 회로 (200)를 포함한다. 상기 메모리 셀 어레이 (100)는 제1도의 그것과 동일한 구성을 갖기 때문에, 그것에 대한 설명은 생략된다. 상기 스위칭 회로 (200)는 선택 신호들 (BLSn)에 제어되는 복수 개의 NMOS 트랜지스터들 (MNO)-(MNj)로 이루어져 있고, 상기 트랜지스터들 (MNO)-(MNj)의 전류 통로들은 대응하는 비트 라인들 (BLj)과 상기 감지 증폭부 (160) 사이에 상호 병렬로 연결되어 있다. 상기 감지 증폭부 (160)는 제3도의 그것과 동일한 구성 및 기능을 수행하기 때문에 여기서 그것에 대한 설명은 생략된다.
본 발명의 변형예에 따른 강유전체 램 장치는, 제6도에서 알 수 있듯이, 복수 개의 비트 라인들 (BLj) 당 하나의 감지 증폭부 (160)를 사용한다는 점이 제1도의 그것과 다른 점이다. 따라서, 제6도에 도시된 강유전체 램 장치의 기입/독출 동작들은 제1도의 그것과 동일하게 수행되기 때문에, 설명의 중복을 피하기 위해서 여기서 그것에 대한 설명은 생략된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 본 발명에 따른 강유전체 램 장치는 진폭이 점차적으로 증가하는 펄스 진폭 프로그램밍 (pulse amplitude programming : PAP)을 이용하여 멀티 비트 데이터를 하나의 메모리 셀에서/로 독출/기입할 수 있다.
Claims (21)
- 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하고, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트라인에 연결되고, 그리고 상기 강유전체 커패시터의 타 전극은 접지되며; 일련의 감지 및 재기입 구간들이 수행되는 독출 동작 동안에, 소정의 신호에 응답해서 상기 감지 구간에서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하고, 그 다음에 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 제 1 수단과; 상기 제 1 수단에 의해서 감지된 멀티 비트 데이터에 대응하는 전압과 상기 재기입 구간에서 상기 제 1 수단에 의해서 수행되는 재기입 동작의 기준이 되는 전압을 비교하는 제 2 수단과; 상기 감지 구간에서 상기 신호를 발생하고, 그리고 상기 재기입 구간에서 상기 제 2 수단에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 3 수단을 포함하되; 상기 제 3 수단은 상기 감지 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 재기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 신호를 발생하는 불 휘발성 메모리 장치.
- 제1항에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출력 전압이 상기 기준 전압에 비해서 높을 때 계속해서 음의 방향으로 전압 레벨이 증가하는 상기 신호를 발생하는 불 휘발성 메모리 장치.
- 제2항에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출력 전압이 상기 기준 전압에 비해서 낮을 때 음의 방향에서 양의 방향으로 전압 레벨이 증가하는 상기 신호를 발생하는 불 휘발성 메모리 장치.
- 제3항에 있어서, 상기 신호가 상기 음의 방향에서 상기 양의 방향으로 전환될 때 상기 신호는 상기 음의 펄스의 최초 전압 레벨의 1/n (여기서, n = 2 또는 그 보다 큰 양의 정수)에 해당하는 전압 레벨을 갖는 불 휘발성 메모리 장치.
- 제1항에 있어서, 상기 제 1 수단은 양의 입력 단자, 음의 입력 단자 및 출력 단자를 가지며, 상기 양의 입력 단자는 상기 신호를 제공받고 그리고 상기 음의 입력 단자는 상기 비트 라인에 연결되는 연산 증폭기 및; 상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결된 선형 커패시터를 포함하는 불 휘발성 메모리 장치.
- 제5항에 있어서, 상기 제 2 수단은 두 개의 입력 단자들 및 출력 단자를 가지며, 상기 입력 단자들 중 하나의 입력 단자가 상기 연산 증폭기의 출력 단자에 연결되고 그리고 상기 다른 입력 단자가 상기 기준 전압을 제공받는 비교기를 포함하는 불 휘발성 메모리 장치.
- 제1항에 있어서, 상기 기준 전압은 독출 동작 동안에 접지 전압의 레벨을 갖는 불 휘발성 메모리 장치.
- 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하고, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트라인에 연결되고, 그리고 상기 강유전체 커패시터의 타 전극은 접지되며; 일련의 분극 반전 구간 및 기입 구간을 통해서 수행되는 기입 동작 동안에, 상기 분극 반전 구간에서 소정의 신호에 응답해서 상기 강유전 물질의 분극을 반전시키고, 그리고 기입하고자 하는 멀티 비트 데이터를 상기 메모리 셀에 기입하는 제 1 수단과; 상기 기입 구간에서 상기 제 1 수단의 출력 전압과 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 기입 전압을 비교하는 제 2 수단과; 상기 분극 반전 구간에서 상기 신호를 발생하고, 그리고 상기 기입 구간에서 상기 제 2 수단에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 3 수단을 포함하되; 상기 제 3 수단은 상기 분극 반전 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 신호를 발생하는 불 휘발성 메모리 장치.
- 제8항에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출력 전압이 상기 기입 전압에 비해서 높을 때 계속해서 음의 방향으로 전압 레벨이 증가하는 상기 신호를 발생하는 불 휘발성 메모리 장치.
- 제9항에 있어서, 상기 제 3 수단은 상기 신호를 상기 음의 펄스로서 발생하는 동안에, 상기 제 1 수단의 출릭 전압이 상기 기준 전압에 비해서 낮을 때 음의 방향에서 양의 방향으로 전압 레벨이 증가하는 상기 신호를 발생하는 불 휘발성 메모리 장치.
- 제10항에 있어서, 상기 신호가 상기 음의 방향에서 상기 양의 방향으로 전환될 때 상기 신호는 상기 음의 펄스의 최초 전압 레벨의 1/n (여기서, n = 2 또는 그 보다 큰 양의 정수)에 해당하는 전압 레벨을 갖는 불 휘발성 메모리 장치.
- 제8항에 있어서, 상기 분극 반전 구간이 수행되고 상기 기입 구간이 수행되기 이전에 초기화 동작이 수행되며, 상기 제 1 수단은 양의 입력 단자, 음의 입력 단자 및 출력 단자를 가지며, 상기 양의 입력 단자는 상기 신호를 제공받고 그리고 상기 음의 입력단자는 상기 비트 라인에 연결되는 연산 증폭기와; 상기 연산 증폭기의 음의 입력단자와 출력 단자 사이에 연결된 선형 커패시터 및; 상기 초기화 동작이 수행되는 동안에 상기 제 3 수단으로부터 제공되는 스위칭 신호에 응답해서 상기 연산 증폭기의 출력 단자와 그것의 음의 입력 단자를 전기적으로 연결시키기 위한 스위치를 포함하되, 상기 스위칭 신호가 인가될 때 상기 연산 증폭기의 양의 입력 단자는 접지 전압으로 유지되는 불 휘발성 메모리 장치.
- 제8항에 있어서, 상기 제 2 수단은 두 개의 입력 단자들 및 출력 단자를 가지며, 상기 입력 단자들 중 하나의 입력 단자가 상기 연산 증폭기의 출력 단자에 연결되고 그리고 상기 다른 입력 단자가 상기 기준 전압을 제공받는 비교기를 포함하는 불 휘발성 메모리 장치.
- 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성되어 있되, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 상기 강유전체 커패시터의 타 전극은 접지되며, 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하는 적어도 하나의 메모리 셀을 포함하는 불 휘발성 메모리 장치의 데이터 독출 방법에 있어서: 소정의 신호에 응답해서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하는 단계와; 상기 감지 단계에서 감지된 데이터에 대응하는 전압과 재기입 동작의 기준이 되는 전압을 비교하는 단계 및; 상기 감지 단계에서 상기 신호를 발생하고, 그리고 상기 비교 단계에서 비교된 결과에 따라서 음의 펄스 전압으로 상기 신호를 발생하여 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 단계를 포함하되, 상기 신호는 상기 감지 단계에서 상기 강유전 물질이 양의 분극 영역으로 최대로 분극되도록 양의 펄스 전압을 가지며, 상기 재기입 단계에서 소정 시간 간격을 두고 점차적으로 증가하는 음의 펄스 전압을 갖는 것을 특징으로 하는 독출 방법.
- 제14항에 있어서, 상기 기준 전압은 접지 전압의 레벨을 갖는 것을 특징으로 하는 독출 방법.
- 제14항에 있어서, 상기 신호의 전압 레벨은 상기 음의 펄스 전압으로 발생되는 동안에, 상기 감지 단계에서 감지된 데이터에 대응하는 전압이 상기 기준 전압에 비해서 높을 때 계속해서 음의 방향으로 증가되는 것을 특징으로 하는 독출 방법.
- 제14항에 있어서, 상기 신호의 전압 레벨은 상기 음의 펄스 전압으로 발생되는 동안에 상기 감지 단계에서 감지된 데이터에 대응하는 전압이 상기 기준 전압에 비해서 낮을 때 음의 방향에서 양의 방향으로 증가되는 것을 특징으로 하는 독출 방법.
- 제17항에 있어서, 상기 신호가 상기 음의 방향에서 상기 양의 방향으로 전환될 때 상기 신호는 상기 음의 펄스의 최초 전압 레벨의 1/n (여기서, n = 2 또는 그 보다 큰 양의 정수)에 해당하는 전압 레벨을 갖는 것을 특징으로 하는 독출 방법.
- 2 개의 주전극들 사이에 강유전 물질이 삽입되고 그리고 상기 하나의 주전극이 접지된 강유전체 커패시터, 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하며, 양의 입력 단자, 음의 입력 단자 및 출력 단자를 가지며, 상기 양의 입력 단자는 제 1 신호를 제공받고 그리고 상기 음의 입력 단자는 상기 강유전체 커패시터의 다른 전극에 상기 스위칭 트랜지스터를 통해서 연결되는 연산 증폭기와; 상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결된 커패시터와; 제 2 신호에 응답해서 상기 연산 증폭기의 출력 단자와 그것의 음의 입력 단자를 전기적으로 연결시키기 위한 스위치 및, 두 개의 입력 단자들 및 출력 단자를 가지며, 상기 입력 단자들 중 하나의 입력 단자가 상기 연산 증폭기의 출력 단자에 연결되고 그리고 상기 다른 입력 단자가 기입 동작의 기준이 피는 전압을 제공받는 비교기를 포함하는 불 휘발성 메모리 장치의 기입 방법에 있어서; 상기 제 1 신호에 응답해서 양의 분극 영역에서 최대로 분극되도록 상기 강유전 물질의 분극을 반전시키는 단계와; 상기 연산 증폭기의 양의 입력 단자를 접지시킨 상태에서 상기 제 2 신호에 응답해서 상기 연산 증폭기의 음의 입력 단자와 출력 단자를 전기적으로 연결시키는 단계와; 상기 연산 증폭기의 출력 전압과 상기 기입 전압을 비교하는 단계 및; 상기 비교 단계에서 비교된 결과에 응답해서 상기 제 1 신호의 전압 레벨을 제어하여 상기 메모리 셀에 상기 멀티 비트 데이터를 기입하는 단계를 포함하되 ; 상기 제 1 신호는 상기 분극 반전 단계에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스 전압을 가지며, 상기 기입 단계에서 상기 최대로 분극된 강유전 물질이 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스 전압을 갖는 것을 특징으로 하는 기입 방법.
- 행들과 열들로 배열된 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성되어 있되, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 상기 강유전체 커패시터의 타 전극은 접지되며; 상기 행들을 따라서 배열된 복수 개의 비트 라인들과; 제 1 신호에 응답해서 상기 비트 라인들 중 하나의 비트 라인을 선택하기 위한 제 1 수단과; 일련의 감지 및 재기입 구간들이 수행되는 독출 동작 동안에, 제 2 신호에 응답해서 상기 감지 구간에서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하고, 그 다음에 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 제 2 수단과; 상기 제 2 수단에 의해서 감지된 멀티 비트 데이터에 대응하는 전압과 상기 재기입 구간에서 상기 제 2 수단에 의해서 수행되는 재기입 동작의 기준이 되는 전압을 비교하는 제 3 수단과; 상기 감지 구간에서 상기 제 2 신호를 발생하고, 그리고 상기 재기입 구간에서 상기 제 3 수단에 의해서 비교된 결과에 응답해서 상기 제 2 신호의 전압 레벨을 제어하는 제 4 수단을 포함하되; 상기 제 4 수단은 상기 감지 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 재기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 제 2 신호를 발생하는 불 휘발성 메모리 장치.
- 행들과 열들로 배열된 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성되어 있되, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 상기 강유전체 커패시터의 타 전극은 접지되며; 상기 행들을 따라서 배열된 복수 개의 비트 라인들과; 제 1 신호에 응답해서 상기 비트 라인들 중 하나의 비트 라인을 선택하기 위한 제 1 수단과; 일련의 분극 반전 구간 및 기입 구간을 통해서 수행되는 기입 동작 동안에, 상기 분극 반전 구간에서 제 2 신호에 응답해서 상기 강유전 물질의 분극을 반전시키고, 그리고 기입하고자 하는 멀티 비트 데이터를 상기 메모리 셀에 기입하는 제 2 수단과; 상기 기입 구간에서 상기 제 2 수단의 출력 전압과 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 기입 전압을 비교하는 제 3 수단 및; 상기 분극 반전 구간에서 상기 제 2 신호를 발생하고, 그리고 상기 기입 구간에서 상기 제 3 수단에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 4 수단을 포함하되; 상기 제 4 수단은 상기 분극 반전 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 기입하고자 하는 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 제 2 신호를 발생하는 불 휘발성 메모리 장치.
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