JP4619004B2 - プログラマブル導電ランダムアクセスメモリ及びその検知方法 - Google Patents

プログラマブル導電ランダムアクセスメモリ及びその検知方法 Download PDF

Info

Publication number
JP4619004B2
JP4619004B2 JP2003570359A JP2003570359A JP4619004B2 JP 4619004 B2 JP4619004 B2 JP 4619004B2 JP 2003570359 A JP2003570359 A JP 2003570359A JP 2003570359 A JP2003570359 A JP 2003570359A JP 4619004 B2 JP4619004 B2 JP 4619004B2
Authority
JP
Japan
Prior art keywords
voltage
line
variable resistance
resistance memory
digit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003570359A
Other languages
English (en)
Other versions
JP2005518627A (ja
Inventor
エル キャスパー ステファン
ジー デュエスマン ケヴィン
ハッシュ グレン
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2005518627A publication Critical patent/JP2005518627A/ja
Application granted granted Critical
Publication of JP4619004B2 publication Critical patent/JP4619004B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)
  • Programmable Controllers (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

本発明は、集積メモリ回路に関する。更に詳しくは、本発明は、プログラマブル導電ランダムアクセスメモリ（ＰＣＲＡＭ）セルの内容を検知する方法に関する。
ＤＲＡＭ集積回路アレイができてから３０年を超え、半導体製造技術及び回路設計技術の発展により記憶容量が著しく増大している。これら二つの技術の著しい発展により、集積レベルも更に高くなり、これによって、メモリアレイサイズ及びコストが著しく減少するとともに、歩留まりが増大している。
ＤＲＡＭセルは、典型的には、基本的な構成要素として、アクセストランジスタ（スイッチ）と、電荷の形態で２値データビットを格納するキャパシタとを具える。典型的には、一方の極性の電荷が、論理ハイ（例えば、２値“１”）を表すためにキャパシタに格納され、逆の極性の格納された電荷が論理ロー（例えば、２値“０”）を表す。ＤＲＡＭの基本的な欠点は、キャパシタの電荷が最終的には漏洩することであり、したがって、キャパシタ電荷を「リフレッシュ」する必要があり、リフレッシュを行わない場合には、メモリセルに格納されたデータが消失する。
それに対して、通常のＳＲＡＭのメモリセルは、基本的な構成要素として、一つ以上のアクセストランジスタと、双安定ラッチとして機能するよう相互接続された二つ以上の集積回路装置の形態の記憶素子とを具える。そのような双安定ラッチの一例は、交差結合インバータである。双安定ラッチは、ＤＲＡＭセルの場合のように「リフレッシュ」される必要なく、電源電圧を受信し続ける間はデータビットを容易かつ無限に格納する。
不揮発性又は半揮発性記憶素子の他の形態を識別する努力がなされ続けている。近年の研究は、高抵抗状態と低抵抗状態のいずれかを示すようプログラムすることができる抵抗材料を注目している。そのような材料のプログラマブル抵抗素子を、例えば２値“１”データビットを格納するために高抵抗状態にプログラム（設定）し、又は、２値“０”を格納するために低抵抗状態にプログラムすることができる。格納されたデータビットを、アクセスデバイスにより抵抗性記憶素子を通じて切り替えられた読出し電流の大きさを検出することによって探索することができ、これによって、以前にプログラムされた安定した抵抗状態を表す。
最近では、プログラマブル導電記憶素子が開発されている。例えば、切替可能な抵抗状態を有するカルコゲニドガラスが、ＤＲＡＭ装置のような記憶装置で用いられるデータ格納メモリセルとして研究されている。米国特許第５，７６１，１１５号、米国特許第５，８９６，３１２号及び米国特許第６，０８４，７９６号は全てこの技術を記載しており、参照することによってここに組み込まれる。上記カルコゲニドガラスで構成されるようなプログラマブル導電記憶素子の特徴の一つは、典型的には金属イオンをドープすることができるカルコゲニドガラス及びガラスの一つ以上の表面上で互いに離間したカソード及びアノードを有する。ドープされたガラスは、通常の安定した高抵抗状態を有する。カソードとアノードの間に電圧を印加することによって、安定した低抵抗経路がガラスに生じる。したがって、安定した低抵抗状態及び高抵抗状態を用いて２値データを格納することができる。
ドープされたカルコゲニドガラス材料で構成されたプログラマブル導電記憶素子は、典型的には、記憶素子の両端間に電圧を印加することによって低抵抗状態にプログラムすることができる安定した高抵抗状態を有する。メモリセルを高抵抗状態に戻すために、典型的には、記憶素子を低抵抗状態にプログラムするのに用いられる電圧以上の負すなわち逆電圧にセルをプログラムする必要がある。特に期待されるプログラマブル導電カルコゲニドガラスの一つは、Ｇｅ：Ｓｅガラス組成を有し、銀がドープされている。
プログラマブル導電記憶素子のアレイからデータを読み出す適切な回路は、まだ十分に開発されていない。したがって、機能的なプログラマブル導電メモリを実現するために、アレイの記憶素子に格納されたデータを非破壊で検知するために適切な読出し回路が要求される。
プログラマブル導電ランダムアクセスメモリ（ＰＣＲＡＭ）セルの抵抗レベルを読み出す検知回路を提供する。上昇した行ライン電圧からアクセストランジスタを起動することによって、ＰＣＲＡＭセルの両端間に電圧差が生じる。ディジットラインとディジット相補基準ラインの両方は、第１の予め設定された電圧にプリチャージされる。検知されたセルは、ＰＣＲＡＭセルのプログラマブル導電記憶素子の抵抗を通じてディスチャージされたプリチャージ電圧を有する。ディジットラインで読み出された電圧と基準導体で読み出された導体との比較が行われる。ディジットラインの電圧が基準電圧より高い場合、セルは、高抵抗値（例えば、論理ハイ）として読み出され、それに対して、ディジットラインで測定された電圧が基準電圧の値より低い場合、セルは、低抵抗値（例えば、論理ロー）として読み出される。本発明の他の態様において、論理「ハイ」を再書込みするために、セルが検知された後、検知されたセルに関連した行ラインを、更に高い電圧に上昇することができる。
本発明を、以下説明する実施の形態により図１〜８に関連して説明する。他の実施の形態を実現することができ、本発明の範囲を逸脱することなく、開示した実施の形態に対して他の変更を行うことができる。
本発明の実施の形態によれば、メモリアレイの対を、複数のセンス増幅器にそれぞれ結合し、この場合、各メモリアレイを、複数のプログラマブルメモリセルによって構成する。所定のメモリセルの論理状態を読み出すために、適切な電圧差をプログラマブル導電記憶素子の両端間に印加する。電圧差は、プログラマブル導電記憶素子の読出し状態を可能にするのに十分である必要があるが、素子をプログラム（すなわち書き込む）ことができるには不十分である必要がある。一旦、適切な電圧差が記憶素子の両端間に存在すると、ディジット（ビット）ライン電圧値が、メモリセル及びプログラマブル導電記憶素子を通じてディスチャージされる。ディスチャージ開始後の所定の期間中、所定のメモリセルに関連したセンス増幅器を通じて、ディジットライン電圧と、基準ビットラインのディジット相補基準電圧との間の比較を行う。
予め設定された期間後にディジットライン電圧が基準ラインの電圧より高くなると、高い抵抗状態が検出され、基準ラインがグランド電位になる。しかしながら、ディジットライン電圧が基準ライン１０６の電圧より低くなると、低抵抗状態が検出され、ディジットラインがグランド電位になる。基準電圧が、隣接するメモリアレイに関連したディジット相補ラインによって発生する。互いに隣接する二つのメモリアレイはそれぞれ、二つのメモリアレイの他方が選択メモリを有する際の基準電圧のソースとして作用する。図１は、本発明の実施の形態を更に詳細に示す。
図１は、各々が複数の列１０８，１１２，１０６，１１０及び行１２２，１２６，１２８，１２４，１３０，１３２を有するメモリアレイ１００，１６５の対の一部を示す。行及び列の交差部には、メモリセル１２０のようなプログラマブル導電ランダムアクセスメモリ（ＰＣＲＡＭ）セルが形成される。センス増幅器１０２は、列ライン１０８及び列ライン１０６からの入力を受信する。センス増幅器１０４は、列ライン１１２及び列ライン１１０からの入力を受信する。各センス増幅器１０２，１０４は、検知されたメモリセル１２０が論理ハイ又は論理ローの値を格納するか否かを決定するために、読み出されたセル１２０のディジット（ビット）ライン（例えば、１０８）の電圧と基準ライン（例えば、１０６）の電圧とを比較するよう構成される。図１の配置において、セル１２０が読み出されると、ディジットライン１０８の電圧は、センス増幅器１０２によって相補ディジットライン１０６の基準電圧と比較される。
センス増幅器１０２のいずれの側が関心のあるメモリセル１２０を有するかに応じて、ディジットライン１０８又は１０６がディジットラインＤとして作動し、他の側のディジットライン１０６が基準ディジットラインＤ*として作動する。本例では、検知されたセルがメモリセル１２０であると仮定する。メモリセル１２０に関連する列ライン１０８を、ディジット（ビット）ラインＤと言及する。列ライン１０６を、ディジット相補ラインＤ*すなわち基準ラインと言及する。
各プログラマブル導電メモリセル１２０は、アクセストランジスタ１１４及びプログラマブル導電記憶素子１１６からなる。プログラマブル導電記憶素子１１６の一端を、セルプレート１１８に結合する。プログラマブル導電記憶素子１１６の他端を、アクセストランジスタ１１４のソース／ドレイン端子に結合する。アクセストランジスタ１１４の他のソース／ドレイン端子を、ディジットライン１０８に結合する。アクセストランジスタ１１４のゲートを、メモリセル１２０に関連した行ライン１２２に結合する。
さらに、Ｄ及びＤ*ラインを、予め設定された電圧値（例えば、Ｖｄｄ）にＤ及びＤ*ラインをプリチャージするプリチャージ回路１７５に結合する。Ｄ*ラインを、ｐ型相補形金属酸化膜半導体（ＣＭＯＳ）トランジスタ１７７の一端に結合し、トランジスタ１７７の他端をＶｄｄに結合する。Ｄラインを、ｐ型ＣＭＯＳトランジスタ１７９の一端に結合し、トランジスタ１７９の他端をＶｄｄに結合する。両トランジスタ１７７，１７９のゲートを、プリチャージ制御新語を受信するために互いに結合する。プリチャージ制御信号を受信すると、両トランジスタ１７７，１７９がターンオンされ、ディジットラインＤとディジット相補ラインＤ*の両方がＶｄｄにチャージされる。図１は、Ｄディジットライン及びＤ*ディジットラインの電圧を等しくする等化回路も示す。プリチャージ信号によってＤ及びＤ*がＶｄｄにプリチャージされた後、ラインは、トランジスタ１８０に供給された等化ＥＱ信号によって等化される。
図２（ａ）において、プログラマブル導電メモリセル１２０の簡単な線形図を示す。本発明を説明するために描写的なセル１２０を使用すると、ディジットラインＤが、プリチャージ中にＶｄｄに結合され、アクセストランジスタ１１４の第１端子にも結合される。アクセストランジスタ１１４をｎ型ＣＭＯＳとして示すが、他の構成要素及び電圧の対応する極性を対応するように変形する限りアクセストランジスタ１１４を容易にｐ型ＣＭＯＳトランジスタに置換することができる。トランジスタ１１４の第２端子は、プログラマブル導電記憶素子１１６の第１端子に結合される。既に説明したように、プログラマブル導電記憶素子１１６を、カルコゲニドガラス又は２値の記憶ができる他の任意の双安定抵抗材料で構成することができる。プログラマブル導電記憶素子１１６は、複数のプログラマブル導電記憶素子に対する共通導体であるセルプレート１１８に結合される。セルプレート１１８は、予め設定された電圧レベル（例えば、Ｖｄｄ／２）をセルプレート１１８に供給するために電圧端子に結合される。十分な電圧が行ライン１２２に印加されると、アクセストランジスタ１１４がターンオンして導通し、ディジットラインＤ１０８をプログラマブル導電記憶素子１１６に結合する。
行ライン１２２に印加される電圧値は、どの動作をプログラマブル導電記憶素子１１６で実行するかを命令する。例えば、Ｄライン１０８がＶｄｄ（例えば、２．５Ｖ）に結合されるとともにセルプレートが１／２Ｖｄｄ（例えば、１．２５Ｖ）に結合されると、アクセストランジスタ１１４を起動するために、少なくとも２．０５Ｖをそのゲートに印加する必要がある。アクセストランジスタ１１４のゲートの２．０５Ｖの電圧は、トランジスタ１１４をターンオンするのに十分である。その理由は、ゲートと、セルプレート１１８に結合したソース／ドレイン端子との間に少なくともしきい値電圧（ｖｔ）の電位差を形成するからである。
アクセストランジスタ１１４のゲートに印加される２．０５Ｖがアクセストランジスタ１１４をターンオンするのに十分である間、その電圧は、プログラマブル導電メモリセル１２０の読出し及び書込みを行うのに十分ではない。本実施の形態によれば、読出しを行うためにプログラマブル導電記憶素子１１６の両端間に焼く０．２Ｖを要する。さらに、プログラマブル導電記憶素子１１６に書込み（例えば、その値の再プログラム）を行うために、その両端に少なくとも０．２５Ｖを必要とし、０．２５Ｖの極性は、論理ハイと論理ローのうちのいずれが記憶素子１１６に再書込みされたかに依存する。
図２（ｂ）において、電圧レベル及びその極性を詳細に説明する。読出し動作に対して、プログラマブル導電記憶素子１１６の両端間に約０．２Ｖを要するので、約２．２５Ｖの電圧が、アクセストランジスタ１２２のゲートに結合された行ライン１２２に印加される。しきい値電圧Ｖｔが２．２５Ｖから減算され、ポイントＡが約１．４５Ｖとなる。１．２５Ｖのセルプレートは、プログラマブル導電記憶素子１１６の両端間で０．２Ｖので電圧降下が生じ、その電圧は、素子１１６の内容を読み出すのに十分であるが、素子１１６に書込みを行うには不十分である。
図２（ｃ）は、プログラマブル導電記憶素子１１６を論理ローに書き戻すための電圧レベル及び極性の例を示す。後に詳細に説明するように、プログラマブル導電メモリセル１２０に格納されたものとしてローレベルが読み出されると、Ｄライン１０８は、センス増幅器１０２によってグランドレベルになる。ポイントＡもほぼグランドレベルとなり、したがって、−１．２５Ｖの電圧降下がプログラマブルコンタクト部の両端間に生じ、論理ローがプログラマブル導電記憶素子１１５に再び書き込まれる。
図２（ｄ）は、プログラマブル導電記憶素子１１６を論理ハイに書き戻すための電圧レベル及び極性の例を示す。後に詳細に説明するように、プログラマブル導電メモリセル１２０格納されたものとして論理ハイレベルが読み出されると、Ｄライン１０８は、センス増幅器１０２によってほぼＶｄｄまで電圧を上げる。その後、行ライン１２２がほぼ２．２５Ｖ（読出し動作中の電圧レベル）からほぼＶｄｄまで上昇し、これによって、ポイントＡの電圧がほぼ１．７Ｖになる。ポイントＡの１．７Ｖは、論理ハイレベルを再書込みするためにプログラマブル導電記憶素子１１６の両端間に約０．４５Ｖの電位差を形成する。
図１に戻ると、増幅器１０２は、Ｎセンス増幅器部及びＰセンス増幅器部を有する。図３は、Ｎセンス増幅器部３５０を示す。Ｎセンス増幅器３５０の第１端子は、ディジット相補ラインＤ*（すなわち、関心のあるメモリセルを有するメモリアレイに隣接するメモリアレイの列ライン）を受信し、ｎ型ＣＭＯＳトランジスタ３０５のゲート及びｎ型ＣＭＯＳトランジスタ３００の第１端子にも結合される。Ｎセンス増幅器３５０の第２端子は、ディジットラインＤ（すなわち、関心のあるセルを有するメモリアレイの列ライン）を受信し、トランジスタ３００のゲート及びトランジスタ３０５の第１端子にも結合される。トランジスタ３００の第２端子及びトランジスタ３０５の第２端子は、ＣＭＯＳトランジスタ３１０の第１端子に結合される。トランジスタ３１０の第２端子がグランドに結合され、トランジスタ３１０のゲートは起動Ｎ制御信号を受信する。起動Ｎ制御信号は、後に詳細に説明するように、所望のメモリセル行ラインが起動された後の予め設定された期間にＮセンス増幅器３５０によって受信される。
図４は、センス増幅器１０２のようなセンス増幅器のＰセンス増幅器部３６０を示す。Ｐセンス増幅器３５０の第１端子は、ディジット相補ラインＤ*を受信し、ｐ型ＣＭＯＳトランジスタ３３０のゲート及びｐ型ＣＭＯＳトランジスタ３２５のゲートにも結合される。Ｐセンス増幅器３６０の第２端子は、ディジットラインＤを受信し、トランジスタ３２５のゲート及びトランジスタ３３０の第１端子にも結合される。トランジスタ３２５の第２端子及びトランジスタ３３０の第２端子は、トランジスタ３２０の第１端子に結合される。トランジスタ３２０のゲートは、起動Ｐ制御信号を受信する。起動Ｐ制御信号は、起動Ｎ制御信号がＮセンス増幅器３５０によって受信された後の所定の期間にＰセンス増幅器３６０によって受信される。
図５において、本発明の実施の形態による図１及び２の線形図の動作フローを表すフローチャートを示す。この処理フローの例において、ＰＣＲＡＭセルの以下のパラメータを仮定する。ｉ）高抵抗状態への切替を行うプログラマブル導電記憶素子１１６の結晶を成長させ、したがって、論理１の書込みを行う０．２５Ｖの消去電圧。ii）約１０μＡの消去電流。iii）−０．２５Ｖのプログラム電圧（“１”素子に論理０を書き込む。）iv）約１０μＡのプログラム電流。ｖ）論理０に対応する約１０ＫΩの抵抗。vi）論理１に対応する約１０ＭΩより上の任意の値の抵抗。本発明の範囲を逸脱することなく他のパラメータ、動作電圧及び抵抗をＰＣＲＡＭセルに対して選択することができるのは明らかである。
プロセスは、プロセスセグメント５００で開始する。セグメント５０２において、センス増幅器１０２は、２本のラインＤ，Ｄ*を観察し、この場合、Ｄ，Ｄ*の両方を、互いに相違するメモリアレイ１００，１６５からの各列ライン１０８，１０６とする。この説明のために、Ｖｄｄが約２．５Ｖであると仮定する。セルプレート１１８は、メモリがアクティブであるときに常に存在する状態又はメモリ動作によって切り替えることができる状態である予め設定された電圧（例えば、Ｖｄｄ／２又は約１．２５Ｖ）に結合される。このように図示した実施の形態において、Ｖｄｄ／２電圧がプロセスセグメント５０６でターンオンされる。セグメント５０８において、両方のラインＤ，Ｄ*が、プリチャージ回路１７５によって予め設定された電圧（例えば、Ｖｄｄ＝約２．５Ｖ）にプリチャージされ、その後、等化回路１７６によって等化される。
選択された行ライン１２２は、セグメント５１０において、予め設定された電圧を行ラインデコーダからその行ライン１２２に印加することによって起動される。本例において、予め設定された電圧を、ここで説明するように約２．２５Ｖに選択する。メモリセル１２０の内容を読み出すために、更に詳しくは、メモリセル１２０のプログラマブル導体記憶素子１１６の抵抗を読み出すために、約０．２Ｖの電圧が素子１１６の両端間に存在する必要がある。これは、約２．２５Ｖの電圧を行ライン１２２に印加する必要がある。行ライン１２２に印加される約２．２５Ｖの電圧によってトランジスタ１１４がターンオンされる。トランジスタ１１４のしきい値電圧が約０．８Ｖであるので、約１．４５Ｖの電圧がポイントＡに存在し、同時に、約１．２５Ｖの電圧が、図５のセグメント５１２に示されるような約０．２Ｖの要求される読出し電圧の差としてセルプレート１１８に存在する。
アクセストランジスタ１１４が導通すると、ディジットラインＤ１０８の電圧は、実際にはメモリセルの行ライン１０８と列ライン１２２との間に固有の寄生容量（例えば、図１の１３８）に起因して約０．１Ｖ（から約２．６Ｖに至るまで）増大する。この結果、ディジットラインＤ、読み出させるセル１２０に関連した列ライン１０８、Ｄ*１０６、基準ディジットライン間の差は約０．１Ｖとなる。寄生容量１３８は、メモリセルの構造の関数として変化するおそれがあり、又は読み出し動作中に回路中で切り替えられるとともにディジットラインＤ１０８に接続される製造されたキャパシタの形態の他のキャパシタンスも形成されるおそれがある。したがって、本発明の実施の形態によれば、行ライン１２２が起動されたときの電圧の増大量を、メモリアーキテクチャによって制御することができる。Ｄ１０８の電圧の増大を、セグメント５１４に記載する。
センス増幅器１０２によって検知されるようなＤとＤ*との間の電圧差を増大する他の方法が存在する。例えば、ダミー行ライン１２４を、関心のないメモリアレイ（例えば、１６５）に使用して、ダミー行ライン１２４が常にオンになるとともにＶｄｄ（例えば、２．５Ｖ）にプリチャージされるようにすることができる。所望の行ライン１２２が起動され、寄生容量１３８に起因して所望のディジットラインＤ１０８が約２．６Ｖまで上昇すると、ダミー行ライン１２４がターンオフされ、その結果、ディジット相補ラインＤ*の電圧が、ダミー行ライン１２４と列ライン１０６との間の寄生容量に起因して約２．４Ｖまで降下する。最終的な結果は、Ｄ１０８が後に説明するように放電を開始する際にＤ１０８とＤ*１０６とが少なくとも約０．２Ｖ相違する。
更に図５を参照すると、セグメント５１６において、関心のあるディジットラインＤ１０８が、プログラマブル導電記憶素子の抵抗を通じて約２．６Ｖから約１．２５Ｖのセルプレート１１８電圧まで降下するように放電を開始する。放電動作が長くなると、プログラマブル導電記憶素子１１６の抵抗レベルが高くなる。セグメント５１０において、選択された行ライン１２２が起動された後の予め設定された時間（例えば、１５〜３０ｎｓ）、Ｎセンス増幅器３５０が制御信号ＦｉｒｅＮを通じてイネーブルされ、セグメント５１８において、Ｄ１０８ラインとＤ*１０６との間で電圧を比較する。セグメント５２０において、プログラマブル導電素子１１６がハイ抵抗レベルを有するかロー抵抗レベルを有するか決定する。
例えば、セグメント５２２において、予め設定された時間フレーム（例えば、１５〜３０ｎｓ）でＤ１０８の初期電圧がＤ*１０６の電圧より下にディスチャージしたか否かを決定する。図３を参照すると、Ｄ*１０６及びＤ１０８の電圧値はそれぞれ、トランジスタ３０５及び３００のゲートに供給される。予め設定された時間ｔ2において、ディジットラインＤ１０８の電圧がディジット相補ラインＤ*１０６の電圧より高い場合、Ｄ*１０６がグランド状態になるとともに、Ｄが浮遊状態(floating)のままであり、セグメント５２４において高抵抗レベル（例えば、論理ハイ）を有すると考えられる。
行ライン１２２を、アクセストランジスタ１４４がターンオフされた後にターンオフすることができる。しかしながら、そうすることによって、プログラマブル導電記憶素子１１６の再書込みが妨げられる。このことは、論理ハイが読み出されたときには好ましい場合がある。その理由は、プログラマブル導電記憶素子１１６の通常状態である論理ハイの各読出し動作の後の再書込みが好ましくないおそれがあり、繰り返される不所望な再書込みの結果として時間中に素子１１６が損傷するおそれがあるからである。
更にセグメント５２２を参照すると、予め設定された時間ｔ2において、Ｄ１０８の電圧がＤ*１０６の電圧より低い場合、ラインＤ１０８がグランド状態となり、Ｄ１０８は、セグメント５２６において低抵抗レベル（例えば、論理ロー）を有すると考えられる。
セグメント５２８において、Ｐセンス増幅器３６０が、Ｎセンス増幅器３５０がイネーブルされた後の予め設定された時間（例えば、１〜５ｎｓ）で制御信号ＦｉｒｅＰを通じてイネーブルされる。セグメント５２４で高抵抗レベルが認識されると（すなわち、Ｄ１０８が論理ハイであるとき）、セグメント５３０において、トランジスタ３３０がオンになるとともにトランジスタ３２５がオフになり、ラインＤ１０８の電圧が約Ｖｄｄまで上昇される。
セグメント５２４で低抵抗レベルが認識されると（すなわち、Ｄ１０８が論理ローであるとき）、セグメント５３２において、トランジスタ３３０がオフになるとともにトランジスタ３２５がオンになり、Ｄ*１０６が約Ｖｄｄに維持される。
セグメント５３４において、行ライン１２２電圧が約Ｖｄｄまで上昇する。プログラマブル導電記憶素子１１６が低抵抗状態を有する場合、既に説明したように、低抵抗状態に再書込みするために行ライン１２２で夏を約Ｖｄｄまで上昇する必要がない。しかしながら、それにもかかわらず、行ライン１２２は、高抵抗状態の再書込みを容易にするために上昇する。すなわち、プログラマブル導電記憶素子１１６が高抵抗状態を有する場合、行ライン１２２が約Ｖｄｄまで上昇してポイントＡの電圧を約１．７Ｖに設定し、これによって、再書込みに十分な約０．４５Ｖの電位差がプログラマブル導電記憶素子１１６の両端間に生じる。
図６は、図５の一部に関連して説明した高抵抗レベルを見つけるためのプロセスフローを示すタイミング図を表す。例えば、先ず、Ｄ１０８とＤ*１０６の両方が約Ｖｄｄにプリチャージされる。時間ｔ1において、行ライン１２２が起動し、トランジスタ１１４をオンにする。Ｄ１０８の電圧は、行ライン１２２と列ライン１０８との間の寄生容量に起因して約０．１Ｖから約２．６Ｖまで増大する。その後、ラインＤ１０８は、約１５〜３０ｎｓの間に約２．６Ｖからディスチャージされるとともに、ラインＤ*１０６は、約Ｖｄｄに維持される。時間ｔ2において、Ｎセンス増幅器３５０がイネーブルされ、ラインＤ１０８の電圧とラインＤ*１０６の電圧とを比較する。Ｄ１０８で測定された電圧がＤ*１０６で測定された電圧より高い場合、図５に関連して説明したように、高抵抗レベルが認識される。更に、ラインＤ*１０６は、時間ｔ2でグランド状態（０Ｖ）に強いられる。時間ｔ3において、Ｐセンス増幅器３６０がイネーブルされ、ラインＤがＶｄｄまで上昇され、論理ハイとして読み出される。時間ｔ4において、行ライン１２２電圧が約２．２５Ｖから約Ｖｄｄまで増大し、これによって、プログラマブル導電素子１１６の内容を再書込みすることができる。
図７は、図５の一部に関連して説明した低抵抗レベルを見つけるためのプロセスフローを示すタイミング図を表す。例えば、先ず、ラインＤ１０８とラインＤ*１０６の両方が約Ｖｄｄにプリチャージされる。時間ｔ1において、行ライン１２２が起動し、トランジスタ１１４をオンにする。Ｄ１０８の電圧は、寄生容量１３８に起因して約０．１Ｖから約２．６Ｖまで増大する。その後、Ｄ１０８は、約１５〜３０ｎｓの間約２．６Ｖからディスチャージされるとともに、Ｄ*が約Ｖｄｄに維持される。時間ｔ2において、Ｎセンス増幅器３５０がイネーブルされ、ラインＤ１０８の電圧とラインＤ*１０６の電圧とを比較する。Ｄ１０８で測定された電圧がＤ*１０６の電圧より低い場合、図５に関連して説明したように低抵抗レベルが認識される。さらに、時間ｔ2でラインＤ１０８がグランド状態（０Ｖ）に強いられる。時間ｔ3において、Ｐセンス増幅器３６０がイネーブルされ、ラインＤが０Ｖのままであり、論理ローとして読み出され、ラインＤ*が約Ｖｄｄに維持される。時間ｔ4において、行ライン１２２電圧が約２．２５Ｖから約Ｖｄｄに増大する。既に説明したように、プログラマブル導電記憶素子１１６に低抵抗レベルの再書込みが必要でないが、高抵抗レベルを格納する他のメモリセルを再書込みできるように行われる。
図８は、図１〜７に関連して説明したＰＣＲＡＭを有するプロセッサシステム８００のブロック図を示す。例えば、図１〜７に関連して説明したＰＣＲＡＭのメモリアレイ１００，１６５を、既に説明したようなＰＣＲＡＭ構造を有する一つ以上の記憶装置を有すｒプラグインモジュールとして構成することができるランダムアクセスメモリ（ＲＡＭ）８０８の一部とすることができる。プロセッサに基づくシステム８００を、コンピュータシステム又は他の任意のプロセッサシステムとすることができる。システム８００は、バス８２０上でフロッピーディスクドライブ８１２、ＣＤ ＲＯＭドライブ８１４及びＲＡＭ８０８と通信を行う中央処理ユニット（ＣＰＵ）８０２、例えば、マイクロプロセッサを有する。バス８２０を、プロセッサに基づくシステムで通常使用される一連のバス及びブリッジとすることができるが、簡便のために、バス８２０を単一バスとして示す。入力／出力（Ｉ／Ｏ）装置（例えば、モニタ）８０４，８０６をバス８２０に接続することもできるが、本発明を実施するには必要でない。プロセッサに基づくシステム８００は、ソフトウェアプログラムを格納するために使用することもできる読み出し専用メモリ（ＲＯＭ）８００も有する。
図８のブロック図が一つのＣＰＵのみを示すが、図８のシステムを、並列処理を実行する並列プロセッサマシンとして構成することもできる。従来既知のように、並列プロセッサマシンを、全てのプロセッサが同一命令を同時に実行する単一命令／複数データ（ＳＩＭＤ）、又は各プロセッサが互いに相違する命令を実行する複数命令／複数データとして分類することができる。
本発明は、ＰＣＲＡＭセル１２０及びメモリセル１２０の内容を読み出す方法を提供する。メモリセル１２０は、アクセストランジスタ１１４の第１端子に直列接続したプログラマブル導電記憶素子１１６からなる。プログラマブル導電記憶素子１１６の他の側は、複数のプログラマブル導電記憶素子１１６の間に延在することができるセルプレート１１８に結合される。アクセストランジスタ１１４の第２端子は、所望のディジットライン（Ｄ）とすることができる列ライン１０８に結合される。トランジスタ１１４のゲートは、メモリセル１２０の行ライン１２２に結合される。第１の予め設定された電圧（例えば、Ｖｄｄ）は、隣接するメモリセル１６５のディジットラインＤ１０８及び基準ディジットラインＤ*１０６に印加される。第２の予め設定された電圧はセルプレート１１８に印加される。所望のメモリセル１２０に対する行ライン１２２が、第３の予め設定された電圧（例えば、約２．２５Ｖ）で起動され、アクセストランジスタ１１４がオンにされて導通し、ディジットラインＤ１０８が、ラインＤ１０８及びラインＤ*１０６が互いに比較される予め設定された期間（例えば、１５〜３０ｎｓ）の間にセンス増幅器１０２を用いてディスチャージを行って、プログラマブル導電素子１１６が高抵抗レベルと低抵抗レベルのいずれを有するかを決定する。読み出されるメモリセル１２０は、ラインＤ１０８及びラインＤ*１０６並びに行ライン１２２電圧を約Ｖｄｄまでプリチャージすることによって次のサイクルに対する準備がされ、メモリセルが実際に高抵抗レベルを有した場合に高抵抗レベルをメモリセル１２０に書き込むことができる。メモリセル１２０が低抵抗レベルを有した場合、ラインＤ１０８，Ｄ*１０６及び行ライン１２２は、メモリセル１２０の抵抗に影響を及ぼさない。
本発明の好適な実施の形態に関連して詳細に説明したが、開示した実施の形態に本発明が制限されないことは容易に理解することができる。本発明を、本発明の範囲に等しいこれまで説明しなかった複数の変形例を組み合わせることによって変更することができる。例えば、本発明を特定の電圧レベルに関連して説明したが、ここに記載したのと異なる電圧レベルを用いて同一結果を達成できることは明らかである。さらに、本発明をｎ型ＣＭＯＳトランジスタ及びｐ型ＣＭＯＳトランジスタに関連して説明したが、相補型ＣＭＯＳトランジスタを変わりに用いることもできる。さらに、本発明をメモリセル１２０の特定の極性に関連して説明したが、トランジスタ１１４、セルプレート１１８、ディジットラインＤ１０８及びディジット相補ラインＤ*１０６に印加される電圧レベルが相違するように極性を逆にすることができる。したがって、本発明は、これまでの説明又は図面によって制約されるものではなく、添付した請求の範囲によってのみ制約される。
本発明の実施の形態による各々が複数のＰＣＲＡＭセルを用いる二つのメモリアレイを示す。 図１のＰＣＲＡＭセルを示す。 図１のＰＣＲＡＭセルを示す。 図１のＰＣＲＡＭセルを示す。 図１のＰＣＲＡＭセルを示す。 図１のメモリアレイで用いられるＮセンス増幅器を示す。 図１のメモリアレイで用いられるＰセンス増幅器を示す。 本発明の一実施の形態による動作フローを表すフローチャートを示す。 本発明の一実施の形態による、検知されたメモリセルの高抵抗を読み出すタイミング図である。 本発明の一実施の形態による、検知されたメモリセルの低抵抗を読み出すタイミング図である。 本発明の一実施の形態によるＰＣＲＡＭを有する、プロセッサに基づくシステムのブロック図である。

Claims (56)

  1. 可変抵抗記憶素子の格納された値を検知する方法であって、
    ディジットライン及びディジット相補ラインを、予め設定された電圧値にプリチャージし、
    前記可変抵抗記憶素子と前記ディジットラインとの間に結合されたアクセストランジスタに、前記可変抵抗記憶素子を読み出すのに十分であるが、前記可変抵抗記憶素子をプログラムするのに不十分であるゲート電圧を印加し、
    前記ディジットラインの電圧と、前記ディジット相補ラインの電圧とを比較して、前記可変抵抗記憶素子の論理状態を抵抗レベルで決定することを特徴とする方法。
  2. 前記プリチャージを実行する際に、前記ディジットライン及び前記ディジット相補ラインを約Ｖｄｄにプリチャージすることを特徴とする請求項１記載の方法。
  3. 前記プリチャージを実行する際に、プリチャージ制御信号をプリチャージ回路で受信するとともに、前記ディジットライン及び前記ディジット相補ラインを約Ｖｄｄに結合することを特徴とする請求項１記載の方法。
  4. 前記プリチャージを実行する際に、前記ディジットラインの電圧と前記ディジット相補ラインの電圧とを等しくすることを特徴とする請求項１記載の方法。
  5. 前記起動を実行する際に、前記アクセストランジスタのゲートに結合した行ラインを起動することを特徴とする請求項１記載の方法。
  6. 前記比較を実行する前の予め設定された期間中に前記ディジットラインの電圧をディスチャージすることを特徴とする請求項１記載の方法。
  7. 前記ディスチャージを実行する際に、前記予め設定された電圧に更なる電圧を加えたものにほぼ等しい電圧値から前記ディジットラインの電圧をディスチャージすることを特徴とする請求項６記載の方法。
  8. 前記更なる電圧が、前記アクセストランジスタに結合した前記ディジットラインと行ラインとの間の寄生容量に起因することを特徴とする請求項７記載の方法。
  9. 前記可変抵抗記憶素子の低抵抗レベルを読み出すことを特徴とする請求項１記載の方法。
  10. 前記可変抵抗記憶素子に低抵抗レベルを再書込みすることを特徴とする請求項９記載の方法。
  11. 前記可変抵抗記憶素子の高抵抗レベルを読み出すことを特徴とする請求項１記載の方法。
  12. 前記可変抵抗記憶素子の第２端子に電圧を印加し、その電圧を０Ｖと予め設定された電圧との間とすることを特徴とする請求項１記載の方法。
  13. 前記印加を実行する際に、前記電圧をセルプレートに印加して、前記可変抵抗記憶素子の前記第２端子に結合することを特徴とする請求項１２記載の方法。
  14. 可変抵抗メモリセルを読み出す方法であって、
    前記可変抵抗メモリセルの抵抗素子の第１部分に結合した前記可変抵抗メモリセルのセルプレートの電圧を、第１の予め設定された電圧に設定し、
    前記可変抵抗メモリセルのアクセストランジスタの第１端子及び基準導体を、第２の予め設定された電圧にチャージし、前記第１端子を前記可変抵抗メモリセルの列ラインに結合し、前記トランジスタの第２端子を前記抵抗素子の第２部分に結合し、前記第１端子及び前記基準導体を、コンパレータの入力に結合し、
    前記可変抵抗メモリセルを読み出すために、前記アクセストランジスタのゲートを、第３の予め設定された電圧にチャージし、前記ゲートを、前記可変抵抗メモリセルの行ラインに結合し、前記第３の予め設定された電圧が、前記可変抵抗メモリセルを読み出すのに十分であるが前記可変抵抗メモリセルをプログラムするのに不十分であり、
    前記第１端子を、前記抵抗素子を通じて、前記予め設定された電圧からディスチャージし、
    前記可変抵抗メモリセルの論理状態を決定するために、ディスチャージを実行した後の予め設定された期間中に前記第１端子の電圧と前記第２の予め設定された電圧とを比較することを特徴とする方法。
  15. 前記第２の予め設定された電圧を、前記第１の予め設定された電圧より高くすることを特徴とする請求項１４記載の方法。
  16. 前記放電を実行する際に、前記第１端子を、前記第２の予め設定された電圧と僅かにことなる第４の予め設定された電圧からディスチャージし、前記第４の予め設定された電圧が、前記列ラインに関連した寄生容量に起因することを特徴とする請求項１４記載の方法。
  17. 前記第３の予め設定された電圧を、前記可変抵抗メモリセルが読み出された後に前記可変抵抗メモリセルに前記抵抗レベルを再書込みするのに十分なレベルにチャージすることを特徴とする請求項１４記載の方法。
  18. 前記チャージを実行する際に、前記第３の予め設定された電圧を前記第２の予め設定された電圧まで増大することを特徴とする請求項１７記載の方法。
  19. 前記増大を実行する際に、前記第３の予め設定された電圧のレベルを約Ｖｄｄまで増大することを特徴とする請求項１８記載の方法。
  20. 前記可変抵抗メモリセルに前記高抵抗レベルを再書込みすることを特徴とする請求項１７記載の方法。
  21. 前記設定を行う際に、前記セルプレートの電圧を約Ｖｄｄに設定することを特徴とする請求項１４記載の方法。
  22. 前記設定を行う際に、前記セルプレートの電圧を約Ｖｄｄ／２に設定することを特徴とする請求項１４記載の方法。
  23. トランジスタの第１端子をチャージする際に、前記第１端子及び前記基準導体を約Ｖｄｄにチャージすることを特徴とする請求項１４記載の方法。
  24. ゲートをチャージする際に、前記抵抗素子を読み出すのに十分である値であるが前記可変抵抗メモリセルをプログラムすることができる値より下の値に前記ゲートをチャージすることを特徴とする請求項１４記載の方法。
  25. 前記ゲートをチャージする際に、前記ゲートを、前記第１の予め設定された電圧と前記第２の予め設定された電圧との間の電圧レベルにチャージすることを特徴とする請求項２４記載の方法。
  26. 前記第１端子をディスチャージする際に、前記第１端子を、約Ｖｄｄに更なる電圧を加えたものからディスチャージすることを特徴とする請求項１６記載の方法。
  27. 前記第１端子をディスチャージする際に、前記第１端子を、約Ｖｄｄに約０．１Ｖを加えたものからディスチャージすることを特徴とする請求項２６記載の方法。
  28. 前記比較を実行する際に、前記ディスチャージの実行の開始後の約１５〜３０ｎｓに前記第１端子の電圧と前記第２の予め設定された電圧とを比較することを特徴とする請求項１４記載の方法。
  29. 前記可変抵抗メモリセルが論理ハイ状態を有するのを決定することを特徴とする請求項１４記載の方法。
  30. 前記可変抵抗メモリセルが論理ロー状態を有するのを決定することを特徴とする請求項１４記載の方法。
  31. 可変抵抗メモリセルの格納された値を検知する方法であって、
    前記可変抵抗メモリセルのアクセストランジスタの第１端子に結合したディジットラインを、第１の予め設定した電圧にプリチャージし、
    前記可変抵抗メモリセルのセルプレートを第２の予め設定された電圧にチャージし、前記第２の予め設定された電圧を、０Ｖと前記第１の予め設定された電圧との間とし、
    前記アクセストランジスタのゲートに結合した行ラインに第３の予め設定された電圧を印加して、前記可変抵抗メモリセルの両端間の結果的に得られる電圧が、前記可変抵抗メモリセルの論理状態を読み出すのに十分であるが、前記可変抵抗メモリセルをプログラムするのには不十分であることを特徴とする方法。
  32. 可変抵抗メモリセルの格納された値を検知する方法であって、
    ディジットラインを基準電圧値にプリチャージし、前記ディジットラインを、前記可変抵抗メモリセルのアクセストランジスタの第１端子に結合し、
    前記可変抵抗メモリセルのセルプレートを第１の予め設定された電圧にチャージし、前記第１の予め設定された電圧を、０Ｖと前記基準電圧値との間の値とし、
    前記可変抵抗メモリセルの行ラインを、第２の予め設定された電圧を印加することによって起動し、前記第２の予め設定された電圧が、前記可変抵抗メモリセルを読み出すのに十分であるが、前記可変抵抗メモリセルをプログラムするのに不十分であり、
    前記可変抵抗メモリセルの論理状態を決定するために、前記ディジットラインで読み出された電圧と、前記基準電圧とを比較することを特徴とする方法。
  33. 可変抵抗メモリ構造であって、
    ディジットライン及びディジット相補ラインと、
    読出し動作前に、前記ディジットライン及びディジット相補ラインを、予め設定された電圧値にプリチャージする回路と、
    読出し動作中に可変抵抗記憶素子を前記ディジットラインに結合するアクセストランジスタと、
    当該可変抵抗メモリ構造を読み出すのに十分であるが、前記可変抵抗メモリ構造をプログラムするのに不十分である、前記アクセストランジスタのゲート電圧を供給する行ラインと、
    前記読出し動作中に前記ディジットラインの電圧と前記ディジット相補ラインの電圧とを比較して、前記可変抵抗記憶素子の論理状態を抵抗レベルで決定するセンス増幅器とを具えることを特徴とする可変抵抗メモリ構造。
  34. 前記予め設定された電圧を約Ｖｄｄとしたことを特徴とする請求項３３記載の構造。
  35. 前記可変抵抗記憶素子が、第１及び第２電極を有するカルコゲニドガラスを含むことを特徴とする請求項３３記載の構造。
  36. 前記カルコゲニドガラスがＧｅ，Ｓｅ及びＡｇ組成を有することを特徴とする請求項３５記載の構造。
  37. 前記ディジットラインと前記メモリ構造の行ラインとの間に可変寄生容量を更に具え、前記読出し動作中、前記可変寄生容量によって、前記ディジットラインが、前記予め設定された電圧より高い電圧レベルにチャージされることを特徴とする請求項３３記載の構造。
  38. 前記ディジット相補ラインを、前記可変抵抗メモリセルに関連するメモリアレイとは異なるメモリアレイに関連させることを特徴とする請求項３３記載の構造。
  39. 前記ディジットライン及び前記ディジット相補ラインを前記予め設定された電圧に等しくする等化回路を更に具えることを特徴とする請求項３３記載の構造。
  40. 可変抵抗記憶素子と、
    列ラインと、
    行ラインと、
    前記プログラマブル導電記憶素子の第１端子に第１電圧を印加する導体と、
    前記行ラインに印加されるゲート電圧に応答して前記可変抵抗記憶素子の他の端子に前記列ラインを選択的に結合するトランジスタであって、前記ゲート電圧が、前記可変抵抗記憶素子を読み出すのに十分であるが、前記可変抵抗記憶素子をプログラムするのに不十分である、トランジスタと、
    前記列ライン及び基準導体に結合したセンス増幅器と、
    前記行ラインにゲート電圧を印加する前に、前記列ライン及び基準導体を、予め設定された電圧にプリチャージするプリチャージ回路とを具え、
    前記センス増幅器が、前記ゲート電圧を前記行ラインに印加した後に前記可変抵抗記憶素子の抵抗値を決定するために前記列ラインの電圧と基準ラインの電圧とを比較することを特徴とする半導体メモリ。
  41. 前記第１電圧を、０Ｖと約Ｖｄｄとの間の電圧としたことを特徴とする請求項４０記載のメモリ。
  42. 前記可変抵抗記憶素子が、第１及び第２電極を有するカルコゲニドガラスを含むことを特徴とする請求項４０記載のメモリ。
  43. 前記カルコゲニドガラスがＧｅ，Ｓｅ及びＡｇ組成を有することを特徴とする請求項４２記載のメモリ。
  44. 前記列ラインに関連した可変寄生容量を更に具え、前記可変寄生容量によって、前記列ラインが、前記行ラインに印加される前記ゲート電圧に応答して前記プリチャージ回路によって印加される前記予め設定された電圧より高い電圧レベルにチャージされることを特徴とする請求項４０記載のメモリ。
  45. 前記可変寄生容量によって、前記列ラインが、前記プリチャージ回路によって印加される前記予め設定された電圧より高い約０．１Ｖにチャージされることを特徴とする請求項４４記載のメモリ。
  46. 前記センス増幅器が、
    Ｎセンス増幅器と、
    前記Ｎセンス増幅器に結合されたＰセンス増幅器とを具え、
    前記Ｎセンス増幅器及び前記Ｐセンス増幅器が、前記列ラインの電圧値と前記基準導体の電圧値とを比較することを特徴とする請求項４０記載のメモリ。
  47. 前記基準導体を、前記記憶素子に関連したメモリアレイと異なるメモリアレイに関連させることを特徴とする請求項４０記載のメモリ。
  48. 前記基準導体に関連したダミー行ラインを更に具え、前記ダミー行ラインが、通常はダミー行ライン電圧で起動され、前記ゲート電圧が前記行ラインに印加されると、前記ダミー行ラインが不作動状態になり、前記基準導体の前記予め設定された電圧が、前記ダミー行ラインに関連した列ラインの寄生容量によって減少することを特徴とする請求項４０記載のメモリ。
  49. プロセッサと、
    前記プロセッサに結合した可変抵抗記憶素子からなる半導体メモリ構造とを具え、
    前記半導体メモリ構造が、
    ディジットライン及びディジット相補ラインと、
    読出し動作前に、前記ディジットライン及び前記ディジット相補ラインを、予め設定された電圧値にプリチャージする回路と、
    読出し動作中に前記可変抵抗記憶素子を前記ディジットラインに結合するアクセストランジスタと、
    前記可変抵抗記憶素子を読み出すのに十分であるが、前記可変抵抗記憶素子をプログラムするのに不十分である、前記アクセストランジスタのゲート電圧を供給する行ラインと、
    前記可変抵抗記憶素子の論理状態を抵抗レベルで決定するために前記読出し動作中に前記ディジットラインの電圧と前記ディジット相補ラインの電圧とを比較するセンス増幅器とを具えることを特徴とするプロセッサシステム。
  50. 前記予め設定された電圧を約Ｖｄｄとしたことを特徴とする請求項４９記載のシステム。
  51. 前記可変抵抗記憶素子が、第１及び第２電極を有するカルコゲニドガラスを含むことを特徴とする請求項４９記載のシステム。
  52. 前記カルコゲニドガラスがＧｅ，Ｓｅ及びＡｇ組成を有することを特徴とする請求項５１記載のシステム。
  53. 前記可変抵抗記憶素子の前記ディジットラインと行ラインとの間の可変寄生容量を更に具え、前記可変寄生容量によって、前記ディジットラインが、前記読出し動作中に前記予め設定された電圧より高い電圧レベルにチャージされることを特徴とする請求項４９記載のシステム。
  54. 前記ディジット相補ラインを、前記可変抵抗記憶素子に関連したメモリアレイと異なるメモリアレイに関連させることを特徴とする請求項４９記載のシステム。
  55. プロセッサと、
    前記プロセッサに結合した半導体メモリとを具え、
    前記半導体メモリが、
    可変抵抗記憶素子と、
    列ラインと、
    行ラインと、
    前記可変抵抗記憶素子の第１端子に第１電圧を印加する導体と、
    前記行ラインに印加されるゲート電圧に応答して、前記可変抵抗記憶素子の他の端子に前記列ラインを選択的に結合するトランジスタであって、前記ゲート電圧が、前記可変抵抗記憶素子を読み出すのに十分であるが、前記可変抵抗記憶素子をプログラムするのに不十分である、トランジスタと、
    前記列ライン及び基準導体に結合したセンス増幅器と、
    前記行ラインにゲート電圧を印加する前に、前記列ライン及び基準導体を、予め設定された電圧にプリチャージするプリチャージ回路とを有し、
    前記センス増幅器が、前記ゲート電圧が前記行ラインに印加された後に前記可変抵抗記憶素子の抵抗値を決定するために前記列ラインの電圧と基準ラインの電圧とを比較することを特徴とするプロセッサシステム。
  56. 可変抵抗記憶素子からなる半導体メモリセルを読み出す方法であって、
    ディジットライン及びディジット相補ラインを、予め設定された電圧値にプリチャージし、
    前記可変抵抗記憶素子と前記ディジットラインとの間に結合されたアクセストランジスタに、前記可変抵抗記憶素子を読み出すのに十分であるが、前記可変抵抗記憶素子をプログラムするのに不十分であるゲート電圧を印加し、
    前記ディジットラインの電圧と、前記ディジット相補ラインの電圧とを比較して、前記可変抵抗記憶素子の論理状態を抵抗レベルで決定することを特徴とする方法。
JP2003570359A 2002-02-19 2003-02-10 プログラマブル導電ランダムアクセスメモリ及びその検知方法 Expired - Fee Related JP4619004B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/076,486 US6791885B2 (en) 2002-02-19 2002-02-19 Programmable conductor random access memory and method for sensing same
PCT/US2003/003674 WO2003071549A1 (en) 2002-02-19 2003-02-10 Programmable conductor random access memory and method for sensing same

Publications (2)

Publication Number Publication Date
JP2005518627A JP2005518627A (ja) 2005-06-23
JP4619004B2 true JP4619004B2 (ja) 2011-01-26

Family

ID=27732505

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003570359A Expired - Fee Related JP4619004B2 (ja) 2002-02-19 2003-02-10 プログラマブル導電ランダムアクセスメモリ及びその検知方法

Country Status (10)

Country Link
US (2) US6791885B2 (ja)
EP (1) EP1476877B1 (ja)
JP (1) JP4619004B2 (ja)
KR (1) KR100626508B1 (ja)
CN (2) CN100483545C (ja)
AT (1) ATE396482T1 (ja)
AU (1) AU2003210901A1 (ja)
DE (1) DE60321138D1 (ja)
TW (1) TW587250B (ja)
WO (1) WO2003071549A1 (ja)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102150B2 (en) 2001-05-11 2006-09-05 Harshfield Steven T PCRAM memory cell and method of making same
US6951805B2 (en) * 2001-08-01 2005-10-04 Micron Technology, Inc. Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry
US6881623B2 (en) * 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US6955940B2 (en) 2001-08-29 2005-10-18 Micron Technology, Inc. Method of forming chalcogenide comprising devices
US6646902B2 (en) 2001-08-30 2003-11-11 Micron Technology, Inc. Method of retaining memory state in a programmable conductor RAM
US6998696B2 (en) * 2001-09-21 2006-02-14 Casper Michael D Integrated thin film capacitor/inductor/interconnect system and method
US6560155B1 (en) * 2001-10-24 2003-05-06 Micron Technology, Inc. System and method for power saving memory refresh for dynamic random access memory devices after an extended interval
US6791859B2 (en) 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6909656B2 (en) * 2002-01-04 2005-06-21 Micron Technology, Inc. PCRAM rewrite prevention
US6867064B2 (en) * 2002-02-15 2005-03-15 Micron Technology, Inc. Method to alter chalcogenide glass for improved switching characteristics
US6791885B2 (en) 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US7151273B2 (en) 2002-02-20 2006-12-19 Micron Technology, Inc. Silver-selenide/chalcogenide glass stack for resistance variable memory
US6864500B2 (en) * 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
US6731528B2 (en) * 2002-05-03 2004-05-04 Micron Technology, Inc. Dual write cycle programmable conductor memory system and method of operation
US6890790B2 (en) * 2002-06-06 2005-05-10 Micron Technology, Inc. Co-sputter deposition of metal-doped chalcogenides
US6825135B2 (en) 2002-06-06 2004-11-30 Micron Technology, Inc. Elimination of dendrite formation during metal/chalcogenide glass deposition
US7364644B2 (en) 2002-08-29 2008-04-29 Micron Technology, Inc. Silver selenide film stoichiometry and morphology control in sputter deposition
US7010644B2 (en) 2002-08-29 2006-03-07 Micron Technology, Inc. Software refreshed memory device and method
US6864521B2 (en) 2002-08-29 2005-03-08 Micron Technology, Inc. Method to control silver concentration in a resistance variable memory element
US7800932B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US7022579B2 (en) * 2003-03-14 2006-04-04 Micron Technology, Inc. Method for filling via with metal
US7050327B2 (en) * 2003-04-10 2006-05-23 Micron Technology, Inc. Differential negative resistance memory
US6870784B2 (en) * 2003-05-28 2005-03-22 Micron Technology, Inc. Integrated charge sensing scheme for resistive memories
US6903361B2 (en) * 2003-09-17 2005-06-07 Micron Technology, Inc. Non-volatile memory structure
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
JP4385778B2 (ja) * 2004-01-29 2009-12-16 ソニー株式会社 記憶装置
US7583551B2 (en) 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
DE102004018859B3 (de) * 2004-04-19 2005-09-15 Infineon Technologies Ag Verwendung einer Speicherschaltung zum Bereitstellen einer Information für eine vorgegebene Zeitdauer
KR100610008B1 (ko) * 2004-07-19 2006-08-08 삼성전자주식회사 버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법
US7354793B2 (en) 2004-08-12 2008-04-08 Micron Technology, Inc. Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element
US7326950B2 (en) 2004-07-19 2008-02-05 Micron Technology, Inc. Memory device with switching glass layer
US7365411B2 (en) 2004-08-12 2008-04-29 Micron Technology, Inc. Resistance variable memory with temperature tolerant materials
DE102004045219B4 (de) * 2004-09-17 2011-07-28 Qimonda AG, 81739 Anordnung und Verfahren zum Auslesen von Widerstandsspeicherzellen
JP2006114087A (ja) 2004-10-13 2006-04-27 Sony Corp 記憶装置及び半導体装置
JP2006134398A (ja) 2004-11-04 2006-05-25 Sony Corp 記憶装置及び半導体装置
DE102004061548A1 (de) * 2004-12-21 2006-06-29 Infineon Technologies Ag Integration von 1T1R-CBRAM-Speicherzellen
US7374174B2 (en) 2004-12-22 2008-05-20 Micron Technology, Inc. Small electrode for resistance variable devices
US20060131555A1 (en) * 2004-12-22 2006-06-22 Micron Technology, Inc. Resistance variable devices with controllable channels
DE102005001253A1 (de) * 2005-01-11 2006-07-20 Infineon Technologies Ag Speicherzellenanordnung, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
US7317200B2 (en) 2005-02-23 2008-01-08 Micron Technology, Inc. SnSe-based limited reprogrammable cell
US7505309B2 (en) * 2005-04-20 2009-03-17 Micron Technology, Inc. Static RAM memory cell with DNR chalcogenide devices and method of forming
US7427770B2 (en) 2005-04-22 2008-09-23 Micron Technology, Inc. Memory array for increased bit density
US7709289B2 (en) 2005-04-22 2010-05-04 Micron Technology, Inc. Memory elements having patterned electrodes and method of forming the same
JP4428284B2 (ja) * 2005-04-25 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびその書込み方法
JP4475174B2 (ja) * 2005-06-09 2010-06-09 ソニー株式会社 記憶装置
US7274034B2 (en) 2005-08-01 2007-09-25 Micron Technology, Inc. Resistance variable memory device with sputtered metal-chalcogenide region and method of fabrication
US7332735B2 (en) 2005-08-02 2008-02-19 Micron Technology, Inc. Phase change memory cell and method of formation
US7579615B2 (en) 2005-08-09 2009-08-25 Micron Technology, Inc. Access transistor for memory device
US7251154B2 (en) 2005-08-15 2007-07-31 Micron Technology, Inc. Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
US7254073B2 (en) * 2005-09-29 2007-08-07 Infineon Technologies Ag Memory device having an array of resistive memory cells
KR100674997B1 (ko) * 2005-10-15 2007-01-29 삼성전자주식회사 상 변화 메모리 장치 및 상 변화 메모리 장치의 독출 동작제어방법
KR100745600B1 (ko) * 2005-11-07 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
DE102006052397B4 (de) * 2005-11-07 2009-12-31 Samsung Electronics Co., Ltd., Suwon Nichtflüchtiger Halbleiterspeicher, nichflüchtiges Halbleiterspeicherelement, Verfahren zum Lesen einer Phasenwechsel-Speicherzelle und System
US7369424B2 (en) * 2005-11-09 2008-05-06 Industrial Technology Research Institute Programmable memory cell and operation method
US20070195580A1 (en) * 2006-02-23 2007-08-23 Heinz Hoenigschmid Memory circuit having a resistive memory cell and method for operating such a memory circuit
DE102006008492B4 (de) * 2006-02-23 2008-09-11 Infineon Technologies Ag Speicherschaltung mit einer Widerstandsspeicherzelle und Verfahren zum Betreiben einer solchen Speicherschaltung
EP1835509A1 (de) * 2006-03-14 2007-09-19 Qimonda AG Speicherzelle, Speicher mit einer Speicherzelle und Verfahren zum Einschreiben von Daten in eine Speicherzelle
DE102006011688B4 (de) * 2006-03-14 2008-09-11 Infineon Technologies Ag Speicherzelle, Speicher mit einer Speicherzelle und Verfahren zum Einschreiben von Daten in eine Speicherzelle
US7486537B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Method for using a mixed-use memory array with different data states
US20080025069A1 (en) * 2006-07-31 2008-01-31 Scheuerlein Roy E Mixed-use memory array with different data states
US7450414B2 (en) * 2006-07-31 2008-11-11 Sandisk 3D Llc Method for using a mixed-use memory array
US7869253B2 (en) * 2006-08-21 2011-01-11 Qimonda Ag Method of determining a memory state of a resistive memory cell and device measuring the memory state of a resistive memory cell
US7560723B2 (en) 2006-08-29 2009-07-14 Micron Technology, Inc. Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication
US7505348B2 (en) * 2006-10-06 2009-03-17 International Business Machines Corporation Balanced and bi-directional bit line paths for memory arrays with programmable memory cells
KR100781550B1 (ko) 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
US7619917B2 (en) * 2006-11-28 2009-11-17 Qimonda North America Corp. Memory cell with trigger element
US7382647B1 (en) * 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
TWI334604B (en) * 2007-06-25 2010-12-11 Ind Tech Res Inst Sensing circuits of phase change memory
KR101374319B1 (ko) * 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US7890892B2 (en) 2007-11-15 2011-02-15 International Business Machines Corporation Balanced and bi-directional bit line paths for memory arrays with programmable memory cells
US7916527B2 (en) * 2007-11-30 2011-03-29 Bae Systems Information And Electronic Systems Integration Inc. Read reference circuit for a sense amplifier within a chalcogenide memory device
EP2222559B1 (en) 2007-11-30 2012-02-22 BAE Systems PLC Improvements relating to temperature monitoring
US7729163B2 (en) * 2008-03-26 2010-06-01 Micron Technology, Inc. Phase change memory
US7881100B2 (en) * 2008-04-08 2011-02-01 Micron Technology, Inc. State machine sensing of memory cells
US8467236B2 (en) 2008-08-01 2013-06-18 Boise State University Continuously variable resistor
US7825479B2 (en) 2008-08-06 2010-11-02 International Business Machines Corporation Electrical antifuse having a multi-thickness dielectric layer
CN101393769B (zh) * 2008-10-23 2013-10-16 复旦大学 电阻存储器的激活操作方法
KR101201858B1 (ko) 2010-08-27 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101201857B1 (ko) 2010-08-27 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 읽기방법
US8194441B2 (en) * 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
US8750018B2 (en) * 2012-06-04 2014-06-10 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
US20140293676A1 (en) * 2013-03-03 2014-10-02 Adesto Technologies Corporation Programmable impedance memory elements and corresponding methods
US9633708B2 (en) 2013-12-05 2017-04-25 Tohoku University Semiconductor storage device using STT-MRAM
US9286975B2 (en) * 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
CN104766627B (zh) * 2015-04-21 2018-05-08 中国科学院微电子研究所 一种抗读干扰的阻变存储器读方法
CN105609142B (zh) * 2016-03-10 2018-07-31 上海华虹宏力半导体制造有限公司 嵌入式闪存的检测电路和微调方法、嵌入式闪存
US9640250B1 (en) * 2016-05-16 2017-05-02 Qualcomm Incorporated Efficient compare operation
US10304514B2 (en) 2017-07-05 2019-05-28 Micron Technology, Inc. Self-reference sensing for memory cells
US11514964B2 (en) 2017-12-08 2022-11-29 Tohoku University Storage circuit provided with variable resistance elements, reference voltage circuit and sense amplifier
CN111433852B (zh) * 2017-12-12 2024-08-16 索尼半导体解决方案公司 半导体电路和半导体电路系统
US10403336B2 (en) * 2017-12-28 2019-09-03 Micron Technology, Inc. Techniques for precharging a memory cell
US10438657B2 (en) * 2018-02-28 2019-10-08 Sandisk Technologies Llc Resistance and gate control in decoder circuits for read and write optimization
US11705176B2 (en) 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device

Family Cites Families (196)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3271591A (en) 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
US3622319A (en) 1966-10-20 1971-11-23 Western Electric Co Nonreflecting photomasks and methods of making same
US3868651A (en) 1970-08-13 1975-02-25 Energy Conversion Devices Inc Method and apparatus for storing and reading data in a memory having catalytic material to initiate amorphous to crystalline change in memory structure
US3743847A (en) 1971-06-01 1973-07-03 Motorola Inc Amorphous silicon film as a uv filter
US4267261A (en) 1971-07-15 1981-05-12 Energy Conversion Devices, Inc. Method for full format imaging
US3961314A (en) 1974-03-05 1976-06-01 Energy Conversion Devices, Inc. Structure and method for producing an image
US3966317A (en) 1974-04-08 1976-06-29 Energy Conversion Devices, Inc. Dry process production of archival microform records from hard copy
DE2712735B1 (de) 1977-03-23 1978-09-14 Ibm Deutschland Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb
US4177474A (en) 1977-05-18 1979-12-04 Energy Conversion Devices, Inc. High temperature amorphous semiconductor member and method of making the same
JPS5565365A (en) 1978-11-07 1980-05-16 Nippon Telegr & Teleph Corp <Ntt> Pattern forming method
DE2901303C2 (de) 1979-01-15 1984-04-19 Max Planck Gesellschaft Zur Foerderung Der Wissenschaften E.V., 3400 Goettingen Festes Ionenleitermaterial, seine Verwendung und Verfahren zu dessen Herstellung
US4312938A (en) 1979-07-06 1982-01-26 Drexler Technology Corporation Method for making a broadband reflective laser recording and data storage medium with absorptive underlayer
US4269935A (en) 1979-07-13 1981-05-26 Ionomet Company, Inc. Process of doping silver image in chalcogenide layer
US4316946A (en) 1979-12-03 1982-02-23 Ionomet Company, Inc. Surface sensitized chalcogenide product and process for making and using the same
US4499557A (en) 1980-10-28 1985-02-12 Energy Conversion Devices, Inc. Programmable cell for use in programmable electronic arrays
US4405710A (en) 1981-06-22 1983-09-20 Cornell Research Foundation, Inc. Ion beam exposure of (g-Gex -Se1-x) inorganic resists
US4737379A (en) 1982-09-24 1988-04-12 Energy Conversion Devices, Inc. Plasma deposited coatings, and low temperature plasma method of making same
US4545111A (en) 1983-01-18 1985-10-08 Energy Conversion Devices, Inc. Method for making, parallel preprogramming or field programming of electronic matrix arrays
US4608296A (en) 1983-12-06 1986-08-26 Energy Conversion Devices, Inc. Superconducting films and devices exhibiting AC to DC conversion
US4795657A (en) 1984-04-13 1989-01-03 Energy Conversion Devices, Inc. Method of fabricating a programmable array
US4670763A (en) 1984-05-14 1987-06-02 Energy Conversion Devices, Inc. Thin film field effect transistor
US4843443A (en) 1984-05-14 1989-06-27 Energy Conversion Devices, Inc. Thin film field effect transistor and method of making same
US4668968A (en) 1984-05-14 1987-05-26 Energy Conversion Devices, Inc. Integrated circuit compatible thin film field effect transistor and method of making same
US4769338A (en) 1984-05-14 1988-09-06 Energy Conversion Devices, Inc. Thin film field effect transistor and method of making same
US4673957A (en) 1984-05-14 1987-06-16 Energy Conversion Devices, Inc. Integrated circuit compatible thin film field effect transistor and method of making same
US4678679A (en) 1984-06-25 1987-07-07 Energy Conversion Devices, Inc. Continuous deposition of activated process gases
US4646266A (en) 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US4637895A (en) 1985-04-01 1987-01-20 Energy Conversion Devices, Inc. Gas mixtures for the vapor deposition of semiconductor material
US4664939A (en) 1985-04-01 1987-05-12 Energy Conversion Devices, Inc. Vertical semiconductor processor
US4710899A (en) 1985-06-10 1987-12-01 Energy Conversion Devices, Inc. Data storage medium incorporating a transition metal for increased switching speed
US4671618A (en) 1986-05-22 1987-06-09 Wu Bao Gang Liquid crystalline-plastic material having submillisecond switch times and extended memory
US4766471A (en) 1986-01-23 1988-08-23 Energy Conversion Devices, Inc. Thin film electro-optical devices
US4818717A (en) 1986-06-27 1989-04-04 Energy Conversion Devices, Inc. Method for making electronic matrix arrays
US4728406A (en) 1986-08-18 1988-03-01 Energy Conversion Devices, Inc. Method for plasma - coating a semiconductor body
US4809044A (en) 1986-08-22 1989-02-28 Energy Conversion Devices, Inc. Thin film overvoltage protection devices
US4845533A (en) 1986-08-22 1989-07-04 Energy Conversion Devices, Inc. Thin film electrical devices with amorphous carbon electrodes and method of making same
US4788594A (en) 1986-10-15 1988-11-29 Energy Conversion Devices, Inc. Solid state electronic camera including thin film matrix of photosensors
US4853785A (en) 1986-10-15 1989-08-01 Energy Conversion Devices, Inc. Electronic camera including electronic signal storage cartridge
US4847674A (en) 1987-03-10 1989-07-11 Advanced Micro Devices, Inc. High speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
US4800526A (en) 1987-05-08 1989-01-24 Gaf Corporation Memory element for information storage and retrieval system and associated process
US4775425A (en) 1987-07-27 1988-10-04 Energy Conversion Devices, Inc. P and n-type microcrystalline semiconductor alloy material including band gap widening elements, devices utilizing same
US4891330A (en) 1987-07-27 1990-01-02 Energy Conversion Devices, Inc. Method of fabricating n-type and p-type microcrystalline semiconductor alloy material including band gap widening elements
US5272359A (en) 1988-04-07 1993-12-21 California Institute Of Technology Reversible non-volatile switch based on a TCNQ charge transfer complex
US5424781A (en) * 1988-06-28 1995-06-13 Ultimatte Corporation Backing color and luminance nonuniformity compensation for linear image compositing
GB8910854D0 (en) 1989-05-11 1989-06-28 British Petroleum Co Plc Semiconductor device
US5159661A (en) 1990-10-05 1992-10-27 Energy Conversion Devices, Inc. Vertically interconnected parallel distributed processor
US5314772A (en) 1990-10-09 1994-05-24 Arizona Board Of Regents High resolution, multi-layer resist for microlithography and method therefor
JPH0770731B2 (ja) 1990-11-22 1995-07-31 松下電器産業株式会社 電気可塑性素子
US5335219A (en) 1991-01-18 1994-08-02 Ovshinsky Stanford R Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
US5534712A (en) 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
US5534711A (en) 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5296716A (en) 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5414271A (en) 1991-01-18 1995-05-09 Energy Conversion Devices, Inc. Electrically erasable memory elements having improved set resistance stability
US5596522A (en) 1991-01-18 1997-01-21 Energy Conversion Devices, Inc. Homogeneous compositions of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
US5406509A (en) 1991-01-18 1995-04-11 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5341328A (en) 1991-01-18 1994-08-23 Energy Conversion Devices, Inc. Electrically erasable memory elements having reduced switching current requirements and increased write/erase cycle life
US5536947A (en) 1991-01-18 1996-07-16 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom
US5128099A (en) 1991-02-15 1992-07-07 Energy Conversion Devices, Inc. Congruent state changeable optical memory material and device
US5219788A (en) 1991-02-25 1993-06-15 Ibm Corporation Bilayer metallization cap for photolithography
JP3185248B2 (ja) * 1991-05-28 2001-07-09 日本電気株式会社 センスアンプ回路
US5177567A (en) 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5359205A (en) 1991-11-07 1994-10-25 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
SE469822B (sv) * 1992-02-07 1993-09-27 Sandvik Ab Hårdmetallvals för valsning av metallband och trådplattning
US5238862A (en) 1992-03-18 1993-08-24 Micron Technology, Inc. Method of forming a stacked capacitor with striated electrode
US5512328A (en) 1992-08-07 1996-04-30 Hitachi, Ltd. Method for forming a pattern and forming a thin film used in pattern formation
US5350484A (en) 1992-09-08 1994-09-27 Intel Corporation Method for the anisotropic etching of metal films in the fabrication of interconnects
US5818749A (en) 1993-08-20 1998-10-06 Micron Technology, Inc. Integrated circuit memory device
BE1007902A3 (nl) 1993-12-23 1995-11-14 Philips Electronics Nv Schakelelement met geheugen voorzien van schottky tunnelbarriere.
US5500532A (en) 1994-08-18 1996-03-19 Arizona Board Of Regents Personal electronic dosimeter
JP2643870B2 (ja) 1994-11-29 1997-08-20 日本電気株式会社 半導体記憶装置の製造方法
US5543737A (en) 1995-02-10 1996-08-06 Energy Conversion Devices, Inc. Logical operation circuit employing two-terminal chalcogenide switches
AU6048896A (en) 1995-06-07 1996-12-30 Micron Technology, Inc. A stack/trench diode for use with a multi-state material in a non-volatile memory cell
US5789758A (en) 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5879955A (en) 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US5869843A (en) 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5751012A (en) 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5714768A (en) 1995-10-24 1998-02-03 Energy Conversion Devices, Inc. Second-layer phase change memory array on top of a logic device
US5694054A (en) 1995-11-28 1997-12-02 Energy Conversion Devices, Inc. Integrated drivers for flat panel displays employing chalcogenide logic elements
US5591501A (en) 1995-12-20 1997-01-07 Energy Conversion Devices, Inc. Optical recording medium having a plurality of discrete phase change data recording points
US6653733B1 (en) 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US5796671A (en) * 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US5687112A (en) 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US5852870A (en) 1996-04-24 1998-12-29 Amkor Technology, Inc. Method of making grid array assembly
US5851882A (en) 1996-05-06 1998-12-22 Micron Technology, Inc. ZPROM manufacture and design and methods for forming thin structures using spacers as an etching mask
US5761115A (en) 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
US5814527A (en) 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US5998244A (en) 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
KR100201040B1 (ko) * 1996-08-26 1999-06-15 다니구찌 이찌로오; 기타오카 다카시 위상 쉬프트 마스크 및 그 제조 방법
US5883827A (en) 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
US5825046A (en) 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US5846889A (en) 1997-03-14 1998-12-08 The United States Of America As Represented By The Secretary Of The Navy Infrared transparent selenide glasses
US5998066A (en) 1997-05-16 1999-12-07 Aerial Imaging Corporation Gray scale mask and depth pattern transfer technique using inorganic chalcogenide glass
US5766115A (en) * 1997-05-13 1998-06-16 Huang; Kou-Ming Hip training device
US5995431A (en) * 1997-06-11 1999-11-30 Texas Instruments Incorporated Bit line precharge circuit with reduced standby current
US6031287A (en) 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US5933365A (en) 1997-06-19 1999-08-03 Energy Conversion Devices, Inc. Memory element with energy control mechanism
US6051511A (en) 1997-07-31 2000-04-18 Micron Technology, Inc. Method and apparatus for reducing isolation stress in integrated circuits
CA2312841C (en) 1997-12-04 2007-05-22 Axon Technologies Corporation Programmable sub-surface aggregating metallization structure and method of making same
US6011757A (en) 1998-01-27 2000-01-04 Ovshinsky; Stanford R. Optical recording media having increased erasability
JPH11265995A (ja) * 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
US6141241A (en) 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US5912839A (en) 1998-06-23 1999-06-15 Energy Conversion Devices, Inc. Universal memory element and method of programming same
US6297170B1 (en) 1998-06-23 2001-10-02 Vlsi Technology, Inc. Sacrificial multilayer anti-reflective coating for mos gate formation
JP3507706B2 (ja) * 1998-07-28 2004-03-15 株式会社東芝 半導体装置
US6469364B1 (en) 1998-08-31 2002-10-22 Arizona Board Of Regents Programmable interconnection system for electrical circuits
US6388324B2 (en) 1998-08-31 2002-05-14 Arizona Board Of Regents Self-repairing interconnections for electrical circuits
US6635914B2 (en) 2000-09-08 2003-10-21 Axon Technologies Corp. Microelectronic programmable device and methods of forming and programming the same
US6487106B1 (en) 1999-01-12 2002-11-26 Arizona Board Of Regents Programmable microelectronic devices and method of forming and programming same
US6825489B2 (en) 2001-04-06 2004-11-30 Axon Technologies Corporation Microelectronic device, structure, and system, including a memory structure having a variable programmable property and method of forming the same
US6177338B1 (en) 1999-02-08 2001-01-23 Taiwan Semiconductor Manufacturing Company Two step barrier process
US6072716A (en) 1999-04-14 2000-06-06 Massachusetts Institute Of Technology Memory structures and methods of making same
US6143604A (en) 1999-06-04 2000-11-07 Taiwan Semiconductor Manufacturing Company Method for fabricating small-size two-step contacts for word-line strapping on dynamic random access memory (DRAM)
US6350679B1 (en) 1999-08-03 2002-02-26 Micron Technology, Inc. Methods of providing an interlevel dielectric layer intermediate different elevation conductive metal layers in the fabrication of integrated circuitry
US20030107105A1 (en) 1999-08-31 2003-06-12 Kozicki Michael N. Programmable chip-to-substrate interconnect structure and device and method of forming same
US6423628B1 (en) 1999-10-22 2002-07-23 Lsi Logic Corporation Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines
US6314014B1 (en) 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6914802B2 (en) 2000-02-11 2005-07-05 Axon Technologies Corporation Microelectronic photonic structure and device and method of forming the same
US6865117B2 (en) 2000-02-11 2005-03-08 Axon Technologies Corporation Programming circuit for a programmable microelectronic device, system including the circuit, and method of forming the same
JP2001237380A (ja) * 2000-02-25 2001-08-31 Matsushita Electric Ind Co Ltd 可変抵抗素子およびそれを用いた半導体装置
US6501111B1 (en) 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
US6563156B2 (en) 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6440837B1 (en) 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
US6563164B2 (en) 2000-09-29 2003-05-13 Ovonyx, Inc. Compositionally modified resistive electrode
US6555860B2 (en) 2000-09-29 2003-04-29 Intel Corporation Compositionally modified resistive electrode
US6339544B1 (en) 2000-09-29 2002-01-15 Intel Corporation Method to enhance performance of thermal resistor device
US6429064B1 (en) 2000-09-29 2002-08-06 Intel Corporation Reduced contact area of sidewall conductor
US6567293B1 (en) 2000-09-29 2003-05-20 Ovonyx, Inc. Single level metal memory cell using chalcogenide cladding
US6404665B1 (en) 2000-09-29 2002-06-11 Intel Corporation Compositionally modified resistive electrode
JP4726290B2 (ja) * 2000-10-17 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
US6653193B2 (en) 2000-12-08 2003-11-25 Micron Technology, Inc. Resistance variable device
US6649928B2 (en) 2000-12-13 2003-11-18 Intel Corporation Method to selectively remove one side of a conductive bottom electrode of a phase-change memory cell and structure obtained thereby
US6696355B2 (en) 2000-12-14 2004-02-24 Ovonyx, Inc. Method to selectively increase the top resistance of the lower programming electrode in a phase-change memory
US6569705B2 (en) 2000-12-21 2003-05-27 Intel Corporation Metal structure for a phase-change memory device
US6437383B1 (en) 2000-12-21 2002-08-20 Intel Corporation Dual trench isolation for a phase-change memory cell and method of making same
US6534781B2 (en) 2000-12-26 2003-03-18 Ovonyx, Inc. Phase-change memory bipolar array utilizing a single shallow trench isolation for creating an individual active area region for two memory array elements and one bipolar base contact
US6646297B2 (en) 2000-12-26 2003-11-11 Ovonyx, Inc. Lower electrode isolation in a double-wide trench
US6531373B2 (en) 2000-12-27 2003-03-11 Ovonyx, Inc. Method of forming a phase-change memory cell using silicon on insulator low electrode in charcogenide elements
US6687427B2 (en) 2000-12-29 2004-02-03 Intel Corporation Optic switch
US6638820B2 (en) 2001-02-08 2003-10-28 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices
US6727192B2 (en) 2001-03-01 2004-04-27 Micron Technology, Inc. Methods of metal doping a chalcogenide material
US6348365B1 (en) 2001-03-02 2002-02-19 Micron Technology, Inc. PCRAM cell manufacturing
US6818481B2 (en) 2001-03-07 2004-11-16 Micron Technology, Inc. Method to manufacture a buried electrode PCRAM cell
US6449203B1 (en) * 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US6734455B2 (en) 2001-03-15 2004-05-11 Micron Technology, Inc. Agglomeration elimination for metal sputter deposition of chalcogenides
US6678198B2 (en) * 2001-03-16 2004-01-13 Broadcom Corporation Pseudo differential sensing method and apparatus for DRAM cell
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP4886160B2 (ja) 2001-05-07 2012-02-29 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド セルフアセンブリによるポリマーフィルムを用いた記憶装置およびその製造方法
US7102150B2 (en) 2001-05-11 2006-09-05 Harshfield Steven T PCRAM memory cell and method of making same
US6501675B2 (en) * 2001-05-14 2002-12-31 International Business Machines Corporation Alternating reference wordline scheme for fast DRAM
US6480438B1 (en) 2001-06-12 2002-11-12 Ovonyx, Inc. Providing equal cell programming conditions across a large and high density array of phase-change memory cells
US6613604B2 (en) 2001-08-02 2003-09-02 Ovonyx, Inc. Method for making small pore for use in programmable resistance memory element
US6589714B2 (en) 2001-06-26 2003-07-08 Ovonyx, Inc. Method for making programmable resistance memory element using silylated photoresist
US6487113B1 (en) 2001-06-29 2002-11-26 Ovonyx, Inc. Programming a phase-change memory with slow quench time
US6462984B1 (en) 2001-06-29 2002-10-08 Intel Corporation Biasing scheme of floating unselected wordlines and bitlines of a diode-based memory array
US6570784B2 (en) 2001-06-29 2003-05-27 Ovonyx, Inc. Programming a phase-change material memory
US6605527B2 (en) 2001-06-30 2003-08-12 Intel Corporation Reduced area intersection between electrode and programming element
US6642102B2 (en) 2001-06-30 2003-11-04 Intel Corporation Barrier material encapsulation of programmable material
US6511862B2 (en) 2001-06-30 2003-01-28 Ovonyx, Inc. Modified contact for programmable devices
US6673700B2 (en) 2001-06-30 2004-01-06 Ovonyx, Inc. Reduced area intersection between electrode and programming element
US6511867B2 (en) 2001-06-30 2003-01-28 Ovonyx, Inc. Utilizing atomic layer deposition for programmable device
US6514805B2 (en) 2001-06-30 2003-02-04 Intel Corporation Trench sidewall profile for device isolation
US6951805B2 (en) 2001-08-01 2005-10-04 Micron Technology, Inc. Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry
US6590807B2 (en) 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
US6737312B2 (en) 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
US6784018B2 (en) 2001-08-29 2004-08-31 Micron Technology, Inc. Method of forming chalcogenide comprising devices and method of forming a programmable memory cell of memory circuitry
US6955940B2 (en) 2001-08-29 2005-10-18 Micron Technology, Inc. Method of forming chalcogenide comprising devices
US6881623B2 (en) 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US6709958B2 (en) 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US20030047765A1 (en) 2001-08-30 2003-03-13 Campbell Kristy A. Stoichiometry for chalcogenide glasses useful for memory devices and method of formation
US6646902B2 (en) 2001-08-30 2003-11-11 Micron Technology, Inc. Method of retaining memory state in a programmable conductor RAM
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US7113474B2 (en) 2001-09-01 2006-09-26 Energy Conversion Devices, Inc. Increased data storage in optical data storage and retrieval systems using blue lasers and/or plasmon lenses
US6586761B2 (en) 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US6545287B2 (en) 2001-09-07 2003-04-08 Intel Corporation Using selective deposition to form phase-change memory cells
US6690026B2 (en) 2001-09-28 2004-02-10 Intel Corporation Method of fabricating a three-dimensional array of active media
AU2002362662A1 (en) 2001-10-09 2003-04-22 Axon Technologies Corporation Programmable microelectronic device, structure, and system, and method of forming the same
US6566700B2 (en) 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6545907B1 (en) 2001-10-30 2003-04-08 Ovonyx, Inc. Technique and apparatus for performing write operations to a phase change material memory device
US6456524B1 (en) * 2001-10-31 2002-09-24 Hewlett-Packard Company Hybrid resistive cross point memory cell arrays and methods of making the same
US6576921B2 (en) 2001-11-08 2003-06-10 Intel Corporation Isolating phase change material memory cells
US6815818B2 (en) 2001-11-19 2004-11-09 Micron Technology, Inc. Electrode structure for use in an integrated circuit
US6791859B2 (en) 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6873538B2 (en) 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
US6667900B2 (en) 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
US6625054B2 (en) 2001-12-28 2003-09-23 Intel Corporation Method and apparatus to program a phase change memory
US6512241B1 (en) 2001-12-31 2003-01-28 Intel Corporation Phase change material memory device
US6909656B2 (en) 2002-01-04 2005-06-21 Micron Technology, Inc. PCRAM rewrite prevention
US20030143782A1 (en) 2002-01-31 2003-07-31 Gilton Terry L. Methods of forming germanium selenide comprising devices and methods of forming silver selenide comprising structures
US6791885B2 (en) 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US6671710B2 (en) 2002-05-10 2003-12-30 Energy Conversion Devices, Inc. Methods of computing with digital multistate phase change materials
US6918382B2 (en) 2002-08-26 2005-07-19 Energy Conversion Devices, Inc. Hydrogen powered scooter
US6760268B2 (en) * 2002-11-26 2004-07-06 Freescale Semiconductor, Inc. Method and apparatus for establishing a reference voltage in a memory

Also Published As

Publication number Publication date
WO2003071549A1 (en) 2003-08-28
CN101261880A (zh) 2008-09-10
CN100483545C (zh) 2009-04-29
JP2005518627A (ja) 2005-06-23
US6954385B2 (en) 2005-10-11
US20030156463A1 (en) 2003-08-21
KR100626508B1 (ko) 2006-09-20
CN101261880B (zh) 2011-06-15
US6791885B2 (en) 2004-09-14
CN1647210A (zh) 2005-07-27
ATE396482T1 (de) 2008-06-15
EP1476877B1 (en) 2008-05-21
DE60321138D1 (de) 2008-07-03
TW587250B (en) 2004-05-11
AU2003210901A1 (en) 2003-09-09
TW200303549A (en) 2003-09-01
US20050018493A1 (en) 2005-01-27
KR20040096587A (ko) 2004-11-16
EP1476877A1 (en) 2004-11-17

Similar Documents

Publication Publication Date Title
JP4619004B2 (ja) プログラマブル導電ランダムアクセスメモリ及びその検知方法
US6937528B2 (en) Variable resistance memory and method for sensing same
CN108475519B (zh) 包含存储器及其操作的设备及方法
US6731528B2 (en) Dual write cycle programmable conductor memory system and method of operation
JP4081011B2 (ja) プログラマブルコンダクタランダムアクセスメモリ及びその書込み方法
US9324426B2 (en) Method for improving sensing margin of resistive memory
US9496030B2 (en) Resistive memory device implementing selective memory cell refresh
US20160276029A1 (en) Non-volatile memory using bi-directional resistive elements
KR20110094240A (ko) 불휘발성 반도체 메모리 디바이스
CN102054530A (zh) 存储器件和读取存储器件的方法
US7583546B2 (en) Apparatus and method of operating an integrated circuit
US9401207B2 (en) Pseudo SRAM using resistive elements for non-volatile storage
JPWO2007074504A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP4189269B2 (ja) 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
JP3588376B2 (ja) 強誘電体メモリ
JP4044985B2 (ja) 強誘電体メモリ装置の読み出し方法
CN219658388U (zh) 记忆体装置及其写入电路
Zhang et al. A Write-Verification Method for Non-Volatile Memory
JP3620588B2 (ja) 半導体記憶装置の駆動方法
JPH0785661A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060911

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070814

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070814

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080418

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080527

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101026

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131105

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees