KR101201857B1

KR101201857B1 - 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 읽기방법

Info

Publication number: KR101201857B1
Application number: KR20100083294A
Authority: KR
Inventors: 이현주; 김동근
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-08-27
Filing date: 2010-08-27
Publication date: 2012-11-15
Also published as: KR20120020217A; US20120051126A1; US8824201B2

Abstract

반도체 메모리 장치는 읽기전류를 공급하는 읽기전류 공급부와, 데이터 읽기상태에서 자신의 저항값에 대응하는 크기의 전류를 통과시키는 저항성 메모리 셀과, 읽기전류 공급부와 저항성 메모리 셀 사이에 접속되어 저항성 메모리 셀에 상기 읽기전류를 전달함에 있어서, 통과시키는 전류크기에 대응하는 전압을 센싱노드에 형성하는 전압 전달부와, 센싱노드의 전압레벨이 예정된 레벨에 도달하면 전압 전달부와 저항성 메모리 셀 사이의 연결노드를 풀다운 구동하는 피드백부를 포함한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 데이터 읽기방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD OF READING DATA THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 셀에 저장된 데이터를 감지하는 기술에 관한 것이다.

상변화 메모리 장치(PCRAM)는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하며 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 데이터를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용하여 데이터를 저장한다.

상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystalline State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루룸(Tellurium, Te)를 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.

상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여, 상변화 물질(GST)의 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 일반적으로 결정 상태(Crystalline State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 큰 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 데이터를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 데이터를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.

도 1은 일반적인 상변화 메모리 장치의 메모리 셀을 나타낸 도면이다.

도 1을 참조하면, 메모리 셀(MEMORY CELL)은 셀 다이오드(D1)와, 상변화 소자(GST)로 구성된다.

상기와 같이 구성되는 상변화 메모리 장치의 기본적인 동작을 설명하면 다음과 같다.

특히, 상변화 소자(GST)에 프로그래밍 된 데이터를 읽기 위한 동작은 다음과 같이 이루어진다.

워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 읽기전류가 전달되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인, 상변화 소자(GST) 및 워드라인(WL) 사이에 읽기 전류경로가 형성된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.

본 발명은 피드백부를 이용함으로써 메모리 셀에 저장된 데이터의 읽기 속도를 향상시키고, 회로의 크기를 감소시킨 반도체 메모리 장치를 제공한다.

또한, 본 발명은 메모리 셀에 저장된 데이터의 읽기 속도를 향상 시킬 수 있는 반도체 메모리 장치의 데이터 읽기방법을 제공한다.

본 발명의 일 실시예에 따르면, 읽기전류를 공급하는 읽기전류 공급부; 데이터 읽기상태에서 자신의 저항값에 대응하는 크기의 전류를 통과시키는 저항성 메모리 셀; 상기 읽기전류 공급부와 상기 저항성 메모리 셀 사이에 접속되어 상기 저항성 메모리 셀에 상기 읽기전류를 전달함에 있어서, 통과시키는 전류크기에 대응하는 전압을 센싱노드에 형성하는 전압 전달부; 및 상기 센싱노드의 전압레벨이 예정된 레벨에 도달하면 상기 전압 전달부와 상기 저항성 메모리 셀 사이의 연결노드를 풀다운 구동하는 피드백부;를 포함하는 반도체 메모리 장치가 제공된다.

또한, 본 발명의 다른 실시예에 따르면, 저항성 메모리 셀이 통과시키는 읽기전류의 크기에 대응하는 전압을 센싱노드에 형성하는 단계; 및 상기 센싱노드의 전압레벨이 예정된 레벨에 도달하면 상기 센싱노드를 풀다운 구동하는 단계;를 포함하는 반도체 메모리 장치의 데이터 읽기방법이 제공된다.

도 1은 일반적인 상변화 메모리 장치의 메모리 셀을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3은 도 2의 반도체 메모리 장치의 주요 내부동작을 나타낸 타이밍 다이어그램이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 한편, 데이터 신호의 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하여 단일 비트(Single Bit) 또는 멀티 비트(Multi Bit) 형태로 표기할 수 있다.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.

본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.

도 2를 참조하면, 반도체 메모리 장치는 저항성 메모리 셀(100)과, 읽기전류 공급부(200)와, 전압 전달부(300)와, 피드백부(400)와, 프리차지부(500)와, 데이터 래치부(600)를 구비한다. 여기에서 프리차지부(500) 및 데이터 래치부(600)는 실시예에 따라 선택적으로 구비될 수 있는 요소이다.

상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.

저항성 메모리 셀(100)은 데이터 읽기상태에서 자신의 저항값에 대응하는 크기의 전류를 통과시킨다. 본 실시예에서 저항성 메모리 셀(100)는 상변화 소자(GST)와, 다이오드(D)로 구성되는 상변화 메모리 셀이다.

읽기전류 공급부(200)는 데이터 읽기상태에서 읽기전류를 공급한다. 본 실시예에서 읽기전류 공급부(200)는 내부 전압단(VPPSA)과 센싱노드(SAI) 사이에 접속되며 읽기전류 구동신호(SAILD)의 제어를 받는 PMOS 트랜지스터(MP1)로 구성된다.

프리차지부(500)는 데이터 읽기상태가 시작되기 이전에 센싱노드(SAI)를 내부 전압단(VPPSA)의 전압을 이용하여 프리차지 시킨다. 본 실시예에서 프리차지부(500)는 내부 전압단(VPPSA)과 센싱노드(SAI) 사이에 접속되며 프리차지신호(SAIPRE)의 제어를 받는 PMOS 트랜지스터(MP2)로 구성된다.

전압 전달부(300)는 읽기전류 공급부(200)와 저항성 메모리 셀(100) 사이에 접속되어 저항성 메모리 셀(100)에 읽기전류를 전달한다. 이때, 전압 전달부(300)는 자신이 통과시키는 전류크기에 대응하는 전압을 센싱노드(SAI)에 형성한다. 본 실시예에서 전압 전달부(300)는 센싱노드(SAI)와 연결노드(SIO) 사이에 접속되어 제어전압(V_CLMBL)의 제어를 받는 NMOS 트랜지스터(MN0)로 구성된다. 참고적으로 NMOS 트랜지스터(MN0)는 제어전압(V_CLMBL)의 전압레벨에 따라 전류 구동력이 조절되므로, 비트라인(BL)으로 과도한 읽기전류가 전달되는 것을 방지할 수 있다.

저항성 메모리 셀(100)의 저항값이 상대적으로 큰 경우 읽기 전류경로를 통해서 흐르는 전류의 크기는 매우 작으므로 비트라인(BL)에 연결된 연결노드(SIO)의 전압레벨은 초기의 레벨보다 많이 상승하게 된다. 이때, NMOS 트랜지스터(MN0)의 게이트단과 소오스단 사이의 전압차이가 작으므로, NMOS 트랜지스터(MN0)가 포화(Saturation)영역에서 동작하고 센싱노드(SAI)의 전압레벨도 초기의 프리차지된 전압레벨을 거의 유지한다.

한편, 저항성 메모리 셀(100)의 저항값이 상대적으로 작은 경우 읽기 전류경로를 통해서 흐르는 전류의 크기는 매우 크므로 비트라인(BL)에 연결된 연결노드(SIO)의 전압레벨은 초기의 레벨보다 상대적으로 조금 상승하게 된다. 따라서 NMOS 트랜지스터(MN0)의 게이트단과 소오스단 사이의 전압차이가 크므로, NMOS 트랜지스터(MN0)가 선형(Linear)영역에서 동작하고 센싱노드(SAI)의 전압레벨도 초기의 프리차지된 전압레벨보다 점차 낮아지게 된다.

피드백부(400)는 센싱노드(SAI)의 전압레벨이 예정된 레벨에 도달하면 전압 전달부(300)와 저항성 메모리 셀(100) 사이의 연결노드(SIO)를 접지전압(VSS)으로 풀다운 구동한다. 본 실시예에서 피드백부(400)는 전압 검출부(410)와, 디스차지부(420)와, 풀다운 구동부(430)로 구성된다. 전압 검출부(410)는 센싱노드(SAI)의 전압레벨을 검출하여 그 검출결과에 대응하는 검출전압(V_DET)을 검출 전압단(N1)으로 출력한다. 본 실시예에서 전압 검출부(410)는 센싱노드(SAI)에 게이트단이 접속되고, 내부 전압단(VPPSA) 및 검출 전압단(N1)에 소오스단 및 드레인단이 접속되는 PMOS 트랜지스터(MP3)로 구성된다.

또한, 디스차지부(420)는 검출 전압단(N1)을 접지전압(VSS)으로 디스차지 시킨다. 본 실시예에서 디스차지부(420)는 검출 전압단(N1)과 접지전압단(VSS) 사이에 접속되며 디스차지신호(DCG_SW)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다. 즉, 디스차지부(420)는 전압 검출부(410)가 센싱노드(SAI)의 전압을 검출하여 검출 전압단(N1)으로 검출전압(V_DET)을 출력하기 이전에, 검출 전압단(N1)을 접지전압(VSS)으로 디스차지 시킴으로써, 검출전압(V_DET)의 제어에 따라 동작하는 풀다운 구동부(430)를 초기화 시킨다. 디스차지부(420)는 풀다운 구동부(430)를 초기화 시킴으로써 풀다운 구동부(430)의 불필요한 풀다운 동작으로 인한 전류소모를 감소시킬 수 있다.

또한, 풀다운 구동부(430)는 검출 전압단(N1)의 전압레벨에 따라 연결노드(SIO)를 접지전압(VSS)으로 풀다운 구동한다. 본 실시예에서 풀다운 구동부(430)는 검출 전압단(N1)에 게이트단이 접속되고, 연결노드(SIO) 및 제1 노드(N2)에 소오스단 및 드레인단이 접속되는 NMOS 트랜지스터(MN1)와, 제1 노드(N2) 및 접지전압단(VSS)에 소오스단 및 드레인단이 접속되며 게이트단으로 프리차지신호(SAIPRE)를 입력받는 NMOS 트랜지스터(MN3)로 구성된다.

피드백부(400)는 센싱노드(SAI)의 전압레벨이 초기의 프리차지된 레벨 보다 예정된 레벨보다 하강하면, 연결노드(SIO)를 접지전압(VSS)으로 풀다운 구동시킨다. 연결노드(SIO)가 접지전압(VSS)으로 풀다운 구동되면, 센싱노드(SAI)도 접지전압(VSS)으로 풀다운 구동된다.

즉, 저항성 메모리 셀(100)의 저항값이 상대적으로 작은 경우 읽기 전류경로를 통해서 흐르는 전류의 크기는 매우 크므로 비트라인(BL)에 연결된 연결노드(SIO)의 전압레벨의 상승폭은 매우 작다. 따라서 NMOS 트랜지스터(MN0)의 게이트단과 소오스단 사이의 전압차이가 크므로, NMOS 트랜지스터(MN0)가 선형(Linear)영역에서 동작하여 센싱노드(SAI)의 전압레벨도 초기의 프리차지된 전압레벨보다 점차 낮아지게 된다. 센싱노드(SAI)의 전압레벨이 전압 검출부(410)의 PMOS 트랜지스터(MP3)를 턴온(TURN ON) 시킬 수 있을 정도까지 하강하게 되면, 검출전압(V_DET)에 의해서 풀다운 구동부(430)가 연결노드(SIO)를 풀다운 구동하고 최종적으로 센싱노드(SAI)도 접지전압(VSS)으로 풀다운 구동된다.

본 발명의 실시예에 따른 반도체 메모리 장치는 저항성 메모리 셀(100)의 저항값이 상대적으로 작은 경우, 즉 저장된 데이터가 로우레벨을 가질 때 센싱노드(SAI)의 전압레벨이 예정된 레벨까지 하강하는 순간, 풀다운 구동부(430)에 의해서 센싱노드(SAI)가 빠르게 접지전압(VSS)으로 풀다운 되므로 로우레벨의 읽기 데이터 신호를 보다 빨리 검출할 수 있다.

데이터 래치부(600)는 데이터 읽기상태에서 센싱노드(SAI)에서 출력되는 읽기 데이터 신호를 저장한다. 읽기 데이터 신호는 하이레벨 일 때 외부에서 공급되는 전원전압(VDD)보다 높은 레벨을 가진다. 또한 읽기 데이터 신호는 로우레벨 일 때 접지전압(VSS) 레벨을 가진다. 따라서 하이레벨 및 로우레벨 사이의 전압차이가 매우 크므로 데이터 래치부(600)는 별도의 센싱회로를 구비하지 않고, 읽기 데이터 신호를 입력받아 저장할 수 있다. 일반적으로 데이터 래치부(600)는 하이레벨의 읽기 데이터 신호를 전원전압(VDD)레벨로 다운 컨버팅 하여 저장한다.

도 3은 도 2의 반도체 메모리 장치의 주요 내부동작을 나타낸 타이밍 다이어그램이다.

도 3의 타이밍 다이어그램 및 도 2를 동시에 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 주요 내부동작을 설명하면 다음과 같다.

우선, 읽기전류 구동신호(SAILD) 및 프리차지신호(SAIPRE)가 모두 로우레벨로 활성화 되면, 프리차지부(500) 및 읽기전류 공급부(200)에서 구동되는 전류에 의해서 센싱노드(SAI)가 프리차지 된다. 이때 센싱노드(SAI)는 내부 전압단(VPPSA)의 전압으로 프리차지된다.

다음으로, 제어전압(V_CLMBL)의 전압레벨이 상승하므로 전압 전달부(300)의 NMOS 트랜지스터(MN0)의 게이트단이 고전압이 인가된다. 이와 동시에 디스차지신호(DCG_SW)가 하이레벨로 활성화 되므로 검출 전압단(N1)은 접지전압(VSS)으로 디스차지 된다. 따라서 검출전압(V_DET)의 전압레벨도 접지전압(VSS)으로 하강하게 되며, 이를 통해서 풀다운 구동부(430)의 불필요한 풀다운 동작으로 인한 전류소모를 감소시킬 수 있다. 또한, 검출 전압단(N1)을 접지전압(VSS)으로 초기화 시킴으로써 검출전압(V_DET)을 보다 안정적으로 형성할 수 있다.

다음으로, 프리차지신호(SAIPRE)가 하이레벨로 비활성화 되는 시점부터 연결노드(SIO) 및 센싱노드(SAI)의 전압레벨은 저항성 메모리 셀(100)의 저항값에 의해서 결정된다. 저항성 메모리 셀(100)의 저항값이 상대적으로 작다면 센싱노드(SAI)의 전압레벨은 점차 하강하다가, 특정 레벨에 도달하면 검출전압(V_DET)이 상승하게 되어 풀다운 구동부(430)의 풀다운 동작이 개시된다. 따라서 센싱노드(SAI)의 전압레벨은 접지전압(VSS)까지 하강하게 된다. 이때, 센싱노드(SAI)에 읽기 데이터 신호가 출력되기까지 소요되는 시간(T1)은 풀다운 구동부(430)의 풀다운 동작에 의해서 단축된다. 참고적으로 상술한 동작은 도 3의 타이밍 다이어그램에 점선으로 표시되어 있다.

상술한 바와 같이 반도체 메모리 장치는 저항성 메모리 셀이 통과시키는 읽기전류의 크기에 대응하는 전압을 센싱노드에 형성하는 단계와, 센싱노드의 전압레벨이 예정된 레벨에 도달하면 센싱노드를 풀다운 구동하는 단계와, 센싱노드에서 출력되는 읽기 데이터 신호를 저장하는 단계를 통해서 데이터 읽기동작을 수행한다. 반도체 메모리 장치의 데이터 읽기방법은 센싱노드를 프리차지 시키는 단계를 더 포함할 수 있으며, 센싱노드를 접지전압으로 풀다운 구동하는 단계는 센싱노드의 전압레벨을 검출하여 그 결과에 대응하는 검출전압을 생성하는 단계와, 검출전압의 제어에 따라 센싱노드를 접지전압으로 풀다운 구동하는 단계를 포함할 수 있다. 한편, 검출전압을 생성하는 단계 이전에, 검출전압이 출력되는 검출 전압단을 접지전압으로 디스차지 하는 단계를 더 포함할 수도 있다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 저항성 메모리 셀
200 : 읽기전류 공급부
300 : 전압 전달부
400 : 피드백부
500 : 프리차지부
410 : 전압 검출부
420 : 디스차지부
430 : 풀다운 구동부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims

읽기전류를 공급하는 읽기전류 공급부;
데이터 읽기상태에서 자신의 저항값에 대응하는 크기의 전류를 통과시키는 저항성 메모리 셀;
상기 읽기전류 공급부와 상기 저항성 메모리 셀 사이에 접속되어 상기 저항성 메모리 셀에 상기 읽기전류를 전달함에 있어서, 통과시키는 전류크기에 대응하는 전압을 센싱노드에 형성하는 전압 전달부; 및
상기 센싱노드의 전압레벨이 예정된 레벨에 도달하면 상기 전압 전달부와 상기 저항성 메모리 셀 사이의 연결노드를 풀다운 구동하는 피드백부;
를 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 센싱노드를 프리차지 시키는 프리차지부를 더 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 데이터 읽기상태에서 상기 센싱노드에서 출력되는 읽기 데이터 신호를 저장하는 데이터 래치부를 더 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 전압 전달부는,
상기 센싱노드와 상기 연결노드 사이에 접속되어 제어전압의 제어를 받는 트랜지스터를 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 피드백부는,
상기 센싱노드의 전압레벨을 검출하여 그 검출결과에 대응하는 검출전압을 검출 전압단으로 출력하는 전압 검출부; 및
상기 검출 전압단의 전압레벨에 따라 상기 연결노드를 풀다운 구동하는 풀다운 구동부;를 포함하는 반도체 메모리 장치.
제5항에 있어서,
상기 피드백부는,
상기 검출 전압단을 디스차지 시키는 디스차지부를 더 포함하는 반도체 메모리 장치.
제5항에 있어서,
상기 전압 검출부는,
상기 센싱노드에 게이트단이 접속되고, 내부 전압단 및 상기 검출 전압단에 소오스단 및 드레인단이 접속되는 제1 트랜지스터를 포함하는 반도체 메모리 장치.
제7항에 있어서,
상기 풀다운 구동부는,
상기 검출 전압단에 게이트단이 접속되고, 상기 연결노드 및 접지전압단에 소오스단 및 드레인단이 접속되는 제2 트랜지스터를 포함하는 반도체 메모리 장치.
제7항에 있어서,
상기 풀다운 구동부는,
상기 검출 전압단에 게이트단이 접속되고, 상기 연결노드 및 제1 노드에 소오스단 및 드레인단이 접속되는 제2 트랜지스터; 및
상기 제1 노드 및 접지전압단에 소오스단 및 드레인단이 접속되며 게이트단으로 프리차지신호를 입력받는 제3 트랜지스터;를 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 저항성 메모리 셀은 상변화 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 저항성 메모리 셀은 비휘발성 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
저항성 메모리 셀이 통과시키는 읽기전류의 크기에 대응하는 전압을 센싱노드에 형성하는 단계; 및
상기 센싱노드의 전압레벨이 예정된 레벨에 도달하면 상기 센싱노드를 풀다운 구동하는 단계;
를 포함하는 반도체 메모리 장치의 데이터 읽기방법.
제12항에 있어서,
상기 센싱노드에서 출력되는 읽기 데이터 신호를 저장하는 단계를 더 포함하는 반도체 메모리 장치의 데이터 읽기방법.
제12항에 있어서,
상기 센싱노드를 프리차지 시키는 단계를 더 포함하는 반도체 메모리 장치의 데이터 읽기방법.
제12항에 있어서,
상기 센싱노드를 접지전압으로 풀다운 구동하는 단계는,
상기 센싱노드의 전압레벨을 검출하여 그 결과에 대응하는 검출전압을 생성하는 단계; 및
상기 검출전압의 제어에 따라 상기 센싱노드를 상기 접지전압으로 풀다운 구동하는 단계;를 포함하는 반도체 메모리 장치의 데이터 읽기방법.
제15항에 있어서,
상기 센싱노드를 접지전압으로 풀다운 구동하는 단계는,
상기 검출전압을 생성하는 단계 이전에, 상기 검출전압이 출력되는 검출 전압단을 디스차지 시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 읽기방법.