TW587250B - Programmable conductor random access memory and method for sensing same - Google Patents

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587250 ⑴ 玖、發.等明 二 (發明說明應ϋ:發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 技術領域 本發明係關於一種積聽記憶體電路。更明確地說，其係 · 關於一種用以感測一可程式之導體式隨機存取記憶體 . (PCRAM)單元之内容的方法。 先前技術 DRAM積體電路陣列現世已經哼過三十年，經由半導體 製造技術與電路設計技術的發展’已經大幅地提高其儲$ · 容量。此兩種技術的大幅演進’亦可達到越來越高的整合 度，以大幅地縮減記憶體陣列的尺寸；5々士 ^ n土 口 夂成本，同時又可提 高製程的良率。
dram記憶體單元的基本組件通常包括一存取電晶體（ 切換器）及一用以利用電荷型式儲存二進制資料位元的\ 容器。-般來說，可於該電容器之上儲存其中一種極性之 電荷，用以代表邏輯高位準（例如二進制中的「丨」），並 且儲存相反極性之電荷，用以代表邏輯低位準(例如二進 制中的「0」）eDRAM的基本缺點係該電容器上之電荷最 終都會淺漏出去’因此必須「補充」肖電容器電荷，否叫 便會遺失該記憶體單元所儲存的資料位元。 相反的，慣用SRAM的記憶體單元的基本組件則包括 個以上的存_取電晶體；以及—由兩個以上之積體電路裝 互連之後所構成的記憶體元件1以當作-雙穩.此 雙穩閃的範例有交互搞合反向器，閃並不需要如圖 所示，DRAM記憶體單元情形般地進行「補充」，而且 587250
(2) 要繼續接收2供應電壓，便可無限期可靠地儲存一資料位元:/ 目前還是不斷地繼續尋找其它型式的非揮發性或半揮 發性記憶體元件。最近的研究都集中於經過程式化之後可 呈現出高位準或低位準的穩定歐姆狀態之電阻性材料上 。此類材料之可程式電阻元件可被程式化（設定）成高電阻 狀態，以儲存二進制中的「1」資料位元；或被程式化成 低電阻狀態，以儲存二進制中的「〇」資料位元。接著利 用一存取裝置偵測出經由該電阻式記憶體元件進行切換 的讀出電流振幅，便可擷取出被儲存的資料位元，因而便 可表示出其先前被程式化的穩定電阻狀態。 最近已經有人設計出可程式之導體式記憶體元件。舉例 來說，具有可切換之電阻狀態的硫碰碲破璃，經過研究發 現，可將其使用於記憶體裝置（例如DR AM記憶體裝置）中 當作資料儲存記憶體單元。美國專利案第5，7 6 1，1 1 5號、 第5,896,312號、第5,914,893號以及第6,084,796號中全都 敘述此項技術，此處以引用的方式全都併入本文中。可程 式之導體式記憶體元件（例如由上述的硫硒碲玻璃所製成 的記憶體元件）的其中一項特徵係通常會包括摻雜著金屬 離子之硫ί西碲玻璃，而於該玻璃之一個以上的表面之上則 配備著分離的一個陰極與一個陽極。該經過摻雜的玻璃具 有一正常且穩定的高電阻狀態。於該陰極與陽極上蜂t二r 電壓便可'於該玻璃中製造一條穩定的低電阻路徑。因此2 便可使用穩定的低電阻狀態及南電阻狀態來儲存二進制 資料。 (3) 由經過叛_雜的硫石西碲玻璃所構成的可程式之導體式記 憶體元件通常包括一穩定的電阻狀態，藉由施加一電壓於 該記憶體元件之上便可將其程式化成低電阻狀態。為將該 記憶體單元還原成高電阻狀態，通常需要使用一負電壓或 反向電壓（大於等於用以將該記憶體元件程式化成低電阻 狀態的電壓）來程式化該記憶體單元。其中一種最有希望 的可私式之導體式硫涵蹄玻璃便是捧雜著銀的Ge:Se玻璃 成份" 不過尚未完全發展出用以從可程式之導體式記憶體元 件中讀出資料的適當電路。因此，為實現功能性之可程式 導體式記憶體，必須使用合宜的讀取電路，以非破壞的方 式感測出被儲存於該陣列之記憶體元件中的資料。 發明内容 本發明提供一種用以讀取一可程式之導體式隨機存取 記憶體（PCRAM)之電阻位準的感測電路。藉由從已經提昇 之列線路電壓啟動一存取電晶體，便可於整個PCRAM單 元中引入一電壓電位差。數字線路及數字互補參考線路都 會被預充電至一第一預設電壓。被感測到之單元之預充電 電壓可經由該PCRAM單元之可程式導體式記憶體元件之 電阻進行放電。於該數字線路及該參考導體處所讀取到之 電壓必須加以比較，如果數字線路處的電壓大於該參考電 壓的話，該-單兀的讀取結果便是高電阻（例如邏輯高位準:上 ;如果數字線路處所測量到的電壓小於該參考電壓的話， 那麼該單元的讀取結果便是低電阻（例如邏輯低位準）。於
587250 本發明之I一項觀點中，為將邏輯「高」位準重新寫入該 單元中，當感測到一單元之後，可將與該被感測單元相關 的列線路提昇至更高的電壓。 實施方式 下面將配合圖1 - 8於示範具體實施例中說明本發明。在 不脫離本發明之精神或範疇下，可實現其它的具體實施例 ，並且對該等已經揭示之具體實施例進行其它修改。 根據本發明之示範具體實施例，會將一對記憶體陣列耦 合至個別複數個感測放大器中，其中每個記憶體陣列都係 由複數個可程式之導體式記憶體單元所組成。為讀取一既 定記憶體單元的邏輯狀態，必須於整個可程式之導體式記 憶體元件中產生一合宜的電壓差。該電壓差必須足以對該 可程式之導體式記憶體元件進行讀取作業，但卻又不能對 該元件進行程式化（或窝入資料）。當整個記憶體元件中存 在該合宜的電壓差之後，該數字（位元）線路電壓值便可經 由該記憶體單元及該可程式導體式記憶體元件進行放電 。當放電之後的一段預設期間$始時，便可透過與該既定 記憶體單元相關的感測放大器，對數字線路電壓與一參考 位元線路處的數字互補參考電壓進行比較。 如果經過該段預設的時間之後，該數字線路電壓高於該 參考位元線路處的電壓的話，那麼便可偵測到一高電阻狀 態，而該條_參考線路則會接地。不過，如果該數字線路1 壓低於該參考位元線路1 0 6處的電壓的話，那麼便可偵測 到一低電阻狀態，而該條數字線路則會接地。該參考電壓 587250
(5) 係由與相1記憶體陣列相關聯之數字互補線路所提供·的 。該兩個相鄰的記憶體陣列係於另外兩個相鄰的記憶體陣 列含有—被選擇之記憶體單元用以分別當作參考電壓源 。圖1提供的便係本發明示範具體實施例之詳細示意圖。 圖1所示的係一對記憶體陣列1 〇〇、1 65的一部份，各具 有複數行108、112、106、11〇,以及複數列122、126、128 、124、丨3〇、丨32。與每個行列之間交叉點處則會形成一 可程式之導體式隨機存取記憶體單元，例如記憶 體單元1 2 0。感測放大器1 0 2會從行線路1 〇 8與行線路丨〇 6 中接收輪入。感測放大器1 〇 4會從行線路丨丨2與行線路丨i 〇 中接收輸入。每個感測放大器1 0 2、1 0 4的結構都係用以將 欲讀取之單元120的數字（位元）線路（例如108)處的電壓 與參考線路（例如1 〇 6)處的電壓作比較，以便判斷該被感 測之記憶體單元1 2 0所儲存的邏輯值究竞是高位準還是低 位準。於圖1的配置中，如果讀取單元1 20的話，感測放大 器102便會對數字線路108處的電壓與互補數字線路1〇6處 的參考電壓作比較。 取決於該感測放大器1 02哪一側含有感興趣之記憶體單 元120，便可決定數字線路108或106係當作數字線路D， 而另一側的數字線路1 0 6則當作參考數字線路D *。於此範 例中，吾人假設記憶體單元1 2 0便係被感測的單元。所以 與記憶體雙元120相關的行線路1〇8便稱為數字（位元 路D，而行線路106則稱為數字互補線路D*(或參考線路）。 每個可程式之導體式記憶體元件1 2 0都係由一存取電晶 -10- 587250
(6) 體1 1 4及一:^程式之導體式記憶體元件1 1 6所組成的。·該可 程式之導體式記憶體元件1 1 6的其中一端係被耦合至一單 元板1 1 8。該可程式之導體式記憶體元件1 1 6的另一端則係 被耦合至存取電晶體1 1 4的源極/沒極端點。存取電晶體 1 1 4的另一源極/汲極端點則係被耦合至數字線路1 〇 8。存 取電晶體1 1 4的閘極則係被耦合至與該記憶體單元1 2 0相 關之列線路1 2 2。 另外，D與D *線路都係被耦合至一預充電電路1 7 5，用 以將該等D與D *線路預充電至一預設的電壓值（例如Vdd) 。D*線路係被耦合至p型互補金屬氧化半導體（CMOS)電晶 體1 77的其中一端，而電晶體1 77的另一端則係被耦合至 Vdd。D線路係被耦合至p型CMOS電晶體179的其中一端， 而電晶體179的另一端則係被耦合至Vdd。電晶體177、179 的閘極會互相耦合在一起，用以接收一預充電控制信號。 當接收到該預充電控制信號之後，電晶體1 7 7、1 7 9便會開 啟’而數字線路D及數字互補線路d*便都會被充電至Vdd 。圖1中還顯示出一等化電路176，用以對D與D*數字線路 上的電壓進行等化處理®當藉由預充電信號將D與D*預充 電至Vdd之後，便可藉由施加至電晶體i 8〇的等化Eq信號 對該等線路進行等化處理。 參考圖2(a)，圖中所示的係一可程式之導體式記憶體單 元1 2 0的簡一化概略圖。該代表性單元} 2 〇可用以說明本發豐 ，數字線路108會於預充電期間被耦合至vdd，並且被被 轉合至存取電晶體1 1 4的第一端點。雖然圖中所繪的存取 -11· 587250 ⑺ 電晶體係蜇的CM0S電晶體，不過亦可很容易以p型的 CMOS電晶體取代作為該存取電晶體1 1 4，只要其它的組 件及電壓的對應極性亦隨之修改即可。存取電晶體1 1 4的 第二端點則係被耦合至可程式之導體式記憶體元件1 1 6之 第一端點。如上所述’可程式之導體式記憶體元件1 1 6可 以硫硒碲玻璃或任何其它可儲存二進制數值的雙穩電阻 -材料所製成。該可程式之導體式記憶體元件1 6 6係被耦合 至單元板118，該單元板118同時也是複數個可程式之導體 式記憶體元件之共同導體。該單元板1 1 8會被連接至一電 壓端點，該電壓端點係用以提供一預設的電壓位準（例如 Vdd/2)給該單元板1 1 8。存取電晶體1 14的閘極會被連接至 列線路1 2 2。當施加充份的電壓給列線路1 2 2之後，存取電 晶體114便會開啟且導通，並且將數字線路108耦合至該可 程武之導體式記憶體元件1 1 6。 被施加至列線路1 22的電壓值表示的係該可程式之導體 式記憶體元件1 1 6之上所實施的係何種作業。舉例來說， 假設D線路1 0 8被連接至Vdd(例如2 · 5 V)而單元板，被連接 至1 / 2 V d d (例如1 · 2 5 V )，那麼為開啟該存取電晶體1 1 4，至 少必須施加2 · 0 5 V的電壓給其閘極。於存取電晶體1 1 4閘極 處施加2 · 0 5 V的電壓便足以開啟電晶體1 1 4，因為可於閘極 及被耦合至該單元板1 1 8的源極/汲極端點之間產生至少 為該臨界|壓（Vt)的電位差（約為〇 · 8 V)。 1 雖然於存取電晶體1 1 4閘極處施加2 · 0 5 V的電壓便足以 開啟電晶體1 1 4，不過卻不足以從該可程式之導體式記憶 •12- (8)587250
值）該可程式之導體式記憶體元件丨j 6 電壓跨接其中，至於0 · 2 5 V的極性則取 體元件1 1 6之中的邏輯值究竟係高位準 參考圖2(b)，此圖將更詳細地討論該等 性。因為約需要0 · 2 V的電壓跨接該可程式 體單元1 2 進行讀取或窝入作 實施例，約需要0 · 2 V的電壓跨 元件1 1 6方能進行讀取。另外 元件1 1 6方能進行讀取 業。根據本發明之示範具體 接該可程式之導體式記憶體 ’為寫入（例如再程式化其數 則約需要〇 · 2 5 V的 決於覆寫至該記憶 還是低位準。 電壓位準及其極 之導體式記憶體 所以必須於被耦合至存取電晶體·
114閘極的列線路122中施加約2.25乂的 臨界電壓…A的電壓約為"5V。該單元…於 1.25V電壓處，因此跨接該可程式之導體式記憶體元件ιΐ6 便有0.2V的電壓，此電壓足以讀取該元件ιΐ6的内容，但 並不足以寫入該元件1 1 6。 圖2(c)所示的係用以將邏輯低位準寫回該可程式之導 體式兄憶體元件11 6的示範電壓位準及極性。如下面詳細 的討論一般，當該可程式之導體式記憶體單元丨2 〇所儲存 的位準經過讀取之後得到邏輯低位準時，感測放大器1〇2 便會將D線路108接地。點A同樣約為接地，跨接該可程式 接點的電壓降約為-1.25V，所以可將邏輯低位準寫回該可 程式之導體式記憶體元件11 6之中。 圖2(d)所一示的係用以將邏輯高位準寫回該可程式之七 體式記憶體元件Π6的示範電壓位準及極性。如下面詳^ 的討論一般，當該可程式之導體式記憶體單元12〇所儲存 * 13 - (9)587250
的位準經過讀瓦 π - ，、 後仔到邏輯高位準時，感測放大器1Θ2 便會將D線路1 p w " 禾峪i〇8k昇至約Vdd的位準。接著列線路122便 曰從、2.25V(其進行讀取作業期間的電壓）的電壓被提昇 至、Vdd的電壓，從而會於點a處產生約1.7V的電壓。點A 處的1.7V電壓可產生約〇·45ν的電位差跨接於該可程式之 導體式1己憶體元件i丨6之上，以便覆寫該邏輯高位準。
再度參考圖1，該感測放大器1 〇2包括一 N型感測放大器 部及一 P型感測放大器部。圖3所示的係該N型感測放大器 部3 5 0。N型感測放大器部3 5 0之第一端點會接收數字互裱 線路D * (也就是，與含有感興趣之記憶體單元的記憶體陣 列相鄰之記憶體陣列中的行線路），同時會被耦合至η型 CMOS電晶體3 05的閘極以及η型CMOS電晶體300的第一 端點。N型感測放大器部3 5 0之第二端點會接收數字線路 D(也就是含有感興趣之單元的記憶體陣列中的行線路）， 同時會被耦合至電晶體3 0 0的閘極以及電晶體3 0 5的第一 端點。電晶體3 0 0的第二端點及電晶體3 0 5的第二端點係被 耦合至CMOS電晶體310的第一端點。電晶體310的第二端 點係被耦合至接地’而電晶體3 1 0的閘極則會接收一激發 N控制信號。如下面的說明一般’當激發預期的記憶體單 元列線路一段預設時間之後’該N型感測放大器3 5 0便會 接收到該激發N控制信號。 . 圖4所示，係一感測放大器（例如感測放大器102)之Pg 感測放大器部360。P型感測放大器部360之第一端點會接 收數字互補線路D*，同時會被耦合至ρ型CMOS電晶體330 -14- 587250
(ίο) 的閘極以及·ρ型CMOS電晶體325的第一端點。P型感測放 大器部360之第二端點會接收數字線路D，同時會被耦合 至電晶體3 2 5的閘極以及電晶體3 3 〇的第一端點。電晶體 3 2 5的第二端點及電晶體3 3 0的第二端點係被摘合至電晶 體3 2 0的第一端點。而電晶體3 2 0的閘極會接收一激發N控 制信號。當該N型感測放大器3 5 0接收到該激發N控制信號 一段預設時間之後，該P型感測放大器3 60便會接收到該 激發P控制信號。 參考圖5，圖中所示的係根據本發明之示範具體實施例 用以說明圖1與2概略圖之作業流程的流程圖。於此示範的 處理流程中，吾人預先假設該PCRAM單元下面的參數： (i)用以於可程式之導體式記憶體元件116中長出一微量 細胞用以將其切換成高電阻狀態且寫入邏輯「1」位準的 抹除電壓為0.25V; (ii)抹除電流約為10// A ; (iii)程式化
電壓（將「1」位準的元件寫成邏輯「〇」位準）約為_〇25V ;(iv)程式化電流約為10# a ; (v)對應邏輯「〇」的電阻 約為10ΚΩ ;及（vi)對應邏輯「1」的電阻則為大於1〇ΜΩ 之任意值。非常輕易便可瞭解，在不脫離本發明的精神與 範4下，可選擇替代的參數、操作電壓及電阻供該pcram 使用。 該過程從處理段500開始。於處理段502中，感測放大器 1 〇 2看見兩_條線路〇與d *，其中D與D *分別是來自不同記; 憶體陣列1 〇 〇、1 6 5之中的行線路1 0 8、1 0 6。為達到說明的 目的’吾人將假設V d d為2 · 5 V。該單元板1 1 8係被連接至 -15·
(Π) 〜預設電Κ例如vdd/2或約1.25V)，其可能是該記憶體呈 'T - 主動狀態時的情況，或藉由記憶體作業切換而成的情況。 於圖中的具體實施例中，該V d d/2電壓會於處理段5 〇 6被開 啟。於處理段508中，線路D、D*(108、106)都會經由預 充電電路175被預充電至一預設電壓（例如Vdd =約2.5V)， 然後再經由等化電路1 7 6進行等化處理。 於處理段5 1 0中，會藉由從一列線路偵測器施加一預設 電壓給列線路1 2 2，以激發該條被選擇的列線路1 2 2。如本 文所述般，此範例中所選擇的預設電壓約為2 · 2 5 V。為讀 取記憶體單元1 2 0的内容，或更明確地說，為讀取記憶體 單元1 2 0之可程式導體式記憶體元件1 1 6的電阻，必須有約 0 · 2 V的電壓跨接在該元件1 1 6之上。其意謂著必須施加約 2 · 2 5 V的電壓給該列線路1 2 2。施加約2 · 2 5 V的電壓給列線 路1 2 2便會開啟電晶體1 1 4。如圖5之處理段5 1 2所述般，當 必要的讀取電壓大小約為0 ·2 V的差值時，因為電晶體丨j 4 的臨界電壓約為0.8V，那麼當該單元板118中出現约i 25v 的電壓時，點A處的電壓便約為1.45V。 應該提及的係，當存取電晶體11 4導通時，由於該4己憶 體單元之行線路108與列線路122之間固有的寄咮+〜 J 土免谷（例 如圖1中的138)的關係，該數字線路D( 1〇 8)的電壓時寄生 會提高約0.1V(高達約2.6V)。如此一來便會在 0杜致子線路D( 與被讀取冬單元1 2 0相關的行線路1 〇 8)與d * (表去叙 ' - 、 v个亏數字線; 路106)之間產生約〇·1 V的差值。該寄生電容138會隨著f 記憶體單元的構造而變化，甚至還會產生因製造時所產2 587250
(12) 之電容器·^型式而出現的額外電容，其會在電路中進·行切 換並且於進行讀取作業時與數字線路D (1 0 8)產生連接。所 以，根據本發明之示範具體實施例，當可藉由記憶體架構 控制來激發該條列線路1 2 2時，便可提鬲電壓大小，處理 段5 14所述的便係於d( 1〇 8)處之電壓的提昇情形。 還有其它方法可以提昇該感測放大器1 〇 2所看見的D與 D *之間的電壓差。舉例來說，可於未感興趣的記憶體陣 列（例如165)中採用一條虛擬列線路124，使得該條虚擬列 線路124永遠呈主動狀態，並且被預充電至Vdd(約為2.5V) 。接著，當激發預期的列線路1 2 2之後，由於寄生電容1 3 8 的關係便會將該條數字線路D(1 08)提昇至約2.6V處510， 該條虛擬列線路1 2 4便會關閉，因此，由於該條虛擬列線 路1 2 4與行線路1 0 6之間的寄生電容1 3 8的關係。數字互補 線路D*(l〇6)處的電壓便會降至約2.4V。最終的結果是， 當D( 10 8)開始如下面所述般地進行放電時，D( 108)與 D*( 106)之間的便會相差至少約0.2V。 繼續參考圖5，於處理段516中，感興趣的D(108)數字線 路開始經由該可程式之導體式記憶體元件的電阻從約 2.6V處放電至約1.25 V(即單元板118的電壓）^放電作業進 行的時間越長，該可程式之導體式記憶體元件1 1 6的阻值 大小便越大。於處理段5 1 0激發該條被選擇之列線路1 2 2 後經過一襤預設時間（例如15-3 0ns)時，便會於處理段5 中經由控制信號激發N啟動該N型感測放大器3 5 〇，並且比 較D(108)與D*(106)線路上面的電壓。於處理段520中，則 -17- 587250
(13) 會判斷該i程式之導體式記憶體元件116究竟是具有低，電 阻還是具有高電阻。 舉例來說，處理段522便會判斷D( 10 8)上的初始電壓使 否已經於該預設時間框（例如1 5 - 3 0 n s)内放電至d * (1 〇 6)上 的電壓以下。再參考圖3, D*(l〇6)與D(108)上的電壓會分 別被饋送至電晶體305及300的閘極。如果於預設的時間t2 中，數字線路D(108)上的電壓高於數字互補線路£)*(106) 上的電壓的話，那麼D * (1 0 6)便會接地，而d則保持浮動 並且於處理段524中將其視為具有高電阻位準（例如邏輯 南位準）。 應該注意的係，當開啟存取電晶體1 1 4之後便關閉列線 路1 2 2。不過如此一來便無法對該可程式之導體式記憶體 元件1 1 6進行覆寫。當漬取結果為邏輯南位準時吾人希望 產生此種結果，因為邏輯高位準係該可程式之導體式記憶 體元件11 6的正常狀態，所以並不希望於每次讀取到邏輯 高位準的作業之後便進行覆寫，而不斷地進行不必要的覆 寫動作反而可能於長時間之後損壞該元件1 1 6。 繼續參考處理段5 2 2，如果於預設的時間t2中，D (1 0 8) 上的電壓低於D*(106)上的電壓的話，那麼D(108)便會接 地，而處理段5 2 6中則會將其視為具有低電阻位準（例如邏 輯低位準）^ 於處理笔5 2 8中，當該N型感測放大器3 5 0被啟動一段哮」 設時間（例如l-5ns)t3之後，便可經由控制信號激發P開啟P 型感測放大器3 6 0。如果於處理段5 2 4中發現到高電阻位準 -18- 587250 (14) 的話（也’D(108)為邏輯高位準），電晶體330便·會開 啟’而電晶體325則會關閉，那麼線路d(108)上的電壓便 會於處理段5 2 4被提昇至約v d d的電壓。 如果於處理段524中發現到低電阻位準的話（也就是， D(108)為邏輯低位準），電晶體33〇便會關閉，而電晶體325 則會開啟’那麼處理段5 3 2便會將線路D * (1 0 6)上的電壓保 持在約V d d的電壓。 於處理段534中，列線路122的電壓會被提昇至約vdd。 如果該可程式之導體式記憶體元件1丨6含有一低電阻狀態 的話’那麼如上所述，便不需要將該列線路1 22的電壓提 昇至約Vdd以覆寫低電阻狀態；不過，為覆寫高電阻狀態 仍然必須提昇列線路1 2 2的電壓。也就是，如果該可程式 之導體式記憶體元件11 6含有一高電阻狀態的話，那麼便 需要將該列線路1 2 2的電壓提昇至約V d d，將點A的電壓設 定在約1 ·7 V，從而於該可程式之導體式記憶體元件n 6中 產生約0.45V的電壓電位差，如此便足以進行覆寫。 圖6所示的係配合圖5所述，用以發現高電阻位準之處理 流程的時序關係圖。舉例來說，剛開始D( 108)及D*( 106) 都會被預充電制約V d d。於時間t i中，列線路1 2 2會激發並 且開啟電晶體1 1 4。由於列線路1 2 2與行線路1 〇 8之間的寄 生電容1 3 8的關係，d (1 0 8)上的電壓會提昇約0 · 1 V而變成 約2.6V。'—接著，線路〇(108)便會從約2.6V的位置進行-約 15-30ns的放電，而線路d*( 106)則保持在約Vdd。於時間 t2中會啟動N型感測放大器3 5 0，用以比較線路D (1 0 8)上的 -19- 587250
(15) 電壓及線ID * (1 0 6)上的電壓。如果線路D (1 ο 8)上所i測 到的電壓高於線路D * (1 〇 6)上的電壓的話，那麼如配合圖5 所述般，便會發現到高電阻位準。此外線路D * (1 〇 6)則會 於時間中被強制接地（〇v)。於時間t3中會啟動p型感測放 大器360’將線路D提昇至Vdd，並且讀出邏輯高位準。於 時間t4中，列線路1 2 2會從約2 · 2 5 V的位置提昇至約V d d， 從而覆寫該可程式之導體式記憶體元件丨丨6的内容。 圖7所示的係配合圖5所述，用以發現低電阻位準之處理 流程的時序關係圖。舉例來說，剛開始D (1 〇 8)及D * (1 0 6) 都會被預充電制約V d d。於時間t!中，列線路1 2 2會激發並 且開啟電晶體1 1 4。由於寄生電容丨3 8的關係，d (1 0 8)上的 電壓會提昇約0 · 1 V而變成約2 · 6 V。接著，線路D (1 0 8)便會 從約2.6V的位置進行約i5-30ns的放電，而線路d*(106) 則保持在約V d d。於時間12中會啟動N型感測放大器3 5 0， 用以比較線路D(108)上的電壓及線路d*(1〇6)上的電壓。 如果線路D (1 0 8)上所量測到的電壓低於線路d * (1 〇 6)上的 電壓的話，那麼如配合圖5所述般，便會發現到低電阻位 準。此外線路D(108)則會於時間t2中被強制接地（0V)。於 時間中會啟動p型感測放大器3 6〇，而線路〇則維持在〇 v 並且讀出邏輯低位準，而線路〇 *則保持在約Vdd。於時間 t4中’列線路122會從約2.25 V的位置提昇至約Vdc^如上 所述’雖怒不必於該可程式之導體式記憶體元件u 6之七 覆寫一低電阻位準，不過圖中仍然有進行覆寫，以便能夠 覆窝儲存著高電阻位準的其它記憶體單元。 -20- 587250
(16) 圖8所示係含有如圖1-7所述之PCRAM半導體記憶體 之處理器系統800方塊圖。舉例來說，圖1-7所述之PCRAM 記憶體陣列1 〇 〇、1 6 5可能是隨機存取記憶體（RAM) 8 0 8的 一部份，其構造可能是含有具備上述之PC RAM結構之一 個以上記憶體裝置的插入型模組。該處理器型系統8 0 0可 能是一電腦系統或是任何其它的處理器系統。該系統8 0 0 包括一中央處理單元（CPU) 8 02 (例如微處理器），用以透過 匯流排820與磁碟機812、光碟機814以及RAM 808進行通 信。必須注意的係，匯流排8 2 0可能是處理器型系統之中 常用的一連串匯流排及橋接器，不過為方便起見，圖中的 匯流排820僅以單一匯流排來表示。輸入/輸出（〗/〇)裝置（ 例如螢幕）8 0 4、8 0 6也會被連接至該匯流排8 2 〇，不過對實 現本發明而言並非必要的裝置。該處理器型系統8〇〇亦包 括一唯讀記憶體（ROM)8 10，其亦可用於儲存軟體程式。 雖然圖8的方塊圖僅顯示出一個CPU 802，其實圖8的系 統亦可建構成一平行處理器，用以實施平行處理。如本技 術所熟知的，平行處理器可分成單指令/多資料型（Μ%⑴ ，也就是全部的處理器於同一時間執行相同的指令；多指 令/多資料型（MIMD),也就是每個處理器執行不同的y指令。9 本發明提供一種PCRAM單元120及—種用於取該 PCRAM單元120之内容的方法^該記憶體單元係由一 I程式之，f體式記憶體元件116串接一存取電晶體'HA之」 弟一端點所組成的。該可程式之導體式. 、<爷氕记憶體元件1 1 6的 另一端則係、被概合至-單元板118 ’ #板的範園遍及複數 -21 · 587250
(17) 個可程式之^導體式記憶體元件116。該存取電晶體114的第 二端點係被耦合至一行線路10 8，該線路為預期的數字線 路（D)。電晶體1 1 4的閘極係被耦合至該記憶體單元1 20的 列線路122»於數字線路D(108)及相鄰記憶體陣列165之參 考數字線路D*(106)之上會施加一第一預設的電壓電位（ 例如Vdd)。於該單元板1 1 8之上則會施加一第二預設的電 壓電位。當以第三預設的電壓電位（例如約2.25V)激發預 期的記憶體單元120之列線路122時，該存取電晶體114便 會開啟且導通，此時數字線路D( 10 8)便會放電一段預設的 時間週期（例如1 5-3 0ns)，感測放大器102會將線路d(108) 及線路D * (1 0 6)互相作比較，以判斷出該可程式之導體式 記憶體元件1 1 6究竟是含有高電阻位準還是低電阻位準。 接著便可對線路D(108)、線路D*(106)以及列線路122電壓 預充電至約Vdd的位置來準備該欲讀取之記憶體單元12〇 以供下個循環使用，如此一來當該記憶體單元1 2〇確實具 有高電阻位準時，便可將該高電阻位準覆寫至該記憶體單 元1 20。如果該記憶體單元1 20具有低電阻位準的話，那麼 提昇線路D (1 0 8 )、線路D * (1 〇 6)以及列線路丨2 2的電壓電位 便不會對該記憶體單元1 20的電阻產生任何作用。 雖然已經配合目前熟知的較佳具體實施例詳細說明本 發明，不過應該可以輕易地瞭解到本發明並不受限於該等 已經揭示尥具體實施例。更確切地說，本發明經過修正^ 後可以涵蓋前面未提及之各種變化、修改、替換或等效的 配置，而且皆符合本發明的精神及範疇。舉例來說，雖然 -22- 587250
(18) 文中配合特> 定的 到亦可使用不同 果。此外，雖然 發明，不過很容 代。再者，雖然 明本發明，不過 加於電晶體1 1 4， 線路 D * (1 0 6)。E 式’而僅受限於 圖式簡單說明 從本發明上面 的圖式，便可更 中： 圖1所示的係？ 陣列’其各採用 圖 2 (a) - (d )所 7 元； 圖3所示的係 大器； 圖4所示的係4 益 ， 圖5所示、的係； 業流程的液裡胃 圖6所示的係； 電壓位準來說明本發明，不過很容易獠解 於本文所述的電壓位準來達到相同的結 文中配合η型及p型CMOS電晶體來說明本 易瞭解到亦可以互補型CMOS電晶體來取 文中配合記憶體單元1 2 0特定的極性來說 亦可將極性反向，產生不同的電壓位準施 k單元板118、數字線路D(108)及數字互補 3此，本發明並不受限於前面的說明或圖 隨附申請專利範圍的範疇。 詳細的較佳具體實施例說明中，參考隨附 清楚本發明前面與其它的優點與特點，其 浪據本發明示範具體實施例之兩個記憶體 複數個PCRAM記憶體單元； 六的分別係圖1中的一個PCRAM記憶體單 使用於圖1之記憶體陣列中的N型感測放 吏用於圖1之記憶體陣列中的P型感測放大
浪據本發明示範具體實施例，用以說明作J ， 根據本發明示範具體實施例，用以讀取被 -23- 587250 (19)
感測記憶體-單元中之高電阻狀態的時序關係圖； 圖7所示的係根據本發明示範具體實施例，用以讀取被 感測記憶體單元中之低電阻狀態的時序關係圖；及 圖8所示的係根據本發明示範具體實施例，含有一 PCRAM記憶體之處理器型系統方塊圖。 圖式代表符號說明 100,165 102,104 106,108,1 10,1 12 114 116 118 120 記憶體陣列 感測放大器 行 存取電晶體 可程式之導體式記 單元板 記憶體單元 體元件 122，124，126，128，130，132 138 175 176 177，179,325,330 1 80,3 10,320 300,305 350 Λ 360 一 列 寄生電容 預充電電路 等化電路 ρ型互補金屬氧化半導體電晶體 電晶體 η型互補金屬氧化半導體電晶體 Ν型感測放大器部 Ρ型感測放大器部 800 處理器系統 802 中央處理單元 -24- 587250 (20)
804,806 輸入/輸出裝置 808 隨機存取記憶體 810 唯讀記憶體 812 磁碟機 814 光碟機 816 (未定義） 818 (未定義） 820 匯流排 -25-

Claims (1)

  1. 587250 拾、申請範圍 1 · 一種用以感測可程式之導體式隨機存取記憶體元件之 儲存值的方法，該方法包括： 將一數字線路及一數字互補線路預充電至一預設電 壓值； 啟動一被耦合於該元件及該數字線路之間的存取電 晶體，以便施加一讀取電壓給該元件；及 比較該數字線路上的電壓及該數字互補線路上的電 壓，以判斷一該元件的邏輯狀態。 2.如申請專利範圍第1項之方法，其中該預充電動作包括 將該數字線路及該數字互補線路預充電至約Vdd。 3 ·如申請專利範圍第1項之方法，其中該預充電動作包括 於一預充電電路中接收一預充電控制信號，並且將該 數字線路及該數字互補線路耦合至約Vdd。 4.如申請專利範圍第1項之方法，其中該預充電動作進一 步包括等化該數字線路上的電壓及該數字互補線路上 的電壓。 5 .如申請專利範圍第1項之方法，其中該啟動動作包括激 發一條被耦合至該存取電晶體閘極的列線路。 6.如申請專利範圍第1項之方法，進一步包括於進行該比 較動作之前對該數字線路上的電壓放電一段預設的時2 -一 -«μ- 間。 7.如申請專利範圍第6項之方法，其中該放電動作進一步 包括從約等於該預設電壓加上一額外電壓的電壓值對
    587250 對該數:寒線路上的電壓進行放電。 8. 如申請專利範圍第7項之方法，其中該額外電壓係因為 該數字線路及被耦合至該存取電晶體的列線路之間的 寄生電容所造成的。 9. 如申請專利範圍第1項之方法，進一步包括讀取該元件 處的低電阻位準。 1 0.如申請專利範圍第9項之方法，進一步包括將該低電阻 位準覆寫至該元件中。 1 1 ·如申請專利範圍第1項之方法，進一步包括讀取該元件 處的高電阻位準。 1 2.如申請專利範圍第1項之方法，進一步包括施加一電壓 給一該記憶體元件的第二端點，該電壓介於Ον及該預 設電壓之間。 1 3 .如申請專利範圍第1 2項之方法，其中該施加的動作包 括施加該電壓給被連接至該記憶體元件之第二端點的 單元板。 1 4. 一種用以讀取一半導體記憶體單元的方法，該方法包 括： 將該單元之電阻元件之第一部份所耦合之該單元之 單元板的電壓設定成一第一預設電壓； 將該單元之存取電晶體之第一端點及一參考導體充 4 電至-第二預設電壓，其中該第一端點係被耦合至 單元的一行線路，其中該電晶體之第二端點係被耦合 至該電阻元件的第二部份，以及其中該第一端點及該
    587250 參考導:轉係被耦合至一比較器的個別輸入中； 將該存取電晶體之閘極充電至一第三預設電壓，以 讀取該單元，其中該閘極係被耦合至該單元的一列線 路； 經由該電阻元件從該第二預設電壓對該第一端點進 行放電；及 於該放電動作開始進行之後的一段預設期間中將該 第一端點中的電壓與該第二預設電壓作比較，以判斷 該單元的邏輯狀態。 1 5 .如申請專利範圍第1 4項之方法，其中該第二預設電壓 大於該第一預設電壓。 1 6.如申請專利範圍第1 4項之方法，其中該放電動作包括 從一略不同於該第二預設電壓的第四預設電壓對該第 一端點進行放電，該第四預設電壓係因為與該行線路 相關聯之寄生電容所造成的。 1 7 ·如申請專利範圍第1 4項之方法，進一步包括將該第三 預設電壓改變成足以於讀取該記憶體單元之後將該電 阻位準覆寫至該記憶體單元中的位準。 1 8.如申請專利範圍第1 7項之方法，其中該改變動作包括 將該第三預設電壓提昇至該第二預設電壓。 1 9 ·如申請專利範圍第1 8項之方法，其中該提昇動作包声-將該三預設電壓位準提昇至約vdd。 二2 2 0.如申請專利範圍第1 7項之方法，進一步包括將該高電 阻位準覆寫至該記憶體單元中。 587250 2 1 .如申請，利範圍第1 4項之方法，其中該設定動作包括 將該單元板之電壓設定成約Vdd。 22 ·如申請專利範圍第2 1項之方法，其中該設定動作包括 ^ 將該單元板之電壓設定成約Vdd/2 ^ * 2 3 .如申請專利範圍第1 4項之方法，其中一該充電電晶體 之第一端點的動作包括將該第一端點及該參考導體充 電至約Vdd。 24. 如申請專利範圍第14項之方法，其中一該充電閘極的 _ 動作包括將該閘極充電至足以讀取該電阻元件的數值 ，但是低於程式化該單元的數值。 25. 如申請專利範圍第24項之方法，其中該充電該閘極的 動作包括將該閘極充電至介於該第一與第二預設電壓 之間的電壓位準。 26. 如申請專利範圍第16項之方法，其中該放電該第一端 點的動作包括從約Vdd加上一額外電壓的位置來放電 該第一端點β φ 2 7.如申請專利範圍第26項之方法，其中該放電該第一端 點的動作包括從約Vdd加上0.1 V的位置來放電該第一 端點。 2 8 .如申請專利範圍第1 4項之方法，其中該比較的動作包 - 括於該放電動作開始進行之後約15-3 0ns時，將該第；. 端點中4電壓與該第二預設電壓作比較。 」 2 9.如申請專利範圍第1 4項之方法，進一步包括判斷該記 憶體單元具有一邏輯高狀態。
    587250 3 0 ·如申請:章利範圍第1 4項之方法，進一步包括判斷該記 憶體單元具有一邏輯低狀態。 3 1 . —種用以感測可程式之導體式隨機存取記憶體單元之 ‘ 儲存值的方法，該方法包括： ’ 將一被耦合至該單元之存取電晶體之第一端點的數 字線路預充電至一第一預設電壓； 將該單元之單元板充電至一第二預設電壓，該第二 預設電壓的值係介於0V與該第一預設電壓之間；及 _ 施加一第三預設電壓給被耦合至該存取電晶體閘極 的列線路，使得跨接於該可程式之導體式記憶體單元 中的生成電壓足以讀取一該單元的邏輯狀態，卻不足 以程式化該單元。 3 2. —種用以感測可程式之導體式隨機存取記憶體單元之 儲存值的方法，該方法包括： 將一數字線路預充電至一參考電壓值，該數字線路 係被耦合至該單元之存取電晶體之第一端點； · 將該單元之單元板充電至一第一預設電壓，該第一 預設電壓的值係介於0V與該參考電壓值之間； 藉由施加一第二預設電壓來激發該記憶體單元之列 線路，該第二預設電壓足以讀取該記憶體單元，卻不 - 足以程式化該記憶體單元；及 _ - . 將該Λ數字線路中的電壓與該參考電壓作比較，以岁V 斷一該記憶體單元的邏輯狀態。 3 3 · —種半導體記憶體結構，其包括：
    587250 一數奪線路及一數字互補線路； 一預充電電路，用以於進行讀取作業之前將該數字 線路及該數字互補線路預充電至一預設電壓值； ^ 一存取電晶體，用以於進行讀取作業期間將一可程 ， 式之導體式記憶體元件搞合至該數字線路，及 一感測放大器，用以於進行讀取作業期間將該數字 線路上的電壓與該數字互補線路上的電壓作比較，以 判斷該記憶體元件的邏輯狀態。 φ 3 4.如申請專利範圍第3 3項之結構，其中該預設電壓約為 Vdd 〇 3 5 ·如申請專利範圍第3 3項之結構，其中可程式之導體式 記憶體元件包括具有第一與第二電極的硫硒碲玻璃。 3 6 ·如申請專利範圍第3 5項之結構，其中該硫硒碲玻璃具 有鍺、硒及銀等成份。 3 7.如申請專利範圍第3 3項之結構，進一步包括一介於該 數字線路及該記憶體結構之列線路之間的可變寄生電 φ 容，該可變寄生電容可於進行讀取作業期間讓該數字 線路被充電至比該預設電壓還高的電壓位準。 3 8.如申請專利範圍第3 3項之結構，其中該數字互補線路 係與該記憶體單元相關之記憶體陣列不相同之記憶體 、 陣列相關。 —. · 3 9 .如申請^專利範圍第3 3項之結構，進一步包括一等化雀 路，用以將該數字線路及該數字互補線路等化至該預 設電壓。
    587250 40. —種半·寒體記憶體，其包括： 一可程式之導體式記憶體元件； 一行線路； 一列線路； 一導體，用以施加一第一電壓給該可程式之導體式 記憶體元件的第一端點； 一電晶體，用以響應被施加至該列線路之上的閘極 電壓，選擇性地將該行線路耦合至該可程式之導體式 記憶體元件的另一端點； 一被耦合至該行線路之感測放大器以及一參考導體 ；以及 一預充電電路，用以於施加一閘極電壓給該列線路 之前，將該行線路及該參考導體預充電至一預設電壓， 該感測放大器會比較該行線路與參考線路之上的電 壓，以便判斷於施加該閘極電壓給該列線路之後該可 程式之導體式記憶體元件的電阻值。 4 1 .如申請專利範圍第40項之記憶體，其中該第一電壓係 介於0V與約Vdd之間。 4 2.如申請專利範圍第40項之記憶體，其中該可程式之導 體式記憶體元件包括一具有第一與第二電極之硫硒碲 玻璃。 . 43 .如申請·專利範圍第42項之記憶體，其中該硫硒碲玻脊 具有鍺、硒及銀等成份。 44.如申請專利範圍第40項之記憶體，其中該閘極電壓足
    587250 以讀取食記憶體元件，但不足以，程式化該記憶體元件。 45.如申請專利範圍第40項之記憶體，進一步包括一與該 行線路相關的可變寄生電容，該可變寄生電容可響應 被施加至該列線路的閘極電壓讓該行線路被充電至比 ’ 該預充電電路所供應之預設電壓還高的電壓位準。 4 6.如申請專利範圍第45項之記憶體，其中該可變寄生電 容會讓該行線路被充電至比該預充電電路所供應之預 設電壓還高出約〇 . 1 V。 _ 47.如申請專利範圍第40項之記憶體，其中該感測放大器 包括： 一 N型感測放大器；及 一被耦合至該N型感測放大器之P型感測放大器，其 中該N型感測放大器與該P型感測放大器會將該行線 路與該參考導體中的電壓值作比較。 4 8.如申請專利範圍第40項之記憶體，其中該參考導體係 與該記憶體元件相關之記憶體陣列不相同之記憶體陣 修 列相關。 4 9.如申請專利範圍第40項之記憶體，進一步包括一與該 參考導體相關之虛擬列線路’該虛擬列線路通常都會 被激發至一虛擬列線路電壓，而且當施加該閘極電壓 ^ 給該列線路時便會關閉該虛擬列線路，使得該參考導. , 體處的預設電壓會因為與該虛擬列線路相關之行線路J 處的寄生電容的關係而降低。 5 0 · —種處理器系統，其包括： 587250
    一處理器；及 一被耦合至該處理器之半導體記憶體結構，該半導 體記憶體結構包括： 一數字線路及一數字互補線路； 一預充電電路，用以於進行讀取作業之前將該數字 線路及該數字互補線路預充電至一預設電壓值； 一存取電晶體，用以於進行讀取作業期間將一可程 式之導體式記憶體元件耦合至該數字線路；及 φ 一感測放大器，用以於進行讀取作業期間將該數字 線路上的電壓與該數字互補線路上的電壓作比較，以 判斷該記憶體元件的邏輯狀態。 5 1 .如申請專利範圍第5 0項之系統，其中該預設電壓約為 Vdd 〇 5 2.如申請專利範圍第5 0項之系統，其中可程式之導體式 記憶體元件包括具有第一與第二電極的硫硒碲玻璃。
    5 3 .如申請專利範圍第5 2項之系統，其中該硫硒碲玻璃具 有鍺、磁及銀等成份。 5 4 ·如申請專利範圍第5 0項之系統，進一步包括一介於該 數字線路及該記憶體結構之列線路之間的可變寄生電 容，該可變寄生電容可於進行讀取作業期間讓該數字 線路被充電至比該預設電壓還高的電壓位準。 5 5 .如申請專利範圍第5 0項之系統，其中該數字互補線路 係與該記憶體單元相關之記憶體陣列不相同之記憶體 陣列相關。
    587250 5 6 . —種處复器系統，其包括： 一處理器；及 一被耦合至該處理器之半導體記憶體，該半導體記 憶體結構包括： 一可程式之導體式記憶體元件； 一行線路； 一列線路； 一導體，用以施加一第一電壓給該可程式之導體式 記憶體元件的第一端點； 一電晶體，用以響應被施加至該列線路之上的閘極 電壓，選擇性地將該行線路耦合至該可程式之導體式 記憶體元件的另一端點； 一被耦合至該行線路之感測放大器以及一參考導體 ；以及 一預充電電路，用以於施加一閘極電壓給該列線路 之前，將該行線路及該參考導體預充電至一預設電壓， 該感測放大器會比較該行線路與參考線路之上的電 壓，以便判斷於施加該閘極電壓給該列線路之後該可 程式之導體式記憶體元件的電阻值。 -10-
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