JP6887509B2 - アレイのメモリセルのプリライト - Google Patents

Description

［クロスリファレンス］
特許のための本出願は、２０１７年２月７日に出願の“Ｐｒｅ−Ｗｒｉｔｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｏｆ ａｎ Ａｒｒａｙ”という名称のＤｅｒｎｅｒ等による米国特許出願番号１５／４２６，８７１の優先権を主張する２０１８年１月３０日に出願の“Ｐｒｅ−Ｗｒｉｔｉｎｇ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｏｆ ａｎ Ａｒｒａｙ”という名称のＤｅｒｎｅｒ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０１６０４８の優先権を主張し、該出願の各々は本願の譲受人に与えられ、該出願の各々はその全体が参照により本明細書に組み込まれる。

以下は、一般的に、メモリデバイスに関し、より具体的には、センスコンポーネントが絶縁された期間中に少なくとも１つのメモリセルを論理状態にプリライトすることに関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。幾つかの例では、メモリデバイスは複数の状態を蓄積し得、例えば、３つ以上の状態が蓄積され得る。メモリデバイス内の蓄積された情報にアクセスするために、電子デバイスは、メモリデバイスと関連付けられた蓄積状態を読み出し得、又はセンシングし得る。或いは、情報を蓄積するために、電子デバイスは、メモリデバイス内に状態を書き込み得、又はプログラムし得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ（例えば、フラッシュメモリ）は、外部電源が存在しなくても長時間、データを蓄積し得る。揮発性メモリ（例えば、ＤＲＡＭ）は、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電される又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電して、蓄積された情報の喪失をもたらし得る。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、他の不揮発性及び揮発性の電子メモリ装置と比較して改善した性能を有し得る。複数の連続的な書き込み動作を実施することを含む、強誘電体メモリセルを書き込むことは、しかしながら、比較的時間のかかるプロセスであり得、該プロセスは、アレイのレイテンシ又はその他の動作特性に影響を及ぼし得る。

開示の実施形態は、以下の図面を参照しながら説明される。

本開示の様々な実施形態に従った例示的な電子メモリ装置を説明する。 本開示の様々な実施形態に従った例示的な電子メモリ装置を説明する。 本開示の様々な実施形態に従ったＦｅＲＡＭセルの非線形電気特性の例を説明する。 本開示の様々な実施形態に従ったＦｅＲＡＭセルの非線形電気特性の例を説明する。 本開示の様々な実施形態に従った例示的な回路を説明する。 本開示の様々な実施形態に従ったプリライトを支持するタイミング図の例を説明する。 本開示の様々な実施形態に従ったプリライトを支持するタイミング図の例を説明する。 本開示の様々な実施形態に従った低いデータ状態へのプリライトを支持するメモリアレイを含むシステムを説明する。 本開示の様々な実施形態に従った電子メモリ装置を動作する方法を説明するフローチャートを示す。 本開示の様々な実施形態に従った電子メモリ装置を動作する方法を説明するフローチャートを示す。

メモリセルは、セルを書き込む時に観察される時間遅延を削減（又は少なくとも部分的に“隠匿”）するためにプリライトされ得る。例えば、センス動作中、セル内に蓄積されたデータ状態は、セルが読み出された後にリストア又はライトバックされ得る。セルが書き込まれている間、それは使用不可能であり得、さもなければアクセス不可能であり得る。セルが書き込まれている時間はまた、アレイに渡ってその他の動作が実施され得る速度に影響を及ぼし得る。セルを書き込むための実行時間は、しかしながら、ＩＳＯデバイスを使用して、センスアンプのデジット線ノードを主要アレイのデジット線から離して絶縁することによって削減され得る。すなわち、セルが使用不可能又はアクセス不可能な間の時間は、他の動作が進行中である間にセルをプリライトすることによって削減され得る。

メモリセル、例えば、アレイのメモリセルをプリライトするための技術、方法、及び装置が本明細書に説明される。本開示では、メモリセルは、強誘電体メモリセルを含み得るが、強誘電体メモリセルに限定されず、他の種類のメモリセル及びアレイが使用及び考慮され得る。活性化ページの主要アレイのセルは、センスアンプの絶縁期間中に単一のデータ状態にプリライトされ得る。このプリライトは、ある状態に書き込むために使用される時間の少なくとも一部を本質的に“隠匿”（すなわち、その影響を限定）し得る。アレイのデジット線がセンスコンポーネントのデジット線から非絶縁（deisolate）にされた場
合、アレイは書き込まれる。

幾つかの例では、方法は、デジット線を介してメモリセルに結合されたセンスコンポーネントを用いて、メモリアレイのメモリセル内に蓄積された第１の論理状態をセンスすることと、第１の論理状態をセンスすることに少なくとも部分的に基づいて、センスコンポーネントをメモリアレイのデジット線から絶縁することと、センスコンポーネントが絶縁されている間にメモリアレイの複数のメモリセルの内の少なくとも１つを第２の論理状態にプリライトすることであって、ここで、複数のメモリセルは、該メモリセルを含むこととを含み得る。

幾つかの例では、複数のメモリセルの内の少なくとも１つをプリライトすることは、センスコンポーネントが絶縁されている間に、メモリアレイの複数のデジット線の電圧をグランドまで減少させることであって、ここで、複数のデジット線は該デジット線を含むことと、メモリアレイの複数のデジット線の電圧をグランドまで減少させることに少なくとも部分的に基づいて、メモリアレイの複数のメモリセルを第２の論理状態に書き込むこととを含み得る。幾つかの例では、第２の論理状態の値は、該メモリセルに結合されたプレート線の電圧に少なくとも部分的に基づき得る。幾つかの場合、メモリアレイの複数のデ
ジット線の電圧をグランドまで減少させることは、複数のデジット線の内の１つに結合された等化デバイスを活性化することを含み得る。

幾つかの例では、方法は、センスコンポーネントが絶縁されている間に、センスコンポーネントにおいて１つ以上の読み出し又は書き込み動作を実施することを含み得る。幾つかの例では、方法は、複数のメモリセルをプリライトすることに少なくとも部分的に基づいて、センスコンポーネントを非絶縁にすることを含み得る。幾つかの場合、方法は、センスコンポーネントを非絶縁にすることに少なくとも部分的に基づいて、メモリアレイの該メモリセルを第１の論理状態に書き込むことを更に含み得る。幾つかの場合、第１の論理状態は第２の論理状態に等しくてもよい。幾つかの場合、第１の論理状態は第２の論理状態とは異なってもよい。

幾つかの例では、方法は、メモリセルと結合されたプレート線の電圧を増加させることと、前記メモリセルに結合されたアクセス線を活性化することであって、ここで、該メモリセルとセンスコンポーネントとの間のデジット線の電圧は、アクセス線を活性化すること、プレート線の電圧を増加させること、及びメモリセル内に蓄積された第１の論理状態に少なくとも部分的に基づいて増加することと、デジット線の電圧を増加させることに少なくとも部分的に基づいて、センスコンポーネントをデジット線から絶縁することと、センスコンポーネントを絶縁することに少なくとも部分的に基づいて、該メモリセルを第２の論理状態に書き込むこととを含む。

幾つかの例では、方法は、プレート線の電圧が閾値を充足した後にアクセス線を活性化することを更に含み得る。幾つかの例では、メモリセルを第２の論理状態に書き込むことは、センスコンポーネントが絶縁されている間に、等化デバイスを使用してメモリセルを書き込むことを含む。

幾つかの例では、方法は、センスコンポーネントが該メモリセルから絶縁されている間に、セスコンポーネントにおいて一回以上読み出すこと又は書き込むことを更に含み得る。幾つかの例では、方法は、センスコンポーネントをデジット線から絶縁することに少なくとも部分的に基づいて、デジット線の電圧をグランドまで減少させることを含み得る。一例では、方法は、デジット線の電圧をグランドまで減少させることに少なくとも部分的に基づいて、プレート線の電圧を減少させることを含む。幾つかの場合、プレート線の電圧は、該メモリの底部ノードにおける電圧がグランドまで減少することに少なくとも部分的に基づいて減少し得る。幾つかの場合、プレート線は、該メモリセルの第１の端子に結合され得、底部ノードは、該メモリセルの第２の端子を含み得る。

幾つかの例では、方法は、プレート線の電圧を減少させた後で、センスコンポーネントが該メモリセルから絶縁されている間に、センスコンポーネントにおいて１回以上読み出すこと又は書き込むことと、センスコンポーネントにおいて１回以上読み出すこと又は書き込むことの後、センスコンポーネントを非絶縁にすることとを含み得る。幾つかの場合、方法は、センスコンポーネントを非絶縁にすることに少なくとも部分的に基づいて、該メモリセルを第１の論理状態に書き込むことを含み得る。

電子メモリ装置は、複数のメモリセルを含むメモリアレイと、複数のメモリセルの内のメモリセルとデジット線を介して電子通信するセンスコンポーネントと、メモリアレイ及びセンスコンポーネントと電子通信するコントローラであって、ここで、コントローラは、蓄積された論理状態をセンスするために該メモリセルにアクセスすることと、該メモリセルにアクセスすることに少なくとも部分的に基づいて、センスコンポーネントをメモリアレイのデジット線から絶縁することと、センスコンポーネントが絶縁されている間に、メモリアレイの複数のメモリセルをプリライトすることとをするように動作可能であり得
る、コントローラとを含み得る。幾つかの場合、コントローラは、複数のメモリセルをプリライトすることに少なくとも部分的に基づいて、センスコンポーネントを非絶縁にし得、該メモリセルをプリライトすることに少なくとも部分的に基づく第１の論理状態に該メモリセルを書き込み得る。

上で紹介した例は、電子メモリ装置の文脈で以下で更に説明される。プリライトすることをサポートする技術の具体例がその後説明される。開示のこれら及びその他の実施形態は、装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら説明される。

図１は、本開示の様々な実施形態に従った例示的な電子メモリ装置１００を説明する。電子メモリ装置１００は、メモリアレイであり得、メモリアレイと称され得、又はメモリアレイを含み得る。電子メモリ装置１００は、異なる論理状態を蓄積するようにプログラム可能な複数のメモリセル１０５を含み得る。幾つかの例では、各メモリセル１０５は、論理“０”及び論理“１”で示される２つの状態を蓄積するようにプログラム可能であり得る。他の例では、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成され得る。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を表し得る。ＤＲＡＭアーキテクチャは、こうした設計を一般的に使用し得、用いられるコンデンサは、線形の電気分極特性を有する誘電材料を含み得る。一方、ＦｅＲＡＭセルは、誘電材料として強誘電体材料を有するコンデンサを含み得、ここで、強誘電体材料は、非線形の分極特性を有する。

読み出し及び書き込み等の動作は、適切なワード線１１０及びデジット線１１５を活性化又は選択することによって、メモリセル１０５上で実施され得る。幾つかの場合、ワード線１１０はアクセス線と称され得、デジット線１１５はビット線と称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電位（例えば、高レベルの電圧又は低レベルの電圧）を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られ得る。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、又はその他の導電性材料等で作られてもよい。メモリセル１０５の各行は単一のワード線１１０に接続され得、メモリセル１０５の各列は単一のデジット線１１５に接続され得る。１つのワード線１１０及び１つのデジット線１１５を活性化する又は選択することによって、該ワード線１１０及びデジット線１１５に結合された単一のメモリセル１０５がアクセスされ得る。メモリセル１０５と関連付けられたワード線１１０及びデジット線１１５の識別子は、メモリセル１０５のアドレスと称され得る（幾つかの場合を通じて、メモリセル１０５のアドレスは、メモリブロックの識別子、メモリバンクの識別子等の内の１つ以上を更に含み得る）。

幾つかのアーキテクチャでは、メモリセル１０５の論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによって、メモリセル１０５と関連付けられたデジット線１１５から電気的に絶縁され得る。メモリセルと関連付けられたワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。幾つかの場合、選択コンポーネントはトランジスタを含み得る。付加的に又は代替的に、ワード線１１０は、選択コンポーネントのトランジスタのゲートに接続され得る。幾つかの場合、ワード線１１０を活性化することは、メモリセル１０５のコンデンサのある電極とメモリセル１０５と関連付けられたデジット線１１５との間の電気的接続をもたらし得る。結果として、デジット線１１５は、メモリセル１０５上の動作（例えば、読み出し動作）を実施するためにアクセスされ得る。或いは、デジット線１１５は、メモリセル１０５上の動作（例えば、書き込み動作）を実施するためにアクセスされ得る。

幾つかの例では、メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信された行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し得、適切なデジット線１１５を活性化又は選択し得る。言い換えれば、ワード線１１０及びデジット線１１５を活性化又は選択することによって、メモリセル１０５はアクセスされ得る。付加的に又は代替的に、電子メモリ装置１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルが付さられた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された複数のデジット線１１５とを含み得、ここで、Ｍ及びＮはメモリアレイのサイズに依存する。ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、ワード線１１０（例えば、ＷＬ＿２）及びデジット線１１５（例えば、ＤＬ＿３）に結合されたメモリセル１０５がアクセスされ得る。幾つかの例では、ワード線１１０と関連付けられたメモリセル１０５は、メモリセル１０５と関連付けられたデジット線１１５の全てを活性化又は選択することによってアクセスされ得る。

メモリセル１０５は、メモリセル１０５内に蓄積された論理状態を判定するために、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、ＦｅＲＡＭセルへのアクセス（例えば、アドレス指定）の後、ＦｅＲＡＭセルの強誘電体コンデンサは、対応するデジット線１１５上に放電し得る。別の例では、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、第２の電荷（例えば、分極電荷）を対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧に変化を誘発し得、センスコンポーネント１２５は、メモリセル１０５内に蓄積された論理状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５の電圧がリファレンス電圧よりも高い場合、センスコンポーネント１２５は、メモリセル内に蓄積された論理状態が論理“１”であると判定し得、デジット線１１５の電圧がリファレンス電圧よりも低い場合、センスコンポーネント１２５は、メモリセル内に蓄積された論理状態が論理“０”であると判定し得る。幾つかの例では、センスコンポーネント１２５は、デジット線１１５の内の１つ以上とリファレンス電圧との間の電圧差を増幅及びセンスするために使用される様々なトランジスタ又はアンプ（例えば、センスアンプ）を含み得る。幾つかの例では、センスコンポーネント１２５は電圧差をラッチし得る。１つ以上のメモリセル１０５のセンスされた論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。

メモリセル１０５は、ワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化されている間にデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０内に状態が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば、入力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、本開示でより詳細に論じられる。例えば、デジット線、ワード線、絶縁（“ＩＳＯ”）デバイス若しくはコンポーネント、等化（“ＥＱ”）デバイス若しくはコンポーネント、及び、制御信号若しくは選択デバイス若しくはコンポーネント（例えば、“ＣＳＥＬ”）等の様々なセル要素についての、電圧及びその他の特徴は時間と共に変化し得、センスコンポーネントが絶縁されている期間中に、少なくとも１つのメモリセルをある論理状態にプリライトすることをもたらす。

一実施形態では、センスコンポーネントのデジット線ノードが、ＩＳＯデバイスを使用して主要アレイのデジット線から離して絶縁される場合、活性化ページの主要アレイのセルは、絶縁期間中に単一のデータ状態にプリライトされ得る。また、読み出し又は書き込み動作がセンスコンポーネントのノードのデジット線を反転する事実に起因して、絶縁期間中、他の読み出し及び／又は書き込み動作は可能であり得る。単一のデータ状態へのプリライトが完了した後、セルプレートは反対の極性にその後反転され得、プリライトされたアレイとは反対の任意のセンスコンポーネントのデータがリストアされ得る。

幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、メモリセル１０５内に蓄積された論理状態を劣化又は破壊し得る。結果として、論理状態をメモリセル１０５に再書き込みするために、メモリセル１０５と関連付けられて再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センス動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。幾つかの例では、センス動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行内の全てのメモリセルの放電をもたらし得、結果として、行内の全てのメモリセル１０５は、読み出され得、再書き込みされ得る。

ＤＲＡＭアーキテクチャを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされることに基づいて、蓄積状態を時間と共に喪失することを防止し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された論理状態の喪失をもたらす。これらのいわゆる揮発性電子メモリ装置のリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電力供給、発熱、材料限界等）を阻害し得る。以下で論じられるように、強誘電体メモリセルは、他のメモリアーキテクチャと比較して改善された性能をもたらし得る有益な特性を有し得る。

メモリコントローラ１４０は、幾つかの例では、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、電子メモリ装置１００の動作中に使用される様々な電位を生成及び制御し得る。例えば、メモリコントローラ１４０は、メモリセル１０５のセルプレート電圧を制御し得る。幾つかの例では、本明細書で説明される印加電圧の振幅、形状、又は継続時間は、調節又は変更され得、電子メモリ装置１００の動作中に用いられる様々な動作に対して異なり得る。更に、電子メモリ装置１００内の１つの、複数の、又は全てのメモリセル１０５は、同時にアクセスされ得、例えば、電子メモリ装置１００の複数の又は全てのメモリセル１０５は、メモリセル１０５の全て又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。

図２は、本開示の様々な実施形態に従った例示的な回路２００を説明する。回路２００は、図１を参照しながら説明したメモリセル１０５、ワード線１１０、デジット線１１５、センスコンポーネント１２５の夫々例示であり得るワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａと関連付けられたメモリセル１０５−ａ（例えば、強誘電体メモリセル）を含み得る。メモリセル１０５−ａは、２つの導電性電極、セル底部２１５及びセルプレート２１０を有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セル底部２１５及びセルプレート２１０は、セル底部２１５とセルプレート２１０との間に位置付けられた強誘電体材料を通じて容量的に結合され得る。幾つかの例では、セル底部２１５及びセルプレート２１０の方位は、メモリセル１０５−ａの動作を変更することなく反転され得る。

上で説明したように、コンデンサ２０５を充電又は放電することによって、様々な状態が蓄積され得る。幾つかの例では、コンデンサ２０５は強誘電体コンデンサであり得る。回路２００は、セル底部２１５をデジット線１１５−ａに結合する選択コンポーネント２２０をも含み得る。プレート線（ＰＬ）２２５は、コンデンサ２０５のセルプレート２１０に結合され得る。結果として、コンデンサ２０５は、デジット線１１５−ａ及びプレート線２２５に電圧を印加することによって、アクセスされ得、制御され得、読み出され得、又は書き込まれ得る。

コンデンサ２０５の蓄積状態は、回路２００内の様々な要素を動作させることによって読み出され得、又はセンスされ得る。コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合（例えば、ワード線１１０−ａがアサートされていない場合）にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合（例えば、ワード線１１０−ａがアサートされた場合）に、選択コンポーネント２２０を介してデジット線１１５−ａに結合され得る。幾つかの場合、選択コンポーネント２２０は、コンデンサ２０５のセル底部２１５に結合されたソース、デジット線１１５−ａに結合されたドレイン、及びワード線１１０−ａにより駆動されるゲートを有するトランジスタ（例えば、ＮＭＯＳトランジスタ）を含み得る。代替的な実施形態では、選択コンポーネント２２０がプレート線２２５及びセル底部２１５に結合され、それらの間にあるように、及びコンデンサ２０５がデジット線１１５−ａ及び選択コンポーネント２２０に結合され、それらの間にあるように、選択コンポーネント２２０とコンデンサ２０５との位置は交換され得る。この構成は、読み出し及び／又は書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。

メモリセル１０５−ａの動作中、プレート線２２５を使用して、固定又は一定の電圧がセル底部２１５に印加され得る。幾つかの場合、固定電圧は、センスコンポーネント１２５−ａに供給される電圧の半分であり得る。言い換えれば、プレート線２２５に印加される電圧は固定電圧に維持され得る。この動作は、“固定されたセルプレート”と称され得る。メモリセル１０５−ａを読み出すために、デジット線１１５−ａは、仮想接地され得、ワード線１１０−ａに電圧を印加する前に、仮想接地から続いて絶縁され得る。幾つかの例では、プレート線２２５はある電圧で保持され、デジット線１１５０−ａは仮想接地されたので、メモリセル１０５−ａの選択は、コンデンサ２０５に渡る電圧差をもたらし得る。結果として、デジット線１１５−ａの電圧は変化し得る。幾つかの場合、この誘発された電圧は、センスコンポーネント１２５−ａにおいてリファレンス電圧と比較され得る。

幾つかの例では、コンデンサ２０５の電極間の強誘電体材料に起因して、以下でより詳細に論じるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。一スキームでは、コンデンサ２０５により蓄積された論理状態をセンスするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにアサートされ得、（例えば、セルプレート（ＣＰ）ドライバ２３０によって）プレート線２２５に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、仮想接地され得、ワード線１１０−ａをアサートすること、及びプレート線２２５をバイアスすることよりも前に仮想接地からその後絶縁（すなわち、“フローティング”）され得る。プレート線２２５をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線電圧 − デジット線電圧）をもたらし得る。該電圧差は、コンデンサ２０５上の蓄積電荷に変化を生み出し得、ここで、蓄積電荷の変化の大きさは、コンデンサ２０５の最初の論理状態、例えば、最初の論理状態が論理“１”又は論理“０”の何れであるかに依存し得る。このことは
、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を誘発し得る。メモリセル１０５−ａの一動作において、セルプレート２２５に印加される電圧を変更することは、“移動するセルプレート”と称され得る。

メモリセル１０５−ａの動作の幾つかの例では、プレート線２２５に固定又は一定の電圧が印加され得る（例えば、固定電圧は、センスコンポーネント１２５−ａに供給される電圧の半分であり得る）。すなわち、プレート線２２５に印加される電圧は、固定電圧に維持され得、上で説明したように変更されなくてもよい。この動作は、“固定されたセルプレート”動作と称され得る。固定されたセルプレート動作を使用してメモリセル１０５−ａを読み出すために、デジット線１１５−ａは仮想接地され得、ワード線１１０−ａを活性化する前に、仮想接地から絶縁され得る。上で説明したように、プレート線２２５がある電圧に保持され、デジット線１１５−ａが仮想接地されたので、メモリセル１０５−ａを選択することは、コンデンサ２０５に渡って電圧差をもたらし得る。結果として、デジット線１１５−ａの電圧は、変化し得、例えば、ある有限値になり得る。

移動するセルプレート動作、固定されたセルプレート動作、幾つかの組み合わせ、又は動作の幾つかのその他の方法に従ってメモリセル１０５−ａが読み出されるか否かに関わらず、デジット線１１５−ａの電圧の変化は、デジット線１１５−ａの固有の静電容量に依存し得、すなわち、デジット線１１５−ａを通じて電荷が流れると、ある有限の電荷がデジット線１１５−ａ内に蓄積され得、デジット線１１５−ａのもたらされる結果電圧は、固有の静電容量に依存し得る。幾つかの例では、固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。幾つかの例では、デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さをデジット線１１５−ａが有し得るように、デジット線１１５−ａは、メモリセル１０５をデジット線１１５−ａに接続し得る。デジット線１１５−ａの結果電圧は、メモリセル１０５−ａ内の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによってリファレンス電圧（例えば、リファレンス線２３５の電圧）とその後比較され得る。

センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧とリファレンス線２３５の電圧との間の電圧差を増幅及びセンスするための様々なトランジスタ又はアンプ（例えば、センスアンプ）を含み得る。幾つかの例では、センスコンポーネント１２５−ａは、電圧差をラッチし得る。幾つかの例では、センスコンポーネント１２５−ａの出力は、該比較に基づいて、高い（例えば、正の）供給電圧又は低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、デジット線１１５−ａがリファレンス線２３５よりも高い電圧を有する場合、センスコンポーネント１２５−ａの出力は正の供給電圧に駆動され得る。幾つかの場合、センスコンポーネント１２５−ａは、センス動作を実施する間に、デジット線１１５−ａを正の供給電圧に駆動し得る。他の場合、デジット線１１５−ａは、センス動作の実施前に、転送ゲート２４０によってセンスコンポーネント１２５−ａから分断され得る。

或いは、デジット線１１５−ａがリファレンス線２３５（すなわち、リファレンス電圧信号）よりも低い電圧を有する場合、センスコンポーネント１２５−ａの出力は、負又はグランドの供給電圧に駆動され得る。幾つかの場合、センスコンポーネント１２５−ａは、センス動作を実施する間に、デジット線１１５−ａを負又はグランドの供給電圧に駆動し得る。他の場合、デジット線１１５−ａは、センス動作を実施する前に、転送ゲート２４０によってセンスコンポーネント１２５−ａから分断され得る。幾つかの例では、転送ゲート２４０は、センスコンポーネント１２５−ａに結合されたソース、デジット線１１５−ａに結合されたドレイン、及び絶縁信号（ＩＳＯ）により駆動されるゲートを有するトランジスタ（例えば、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ）を含み得る。

幾つかの場合、移動するセルプレート動作に従ってメモリセル１０５−ａを書き込むために、論地状態と関連付けられた電圧がコンデンサ２０５に渡って印加され得る。電圧を印加するために様々な方法が使用され得る。一例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａをアサートすることにより得る。（プレート線２２５を通じて）セルプレート２１０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによってコンデンサ２０５に渡って電圧が印加され得る。論理“０”を書き込むために、セルプレートドライバ２３０は、プレート線２２５を通じて第１の電圧（例えば、正の電圧、高い電圧）をセルプレート２１０に印加し得、第２の電圧（例えば、負の又はグランドの電圧、低い電圧）は、デジット線１１５−ａを通じてセル底部２１５に印加され得る。論理１を書き込むために、反対の電圧がコンデンサ２０５の電極に印加され得る（例えば、セルプレート２１０は低くされ得、セル底部２１５は高くされ得る）。

固定されたセルプレート動作に関して、メモリセル１０５−ａを書き込むことは、選択コンポーネント２２０を活性化することと、デジット線１１５−ａを通じてセル底部２１５をバイアスすることとを含み得る。幾つかの場合、セルプレート２１０の固定電圧の大きさは、センスコンポーネント１２５−ａの供給電圧の間の値であり得、センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧を、高い又は低い供給電圧に等しい電圧に駆動するために使用され得る。実例として、論理“０”を書き込むために、デジット線１１５−ａの電圧は、低い供給電圧をセル底部２１５に印加するために、低い供給電圧に駆動され得る。或いは、論理“１”を書き込むために、デジット線１１５−ａの電圧は、高い供給電圧をセル底部２１５に印加するために、高い供給電圧に駆動され得る。

図３Ａ及び図３Ｂは、開示の様々な実施形態に従った強誘電体メモリセルの非線形電気特性の例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的な強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線３００の各々は、電圧差Ｖの関数として、強誘電体メモリセルの強誘電体コンデンサ上に蓄積された電荷Ｑを図示する。強誘電体メモリセルは、図１又は図２を参照しながら説明したメモリセル１０５又は強誘電体メモリセル１０５−ａの実施形態の一例であり得、強誘電体コンデンサは、図２を参照しながら説明したコンデンサ２０５の一例であり得る。

強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との界面に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合に維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上で説明したようなリフレッシュ動作を実施する必要性を削減し得る。

ヒステリシス曲線３００は、コンデンサの単一の電極の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が電極に蓄積される。或いは、強誘電体材料が正の分極を有する場合、負の電荷が電極に蓄積される。また、ヒステリシス曲線３００中の電圧差は、強誘電体コンデンサに渡る電圧差を表し、方向性があることを理解すべきである。例えば、正の電圧は、当該電極（例えば、図２を参照しながら説明したセルプレート２１０）に正の電圧を印加し、第２の端子（例えば、図２を参照しながら説
明したセル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該電極をグランドに維持し、第２の電極に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該電極を負に分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。

ヒステリシス曲線３００−ａに描写されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３Ａ及び図３Ｂの例に従うと、電荷状態３０５は高い容量状態又は論理“０”を表し、電荷状態３１０は低い容量状態又は論理“１”を表す。幾つかの例では、強誘電体メモリセルを動作するための他のスキームに適応するために、個別の電荷状態の論理値は逆にされてもよい。

論理“０”又は“１”は、強誘電体材料の電気分極、したがって強誘電体コンデンサの端子上の電荷を、強誘電体コンデンサに渡って電圧を印加することにより制御することによって、強誘電体セルに書き込まれ得る。例えば、正味正の電圧３１５を強誘電体コンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。正味正の電圧３１５を除去すると、電荷は、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。正味負の電圧３２５を除去した後、電荷は、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５−ａ及び３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）と称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。

ヒステリシス曲線３００−ｂに向けると、強誘電体コンデンサに渡って電圧を印加することによって、強誘電体セルの蓄積電荷が読み出され得、又はセンスされ得る。これに応じて、蓄積電荷Ｑは変化し、該変化の程度は最初の電荷状態に依存し、すなわち、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は電荷状態３１０−ｂの何れが最初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、２つの可能な蓄積された電荷状態、電荷状態３０５−ｂ及び電荷状態３１０−ｂを説明する。幾つかの例では、図２を参照しながら論じたように、強誘電体コンデンサに渡って電圧３３５が印加され得る。その他の場合、強誘電体コンデンサのセルプレート電極に固定電圧が印加されてもよい。正の電圧として描写されるが、電圧３３５は幾つかの例では負であってもよい。電圧３３５の印加に応じて、電荷は経路３４０に従い得る。或いは、電荷状態３１０−ｂが最初に蓄積された場合、電荷は経路３４５に従い得る。経路３４０又は３４５に従った後の最終的な電荷状態（例えば、電荷状態３０５−ｃ及び電荷状態３１０−ｃ）と関連付けられる電圧は、センススキーム及び回路を含む複数の要因に依存する。

幾つかの場合、最終的な電荷状態は、強誘電体メモリセルに接続されたデジット線の固有の静電容量に依存し得る。例えば、強誘電体メモリセルの強誘電体コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントで測定される電圧は、電圧３３５に等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、デジット線の静電容量に基づき得、負荷線分析を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、対応するデジット線の静電容量に関して定義され得る。結果として、電荷状態３０５−ｃ及び電荷状態３１０−ｃにおける強誘電体コンデンサに渡る電圧（例えば、それぞれ電圧３５０及び電圧３５５）は、異なり得、強誘電体コンデンサの最初
の状態に依存し得る。

デジット線電圧をリファレンス電圧と比較することによって、強誘電体コンデンサの最初の状態が判定され得る。デジット線電圧（ＤＬＶ）は、電圧３３５とコンデンサに渡る最終電圧との差、すなわち、（ＤＬＶ＝電圧３３５ − 電圧３５０）又は（ＤＬＶ＝電圧３３５ − 電圧３５５）であり得る。蓄積された論理状態を判定するために、すなわち、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の２つの可能な電圧の間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５ − 電圧３５０）と（電圧３３５ − 電圧３５５）との平均であってもよい。センスコンポーネントにより比較されると、センスされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（すなわち、論理“０”又は論理“１”）が判定され得る。

強誘電体コンデンサの蓄積状態を読み出す又はセンスするために、該コンデンサに渡って電圧が印加され得、又は該コンデンサと電子通信するワード線が１つ以上の異なる時間に活性化され得る。これに応じて、コンデンサの異なるコンポーネント又は素子と関連付けられ得る１つ以上の蓄積電荷は、センスコンポーネントへ転送され得、センスコンポーネントにより受信され得る。例えば、印加された電圧又は活性化されたワード線に基づいて、第１の時間に第１の電荷が読み出され得、又はセンスされ得る。印加された電圧又は活性化されたワード線に基づいて、第２の時間に第２の電荷が読み出され得、又はセンスされ得る。幾つかの例では、第２の時間は第１の時間の前又は後であり得る。その他の場合、第１の時間及び第２の時間は連続的であり得、又は少なくとも部分的に重なり得る。

上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に最初の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積された場合、電荷は、読み出し動作中、電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５を除去した後、電荷は、反対方向に経路３４０に従うことによって最初の電荷状態３０５−ｂに戻り得る。

図４は、本開示の様々な実施形態に従ったアレイのメモリセルのプリライトを支持する例示的な回路４００を説明する。回路４００は、アレイの１つ以上のメモリセル（例えば、強誘電体メモリセル）のプリライトを支持し得、本明細書で説明される方法は、例示的な回路４００に限定されない。回路４００はセンスアンプ４０１を含み得、センスアンプ４０１は、第１の絶縁デバイス４０２及び第２の絶縁デバイス４０４によって、回路４００のその他のコンポーネントから絶縁され得る。センスアンプ４０１は、ノード４０６及び／又はノード４０８において、メモリセルの１つ以上のデジット線に結合され得る。幾つかの例では、結合されたメモリセルは強誘電体メモリセルであり得る。デバイス４１０、４１２は、結合されたメモリセルのデジット線デコーダ（図示せず）の少なくとも一部を表し得る。回路４００はまた、ＥＱ信号４１８に結合された等化（ＥＱ）デバイス４１４及びＥＱデバイス４１６を含み得る。

センスアンプ４０１は、デバイス４２２、４２４に結合されたセル選択信号４２０によって制御され得る。アクセス動作中、セル選択信号４２０は、センスアンプ４０１に結合されたメモリセルからデータが読み出されるか、それとも該メモリセルに書き込まれるかを示し得る。センスアンプ４０１はまた、アクセス動作中にセンスアンプ４０１をバイアスするためにデバイス４２６、４２８を含み得る。センスアンプ４０１はリファレンス電圧４３０に接続され得る。リファレンス電圧４３０は、デバイス４３２、４３４を介してセンスアンプ４０１のノード４０５の内の一方又は両方に接続され得る。例えば、センス
アンプ４０１に結合されたメモリセルの内の１つの上でアクセス動作を選択的に実施するためにセンスアンプ４０１が使用される場合、リファレンス電圧はノード４０５の内の１つに接続され得る。

幾つかの例では、センスアンプ４０１は、ノード４０５を経由して絶縁デバイス４０２、４０４の端子に接続し得る。幾つかの場合、ノード４０５は、センスアンプ４０１内にあり得、さもなければアレイのデジット線から物理的に分離され得るので、内部ノード又は“中心部（gut）ノード”と称され得る。第１の絶縁デバイス４０２は、第１のノード
４３６を介してＥＱデバイス４１４に接続され得る。第２の絶縁デバイス４０４は、第２のノード４３８を介してＥＱデバイス４１６に接続され得る。ＥＱデバイス４１４、４１６は、ノード４０５がメモリセルから絶縁されている間に、センスアンプ４０１に結合されたメモリセルをプリライトするように構成され得る。

幾つかの例では、複数の連続的な書き込み動作が同じオープンなページに実行され得、例えば、２つ以上の状態に対する書き込み時間を有するのとは対照的に、単一の状態を書き込む少なくとも１つの書き込み時間は、様々な手法を使用して、隠匿され得る（すなわち、“０”又は“１”への書き込み状態の内の１つを隠匿する）。ＥＱデバイス４１４及び４１６は、絶縁デバイス４０２及び４０４の外側に設置され得る。センスアンプ４０１は、絶縁信号４４０を高い値（例えば、論理１）から低い値（例えば、論理０）に変更することによって絶縁され得る。ＥＱ信号４１８は、センスアンプ４１０に結合されたメモリセルのデジット線をある状態にもたらすために、その後オンにされ（高くされ）得る。一例では、ある状態は、電圧４４２（ＶＢＢ）に関連し得る。幾つかの例では、電圧４４２は、グランド又は仮想接地であり得る。別の例では、既知の状態は、グランドとは異なり得る。該状態が高い例では、センス動作は、デジット線（例えば、ノード４０６、４０８）をグランドにプリチャージすることを含まないが、むしろアレイのデジットをＶ_ＣＣにもたらす。このシナリオでは、絶縁されたセンスアンプ４０１内でセンスすることが発生しているとしても、オープンなワード線を有するメモリセルの全てがライトバックを開始し得る。

他の実施形態では、センス動作が発生した場合（例えば、ＦｅＲＡＭのセンス）、デフォルトにより１つのデータ状態がリストアされ得る。該データ状態のリストアは、センス動作の発生後にセルプレートがある状態（例えば、高い状態又は低い状態）にセットされたか否かに依存し得る。しかしながら、絶縁デバイス４０２、４０４を使用してセンスアンプ４０１のノード４０５が主要アレイのデジット線（ノード４０６、４０８）から絶縁された場合、活性化ページの主要アレイのセル又はそれらのサブセットは、センスアンプの絶縁期間中に単一のデータ状態にプリライトされ得る。

デジット線ノード（例えば、ノード４０６、４０８）がセンスアンプ４０１から絶縁されている期間中、センスアンプ４０１を使用してアクセス動作（例えば、読み出し及び／又は書き込み動作）が実施され得る。例えば、セル選択信号４２０は、絶縁デバイス４０２、４０４に起因して、センスアンプ４０１に結合されたメモリセルに影響を及ぼすことなく、アクセス動作期間中に切り換えられ得る。セル選択信号４２０が切り換えられると、デバイス４２２、４２４が動作させられ得る。センスアンプ４０１に結合されたメモリセルのプリライト動作後、セルプレートは、反対の極性に切り換えられ得る。１つ以上の書き込み動作が完了した後、絶縁デバイス４０２、４０４は再び活性化され得、センスアンプ４０１を、センスアンプ４０１に接続されたメモリセルのデジット線に接続する（例えば、第１のノード４０５−ａはノード４０６に接続され、第２のノード４０５−ｂはノード４０８に接続される）。結果として、現在のプリライトされたアレイの状態とは反対のセンスアンプのデータが、アレイのメモリセルに戻してリストアされ得る。

一例では、センスアンプ４０１に結合されたメモリセルは、低いデータ状態にプリライトされ得る。一実施形態では、センス動作が発生した後で、ノード４０５が主要アレイのデジット線（例えば、ノード４０６、４０８）から絶縁された期間中に、該アレイのデジット線（ノード４０６、４０８）を電圧４４２（例えば、グランド状態）に引き寄せるように、ＥＱ信号４１８は有効にされ得る。セルプレートが高いことに起因して、アレイデジット線（例えば、ノード４０６、４０８）をグランドに引き寄せることは、低いデータ状態に書き込まれることを活性化メモリセルに強い得る。プリライト動作中、読み出し及び／又は書き込みコマンドが、絶縁されたセンスアンプ４０１に発行され得る。

１つ以上のプリライトが完了した場合、ＥＱ信号４１８は無効にされ得、セルプレートは、反対のデータ状態への主要アレイの書き込み動作を準備するために低くされ得る。一実施形態では、絶縁信号４４０を再び高くすることは、メモリセルのデジット線（例えば、ノード４０６、４０８）をセンスアンプ４０１のノード４０５に戻して再び接続し、主要アレイ内のメモリセルの少なくとも幾つかは、所望のデータ状態に書き込まれる。幾つかの例では、メモリセルの現在プリライトされている状態と同じセンスアンプのデータは、アレイに戻して転送されなくてもよい。

別の例では、センスアンプ４０１に結合されたメモリセルは、高いデータ状態にプリライトされ得る。この例では、センススキームは、センス動作を実施する前にセルプレートが低く（例えば、第１の電圧に）セットされるように変更される。（例えば、ＥＱデバイス４１４、４１６に類似の）付加的デバイスは、センス動作後にセンスアンプ４０１が絶縁された場合に高く（すなわち、Ｖｃｃに、第１の電圧とは異なる第２の電圧に）引き寄せられることを可能にする主要アレイのデジット線（例えば、ノード４０６、４０８）に結合され得る。これらの付加的デバイスは、ＥＱ信号４１８により制御され得、電圧４４２とは異なる電圧に結合され得る。セルプレートが低く（例えば、第１の電圧に）セットされ、主要アレイのデジット線は高い（例えば、第２の電圧）ので、活性化アレイのセルは、高いデータ状態に書き込まれる。

低いデータ状態へのプリライトと同様に、プリライト動作中に、絶縁されたセンスアンプ４０１に読み出し及び／又は書き込みコマンドが発行され得る。プリライト動作が完了した後、主要アレイのデジット線をＶｃｃに接続するデバイス（例えば、電圧４４２とは異なる電圧に接続されたＥＱデバイス４１４、４１６）は無効にされ、反対のデータ状態への主要アレイの書き込み動作を準備するために、セルプレートは高く（例えば、第２の電圧に）される。絶縁信号４４０を高く戻すことは、主要アレイのデジット線（例えば、ノード４０６、４０８）をセンスアンプ４０１のノード４０５に戻して接続し得、その後、センスアンプ４０１に結合されたメモリセルは、所望のデータ状態に書き込まれ得る。

本明細書で使用されるように、用語、デバイスは、スイッチングコンポーネント又はトランジスタを指し得る。ゲート電圧を使用してゲートを活性化すると、デバイスは、該デバイスの第１のノードを、電流を生じさせる第２のデバイスに接続し得る。幾つかの例では、回路４００は、バイポーラ接合トランジスタ（ＢＪＴ）、電界効果トランジスタ（ＦＥＴ）、又はそれらの組み合わせを含み得る。

図５Ａ及び図５Ｂは、本開示の様々な実施形態に従ったアレイのメモリセルのプリライトを支持するタイミング図５００の例を説明する。タイミング図５００は、明確にするために２つの図に分割されている。図５Ａは、回路（例えば、回路４００）に関する幾つかの入力信号の例を説明する。図５Ｂは、入力信号への応答の例を説明し、幾つかの入力信号をも説明する。

タイミング図５００は、垂直軸上の電圧と、水平軸上の時間とを描写する。該動作は、
本開示の様々な実施形態に従って、その他の動作の中でもとりわけ、センスアンプ４０１を含む回路４００に関して単一のデータ状態をプリライトすることを容易にし得る。

タイミング図５００は、様々な信号に対する経時的な電圧の変化を描写する。幾つかの例では、図５Ａのタイミング図５００は、絶縁信号４４０、ＥＱ信号４１８、セル選択信号４２０、ワード線信号５０２、及びセルプレート信号５０４を描写する。幾つかの例では、図５Ｂのタイミング図５００は、ノード４０５の内の１つにおける信号５２０、第１のデジット線信号５２２、第２のデジット線信号５２４、第１のセル底部信号５２６、及び第２のセル底部信号５２８を描写し得る。図５Ｂは、幾つかの応答が発生することに関して明確性を提供するために、セル選択信号４２０及びセルプレート信号５０４をも描写する。図５Ａ及び図５Ｂは同じタイミング図を描写し、明確にするために単に分離されているので、図５Ａ又は図５Ｂの何れかに描写された信号は、該図を特段に参照することなく参照され得る。

幾つかの例では、第１のデジット線信号５２２は、センスアンプ４０１に結合された対応するメモリセルが論理０を蓄積する場合のノード４０６、４０８における信号を表す。幾つかの例では、第２のデジット線電圧５２４は、センスアンプ４０１に結合された対応するメモリセルが論理１を蓄積する場合のノード４０６、４０８における信号を表す。幾つかの例では、第１のセル底部信号５２６は、センスアンプ４０１に結合された対応するメモリセルが論理０を蓄積する場合のセル底部における信号を表す。幾つかの例では、第２のセル底部信号５２８は、センスアンプ４０１に結合された対応するメモリセルが論理１を蓄積する場合のセル底部における信号を表す。

時間Ｔ０（例えば、０ナノ秒）において、第１のデジット線信号５２２及び第２のデジット線信号５２４は、第１の電圧レベル（Ｖ０）でのプリチャージ状態から開始する。幾つかの例では、第１の電圧レベル（Ｖ０）は、ゼロボルトにほぼ等しくてもよく、又は仮想接地であってもよい。また、ワード線信号５０２は、第１の電圧レベルよりも低い第２の電圧レベルにあり得る。また、セル選択信号４２０、セル底部信号５２６及び５２８、並びにセルプレート信号５０４は、第３の電圧（例えば、０Ｖ近く又は０Ｖ）にあり得る。

Ｔ０と第２の時間Ｔ１との間において、セルプレート信号５０４は第３の電圧レベル（Ｖ２）に充電し得る。幾つかの例では、第３の電圧レベル（Ｖ２）は、１．８ボルトにほぼ等しい。また、セル底部信号５２６、５２８はまた、第３の電圧レベル（Ｖ２）近く又は第３の電圧レベル（Ｖ２）に充電し得る。デジット線信号５２２、５２４はまた、非ゼロの電圧レベルから、ゼロボルト近くの電圧レベルに向かって進められ得る。幾つかの例では、第３の電圧レベル（Ｖ２）は、より高いセンスアンプ電圧（すなわち、Ｖ_ＭＳＡ）と称され得、ここで、Ｖ_ＭＳＡは、１．８ボルトに等しくてもよく、又はほぼ１．８ボルトであってもよいが、１．８ボルトに限定されない。

時間Ｔ１において、ワード線信号５０２は、第４の電圧レベル（Ｖ３）に充電するように活性化され得る。幾つかの例では、第４の電圧レベル（Ｖ３）は、３．４ボルトにほぼ等しい。幾つかの例では、時間Ｔ１は１０ナノ秒にほぼ等しい。Ｔ１とＴ２との間において、幾つかの信号は電圧が変化する。例えば、信号５２０、５２２、５２６は、第５の電圧レベルにあるように変化し得る。幾つかの例では、第５の電圧レベルは、０．８５ボルトにほぼ等しくてもよい。他の例では、信号５２４、５２８は、第６の電圧レベルにあるように変化し得る。幾つかの例では、第６の電圧レベルは、０．３ボルトにほぼ等しくてもよい。幾つかの例では、Ｔ２は４０ナノ秒にほぼ等しくてもよい。

幾つかの例では、Ｔ２前のある時点において、センスアンプ４０１は、ノード４０６、
４０８の内の１つ以上を介してセンスアンプ４０１に結合されたメモリセルの少なくとも１つに蓄積された論理状態をセンスする。センスアンプ４０１がノード４０６、４０８から絶縁され、したがって、アレイに関する１つ以上のメモリセルを含む、１つ以上のメモリセルから絶縁されている間に、読み出し動作は、センスアンプ４０１を使用して実施され得る。幾つかの例では、センスアンプ４０１は、メモリセルの論理状態をセンスした後に、１つ以上のメモリセルから絶縁される。

Ｔ２において、センスアンプ４０１は、絶縁信号４４０を第４の電圧レベル（Ｖ３）から低く（例えば、ゼロにほぼ等しい第１の電圧レベルに）もたらすことによって絶縁され得る。センスアンプ４０１を絶縁すると、センスアンプ４０１に結合されたメモリセルを妨害することなく、センスアンプ上でアクセス動作（例えば、読み出し／書き込み動作）が実施され得る。図５Ａにおいて、絶縁信号４４０は、単に明確にする目的のために、第４の電圧レベル（Ｖ３）からずらされている。幾つかの例では、第４の電圧レベル（Ｖ３）は、より高い電圧（例えば、Ｖ_ｃｃ、３．４ボルト）を指し得る。

絶縁信号４４０が低い値に変更された後（例えば、直後）、ＥＱ信号４１８は、低い値（例えば、第１の電圧レベル）から高い値（例えば、１．６ボルトにほぼ等しい第７の電圧レベル（Ｖ１））に変更される。絶縁信号４４０がローの間にＥＱ信号４１８をハイにすることは、センスアンプ４０１においてその他の動作が実施されている間に、センスアンプ４０１に結合されたメモリセルにおいてプリライト動作が実施されることを可能にする。本質的に、回路４００は、したがって、重なる期間中に２つの動作、センスアンプ４０１におけるアクセス動作と、センスアンプ４０１に結合されたメモリセルにおけるプリライト動作とを実施し得る。図５Ａにおいて、ＥＱ信号４１８は、単に明確にする目的のために第７の電圧レベル（Ｖ１）からずらされている。

Ｔ２において、絶縁信号４４０は低い値（例えば、第１の電圧レベル）にである後、セルプレート信号５０４の電圧は、第３の電圧レベル（Ｖ２）（約１．８ボルト）から第８の電圧レベル（約１．５ボルト）まで減少する。セル底部信号５２６及び５２８は、第１の電圧レベル（例えば、グランド状態）まで減少し得る。デジット線信号５２２及び５２４も、第１の電圧レベル（例えば、グランド状態）まで減少し得る。信号５２２、５２４、５２６、５２８は、ノード４３６、４３８をグランドに、ＥＱデバイス４１４、４１６に接続させるＥＱ信号４１８によってグランド状態に駆動させられ得る。幾つかの例では、ＥＱデバイス４１４、４１６は、ノード４３６、４３８を幾つかのその他の異なる電圧レベルに接続し得る。それらのシチュエーションでは、信号５２２、５２４、５２６、５２８は、該その他の異なる電圧レベルに駆動させられ得る。ノード４０５に対する信号５２０は、絶縁信号４４０が低い値に変更された後に、第５の電圧レベルから第７の電圧レベル（Ｖ１）まで上昇し得る。

幾つかの例では、時間Ｔ２とＴ４との間（約１００ナノ秒）では、セル選択信号４２０は、第１の電圧レベル（Ｖ０）と第７の電圧レベル（Ｖ１）との間で切り換わり得る。セル選択信号４２０は、センスアンプ４０１がメモリセルから絶縁されている間にセンスアンプ４０１上に実施されるアクセス動作の一部として切り換わり得る。ノードの内の１つにおける信号５２０は、第１の電圧レベル（Ｖ０）と第７の電圧レベル（Ｖ１）との間で切り換わり得る。幾つかの例では、信号５２０は、セル選択信号４２０が切り換えを継続している場合でも切り換えを止め得る。例えば、信号５２０は、Ｔ２とＴ３との間、切り換えを止め得る。図５Ａ及び図５Ｂでは、セル選択信号４２０は、明確にする目的のため、第１の電圧レベル（Ｖ０）からずらされているが、別の方法では、セル選択信号４２０は、第１の電圧レベルＶ０にあり得、若しくは第１の電圧レベルＶ０近くにあり得る。図５Ｂでは、セル選択信号４２０は、明確にする目的のため、幾つかの実例では、信号５２０からずらされていてもよい。

ほぼＴ３において、デジット線信号５２２、５２４及びセル底部信号５２６、５２８の電圧は、より低い電圧（例えば、第１の電圧レベルに、又は第１の電圧レベル近くに）減少し得る。信号５２２、５２４、５２６、５２８が第１の電圧レベルに、又は第１の電圧レベル近くにある後、セルプレート信号５０４は、低い値（例えば、第１の電圧状態）に切り換えられ得る。幾つかの例では、時間Ｔ３は、プリライト動作が完了する時間を表す。幾つかの例では、これらの動作の内の１つ以上に応答して、電荷が転送（すなわち、放出）され得る。電荷の放出は、ノード４０６、４０８で実施される読み出し動作を表し得る。幾つかの実施形態では、セルプレート信号５０４の電圧は高いので、活性化アレイのセルは、特定のデータ状態（例えば、低いデータ状態又は高いデータ状態）にプリライトされ得る。セルプレート信号５０４が低い値に駆動させられた後、信号５２２、５２４、５２６、５２８は、負の電圧スパイクを経験し得る。負の電圧スパイクの後、信号５２２、５２４、５２６、５２８は、第１の電圧レベル（Ｖ０）に戻して減少し得る。

幾つかの例では、センスアンプ４０１でこれ以上アクセス動作が遂行されない（すなわち、セル選択信号４２０がもはや切り換わらない）場合、絶縁信号４４０は増加し（例えば、高くもたらされ）得る。幾つかの場合。このことは、セルプレート信号５０４がより低い電圧（例えば、グランド）まで減少した直後に発生し得る。より多くのアクセス動作が遂行される場合、絶縁信号４４０は、より遅くてもよい異なる時間（例えば、Ｔ４）において増加し得る。

センスアンプ４０１におけるアクセス動作が完了し、メモリセルにおけるプリライト動作が完了した後、時間Ｔ４において、絶縁信号４４０は、高い値にもたらされ得る。こうした方法では、センスアンプ４０１は、メモリセルに再接続され（例えば、ノード４０５をノード４０６、４０８に接続し）得る。絶縁信号４４０が高くもたらされる直前に、ＥＱ信号４１８は低い状態に変更され、それによってプリライト動作を終了する。プリライトが一旦完了すると、セルを反対の状態に書き込むためにセットアップするために、ＥＱ信号４１８は無効に（例えば、低い状態に変更）され得、絶縁信号４４０は、電圧が増加し（例えば、高くされ）得る。絶縁信号４４０が増加した場合、主要アレイのデジット線（例えば、ノード４０６及び４０８）は、ノード４０５に再接続され得、センスアンプ４０１に結合されたメモリセルの内の１つ以上に、反対のデータ状態に各々書き込ませる。図５Ａ及び図５Ｂを参照しながら説明した、より速いタイミングは、（例えば、点滅式カーソルを用いて）繰り返し及び即座に同じセルを活性化することが望ましい場合に有利であり得る。幾つかの例では、Ｔ４は１００ナノ秒にほぼ等しい。

Ｔ４とＴ５との間において、信号５２０、第１のデジット線信号５２２、及びセル底部信号５２６若しくは５２８の内の少なくとも１つは、第７の電圧レベル（Ｖ１）になるように時間と共に変化し得る。Ｔ５において、絶縁信号４４０は、低い状態に再び変更され得、それによってセンスアンプ４０１を絶縁する。信号５２０、５２２、５２６、５２８は、第１の電圧レベル（Ｖ０）まで放電し得る。Ｔ５の後、暫くして、ワード線信号５０２は、その高い状態（例えば、第４の電圧レベル）から低い状態（例えば、第１又は第２の電圧状態）に変更され得る。幾つかの例では、Ｔ５は、１４５ナノ秒にほぼ等しい。幾つかの例では、タイミング図５００のＴ４とＴ５との間の部分は、特に、センスアンプ４０１に結合されたメモリセルが、そのプリライトされた低い状態とは反対の高い値に書き込まれる場合のセンスアンプ４０１の一側面を指し得る。センスアンプ４０１がメモリセルに再接続された場合、ノード４０５の内の１つにおける信号５２０は、より低い電圧値に一時的に強いられる。

図６は、本開示の様々な実施形態に従ったアレイの１つ以上のメモリセル（例えば、強誘電体メモリセル）のプリライトを支持するシステム６００を説明する。幾つかの例では
、システム６００は、本開示の様々な例に従ったアレイの１つメモリセル、複数のメモリセル、又は全てのメモリセルのプリライトを支持する。システム６００は、デバイス６０５を含み、デバイス６０５は、様々なコンポーネントに接続し、又は該コンポーネントを物理的に支持するための回路基板であり得、又は該回路基板を含み得る。デバイス６０５は、図１を参照しながら説明したメモリアレイ１００の一例であり得るメモリアレイ１００−ｂを含む。様々な例では、デバイス６０５は、コンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブルデバイス（例えば、スマートウォッチ、心拍数モニタ）、又は別の種類のポータブル電子デバイス等であり得る。メモリアレイ１００−ｂは、図１を参照しながら説明したメモリコントローラ１４０と図１及び図２を参照しながら説明したメモリセル１０５との例示であり得る、メモリコントローラ１４０−ｂ及び１つ以上のメモリセル１０５−ｃを含み得る。デバイス６０５はまた、プロセッサ６１０、ＢＩＯＳコンポーネント６１５、１つ以上の周辺コンポーネント６２０、及び入出力制御コンポーネント６２５を含み得る。デバイス６０５のコンポーネントは、バス６３０を通じて相互に電子通信し得る。

プロセッサ６１０は、メモリコントローラ１４０−ｂを通じてメモリアレイ１００−ｂを動作するように構成され得る。幾つかの場合、プロセッサ６１０は、図１を参照しながら説明したメモリコントローラ１４０又は１４０−ａの機能を実施し得る。その他の場合、メモリコントローラ１４０―ｂは、プロセッサ６１０に統合され得る。プロセッサ６１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能ロジックデバイス、ディクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネントであり得、又はそれらの種類のコンポーネントの組み合わせであり得、プロセッサ６１０は、センスアンプがメモリセルから絶縁されている間にプリライトを開始又は容易にする少なくとも幾つかの動作を含む、本明細書で説明される様々な機能を実施し得る。プロセッサ６１０は、例えば、様々な機能又はタスクをデバイス６０５に実施させるための、メモリアレイ１００−ｂ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。

ＢＩＯＳコンポーネント６１５は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム６００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント６１５は、プロセッサ６１０と様々な他のコンポーネント、例えば、周辺コンポーネント６２０、入出力制御コンポーネント６２５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント６１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。

１つ以上の周辺コンポーネント６２０の各々は、デバイス６０５に統合される、任意の入力若しくは出力デバイス又はそうしたデバイスに対するインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）スロット若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入出力制御コンポーネント６２５は、プロセッサ６１０と１つ以上の周辺コンポーネント６２０、入力デバイス６３５、又は出力デバイス６４０との間のデータ通信を管理し得る。入出力制御コンポーネント６２５は、デバイス６０５に統合されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント６２５は、外部の周辺装置への物理的接続又はポートを表し得る。

入力デバイス６３５は、デバイス６０５又はそのコンポーネントへの入力を提供する、デバイス６０５の外部にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力デバイス６３５は、１つ以上の周辺コンポーネント６２０を介してデバイス６０５とインタフェースで連結し得る、又は入出力制御コンポーネント６２５により管理され得る、周辺装置であり得る。

出力デバイス６４０は、デバイス６０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス６０５の外部にあるデバイス又は信号を表し得る。出力デバイス６４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力デバイス６４０は、周辺コンポーネント６２０を介してデバイス６０５とインタフェースで連結し得る、又は入出力制御コンポーネント６２５により管理され得る周辺装置であり得る。

メモリコントローラ１４０―ｂ、デバイス６０５、及びメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書で説明される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。

図７は、本開示の様々な実施形態に従ったアレイのメモリセルをプリライトするための方法７００を説明するフローチャートを示す。方法７００の動作は、本明細書で説明されるように、メモリアレイ１００を動作するためのものであり得る。例えば、方法７００の動作は、図１及び図６を参照しながら説明したようなメモリコントローラ１４０により実施され得る。幾つかの例では、メモリコントローラ１４０は、以下で説明する機能を実施するために、メモリアレイ１００の機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で説明される機能を専用のハードウェアを使用して実施し得る。

ブロック７０５において、メモリアレイ１００は、デジット線を介してメモリセルに結合されたセンスコンポーネントを用いて、メモリアレイのメモリセル内に蓄積された第１の論理状態をセンスし得る。ブロック７０５の動作は、図１〜図５を参照しながら説明した方法に従って実施され得る。幾つかの例では、１つ以上のメモリセルは、１つ以上の強誘電体メモリセルを含み得、又は１つ以上の強誘電体メモリセルであり得るが、１つ以上の強誘電体メモリセルに限定されない。

ブロック７１０において、メモリアレイ１００は、第１の論理状態をセンスすることに少なくとも部分的に基づいて、センスコンポーネントをメモリアレイのデジット線から絶縁し得る。幾つかの例では、センスコンポーネントを絶縁することは、第１の論理状態のセンス後に発生し得る。ブロック７１０の動作は、図１〜図５を参照しながら説明した方法に従って実施され得る。

ブロック７１５において、メモリアレイ１００は、センスコンポーネントが絶縁されている間に、メモリアレイの複数のメモリセルの内の１つを第２の論理状態にプリライトし得、ここで、複数のメモリセルは該メモリセルを含む。ブロック７１５の動作は、図１〜図５を参照しながら説明した方法に従って実施され得る。複数のメモリセルをプリライトすることは、センスコンポーネントが絶縁されている間に、メモリアレイの複数のデジット線の電圧をグランドまで減少させることであって、ここで、複数のデジット線は該デジット線を含むことと、メモリアレイの複数のデジット線の電圧をグランドまで減少させる
ことに少なくとも部分的に基づいて、メモリアレイの複数のメモリセルを第２の論理状態に書き込むこととを含み得る。

幾つかの例では、第２の論理状態の値は、該メモリセルに結合されたプレート線の電圧に少なくとも部分的に基づき得る。幾つかの例では、メモリアレイの複数のデジット線の電圧をグランドまで減少させることは、複数のデジット線の内の１つに結合された等化デバイスを活性化することを含み得る。

幾つかの例では、方法は、複数のメモリセルをプリライトすることに少なくとも部分的に基づいて、センスコンポーネントを非絶縁にすることを含み得る。方法７００は、センスコンポーネントを非絶縁にすることに少なくとも部分的に基づいて、メモリアレイの該メモリセルを第１の論理状態に書き込むことを更に含み得る。幾つかの例では、第１の論理状態は第２の論理状態に等しくてもよい。他の例では、第１の論理状態は第２の論理状態とは異なってもよい。

方法７００を実施するための装置が説明される。装置は、デジット線を介してメモリセルに結合されたセンスコンポーネントを用いて、メモリアレイのメモリセル内に蓄積された第１の論理状態をセンスするための手段と、第１の論理状態をセンスすることに少なくとも部分的に基づいて、センスコンポーネントをメモリアレイのデジット線から絶縁するための手段と、センスコンポーネントが絶縁されている間に、メモリアレイの複数のメモリセルの内の１つを第２の論理状態にプリライトするための手段であって、ここで、複数のメモリセルは該メモリセルを含む、該手段とを含み得る。

上で説明した方法７００及び装置の幾つかの例では、複数のメモリセルの内の１つをプリライトすることは、センスコンポーネントが絶縁され得る間に、メモリアレイの複数のデジット線の電圧をグランドまで減少させることであって、ここで、複数のデジット線は該デジット線を含むことのための処理、機構、手段、又は命令を更に含み得る。上で説明した方法７００及び装置の幾つかの例では、メモリアレイの複数のデジット線の電圧をグランドまで減少させることに少なくとも部分的に基づいて、メモリアレイの複数のメモリセルを第２の論理状態に書き込むための処理、機構、手段、又は命令を更に含み得る。

上で説明した方法７００及び装置の幾つかの例では、第２の論理状態の値は、該メモリセルに結合されたプレート線の電圧に少なくとも部分的に基づき得る。

上で説明した方法７００及び装置の幾つかの例では、メモリアレイの複数のデジット線の電圧をグランドまで減少させることは、複数のデジット線の内の１つに結合された等化デバイスを活性化するための処理、機構、手段、又は命令を更に含み得る。

上で説明した方法７００及び装置の幾つかの例は、センスコンポーネントが絶縁され得る間に、センスコンポーネントにおいて１つ以上の読み出し又は書き込み動作を実施するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法７００及び装置の幾つかの例は、複数のメモリセルをプリライトすることに少なくとも部分的に基づいて、センスコンポーネントを非絶縁にするための処理、機構、手段、又は命令を更に含み得る。

上で説明した方法７００及び装置の幾つかの例は、センスコンポーネントを非絶縁にすることに少なくとも部分的に基づいて、メモリアレイの該メモリセルを第１の論理状態に書き込むための処理、機構、手段、又は命令を更に含み得る。上で説明した方法７００及び装置の幾つかの例では、第１の論理状態は第２の論理状態に等しくてもよい。上で説明した方法７００及び装置の幾つかの例では、第１の論理状態は第２の論理状態とは異なっ
てもよい。

図８は、本開示の様々な実施形態に従ったアレイのメモリセルをプリライトする方法８００を説明するフローチャートを示す。方法８００の動作は、本明細書で説明されるように、メモリアレイ１００を動作するためのものであり得る。例えば、方法８００の動作は、図１及び図６を参照しながら説明したようなメモリコントローラ１４０により実施され
得る。幾つかの例では、メモリアレイ１００は、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリアレイ１００は、以下で説明される機能を専用のハードウェアを使用して実施し得る。幾つかの例では、１つ以上のメモリセルは、１つ以上の強誘電体メモリセルを含み得、又は１つ以上の強誘電体メモリセルであり得るが、１つ以上の強誘電体メモリセルに限定されない。

ブロック８０５において、メモリアレイ１００は、メモリセルと結合されたプレート線の電圧を増加させ得る。ブロック８０５の動作は、図１〜図５を参照しながら説明した方法に従って実施され得る。

ブロック８１０において、メモリアレイ１００は、メモリセルに結合されたアクセス線を活性化し得、ここで、メモリセルとセンスコンポーネントとの間に結合されたデジット線の電圧は、アクセス線を活性化すること、プレート線の電圧を増加させること、及びメモリセル内に蓄積された第１の論理状態に少なくとも部分的に基づいて増加する。ブロック８１０の動作は、図１〜図５を参照しながら説明した方法に従って実施され得る。

ブロック８１５において、メモリアレイ１００は、デジット線の電圧を増加させることに少なくとも部分的に基づいて、センスコンポーネントをデジット線から絶縁し得る。ブロック８１５の動作は、図１〜図５を参照しながら説明した方法に従って実施され得る。

ブロック８２０において、メモリアレイ１００は、センスコンポーネントを絶縁することに少なくとも部分的に基づいて、メモリセルを第２の論理状態に書き込み得る。ブロック８２０の動作は、図１〜図５を参照しながら説明した方法に従って実施され得る。

幾つかの場合、方法８００は、センスコンポーネントがメモリセルから絶縁されている間に、センスコンポーネントにおいて一回以上読み出すこと又は書き込むことを含み得る。方法８００は、センスコンポーネントをデジット線から絶縁することに少なくとも部分的に基づいて、デジット線の電圧をグランドまで減少させることを更に含み得る。幾つかの場合、方法８００は、プレート線の電圧を減少させることに少なくとも部分的に基づいて、センスコンポーネントをメモリセルから非絶縁にすることを含み得る。幾つかの場合、プレート線の電圧を減少させることは、デジット線の電圧をグランドまで減少させることに少なくとも部分的に基づく。また、幾つかの場合、プレート線の電圧は、メモリセルのセル底部における電圧がグランドまで減少することに少なくとも部分的に基づいて減少し、プレート線はメモリセルの第１の端子に結合され、底部ノードはメモリセルの第２の端子を含む。幾つかの場合、方法８００は、プレート線の電圧を減少させた後であってセンスコンポーネントがメモリセルから絶縁されている間に、センスコンポーネントにおいて一回以上読み出すこと及び／又は書き込むことを含み得る。

方法８００は、プレート線の電圧が閾値を充足した後にアクセス線を活性化することを更に含み得る。幾つかの例では、該メモリセルを第２の論理状態に書き込むことは、センスコンポーネントが絶縁されている間に、等化デバイスを使用して該メモリセルを書き込むことを含む。

方法８００は、センスコンポーネントにおいて一回以上読み出すこと及び／又は書き込むことの後にセンスコンポーネントを非絶縁にすることを更に含み得る。方法８００は、センスコンポーネントを非絶縁にすることに少なくとも部分的に基づいて、該メモリセルを第１の論理状態に書き込むことを更に含み得る。

方法８００を実施するための装置が説明される。装置は、メモリセルと結合されたプレート線の電圧を増加させるための手段と、メモリセルに結合されたアクセス線を活性化するための手段であって、ここで、メモリセルとセンスコンポーネントとの間に結合されたデジット線の電圧は、アクセス線を活性化すること、プレート線の電圧を増加させること、及び該メモリセル内に蓄積された第１の論理状態に少なくとも部分的に基づいて増加する、該手段と、デジット線の電圧を増加させることに少なくとも部分的に基づいて、センスコンポーネントをデジット線から絶縁するための手段と、センスコンポーネントを絶縁することに少なくとも部分的に基づいて、メモリセルを第２の論理状態に書き込むための手段とを含み得る。

上で説明した方法８００及び装置の幾つかの例は、プレート線の電圧が閾値を充足した後に行われ得るアクセス線を活性化するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法８００及び装置の幾つかの例では、メモリセルを第２の論理状態に書き込むことは、センスコンポーネントが絶縁され得る間に、等化デバイスを使用してメモリセルを書き込むための処理、機構、方法、又は命令を更に含み得る。

上で説明した方法８００及び装置の幾つかの例は、センスコンポーネントがメモリセルから絶縁されている間に、センスコンポーネントにおいて一回以上読み出す又は書き込むための処理、機構、手段、又は命令を更に含み得る。上で説明した方法８００及び装置の幾つかの例は、センスコンポーネントをデジット線から絶縁することに少なくとも部分的に基づいて、デジット線の電圧をグランドまで減少させるための処理、機構、手段、又は命令を更に含み得る。

上で説明した方法８００及び装置の幾つかの例は、デジット線の電圧グランドまで減少させることに少なくとも部分的に基づいて、プレート線の電圧を減少させるための処理、機構、手段、又は命令を更に含み得る。上で説明した方法８００及び装置の幾つかの例では、プレート線の電圧は、メモリセルの底部ノードにおける電圧がグランドまで減少することに少なくとも部分的に基づいて減少し得、ここで、プレート線は、メモリセルの第１の端子に結合され得、底部ノードは、メモリセルの第２の端子を含む。

上で説明した方法８００及び装置の幾つかの例は、プレート線の電圧を減少させることに少なくとも部分的に基づいて、センスコンポーネントをメモリセルから非絶縁にするための処理、機構、手段、又は命令を更に含み得る。上で説明した方法８００及び装置の幾つかの例は、センスコンポーネントにおいて一回以上読み出すこと又は書き込むことの後にセンスコンポーネントを非絶縁にするための処理、機構、手段、又は命令を更に含み得る。

したがって、方法７００及び８００は、１つ以上の強誘電体メモリセルを含み得るアレイの１つ以上のメモリセルをプリライトすることを提供し得る。方法７００及び８００は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ変更され得ることに留意すべきである。幾つかの例では、方法７００及び８００の内の２つ以上からの機構は組み合わせられ得る。

本明細書の説明は、例を提供し、請求項で記述される範囲、適用性、例を限定しない。開示の範囲から逸脱することなく、論じられる要素の機能及び配置に変更がなされ得る。
様々な例は、様々な手続又はコンポーネントを適宜省略し得、置換し得、及び／又は追加し得る。また、幾つかの例に関して説明される機構は、他の例に組み合わせられる。

添付の図面に関連して本明細書に記述される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。用語“実施形態”、“例”、“模範的（exemplary）”は、本明細書で使用されるように“好適”又は“その他の例よりも有利
”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中に第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。

本明細書で説明される情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。

本明細書で使用されるように、用語“仮想接地（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual grounding）”又は“仮想
接地される（virtually grounded）”は約０Ｖに接続されることを意味する。

用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は仲介コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）の電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。

用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンイン
シュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。

本明細書の開示と関連して説明される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能ロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明された機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを指し示す。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能
な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。

また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。

本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書で説明された例及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (20)

1. メモリアレイのメモリセルをデジット線と結合することと、
   前記メモリセルを前記デジット線と結合することに少なくとも部分的に基づいて前記デジット線を介して前記メモリセルに結合されたセンスコンポーネントを用いて前記メモリアレイの前記メモリセル内に蓄積された第１の論理状態をセンスすることと、
   前記第１の論理状態をセンスすることに少なくとも部分的に基づいて、前記センスコンポーネントを前記メモリアレイの前記メモリセルと結合された前記デジット線から絶縁することと、
   前記センスコンポーネントが絶縁されている間に、前記メモリアレイの複数のメモリセルの内の１つを第２の論理状態にプリライトすることであって、ここで、前記複数のメモリセルは前記メモリセルを含むことと
   を含む、方法。
2. 前記複数のメモリセルの内の１つをプリライトすることは、
   前記センスコンポーネントが絶縁されている間に、前記メモリアレイの複数のデジット線の電圧をグランドまで減少させることであって、ここで、前記複数のデジット線は前記デジット線を含むことと、
   前記メモリアレイの前記複数のデジット線の前記電圧をグランドまで減少させることに少なくとも部分的に基づいて、前記メモリアレイの前記複数のメモリセルを前記第２の論理状態に書き込むことと
   を含む、請求項１に記載の方法。
3. 前記第２の論理状態の値は、前記メモリセルに結合されたプレート線の電圧に少なくとも部分的に基づく、請求項２に記載の方法。
4. 前記メモリアレイの前記複数のデジット線の前記電圧をグランドまで減少させることは、
   前記複数のデジット線の内の１つに結合された等化デバイスを活性化すること
   を含む、請求項２に記載の方法。
5. 前記センスコンポーネントが絶縁されている間に、前記センスコンポーネントにおいて１つ以上の読み出し又は書き込み動作を実施すること
   を更に含む、請求項１に記載の方法。
6. 前記複数のメモリセルをプリライトすることに少なくとも部分的に基づいて、前記センスコンポーネントを前記メモリアレイの前記デジット線と結合することであって、複数のメモリセルの内の前記１つは、前記デジット線を介して前記センスコンポーネントと結合されること
   を更に含む、請求項１に記載の方法。
7. 前記センスコンポーネントを非絶縁にすることに少なくとも部分的に基づいて、前記メモリアレイの前記メモリセルを前記第１の論理状態に書き込むこと
   を更に含む、請求項６に記載の方法。
8. 前記第１の論理状態は前記第２の論理状態に等しい、請求項６に記載の方法。
9. 前記第１の論理状態は前記第２の論理状態とは異なる、請求項６に記載の方法。
10. メモリセルと結合されたプレート線の電圧を増加させることと、
    前記メモリセルをデジット線に結合するために、前記メモリセルに結合されたアクセス線を活性化することであって、ここで、前記メモリセルとセンスコンポーネントとの間に結合された前記デジット線の電圧は、前記アクセス線を活性化すること、前記プレート線の前記電圧を増加させること、及び前記メモリセル内に蓄積された第１の論理状態とに少なくとも部分的に基づいて増加することと、
    前記デジット線の前記電圧を増加させることに少なくとも部分的に基づいて、前記センスコンポーネントを前記メモリセルと結合された前記デジット線から絶縁することと、
    前記センスコンポーネントが前記デジット線から絶縁されている間にセル選択信号を切り換えることと、
    前記センスコンポーネントを絶縁することに少なくとも部分的に基づいて、前記メモリセルを第２の論理状態に書き込むことと
    を含む、方法。
11. 前記アクセス線を活性化することは、前記プレート線の前記電圧が閾値を充足した後に行われる、請求項１０に記載の方法。
12. 前記メモリセルを前記第２の論理状態に書き込むことは、
    前記センスコンポーネントが絶縁されている間に、等化デバイスを使用して前記メモリセルを書き込むこと
    を含む、請求項１０に記載の方法。
13. 前記センスコンポーネントが前記メモリセルから絶縁されている間に、前記センスコンポーネントにおいて１回以上読み出すこと又は書き込むこと
    を更に含む、請求項１０に記載の方法。
14. 前記センスコンポーネントを前記デジット線から絶縁することに少なくとも部分的に基づいて、前記デジット線の前記電圧をグランドまで減少させること
    を更に含む、請求項１０に記載の方法。
15. 前記デジット線の前記電圧をグランドまで減少させることに少なくとも部分的に基づいて、前記プレート線の前記電圧を減少させること
    を更に含む、請求項１４に記載の方法。
16. 前記プレート線の前記電圧は、前記メモリセルの底部ノードにおける電圧がグランドまで減少することに少なくとも部分的に基づいて減少し、前記プレート線は前記メモリセルの第１の端子に結合され、前記底部ノードは前記メモリセルの第２の端子を含む、請求項１５に記載の方法。
17. 前記プレート線の前記電圧を減少させることに少なくとも部分的に基づいて、前記センスコンポーネントを前記メモリセルから非絶縁にすること
    を更に含む、請求項１５に記載の方法。
18. 前記センスコンポーネントにおいて１回以上読み出すこと又は書き込むことの後に前記センスコンポーネントを非絶縁にすること
    を更に含む、請求項１５に記載の方法。
19. 複数のメモリセルを含むメモリアレイと、
    前記複数のメモリセルの内のメモリセルとデジット線を介して電子通信するセンスコンポーネントと、
    前記メモリアレイ及び前記センスコンポーネントと電子通信するコントローラであって、ここで、前記コントローラは、
    前記メモリセルを前記デジット線と結合することと、
    前記メモリセルを前記デジット線と結合することに少なくとも部分的に基づいて、蓄積された論理状態をセンスするために前記メモリセルにアクセスすることと、
    前記メモリセルにアクセスすることに少なくとも部分的に基づいて、前記センスコンポーネントを前記メモリセルと結合された前記デジット線から絶縁することと、
    前記センスコンポーネントが絶縁されている間に、前記メモリアレイの前記複数のメモリセルの内の１つをプリライトすることと
    をするように動作可能である、前記コントローラと
    を含む、電子メモリ装置。
20. 前記コントローラは、
    前記複数のメモリセルをプリライトすることに少なくとも部分的に基づいて、前記センスコンポーネントを非絶縁にすることと、
    前記メモリセルをプリライトすることに少なくとも部分的に基づく論理状態に前記メモリセルを書き込むことと
    をするように動作可能である、請求項１９に記載の電子メモリ装置。

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