JP6827555B2 - 強誘電体メモリに対する自己参照 - Google Patents

Description

［クロスリファレンス］
特許のための本出願は、２０１７年２月２４日に出願の“Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｅ ｆｏｒ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ”という名称のＶｉｍｅｒｃａｔｉによる米国特許出願番号１５／４４２，１８２の優先権を主張する２０１８年２月１５日に出願の“Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｅ ｆｏｒ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ”という名称のＶｉｍｅｒｃａｔｉによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０１８３６６の優先権を主張し、該出願の各々は本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明確に組み込まれる。

以下は、一般的に、メモリデバイスに関し、より具体的には、強誘電体メモリに対して自己参照することに関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス内に状態を書き込み得、又はプログラムし得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電される又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電し得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。幾つかのＦｅＲＡＭセンシングスキームは、しかしながら、メモリセル上の過度なインプリントと疲労とを創出し、さもなければ、センシングスキームに対する参照値の変化が原因で不正確であり得る。このことは、センシング動作の信頼性を減少させ得、又はメモリセルの耐用年数を減少させ得る。

本明細書の開示は、以下の図面を参照し、該図面を含む。

本開示の実施例に従った強誘電体メモリに対して自己参照することを支持する例示的なメモリアレイを説明する。 本開示の実施例に従った強誘電体メモリに対して自己参照することを支持する例示的な回路を説明する。 本開示の実施例に従った自己参照することを支持するセルに対する例示的なヒステリシス曲線を説明する。 本開示の実施例に従った強誘電体メモリに対して自己参照することを支持する例示的な回路を説明する。 本開示の実施例に従った強誘電体メモリに対して自己参照することを用いて強誘電体メモリセルを動作するためのタイミング図を説明する。 本開示の実施例に従った強誘電体メモリに対して自己参照することを支持する例示的な強誘電体メモリアレイを説明する。 本開示の実施例に従った強誘電体メモリに対して自己参照することを支持するメモリアレイを含むデバイスを説明する。 本開示の実施例に従った強誘電体メモリに対して自己参照することのための１つ以上の方法を説明するフローチャートである。 本開示の実施例に従った強誘電体メモリに対して自己参照することのための１つ以上の方法を説明するフローチャートである。

メモリセルに対するセンシングの信頼性の増加、インプリント及び疲労の減少、及びメモリセルの耐用年数の増加は、セルの複数のセンシング動作を通じて自己参照を生成するセンシングスキームを用いて実現され得る。強誘電体メモリセルは、一連の電荷を抽出するために複数回センシングされ得る。以下で説明するように、電荷は、メモリセルの蓄積された論理状態の判定に使用されるコンデンサを用いて蓄積され得る。複数のセンシング動作は、当該セルの特徴に固有のセルに対する参照値をもたらし得（“自己参照”）、セルは、（複数の）センシング動作の間で異なる状態に書き込まれ得、又はバイアスされ得、それ故、保持を増加させつつ、セルのインプリント及び疲労を減少させる。

メモリアレイ内の、ＦｅＲＡＭセルを含むメモリセルは、ワード線及びデジット線によってしばしばアクセスされる。アクセスは、セルに書き込むこと（例えば、論理状態を蓄積すること）、又はセルを読み出すこと（例えば、蓄積された論理状態を読み出すこと）を含み得る。各セルは、セルの論理値を蓄積するために使用される強誘電体コンデンサ又はその他の蓄積コンポーネントを有し得る。単一のデジット線は、多数のメモリセルに接続され得、活性化された場合にメモリセルの蓄積された論理状態を判定し得るセンスアンプに接続され得る。蓄積された論理状態のセンシング又は読み出しを容易にするために、センスアンプは、一連の蓄積電荷に基づいて、その特定の状態にあるメモリセルの論理値を判定するための信号を生成し得る。

信号の生成中、複数のコンデンサは、論理“１”及び論理“０”の状態に関係する値と共に、特定のセンシング動作と関連付けられた電荷を蓄積し得る。これらの値は、参照“１”及び参照“０”と称され得る。該値は、蓄積された論理状態の判定に、及び潜在的には後続の書き込み動作のために使用されるセンスアンプにその後提供され得る。例えば、活性化されたセンスアンプは、センシングされた論理状態を表す第１の蓄積電荷を、参照“１”及び参照“０”を夫々表す第２及び第３の蓄積電荷の平均と比較し得る。

センシングされた論理状態と関連付けられた電荷を、参照“１”及び参照“０”と関連付けられた電荷の平均と比較することによって、例えば、固定の参照値又はアレイ幅の参照値を使用することとよりも、セルは効果的にセンシングされ得る。すなわち、特定のメモリセルと関連付けられた論理値は、該論理値の判定において参照と同じセルを使用することによって、より容易に判定され得る。例えば、自己参照がないと、参照値は、論理値“０”及び論理値“１”が重なる領域をサンプリングし得る。この種のセンシングスキームでは、何れのセルの論理値も判定することが難しいことがある。しかしながら、自己参
照値を生成することによって、セルの論理状態は、セル固有の変化又は特徴を考慮することにより判定され得る。

上で紹介した開示の機構は、メモリアレイの文脈で以下で更に説明される。自己参照を支持するメモリセル及びアレイに対する回路、セルの特徴、及びタイミング図がその後説明される。開示のこれら及びその他の機構は、強誘電体メモリに対して自己参照することに関する装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら更に説明される。

図１は、本開示の実施例に従った強誘電体メモリに対して自己参照することを支持する例示的なメモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる論理状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理“０”及び論理“１”で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成され得る。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。ＤＲＡＭアーキテクチャは、こうした設計を一般的に使用し得、用いられるコンデンサは、線形の電気分極特性を有する誘電材料を含み得る。一方、強誘電体メモリセルは、誘電材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点は以下で論じられる。

読み出し及び書き込み等の動作は、適切なワード線１１０及びデジット線１１５を活性化又は選択することによって、メモリセル１０５上で実施され得る。ワード線１１０はアクセス線とも称され得、デジット線１１５はビット線とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、又はその他の導電性材料等で作られてもよい。図１の実施例に従えば、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。また、例えば、メモリセル１０５の各行及びメモリセル１０５の各列は、別の線（例えば、プレート線）に接続され得る。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点において単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。

幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０は、該トランジスタのゲートに接続され得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５を読み出すこと又は書き込むことの何れかのために、その後アクセスされ得る。

メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの実施例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化す
る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。したがって、ワード線１１０及びデジット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。

メモリセル１０５にアクセスすると、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によってそれは読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧の変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧を参照電圧（図示せず）と比較し得る。例えば、デジット線１１５が参照電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の蓄積状態が論理“１”であったと判定し得、逆もまた同様である。本明細書で説明するように、セル１０５のセンシング動作からもたらされる電荷は、コンデンサ（図示せず）内に蓄積され得る。センスコンポーネント１２５は、セル１０５に固有の参照値に基づくセル１０５に対する論理値を判定するために、複数のセンシング動作の平均値を別のセンシング動作と比較し得る。センスコンポーネント１２５は、図４を参照しながら以下で説明するように、様々なコンデンサ内に蓄積された値を使用し得る。

センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５は、図４を参照しながら説明するように、１つ以上のセンスコンデンサをも含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０５内に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。

本明細書で説明するように、メモリセル１０５は数回センシングされ得、少なくとも２つのセンシング動作の平均は、別のセンシング動作に対する参照として使用され得る。この種のスキームは、セル１０５からの読み出し及びセル１０５への書き込みの連続を含み得る。例えば、セル１０５はセンシングされ得、もたらされる電荷はコンデンサ（図示せず）において蓄積される。セルは、ある状態にバイアスされ得、２回目のセンシングがなされ得、もたらされる電荷は別のコンデンサ（図示せず）において蓄積される。セルは、別の状態にバイアスされ得、３回目のセンシングがなされ得、もたらされる電荷は別のコンデンサ（図示せず）に蓄積される。第２及び第３のセンシング動作からの値は、平均化され得、セルの論理状態を判定するために、１回目のセンシング動作の値との比較における参照値として使用され得る。このプロセスは、以下でより詳細に論じられる。

幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、
センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行内の全てのメモリセルの放電をもたらし得、したがって、行内の幾つか又は全てのメモリセル１０５は、再書き込みされる必要があり得る。

ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電力供給、発熱、材料限界等）を阻害し得る。

以下で論じるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して改善した性能をもたらし得る有益な特性を有し得る。例えば、強誘電体メモリセルは、蓄積電荷の劣化の影響を受けにくい傾向があるので、強誘電体メモリセル１０５を用いるメモリアレイ１００は、リフレッシュ動作を何ら要求しないか、僅かに要求し得、従って、動作のためにより少ない電力を必要とし得る。また、各センシング動作中にセルが数回アクセスされ、書き込まれる、本明細書で説明されるセンシングスキームを用いることは、インプリント及び疲労を減少させつつ、メモリセル１０５のより大きな保持能力を可能にし得る。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じる印加電圧の振幅、形状、又は存続期間は、調節又は変更され得、メモリアレイ１００の動作中の様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得る。例えば、メモリアレイ１００の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。

図２は、本開示の実施例に従った強誘電体メモリに対して自己参照することを支持する例示的な回路２００を説明する。回路２００は、図１を参照しながら説明したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得る強誘電体メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。回路２００は、選択コンポーネント２２０、仮想接地２２５、参照線２３０、並びにプレート２１０及びセル底部２１５を含む２つの導電端子を含み得るコンデンサ２０５等の論理蓄積コンポーネントをも含む。図２の実施例では、コンデンサ２０５の端子は、絶縁強誘電体材料によって分離される。上で説明したように、コンデンサ２０５を充電又は放電することによって、すなわち、コンデンサ２０５の強誘電体材料を分極することによって、様々な状態が蓄積され得る。

コンデンサ２０５の蓄積状態は、回路２００内に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。描写されるように、コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。コンデンサ２０５は、従って、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、強誘電体メモリセル１０５−ａを選択するために選択コンポーネント２２０が
活性化された場合にデジット線１１５−ａに接続され得る。言い換えれば、強誘電体メモリセル１０５−ａは、強誘電体コンデンサ２０５と電子通信する選択コンポーネント２２０を使用して選択され得、ここで、強誘電体メモリセル１０５−ａは、選択コンポーネント２２０及び強誘電体コンデンサ２０５を含む。選択コンポーネント２２０の活性化は、メモリセル１０５−ａの選択と称され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。

その他の実施例では、選択コンポーネント２２０及びコンデンサ２０５の位置は、選択コンポーネント２２０がプレート２１０線とセル底部２１５との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように、切り替えられ得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。

コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。代わりに、プレート２１０は外部電圧によってバイアスされ得、コンデンサ２０５上の蓄積電荷の変化をもたらす。蓄積電荷の変化は、コンデンサ２０５の論理状態に対応する。コンデンサ２０５に印加された電圧は、コンデンサ２０５の電荷を変化させる。蓄積電荷の変化は、メモリセル１０５−ａ内の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによって１つ以上の参照電荷（例えば、参照“０”又は参照“１”）とその後比較され得る。

メモリセル１０５−ａに書き込むために、コンデンサ２０５に電圧が印加され得る。様々な方法が使用され得る。例えば、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。デジット線１１５−ａを通じてプレート２１０及びセル底部２１５の電圧を制御することによって、コンデンサ２０５に電圧が印加され得る。論理“０”を書き込むために、プレート２１０は高くされ得、すなわち、正の電圧が印加され得、セル底部２１５は低くされ得、すなわち、仮想接地２２５に接続され得、グランドにされ得、又は負の電圧が印加され得る。論理“１”を書き込むために反対のプロセスが実施され、すなわち、プレート２１０は低くされ、セル底部２１５は高くされる。

デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得る。すなわち、デジット線１１５−ａに電荷が流れると、幾つかの有限の電荷がデジット線１１５−ａ内に蓄積され得、もたらされる電圧は固有の静電容量に依存する。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは、多数のメモリセル１０５と接続し得るので、デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａのもたらされる電圧は、メモリセル１０５−ａ内の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによって参照（例えば、参照線２３０の電圧）とその後比較され得る。その他のセンシングプロセスが使用されてもよい。

センスコンポーネント１２５−ａは、ラッチングと称され得る、信号中の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５
−ａは、デジット線１１５−ａの電圧と、参照電圧であり得る参照線２３０の電圧とを受け取って比較するセンスアンプを含み得る。また、センスコンポーネント１２５−ａは、例えば、図４を参照しながら説明するように、様々なコンデンサ（図示せず）において蓄積された電荷をそのまま比較し得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、デジット線１１５−ａが参照線２３０よりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に駆動され得る。

幾つかの場合、センスアンプは、デジット線１１５−ａを供給電圧に付加的に駆動し得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又はデジット線１１５−ａの電圧をその後ラッチし得、それは、メモリセル１０５−ａ内の蓄積状態、例えば、論理“１”を判定するために使用され得る。或いは、デジット線１１５−ａが参照線２３０よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に駆動され得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ内の蓄積状態、例えば、論理“０”を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。

ここで説明するように、参照値は、連続したセンシング動作からの電荷を平均化することからもたらされる電圧であり得る。連続したセンシング動作からの電荷を平均化することは、電荷の数値的平均を算出することを必要とし得る。或いは、連続したセンシング動作からの電荷を平均化することは、電荷の共有に関連し得る。そのため、参照値が固定され又はアレイ幅であるスキームとは異なり、参照線２３０は、セル固有の値又は自己参照を用いて構成され得る。参照線２３０は、図４を参照しながら説明するように、幾つかのコンデンサ（図示せず）との結合を含み得、又は該結合を表し得る。

仮想接地２２５は、デジット線１１５−ａへの仮想接地を提供し得る。仮想接地２２５は、スイッチ２３５を通じてデジット線１１５−ａから分離され得る。幾つかの実施例では、スイッチ２３５はトランジスタであり得、又は、センスコンポーネント１２５−ａ及びデジット線１１５−ａと直列に接続されたトランジスタであり得る。幾つかの場合、該トランジスタはｐ型ＦＥＴを含む。

図３は、本開示の実施例に従って動作する強誘電体メモリセルに対するヒステリシス曲線３００−ａ及び３００−ｂを用いた非線形電気特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、書き込み及び読み出しプロセスを説明する。図３の実施例に従えば、ヒステリシス曲線３００−ａは論理状態“０”の読み出しを表し得、ヒステリシス曲線３００−ｂは論理状態“１”の読み出しを表し得る。ヒステリシス曲線３００−ａ及び３００−ｂは、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを描写する。

強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイ内に用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上で説明したよ
うなリフレッシュ動作を実施する必要性を減少させ得る。

ヒステリシス曲線３００−ａ及び３００−ｂは、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００−ａ及び３００−ｂ中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、図２のセルプレート２１０）に正の電圧を印加し、第２の端子（例えば、図２のセル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線３００−ａ及び３００−ｂに示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。

ヒステリシス曲線３００−ａに描写されるように、強誘電体材料は、ゼロの電圧差で負の分極を維持し得、可能な充電状態３０５−ａをもたらす。また、ヒステリシス曲線３００−ｂに描写されるように、強誘電体材料は、ゼロの電圧差で正の分極を維持し得、可能な充電状態３０５−ｂをもたらす。図３の実施例に従うと、電荷状態３０５−ａは論理“０”を表し、電荷状態３０５−ｂは論理“１”を表す。また、電荷状態３０５−ａ及び３０５−ｂは、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）とも称され得る。幾つかの実施例では、メモリセルを動作するためのその他のスキームに適応するために、個別の電荷状態の論理値は逆にされてもよい。

論理“０”又は“１”は、強誘電体材料の電気分極、したがって、コンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、図の３００−ａにおいて、コンデンサに渡って正味正の電圧を印加することは、電荷状態３１０−ａに到達するまで電荷の蓄積をもたらす。この電荷は、例えば、信号３４０−ａに対応するセンシングされた論理状態を表し得、該電荷は、センスコンデンサ（例えば、図４のセンスコンデンサ４０５）内に蓄積され得る。電圧を除去すると、電荷状態３１０−ａは、ゼロボルトにおいて電荷状態３１５−ａに到達するまで、曲線３００−ａ上の経路に従う。電荷状態３２０−ａは、コンデンサに渡って正味正の電圧を印加することによって達成され得る。この電圧は、例えば、電荷状態３１０−ａに到達するために印加される電圧に等しくてもよい。この電荷は、例えば、参照“０”信号３４５−ａを表し得、該電荷は、別のセンスコンデンサ（例えば、図４のセンスコンデンサ４１０）内に蓄積され得る。電荷状態３２０−ａを有するコンデンサに正味負の電圧を印加することは、電荷状態３２５−ａをもたらし得、電荷状態３２５−ａを有するコンデンサから正味負の電圧を除去することは、ゼロボルトにおいて電荷状態３３０−ａをもたらし得る。電荷状態３３０−ａを有するコンデンサに正の電圧を印加することは、電荷状態３３５−ａをもたらし得、それは、参照“１”信号３５０−ａを表し得、電荷は、別のセンスコンデンサ（例えば、図４のセンスコンデンサ４１５）内に蓄積され得る。この電荷は、電荷状態３１０−ａ及び３２０−ａを達成するために印加された電圧と関連付けられ得、又は、該電圧に比例し得る。また、印加された正味正の電圧と、印加された正味負の電圧とは、各々が反対の極性を有する同じ電圧値であり得る。

同様に、図の３００−ｂにおいて、コンデンサに渡って正味正の電圧を印加することは、電荷状態３１０−ｂに到達するまで電荷の蓄積をもたらす。この電荷は、例えば、信号３４０−ｂに対応するセンシングされた論理状態を表し得、該電荷は、センスコンデンサ（例えば、図４のセンスコンデンサ４０５）内に蓄積され得る。電圧を除去すると、電荷
状態３１０−ｂは、ゼロボルトにおいて電荷状態３１５−ｂに到達するまで、曲線３００−ｂに沿った経路に従う。電荷状態３２０−ｂは、コンデンサに渡って正味正の電圧を印加することによって達成され得る。この電荷は、例えば、参照“０”信号３４５−ｂを表し得、該電荷は、別のセンスコンデンサ（例えば、図４のセンスコンデンサ４１０）内に蓄積され得る。電荷状態３２０−ｂを有するコンデンサに正味負の電圧を印加することは、電荷状態３２５−ｂをもたらし得、電荷状態３２５−ｂを有するコンデンサから正味負の電圧を除去することは、ゼロボルトにおいて電荷状態３３０−ｂをもたらし得る。電荷状態３３０−ｂを有するコンデンサに正の電圧を印加することは、電荷状態３３５−ｂをもたらし得、それは、参照“１”信号３５０−ｂを表し得、電荷は、センスコンデンサ（例えば、図４のセンスコンデンサ４１５）内に蓄積され得る。また、印加された正味正の電圧と、印加された正味負の電圧とは、各々が反対の極性を有する同じ電圧値であり得る。

図の３００−ａの実施例に描写されるように、信号３６０−ａは、メモリセルのセンシングされた論理値の判定における使用のために、センスアンプ（例えば、図４のセンスコンポーネント１２５−ｂ）に提供され得る。信号３６０−ａは、例えば、信号３４０−ａのセンシングされた論理状態と関連付けられる電荷と、参照値３５５−ａとをセンスアンプ（例えば、図４のセンスコンポーネント１２５−ｂ）に提供することによって判定される。参照値３５５−ａは、参照“０”信号３４５−ａと参照“１”信号３５０−ａとに関連付けられる電荷の平均であり得る。

図の３００−ｂの実施例に描写されるように、信号３６０−ｂは、メモリセルのセンシングされた論理値の判定における使用のために、センスアンプ（例えば、図２のセンスコンポーネント１２５−ａ）に提供され得る。信号３６０−ｂは、例えば、信号３４０−ｂに対応するセンシングされた論理状態と関連付けられた電荷と、参照値３５５−ｂとをセンスアンプに提供することによって判定され得る。参照値３５５−ｂは、参照“０”信号３４５−ｂと参照“１”信号３５０−ｂとに関連付けられる電荷の平均であり得る。

上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に最初の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積された場合、電荷状態は、センシング動作中に電荷状態３１０−ｂへの経路に従い得、電圧が除去された後、電荷状態は、反対方向の経路に従うことによって最初の電荷状態３０５−ｂに戻り得る。

図４は、本開示の実施例に従った強誘電体メモリに対して自己参照することを支持する例示的な回路４００を説明する。回路４００は、センスコンデンサ４０５、４１０、及び４１５と、センスアンプ（例えば、センスコンポーネント１２５−ｂ）と、トランジスタ４２５と、スイッチングコンポーネント４３０、４３５、４４０、４４５、４５０、及び４５５とを含む。トランジスタ４２５は、スイッチングコンポーネント４２５とも称され得る。センスコンポーネント１２５−ｂは、ノード４６０及びノード４６５を含み得、それらは、入力ノード及び参照ノードとも夫々称され得る。幾つかの実施例では、スイッチングコンポーネント４３０、４３５、４４０、４４５、４５０、及び４５５はトランジスタであり得る。スイッチングコンポーネント４３０、４３５、及び４４０はスイッチングコンポーネントの第１のセットとも称され得、スイッチングコンポーネント４４５、４５０、及び４５５はスイッチングコンポーネントの第２のセットとも称され得る。

また、回路４００は、メモリセル１０５−ｂ、ワード線１１０−ｂ、デジット線１１５−ｂ、センスコンポーネント１２５−ｂ、コンデンサ２０５−ａ、プレート２１０−ａ、セル底部２１５−ａ、選択コンポーネント２２０−ａ、仮想接地２２５−ａを含み、仮想
接地２２５−ａは、スイッチ２３５−ａ（例えば、追加のスイッチングコンポーネント）を介してデジット線１１５−ｂと電子通信し得る。これらの様々なコンポーネントは、図１及び図２を参照しながら説明したようなコンポーネントの例示であり得る。強誘電体メモリセル１０５−ａは、強誘電体コンデンサ２０５と電子通信する選択コンポーネント２２０−ａを使用して選択され得、ここで、強誘電体メモリセル１０５−ａは、選択コンポーネント２２０−ａ及び強誘電体コンデンサ２０５−ａを含む。例えば、選択コンポーネント２２０−ａは、トランジスタ（例えば、ＦＥＴ）であり得、ワード線１１０−ｂを使用してトランジスタのゲートに印加された電圧によって活性化され得る。

電圧は、強誘電体メモリセル１０５−ｂを選択することに基づいて強誘電体コンデンサ２０５−ａに印加され得、それは、デジット線１１５−ｂ上に電荷をもたらし得る。トランジスタ４２５はゲートであり得、ここで、デジット線１１５−ｂの電圧の大きさは、トランジスタ４２５の閾値の大きさよりも大きくてもよい。スイッチングコンポーネントの第１のセットは、トランジスタ４２５と直列構成で接続され得、トランジスタ４２５は、センスコンデンサ４０５、４１０、及び４１５の内の１つと直列構成で各々接続された３つのその他のスイッチングコンポーネントと直列構成で接続され得る。スイッチングコンポーネント４３０が閉鎖された場合、センシングされた電荷（例えば、図３のセンシングされた信号３４０−ａ）は、センスコンデンサ４０５において蓄積され得る。センスコンデンサ４０５における蓄積電荷は、強誘電体メモリセル１０５−ｂのセンシングされた論理状態と関連付けられた値に対応する。続いて、追加の電圧がコンデンサ２０５−ａに渡って印加され得、参照“０”信号（例えば、図３の参照“０”信号３４５−ａ）及び参照“１”信号（例えば、図３の参照“１”信号３５０−ａ）に対応する電荷をもたらす。こうした電荷は、例えば、センスコンデンサ４１０及び４１５において夫々蓄積され得る。

センスコンデンサ４０５において蓄積された電荷は、メモリセル１０５−ｂの論理値の判定における使用のために、センスコンポーネント１２５−ｂに提供され得る。また、センスコンデンサ４１０及び４１５において夫々蓄積された電荷もセンスコンポーネント１２５−ｂに提供され得る。センスコンデンサ４１０及び４１５において蓄積された電荷は、例えば、センスコンデンサ４０５において蓄積された電荷と比較される前に、参照値（例えば、図３の参照値３５５−ａ）を判定するために平均化され得る。幾つかの実例では、センスコンデンサ４０５において蓄積された電荷を参照値と比較することは、センスコンデンサ４０５と電子通信するセンスコンポーネント１２５−ｂを活性化することを含む。

スイッチングコンポーネント４３０、４３５、及び４４０は、電荷がセンスコンデンサ及びセンスコンポーネント１２５−ｂに提供されることを容易にするために開放又は閉鎖される。例えば、電荷をセンスコンデンサ４０５に蓄積する場合、スイッチングコンポーネント４３０は閉鎖され得、スイッチングコンポーネント４３５及び４４０は開放され得る。同様に、電荷をセンスコンデンサ４１０又は４１５に蓄積する場合、スイッチングコンポーネント４３０は開放され得、スイッチングコンポーネント４３５又は４４０は、電荷が蓄積されることに依存して、開放又は閉鎖され得る。また、スイッチングコンポーネント４４５、４５０、及び４５５は、電荷がセンスコンポーネント１２５−ｂに提供されることを制御する。例えば、センスコンデンサ４１０及び４１５において蓄積された電荷を夫々提供する場合、スイッチングコンポーネント４５０及び４５５は閉鎖され得、スイッチングコンポーネント４４５は開放され得る。また、センスコンデンサ４０５において蓄積された電荷をセンスアンプに提供する場合、スイッチングコンポーネント４５０は開放され得、スイッチングコンポーネント４４５は閉鎖され得る。

センスコンデンサ４０５、４１０、及び４１５において蓄積された電荷は、参照値と信号（例えば、図３の信号３６０−ａ）との両方を算出するために、センスコンポーネント
１２５−ｂに提供される。これらの電荷の値は、センスコンポーネント１２５−ｂに提供され得、センスコンポーネント１２５−ｂは、参照値を表す、該値の平均を計算し得る。参照値は、メモリセルと関連付けられた論理値の判定に使用され得る信号を算出するために、センスコンデンサ４０５において蓄積された電荷状態とその後比較される。例えば、センスコンデンサ４１０及び４１５において蓄積された電荷は、参照値を算出するために使用され得、センスコンデンサ４０５において蓄積された電荷とその後比較され得る。参照値は、センスコンデンサ４１０及び４１５において蓄積された電荷の数値的平均として算出され得る。また、例えば、参照値は、センスコンデンサ４１０及び４１５において蓄積された電荷の間での電荷の共有に基づいて算出され得る。メモリセルの論理値は、参照値と、センスコンデンサ４０５において蓄積された電荷からもたらされる電圧との間の差に基づいて判定され得る。

図５は、強誘電体メモリに対して自己参照することを支持する強誘電体メモリセルを動作するためのタイミング図５００の一例を説明する。タイミング図は、垂直軸に沿った電圧（Ｖ）と、水平軸に沿った時間（ｔ）とを含み、図５００は、読み出し動作の少なくとも一部を表し得る。時間の関数としての、様々なコンポーネントの電圧もタイミング図５００上に表されている。例えば、タイミング図５００は、読み出し電圧５０５、負電圧５１０、ワード線電圧５１５、プレート線電圧５２０、デジット線電圧５２５、参照“１”電圧５３０、参照“０”電圧５３５、及び参照値電圧５４０を含む。タイミング図５００は、図４を参照しながら説明した回路４００を動作することからもたらされ得、以下の論考は、図４に描写されたコンポーネントの文脈である。

上で論じたように、コンデンサ２０５−ａによって様々な状態が蓄積され得、コンデンサ２０５−ａは、第１の状態又は第２の状態に初期化され得る。例えば、コンデンサ２０５−ａは、選択コンポーネント２２０−ａを活性化し、電圧（例えば、書き込み電圧）をコンデンサ２０５−ａに印加することによって第１の状態又は第２の状態に初期化され得る。コンデンサ２０５−ａへの電圧の印加は、選択コンポーネント２２０−ａの活性化に少なくとも部分的に基づき得る。コンデンサ２０５−ａによって蓄積された状態を読み出すために、コンデンサ２０５−ａに渡る電圧は、（例えば、選択コンポーネント２２０−ａを活性化することによって）デジット線により共有され得、続いて、センスコンポーネント１２５−ｂによってサンプリングされ得る。コンデンサ２０５−ａに渡って印加された電圧は、センスコンデンサ４０５において一時的に蓄積され得る。選択コンポーネント２２０−ａを活性化することは、選択コンポーネント２２０−ａに活性化電圧を印加することを含み得、例えば、セル１０５−ｂは、選択コンポーネント２２０−ａのゲートにワード線電圧５１５を印加することによって選択され得る。選択コンポーネント２２０−ａを活性化することは、デジット線電圧５２５がコンデンサの底部電圧を追跡するように、コンデンサ２０５−ａをデジット線１１５−ｂに電気的に接続し得る。

間隔５４５において、プレート線電圧５２０が閾値に達するように、読み出し電圧５０
５が印加され得る。メモリセルの初期の論理状態（例えば、図３の信号３４０−ａのセンシングされた論理状態）は、間隔５４５においてセンシングされる。閾値読み出し電圧値は、セルへの書き込みに使用される閾値書き込み電圧値よりも大きくてもよい。したがって、プレート線電圧５２０がセルプレート２１０−ａに印加された場合、コンデンサ２０５−ａに渡る電圧は、平衡状態又は閾値（例えば、図５の電圧５３０又は電圧５３５）に達し得、それは、図３を参照しながら説明したように、電荷状態３０５−ａ又は３０５−ｂに、したがって、論理“０”又は“１”に従属し得る。

間隔５５０において、プレート線電圧は、読み出し電圧５０５を除去することによってゼロ（０Ｖ）にリセットされ得る。例えば、コンデンサ２０５−ａがデジット線１１５−ｂから絶縁されるように、選択コンポーネント２２０−ａは不活性化され得る。したがっ
て、コンデンサ２０５−ａの絶縁は、デジット線電圧が閾値に達しているとの判定に基づき得る。絶縁は、コンデンサ２０５−ａの端子とデジット線１１５−ｂとの間の接続を中断することを含み得る。コンデンサ２０５−ａは、センスコンポーネント１２５−ｂの活性化以前に、デジット線１１５−ｂから絶縁され得る。

間隔５５５において、プレート線電圧５２０が閾値に再び達するように、読み出し電圧５０５が再印加され得る。参照“０”状態（例えば、図３の参照“０”３４５−ａ）に対応する値は、間隔５５５においてセンシングされ得る。もたらされるこの値電圧５４０−ａは、図３及び図４に関して説明したようにセンシングされ得る。例えば、参照“０”信号３４５−ａを表す電荷はセンスコンデンサ４１０において蓄積され得る。この電荷は、トランジスタ４２５を活性化し、並びにスイッチングコンポーネント４３０及び４４０を開放しつつスイッチングコンポーネント４３５を閉鎖することによってセンシングされ得る。もたらされる電荷は、スイッチングコンポーネント４３５を開放することによって、センスコンデンサ４１０においてその後保持され得る。

間隔５６０において、負電圧５１０が印加され得、図３に関する電荷状態３２５−ａをもたらす。間隔５６０において、プレート線はグランド（０Ｖ）にされ得、デジット線電圧５２５は読み出し電圧５０５にバイアスされ得る。デジット線電圧を読み出し電圧５０５にバイアスした後、デジット線電圧５２５は、間隔５６５においてグランド（０Ｖ）にされ得、図３に関する電荷状態３３０−ａをもたらす。プレート線電圧５２０が読み出し電圧５０５に再びバイアスされるように、読み出し電圧５０５がその後再印加され得る。

参照“１”状態（例えば、図３の参照“１”３５０−ａ）に対応する値が間隔５７０においてセンシングされ得る。もたらされるこの値電圧５４０−ｂは、図３及び図４に関して説明したようにセンシングされ得る。例えば、参照“１”信号３５０−ａを表す電荷はセンスコンデンサ４１５において蓄積され得る。この電荷は、トランジスタ４２５を活性化し、並びにスイッチングコンポーネント４３０及び４３５を開放しつつスイッチングコンポーネント４４０を閉鎖することによってセンシングされ得る。もたらされる電荷は、スイッチングコンポーネント４４０を開放することによって、センスコンデンサ４１５においてその後保持され得る。

間隔５７５において、間隔５５５からの参照“０”値（例えば、値電圧５４０−ａ）と、間隔５７５からの参照“１”値（例えば、値電圧５４０−ｂ）とを提供することによって参照値電圧５４０が生成される。例えば、参照値電圧５４０は、図４に関するスイッチングコンポーネント４５０及び４５５を閉鎖することにより参照“０”及び参照“１”の値を平均化することによって生成され得る。これらの値は、間隔５８０においてセンスアンプ（例えば、図４のセンスコンポーネント１２５−ｂ）に提供され、間隔５８５においてメモリセルに論理値がライトバックされる。

図６は、本開示の様々な実施形態に従った強誘電体メモリに対して自己参照することを支持するメモリアレイ１００−ａのブロック図６００を示す。メモリアレイ１００−ａは、電子メモリ装置と称され得、図１を参照しながら説明したようなメモリコントローラ１４０のコンポーネントの一例であり得る。

メモリアレイ１００−ａは、１つ以上のメモリセル１０５−ｃ、メモリコントローラ１４０−ａ、ワード線１１０−ｃ、プレート２１０−ｂ線、参照コンポーネント６２０、センスコンポーネント１２５−ｃ、デジット線１１５−ｃ、及びラッチ６２５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書で説明される機能の内の１つ以上を実施し得る。幾つかの場合、メモリコントローラ１４０−ａは、バイアスコンポーネント６１０及びタイミングコンポーネント６１５を含み得る。メモリコントローラ１４０−ａは、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート２１０−ｂ線の例示であり得るワード線１１０
−ｃ、デジット線１１５−ｃ、センスコンポーネント１２５−ｃ、及びプレート２１０−ｂ線と電子通信し得る。幾つかの場合、参照コンポーネント６２０、センスコンポーネント１２５−ｃ、及びラッチ６２５はメモリコントローラ１４０−ａのコンポーネントであり得る。

幾つかの実施例では、デジット線１１５−ｃは、センスコンポーネント１２５−ｃ及び強誘電体メモリセル１０５−ｃの強誘電体コンデンサと電子通信する。強誘電体メモリセル１０５−ｃには論理状態（例えば、第１又は第２の論理状態）が書き込まれ得る。ワード線１１０−ｃは、メモリコントローラ１４０−ａ及び強誘電体メモリセル１０５−ｃの選択コンポーネントと電子通信し得る。プレート２１０−ｂ線は、メモリコントローラ１４０−ａ及び強誘電体メモリセル１０５−ｃの強誘電体コンデンサのプレートと電子通信し得る。センスコンポーネント１２５−ｃは、メモリコントローラ１４０−ａ、デジット線１１５−ｃ、ラッチ６２５、及び参照線と電子通信し得る。参照コンポーネント６２０は、メモリコントローラ１４０−ａ及び参照線と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続、又はバスを介して、上に列挙されていないコンポーネントに加えて、メモリアレイ１００−ａの内部及び外部の両方のその他のコンポーネントとも電子通信し得る。

メモリコントローラ１４０−ａは、ワード線１１０−ｃ、プレート２１０−ｂ線、又はデジット線１１５−ｃを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント６１０は、上で説明したようにメモリセル１０５−ｃを読み出す又は書き込むために、メモリセル１０５−ｃを動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０−ａは、図１を参照しながら説明したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５−ｃにアクセスすることを可能にし得る。バイアスコンポーネント６１０はまた、センスコンポーネント１２５−ｃに対する参照信号を生成するために、参照コンポーネント６２０に１つ以上の電圧を提供し得る。また、バイアスコンポーネント６１０は、センスコンポーネント１２５−ｃの動作のための電圧を提供し得る。

幾つかの場合、メモリコントローラ１４０−ａは、その動作をタイミングコンポーネント６１５を使用して実施し得る。例えば、タイミングコンポーネント６１５は、本明細書で論じる、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント６１５はバイアスコンポーネント６１０の動作を制御し得る。

参照コンポーネント６２０は、センスコンポーネント１２５−ｃに対する参照信号を生成するための様々なコンポーネントを含み得る。参照コンポーネント６２０は、参照信号を生み出すように構成された回路を含み得る。例えば、参照コンポーネント６２０は、（例えば、図４に示したような）複数のスイッチングコンポーネントを介してデジット線と電子通信する複数のセンスコンデンサを含み得る。該複数の内の第１のセンスコンデンサは、第１のスイッチングコンポーネントを介してデジット線と結合され得、第２のスイッチングコンポーネントを介してセンスコンポーネント１２５−ｃと結合され得る。該複数の内の第２のセンスコンデンサは、第３のスイッチングコンポーネントを介してデジット線と結合され得、第４のスイッチングコンポーネントを介してセンスコンポーネント１２５−ｃと結合され得る。該複数の内の第３のセンスコンデンサは、第５のスイッチングコンポーネントを介してデジット線と結合され得、第６のスイッチングコンポーネントを介
してセンスコンポーネント１２５−ｃと結合され得る。幾つかの場合、参照コンポーネント６２０は、その他の強誘電体メモリセル１０５−ｃを使用して実装され得る。

コントローラ１４０−ａは、参照コンポーネント６２０の複数のセンスコンデンサと電子通信し得る。コントローラは、第１のスイッチングコンポーネント、第３のスイッチングコンポーネント、及び第５のスイッチングコンポーネントを制御するように動作可能であり得る。例えば、コントローラ１４０−ａは、複数の内の第１のセンシング動作と関連付けられた第１の電荷を第１のセンスコンデンサにおいて蓄積することと、複数の内の第２のセンシング動作と関連付けられた第２の電荷を第２のセンスコンデンサにおいて蓄積することと、複数の内の第３のセンシング動作と関連付けられた第３の電荷を第３のセンスコンデンサにおいて蓄積することとをするために、スイッチングコンポーネントを制御するように動作可能であり得る。メモリコントローラ１４０−ａは、第１のセンシング動作と関連付けられた第１の電荷を抽出した後に、メモリセルの第１の条件をセットするように動作可能であり得る。メモリコントローラ１４０−ａはまた、第２のセンシング動作と関連付けられた第２の電荷を抽出した後に、メモリセルの第２の条件をセットすることと、第３のセンシング動作と関連付けられた第３の電荷を抽出した後に、メモリセルの第１の条件をリセットすることとをするように動作可能であり得る。

幾つかの実施例では、メモリコントローラ１４０−ａは、複数のセンシング動作を開始するために、強誘電体メモリセル（例えば、メモリセル１０５−ｃ）に第１の電圧を印加するための手段を含み得、又は該手段を支持し得る。メモリコントローラ１４０−ａは、複数のセンシング動作の内の２つのセンシング動作の平均に少なくとも部分的に基づいて、強誘電体メモリセルに対する参照電圧を判定するための手段を含み得、又は該手段を支持し得る。他の実施例では、メモリコントローラ１４０−ａは、参照電圧と、複数のセンシング動作の内の追加のセンシング動作のセンシングされた電圧との比較に少なくとも部分的に基づいて、強誘電体メモリセルの論理状態を判定するための手段を含み得、又は該手段を支持し得る。

幾つかの実施例では、メモリコントローラ１４０−ａは、第１のスイッチングコンポーネント、第３のスイッチングコンポーネント、及び第５のスイッチングコンポーネントを制御するための手段を含み得、又は該手段を支持し得る。メモリコントローラ１４０−ａは、複数の内の第１のセンシング動作と関連付けられた第１の電荷を第１のセンスコンデンサにおいて蓄積するための手段を含み得、又は該手段を支持し得る。幾つかの実施例では、メモリコントローラ１４０−ａは、複数の内の第２のセンシング動作と関連付けられた第２の電荷を第２のセンスコンデンサにおいて蓄積するための手段を含み得、又は該手段を支持し得る。他の実施例では、メモリコントローラ１４０−ａは、複数の内の第３のセンシング動作と関連付けられた第３の電荷を第３のセンスコンデンサに蓄積するための手段を含み得、又は該手段を支持し得る。

他の実施例では、メモリコントローラ１４０−ａは、第１のセンシング動作と関連付けられた第１の電荷を抽出した後に、強誘電体メモリセルの第１の条件をセットするための手段を含み得、又は該手段を支持し得る。メモリコントローラ１４０−ａは、第２のセンシング動作と関連付けられた第２の電荷を抽出した後に、強誘電体メモリセルの第２の条件をセットするための手段を含み得、又は該手段を支持し得る。付加的に又は代替的に、メモリコントローラ１４０−ａは、第３のセンシング動作と関連付けられた第３の電荷を抽出した後に、強誘電体メモリセルの第１の条件をリセットするための手段を含み得、又は該手段を支持し得る。他の実施例では、メモリコントローラ１４０−ａは、第２のスイッチングコンポーネント、第４のスイッチングコンポーネント、及び第６のスイッチングコンポーネントを制御するための手段を含み得、又は該手段を支持し得る。メモリコントローラ１４０−ａは、参照電圧を判定することと、参照電圧と、追加のセンシング動作の
センシングされた電圧とを比較することとのための手段を含み得、又は該手段を支持し得る。

センスコンポーネント１２５−ｃは、（デジット線１１５−ｃを通じた）メモリセル１０５−ｃからの信号を、参照コンポーネント６２０からの参照信号と比較し得る。論理状態を判定すると、センスコンポーネントは、センシングされた電圧をラッチ６２５内にその後蓄積し得、ここで、それは、メモリアレイ１００−ａが一部である電子デバイスの動作に従って使用され得る。センスコンポーネント１２５−ｃは、ラッチ及び強誘電体メモリセルと電子通信するセンスアンプを含み得る。メモリコントローラ１４０−ａは、したがって、センスコンポーネント１２５−ｃを用いてメモリセルの状態を判定するために、参照コンポーネント６２０のスイッチングコンポーネントを制御するように動作可能であり得る。例えば、センスコンポーネント１２５−ｃと組み合わせて、参照電圧を判定するために、及び参照電圧と追加のセンシング動作のセンシングされた電圧とを比較するために、メモリコントローラ１４０−ａは、第２のスイッチングコンポーネント、第４のスイッチングコンポーネント、及び第６のスイッチングコンポーネントを制御するように動作可能であり得る。

メモリコントローラ１４０−ａ、又はその様々なサブコンポーネントの内の少なくとも幾つかは、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、メモリコントローラ１４０−ａ、及び／又はその様々なサブコンポーネントの内の少なくとも幾つかの機能は、本開示で説明される機能を実施するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合あわせにより実行され得る。メモリコントローラ１４０−ａ、及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、機能の一部が１つ以上の物理的デバイスによって異なる物理的に位置で実装されるように分散されることを含む、様々な位置に物理的に設置され得る。幾つかの実例では、メモリコントローラ１４０−ａ、及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従って、分離した別個のコンポーネントであり得る。その他の実施例では、メモリコントローラ１４０−ａ、及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従って、受信機、送信機、送受信機、本開示で説明される１つ以上のその他のコンポーネント、又はそれらの組み合わせを含むがそれらに限定されない１つ以上のその他のハードウェアコンポーネントと組み合わせられ得る。

メモリコントローラ１４０−ａは、強誘電体メモリセルの第１の状態をセンシングし得、第１の状態をセンシングした後に、強誘電体メモリセルの第２の状態をセンシングし得、第１の状態及び第２の状態をセンシングした後に、強誘電体メモリセルの第３の状態をセンシングし得、ここで、第３の状態と関連付けられた論理値は、第２の状態と関連付けられた論理値とは反対である。メモリコントローラ１４０−ａは、第２の状態及び第３の状態の平均との第１の状態の比較に基づいて、第１の状態と関連付けられた論理値を判定し得る。第２の状態と第３の状態とを平均化することは、数値的平均を算出することを必要とし得る。或いは、第２の状態と第３の状態とを平均化することは、電荷の共有に関係し得る。メモリコントローラ１４０−ａはまた、センシング動作のセットを開始するために強誘電体メモリセルに第１の電圧を印加し得、該セットの内の２つのセンシング動作の平均に基づいて強誘電体メモリセルに対する参照電圧を判定し得、参照電圧と、センシング動作のセットの追加のセンシング動作のセンシングされた電圧との関数である信号を識別し得、該信号に基づいて強誘電体メモリセルの論理状態を判定し得る。

図７は、本開示の様々な実施形態に従った強誘電体メモリに対して自己参照することを支持するデバイス７０５を含むシステム７００の図を示す。デバイス７０５は、図１を参照しながら上で説明したようなメモリコントローラ１４０のコンポーネントの一例であり得、又は該コンポーネントを含み得る。デバイス７０５は、通信を送受信するためのコンポーネントを含む、双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリコントローラ１４０−ｂ及びメモリセル１０５−ｄを含むメモリアレイ１００−ｂ、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント７１５、プロセッサ７１０、Ｉ／Ｏコントローラ７２５、及び周辺コンポーネント７２０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス７３０）を介して電子通信し得る。メモリセル１０５−ｄは、本明細書で説明されるような情報を（すなわち、論理状態の形式で）蓄積し得る。

ＢＩＯＳコンポーネント７１５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント７１５は、プロセッサと様々な他のコンポーネント、例えば、周辺コンポーネント、入出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント７１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。

プロセッサ７１０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ７１０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラは、プロセッサ７１０に統合され得る。プロセッサ７１０は、様々な機能（例えば、強誘電体メモリに対して自己参照することを支持する機能又はタスク）を実施するためにメモリ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。

Ｉ／Ｏコントローラ７２５は、デバイス７０５に対する入力信号及び出力信号を管理し得る。Ｉ／Ｏコントローラ７２５は、デバイス７０５に統合されない周辺装置をも管理し得る。幾つかの場合、Ｉ／Ｏコントローラ７２５は、外部周辺装置への物理的接続又はポートを表し得る。幾つかの場合、Ｉ／Ｏコントローラ７２５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）等のオペレーティングシステム、又は別の周知のオペレーティングシステムを利用し得る。

周辺コンポーネント７２０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入力７３５は、デバイス７０５又はそのコンポーネントへの入力を提供する、デバイス７０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力７３５は、Ｉ／Ｏコントローラ７２５により管理され得、周辺
コンポーネント７２０を介してデバイス７０５と相互作用し得る。

出力７４０は、デバイス７０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス７０５の外にあるデバイス又は信号をも表し得る。出力７４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力７４０は、周辺コンポーネント７２０を介してデバイス７０５とインタフェースで連結する周辺装置であり得る。幾つかの場合、出力７４０は、Ｉ／Ｏコントローラ７２５により管理され得る。

デバイス７０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書で説明される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。デバイス７０５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブル電子デバイス、又はパーソナル電子デバイス等であり得る。又は、デバイス７０５は、こうしたデバイスの一部又はコンポーネントであり得る。

図８は、本開示の様々な実施形態に従った強誘電体メモリに対して自己参照するための方法８００を説明するフローチャートを示す。方法８００の動作は、本明細書に説明されるように、メモリコントローラ又はそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図１を参照しながら説明したようなメモリコントローラにより実施され得る。幾つかの実施例では、メモリコントローラは、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラは、以下で説明される機能の内の幾つか又は全てを専用のハードウェアを使用して実施し得る。

ブロック８０５において、方法は、強誘電体メモリセルの第１の状態をセンシングすることを含み得る。ブロック８０５の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。幾つかの実施例では、方法は、第１の状態と関連付けられた第１の値を蓄積することをも含み得る。

ブロック８１０において、メモリコントローラは、第１の状態をセンシングした後に、強誘電体メモリセルの第２の状態をセンシングし得る。ブロック８１０の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。幾つかの実施例では、方法は、第１の値を蓄積した後に、第２の状態と関連付けられた第２の値を蓄積することをも含み得る。

ブロック８１５において、メモリコントローラは、第１の状態及び第２の状態をセンシングした後に、強誘電体メモリセルの第３の状態をセンシングし得、ここで、第３の状態と関連付けられた論理値は、第２の状態と関連付けられた論理値とは反対である。ブロック８１５の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。幾つかの実施例では、方法は、第１の値及び第２の値を蓄積した後に、第３の状態と関連付けられた第３の値を蓄積することをも含み得る。

ブロック８２０において、メモリコントローラは、第２の状態及び第３の状態の平均との第１の状態の比較に少なくとも部分的に基づいて、第１の状態と関連付けられた論理値を判定し得る。ブロック８２０の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。幾つかの実施例では、方法は、第１の状態と関連付けられた論理値を強誘電体メモリセルに書き込むことであって、ここで、該論理値を書き込むことは、第２の状態及び第３の状態の平均との第１の状態の比較に少なくとも
部分的に基づくことをも含み得る。幾つかの実施例では、方法は、蓄積された第１の値を第１の入力としてセンスコンポーネントに提供することと、蓄積された第２の値及び蓄積された第３の値の平均を第２の入力としてセンスコンポーネントに提供することとをも含み得る。

更なる実施例では、方法は、第１の状態と関連付けられた第１の値を蓄積した後に、強誘電体メモリセルをバイアスすることをも含み得る。方法は、第２の状態と関連付けられた第２の値を蓄積した後に、強誘電体メモリセルをバイアスすることであって、ここで、蓄積された第２の値及び蓄積された第３の値の平均を第２の入力としてセンスコンポーネントに提供することは、第１の値及び第２の値を蓄積した後に、強誘電体メモリセルをバイアスすることに少なくとも部分的に基づくことをも含み得る。

図９は、本開示の様々な実施形態に従った強誘電体メモリに対して自己参照するための方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に説明されるように、メモリコントローラ又はそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図６を参照しながら説明したようなメモリコントローラ１４０−ａにより実施され得る。幾つかの実施例では、メモリコントローラは、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラは、以下で説明される機能の内の幾つか又は全てを専用のハードウェアを使用して実施し得る。

ブロック９０５において、メモリコントローラは、複数のセンシング動作を開始するために、強誘電体メモリセルに第１の電圧を印加し得る。強誘電体メモリセルに電圧を印加することは、強誘電体メモリセルを第１の状態又は第２の状態に初期化し得る。複数のセンシング動作を開始するために第１の電圧を印加することは、強誘電体メモリセルから第１の電荷を抽出するために、強誘電体メモリセルに第１の電圧を印加することを含み得る。複数のセンシング動作を開始するために第１の電圧を印加することは、第１のセンシング動作と関連付けられた第１の電荷を第１のセンスコンデンサにおいて蓄積することをも含み得る。幾つかの実例では、メモリコントローラは、第１のセンシング動作と関連付けられた第１の電荷を抽出した後に、メモリセルの第１の条件をセットすることが可能であり得る。

ブロック９０５において、メモリコントローラはまた、強誘電体メモリセルから第２の電荷を抽出するために、強誘電体メモリセルに第１の電圧を印加することを含み得る複数のセンシング動作を開始するための第１の電圧を印加し得る。複数のセンシング動作を開始するために第１の電圧を印加することは、第２のセンシング動作と関連付けられた第２の電荷を第２のセンスコンデンサにおいて蓄積することをも含み得る。幾つかの実例では、メモリコントローラは、第２のセンシング動作と関連付けられた第２の電荷を抽出した後に、メモリセルの第２の条件をセットすることが可能であり得る。

ブロック９０５において、メモリコントローラはまた、強誘電体メモリセルに第２の電圧を印加し得、ここで、第２の電圧の極性は、第１の電圧の極性とは反対である。メモリコントローラは、強誘電体メモリセルに印加された第２の電圧を除去し得、強誘電体メモリセルから第３の電荷を抽出するために、強誘電体メモリセルに第１の電圧を再印加し得る。第１の電圧を印加することは、第３のセンシング動作と関連付けられた第３の電荷を第３のセンスコンデンサにおいて蓄積することをも含み得る。幾つかの実例では、メモリコントローラは、第３のセンシング動作と関連付けられた第３の電荷を抽出した後に、メモリセルの第１の条件をリセットすることが可能であり得る。ブロック９０５の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。

ブロック９１０において、メモリコントローラは、複数の内の２つのセンシング動作の平均に少なくとも部分的に基づいて、強誘電体メモリセルに対する参照電圧を判定し得る。ブロック９１０の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。

ブロック９１５において、メモリコントローラは、参照電圧と、複数のセンシング動作の内の追加のセンシング動作のセンシングされた電圧との関数である信号を識別し得る。ブロック９１５の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。

ブロック９２０において、メモリコントローラは、該信号に少なくとも部分的に基づいて、強誘電体メモリセルの論理状態を判定し得る。ブロック９２０の動作は、図６を参照しながら説明したようにメモリコントローラ１４０−ａによって実施され得る。

上で説明した方法は、可能的実装を説明すること、動作及びステップは、再配置又は、さもなければ変更され得ること、及びその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの機構又は要素は組み合わせられ得る。

本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。

本明細書で使用されるように、用語“仮想接地（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual grounding）”又は“仮想
接地される（virtually grounded）”は約０Ｖに接続されることを意味する。

用語“電子通信”及び“結合”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は仲介コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。

用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。

本明細書で使用されるように、用語“短絡”は、当該２つのコンポーネント間の単一の仲介コンポーネントの活性化を介して、コンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネ
ントは、２つのコンポーネント間のスイッチが閉鎖された場合に第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ地域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての実施例を表さない。本明細書で使用される用語“模範的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、
又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される実施例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。

本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

本明細書の開示と関連して説明される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰ
ＧＡ若しくはその他のプログラム可能論理デバイス、分離した若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の実施例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるように、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される模範的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるように、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータストレージ媒体及び通信媒体の両方を含む。非一時的ストレージ媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲に含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様
々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致する。

Claims (25)

1. 強誘電体メモリセルと関連付けられたコンデンサ内に第１の状態を蓄積することと、
   前記強誘電体メモリセルの前記第１の状態をセンシングすることと、
   前記強誘電体メモリセルと関連付けられた前記コンデンサ内に第２の状態を蓄積することと、
   前記第１の状態をセンシングした後に、前記強誘電体メモリセルの前記第２の状態をセンシングすることと、
   前記強誘電体メモリセルと関連付けられた前記コンデンサ内に第３の状態を蓄積することと、
   前記第１の状態及び前記第２の状態をセンシングした後に、前記強誘電体メモリセルの前記第３の状態をセンシングすることであって、ここで、前記第３の状態と関連付けられた論理値は、前記第２の状態と関連付けられた論理値とは反対であることと、
   前記第２の状態及び前記第３の状態の平均との前記第１の状態の比較に少なくとも部分的に基づいて、前記第１の状態と関連付けられた論理値を判定することと
   を含む、方法。
2. 前記第１の状態と関連付けられた第１の値を蓄積することと、
   前記第１の値を蓄積した後に、前記第２の状態と関連付けられた第２の値を蓄積することと、
   前記第１の値及び前記第２の値を蓄積した後に、前記第３の状態と関連付けられた第３の値を蓄積することと、
   蓄積された前記第１の値を、蓄積された前記第２の値及び蓄積された前記第３の値の平均と比較することと
   を更に含む、請求項１に記載の方法。
3. 蓄積された前記第１の値を、蓄積された前記第２の値及び蓄積された前記第３の値の前記平均と比較することは、
   蓄積された前記第１の値を第１の入力としてセンスコンポーネントに提供することと、
   蓄積された前記第２の値及び蓄積された前記第３の値の前記平均を第２の入力として前記センスコンポーネントに提供することと
   を含む、請求項２に記載の方法。
4. 前記第１の状態と関連付けられた前記第１の値を蓄積した後に前記強誘電体メモリセルをバイアスすることと、
   前記第２の状態と関連付けられた前記第２の値を蓄積した後に前記強誘電体メモリセルをバイアスすることであって、ここで、蓄積された前記第２の値及び蓄積された前記第３の値の前記平均を前記第２の入力として前記センスコンポーネントに提供することは、前記第１の値及び前記第２の値を蓄積した後に前記強誘電体メモリセルをバイアスすることに少なくとも部分的に基づくことと
   を更に含む、請求項３に記載の方法。
5. 前記第１の状態と関連付けられた前記論理値を前記強誘電体メモリセルに書き込むことであって、ここで、前記論理値を書き込むことは、前記第２の状態及び前記第３の状態の前記平均との前記第１の状態の前記比較に少なくとも部分的に基づくこと
   を更に含む、請求項１に記載の方法。
6. 複数のセンシング動作を開始するために、強誘電体メモリセルに第１の電圧を印加することであって、ここで、前記複数のセンシング動作の内の第１のセンシング動作及び第２のセンシング動作を実施することは、
   前記強誘電体メモリセルと関連付けられたコンデンサ内に第１の状態を蓄積することと、
   前記強誘電体メモリセルの前記第１の状態をセンシングすることと、
   前記強誘電体メモリセルと関連付けられた前記コンデンサ内に第２の状態を蓄積することと、
   前記強誘電体メモリセルの前記第２の状態をセンシングすることと
   を含むことと、
   前記第１の状態と前記第２の状態との平均に少なくとも部分的に基づいて、前記強誘電体メモリセルに対する参照電圧を判定することと、
   前記参照電圧と、前記複数のセンシング動作の内の追加のセンシング動作のセンシングされた電圧との関数である信号を識別することと、
   前記信号に少なくとも部分的に基づいて、前記強誘電体メモリセルの論理状態を判定することと
   を含む、方法。
7. 前記第１のセンシング動作は、
   前記強誘電体メモリセルから第１の電荷を抽出するために、前記強誘電体メモリセルに前記第１の電圧を印加することと、
   前記第１のセンシング動作と関連付けられた前記第１の電荷を第１のセンスコンデンサにおいて蓄積することと
   を含む、請求項６に記載の方法。
8. 前記第２のセンシング動作は、
   前記強誘電体メモリセルから第２の電荷を抽出するために、前記強誘電体メモリセルに前記第１の電圧を印加することと、
   前記第２のセンシング動作と関連付けられた第２の電荷を第２のセンスコンデンサにおいて蓄積することと
   を含む、請求項７に記載の方法。
9. 第３のセンシング動作は、
   前記強誘電体メモリセルに第２の電圧を印加することであって、ここで、前記第２の電圧の極性は、前記第１の電圧の極性の反対であることと、
   前記強誘電体メモリセルに印加された前記第２の電圧を除去することと、
   前記強誘電体メモリセルから第３の電荷を抽出するために、前記強誘電体メモリセルに前記第１の電圧を印加することと、
   前記第３のセンシング動作と関連付けられた前記第３の電荷を第３のセンスコンデンサにおいて蓄積することと
   を含む、請求項８に記載の方法。
10. 前記第２の電荷に起因する前記第２のセンスコンデンサの電圧を、前記第３の電荷に起因する前記第３のセンスコンデンサの電圧と平均化することであって、ここで、前記参照電圧は、前記平均化することに少なくとも部分的に基づくこと
    を更に含む、請求項９に記載の方法。
11. 前記信号は、前記参照電圧と、前記第１のセンスコンデンサにおいて蓄積された前記第１の電荷との関数である、請求項１０に記載の方法。
12. 前記複数のセンシング動作を開始するために、前記強誘電体メモリセルに前記第１の電圧を印加することは、
    前記強誘電体メモリセルをスイッチングコンポーネントを使用して選択すること
    を含む、請求項６に記載の方法。
13. 前記スイッチングコンポーネントを活性化することと、
    前記スイッチングコンポーネントの前記活性化に少なくとも部分的に基づいて、前記強誘電体メモリセルに電圧を印加することであって、ここで、前記強誘電体メモリセルに前記電圧を印加することは、前記強誘電体メモリセルを前記第１の状態又は前記第２の状態に初期化することと
    を更に含む、請求項１２に記載の方法。
14. 前記強誘電体メモリセルに論理値を書き込むことであって、ここで、前記論理値は、前記信号と、前記複数のセンシング動作の内の少なくとも１つと関連付けられた電荷とに少なくとも部分的に基づくこと
    を更に含む、請求項６に記載の方法。
15. 強誘電体コンデンサ及び選択コンポーネントを含む強誘電体メモリセルであって、ここで、前記強誘電体コンデンサは、前記選択コンポーネントを介してデジット線と電子通信する、前記強誘電体メモリセルと、
    スイッチングコンポーネントの第１のセットを介して前記デジット線と各々電子通信する複数のセンスコンデンサと、
    スイッチングコンポーネントの第２のセットを介して前記複数の内の各センスコンデンサと電子通信するセンスコンポーネントであって、ここで、前記センスコンポーネントは参照ノードと入力ノードとを含み、前記参照ノードは、スイッチングコンポーネントの前記第２のセットの内の個別のスイッチングコンポーネントを介して前記複数のセンスコンデンサの内の少なくとも２つのセンスコンデンサと電子通信することと
    を含む、電子メモリ装置。
16. 前記複数の内の第１のセンスコンデンサは、スイッチングコンポーネントの前記第１のセットの第１のスイッチングコンポーネントを介して前記デジット線と電子通信し、
    前記複数の内の第２のセンスコンデンサは、スイッチングコンポーネントの前記第１のセットの第２のスイッチングコンポーネントを介して前記デジット線と電子通信し、
    前記複数の内の第３のセンスコンデンサは、スイッチングコンポーネントの前記第１のセットの第３のスイッチングコンポーネントを介して前記デジット線と電子通信する、
    請求項１５に記載の電子メモリ装置。
17. 前記複数の内の前記第１のセンスコンデンサは、スイッチングコンポーネントの前記第２のセットの第１のスイッチングコンポーネントを介して前記センスコンポーネントと電子通信し、
    前記複数の内の前記第２のセンスコンデンサは、スイッチングコンポーネントの前記第２のセットの第２のスイッチングコンポーネントを介して前記センスコンポーネントと電子通信し、
    前記複数の内の前記第３のセンスコンデンサは、スイッチングコンポーネントの前記第２のセットの第３のスイッチングコンポーネントを介して前記センスコンポーネントと電子通信する、
    請求項１６に記載の電子メモリ装置。
18. 前記第１のセンスコンデンサは、スイッチングコンポーネントの前記第２のセットの内の前記第１のスイッチングコンポーネントを介して前記センスコンポーネントの前記入力ノードと結合され、
    前記第２のセンスコンデンサ及び前記第３のセンスコンデンサは、スイッチングコンポーネントの前記第２のセットの内の前記第２のスイッチングコンポーネント及び前記第３のスイッチングコンポーネントを介して前記センスコンポーネントの前記参照ノードと結合される、
    請求項１７に記載の電子メモリ装置。
19. スイッチングコンポーネントの前記第１のセットは、３つのその他のスイッチングコンポーネントと直列構成で接続されたトランジスタを含み、前記３つのその他のスイッチングコンポーネントは、前記複数の内のセンスコンデンサと直列構成で各々接続される、
    請求項１５に記載の電子メモリ装置。
20. 前記デジット線は、追加のスイッチングコンポーネントを介してグランド又は仮想接地と電子通信する、請求項１９に記載の電子メモリ装置。
21. デジット線と電子通信する強誘電体メモリセルと、
    複数のスイッチングコンポーネントを介して前記デジット線と電子通信する複数のセンスコンデンサと、
    前記複数のセンスコンデンサと電子通信するコントローラであって、ここで、前記コントローラは、
    少なくとも第１のセンシング動作及び第２のセンシング動作を開始するために、前記強誘電体メモリセルに第１の電圧を印加することと、
    前記強誘電体メモリセルと関連付けられたコンデンサ内に第１の状態を蓄積することと、
    前記第１のセンシング動作中に前記強誘電体メモリセルの前記第１の状態をセンシングすることと、
    前記強誘電体メモリセルと関連付けられた前記コンデンサ内に第２の状態を蓄積することと、
    前記第２のセンシング動作中に前記強誘電体メモリセルの前記第２の状態をセンシングすることと、
    前記第１のセンシング動作及び前記第２のセンシング動作中に前記第１の状態と前記第２の状態との平均に少なくとも部分的に基づいて、前記強誘電体メモリセルに対する参照電圧を判定することと、
    前記参照電圧と、追加のセンシング動作のセンシングされた電圧との比較に少なくとも部分的に基づいて、前記強誘電体メモリセルの論理状態を判定することと
    を動作可能である、前記コントローラと
    を含む、電子メモリ装置。
22. 前記複数の内の第１のセンスコンデンサは、第１のスイッチングコンポーネントを介して前記デジット線と結合され、第２のスイッチングコンポーネントを介してセンスコンポーネントと結合され、
    前記複数の内の第２のセンスコンデンサは、第３のスイッチングコンポーネントを介して前記デジット線と結合され、第４のスイッチングコンポーネントを介して前記センスコ
    ンポーネントと結合され、
    前記複数の内の第３のセンスコンデンサは、第５のスイッチングコンポーネントを介して前記デジット線と結合され、第６のスイッチングコンポーネントを介して前記センスコンポーネントと結合される、
    請求項２１に記載の電子メモリ装置。
23. 前記コントローラは、
    前記第１のセンシング動作と関連付けられた第１の電荷を前記第１のセンスコンデンサに蓄積することと、
    前記第２のセンシング動作と関連付けられた第２の電荷を前記第２のセンスコンデンサに蓄積することと、
    第３のセンシング動作と関連付けられた第３の電荷を前記第３のセンスコンデンサに蓄積することと
    をするために、前記第１のスイッチングコンポーネント、前記第３のスイッチングコンポーネント、及び前記第５のスイッチングコンポーネントを制御するように動作可能である、請求項２２に記載の電子メモリ装置。
24. 前記コントローラは、
    前記第１のセンシング動作と関連付けられた前記第１の電荷を抽出した後に、前記強誘電体メモリセルの第１の条件をセットすることと、
    前記第２のセンシング動作と関連付けられた前記第２の電荷を抽出した後に、前記強誘電体メモリセルの第２の条件をセットすることと、
    前記第３のセンシング動作と関連付けられた前記第３の電荷を抽出した後に、前記強誘電体メモリセルの前記第１の条件をリセットすることと
    を動作可能である、請求項２３に記載の電子メモリ装置。
25. 前記コントローラは、
    前記参照電圧を判定することと、
    前記参照電圧と、前記追加のセンシング動作のセンシングされた前記電圧とを比較することと
    をするために、前記第２のスイッチングコンポーネント、前記第４のスイッチングコンポーネント、及び前記第６のスイッチングコンポーネントを制御するように動作可能である、請求項２３に記載の電子メモリ装置。

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