JP6884158B2 - 強誘電体メモリセルからの電荷抽出 - Google Patents

Description

本特許出願は２０１６年４月５日に出願され「強誘電体メモリセルからの電荷抽出」という名称のベマラカッティによる米国出願番号１５／０９０７８９に対する優先権を主張する２０１７年３月２３日に出願された「強誘電体メモリセルからの電荷抽出」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１７／０２３、０９７に対する優先権を主張し、いずれもがそれらの譲受け人に譲渡されそしてその全てがここに明示的にこの出願に組み込まれる。

以下は一般的にメモリデバイスに係り、特により具体的には強誘電体メモリセルからの電荷の抽出に関する。

メモリデバイスはコンピュータやワイヤレス通信デバイス、カメラ、デジタルディスプレイ等のような各種の電子デバイスにおいて情報を記憶するために広く使われている。情報はメモリデバイスの異なった状態をプログラミングすることによって記憶される。例えばバイナリデバイスは２つの状態を持ちこれは論理１または論理０によって示されることが多い。他のシステムにおいては２より多い状態が記憶される。この記憶された情報にアクセスするために電子デバイスのコンポーネントはそのメモリデバイスにおける記憶された状態を読み出しまたは検出する。情報を記憶するために電子デバイスのコンポーネントはメモリデバイスにおける状態を書き込みまたはプログラムし得る。

多数のタイプのメモリデバイスが存在し、これらはランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気的ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ及びその他のものを含む。メモリデバイスは揮発性であってもよく、また不揮発性であってもよい。不揮発性メモリは例えばフラッシュメモリであり、これは外部電源が存在しないときにでさえも長い期間の間データを記憶することができる。揮発性メモリデバイスは例えばＤＲＡＭであって、それらが周期的に外部電源によってリフレッシュされないなら時間が経過すると記憶された状態を失う。バイナリメモリデバイスは例えば充電された、または放電されたキャパシタを含む。充電されたキャパシタは漏えい電流を介して時間がたつと放電され得、その結果記憶された情報を失うことになる。揮発性メモリのある側面は例えばより速い読み出しまたは書き込み速度のような性能上の利点を提供し得る。一方不揮発性の側面は例えば周期的なリフレッシュなくしてデータを記憶する能力が利点であり得る。

ＦｅＲＡＭは揮発性メモリと同様なデバイス構造を有するが、記憶デバイスとして強誘電体キャパシタを使用するために不揮発性特性を有し得る。ＦｅＲＡＭデバイスはしたがって他の不揮発性および揮発性メモリデバイスと比較して改善された性能を有し得る。いくつかのＦｅＲＡＭ検出構成はしかしながら記憶された論理状態を決定するときに強誘電体キャパシタの記憶された電荷の一部分のみを抽出し得る。これは検出動作の信頼性を減少させメモリセル（またはアレイ）のそうでなければ成されたかもしれないサイズ減少を制限し得る。

開示の実施形態は以下の図面を参照して説明される。

本開示の各種の実施形態にしたがって強誘電体メモリセルからの電荷の抽出をサポートするメモリアレイの例を図示する。 本開示の各種の実施形態にしたがって強誘電体メモリセルからの電荷の抽出をサポートする回路の例を図示する。 本開示の各種の実施形態にしたがって電荷の抽出をサポートする強誘電体メモリセルに対するヒステリシス曲線の例を図示する。 本開示の各種の実施形態にしたがって強誘電体メモリセルからの電荷の抽出をサポートする回路の例を図示する。 本開示の各種の実施例形態にしたがって電荷の抽出をサポートする強誘電体メモリセルを動作するためのタイミング図を例示する。 本開示の実施形態にしたがって強誘電体メモリセルからの電荷の抽出をサポートする回路の例を図示する。 本開示の各種の実施形態にしたがって電荷の抽出をサポートする強誘電体メモリセルを動作するタイミング図を例示する。 本開示の各種の実施例にしたがって強誘電体メモリセルからの電荷の抽出をサポートするメモリアレイを例示する。 本開示の各種の実施例にしたがって強誘電体メモリセルからの電荷の抽出をサポートするメモリアレイを含むシステムを例示する。 本開示の各種の実施形態にしたがって電荷の抽出のために強誘電体メモリセルを動作する方法を例示するフローチャートである。 本開示の各種の実施形態にしたがって電荷の抽出のために強誘電体メモリセルを動作する方法を例示するフローチャートである。

メモリセルの検出の信頼性を増加することはメモリセルの強誘電体キャパシタの十分な電荷あるいは実質的に十分な電荷が抽出されることを可能とする検出構成によって実現され得る。メモリアレイ内のＦｅＲＡＭセルを含むメモリセルはしばしばワード線とデジット線によってアクセスされる。単一のデジット線は多くのメモリセルを接続し、活性化されたときにメモリセルの記憶された論理状態を決定するセンスアンプ（検出アンプ）に接続され得る。十分な電荷の抽出を容易にするために、メモリアレイのデジット線は読み出し動作の間接地され得て、強誘電体キャパシタの十分な電荷は検出キャパシタすなわち検出または読み出し動作に対して用いられるキャパシタと共有され得る。検出キャパシタの電圧はその後参照（または基準）電圧と比較され得る。

これはどの状態がメモリセルに記憶されたかを検出するためにデジット線の固有のキャパシタンスによるあるいは固有のキャパシタンスにしたがう他のＦｅＲＡＭ検出構成と対比される。メモリセルがアクセスされたときに検出するためのデジット線による構成において、メモリセルとデジット線の間で共有する電荷はそのデジット線上に電圧を生じさせ得る。そのデジット線へ送られる電荷の量およびしたがって最終のデジット線の電圧はメモリセルの記憶された論理状態により得る。デジット線の電圧は読み出し 動作中に強誘電体キャパシタの電圧を有効に減少させ得る。したがってこのタイプの検出構成は例えば強誘電体キャパシタの抗電圧のようにメモリセルの物理的特徴に敏感であり得る。強誘電体キャパシタのより高い抗電圧値はしたがって検出ウインドウの減少となり得、すなわち論理１または論理０に対する電圧の差がより小さくなり結果として読み出し動作時の正確性が減少し得る。

ここに開示されたようにデジット線が読み出し動作時に非０電圧を生ずることを避ける検出構成は全てのまたは実質的に全ての記憶された電荷が強誘電体セルから抽出されることを可能とする。これによって以下に述べるように抽出された電荷の増加がセンスアンプに対してより高い信号を生ずることとなり得るので検出ウインドウを増加し得る。

読み出し動作の間にほぼ０電圧にデジット線を維持する検出構成は、メモリセルサイズのより一層の減少も可能とし得る。例えば、メモリセルの強誘電体キャパシタのサイズはそのキャパシタに蓄積された電荷に比例し得る。比較的小さなキャパシタから十分な電荷が抽出されることを可能とする検出構成はより大きなキャパシタから一部分の電荷が抽出される構成に対して比較的信頼できる結果となり得る。言い換えれば十分な抽出を検出する構成は信頼できる結果を、電荷が一部分抽出構成から同様な結果を得る必要なしに提供し、信頼性への妥協が殆どないか全くなしにメモリセルサイズの減少をサポートし得る。

以下に述べるようにデジット線はデジット線と電子的に通信する例えばｐ型電解効果トランジスタ（ＦＥＴ）のような活性スイッチングコンポーネントを使って仮想的に（または事実上）接地され得る。そのメモリセルが選択されると電荷は検出キャパシタへと流れて得る。ｐ型ＦＥＴによって仮想的に接地されることにより全ての電荷は検出キャパシタへ流れ得る。センスアンプはその記憶された論理状態を決定するために検出キャパシタの電圧を参照電圧と比較し得る。検出キャパシタの電圧は前の検出構成に使われたデジット線の電圧よりもより大きくできる。

以下に述べられた例では、活性スイッチングコンポーネント（例えばＦＥＴ）はデジット線と直列に接続されメモリセルと検出キャパシタとの間に配置され得る。この場合負電圧がスイッチングコンポーネントを活性化するように印加され得る。以下に説明する他の例において、活性スイッチングコンポーネントはメモリセルと検出キャパシタとの間の点でデジット線と電子的に通信し得る。この場合他のキャパシタが活性スイッチングコンポーネントと並列に接続され得、これは正電圧によって活性スイッチングコンポーネントを活性化させ負電圧をメモリアレイへ印加する必要性をなくし得る。

上記に提示された開示の実施形態はメモリアレイのコンテキストにおいて以下に更に説明される。特定の例ではその後、メモリセルの蓄積された電荷を抽出することをメモリが検出している間デジット線を仮想的に接地することをサポートする回路が説明される。回路の動作のタイミングのプロット例もまた示される。開示のこれらのおよび他の実施形態はさらに強誘電体メモリセルから電荷を抽出することに関する装置図、システム図、およびフローチャートについて更に例示され説明される。

図１はこの開示の各種の実施例にしたがって強誘電体メモリから電荷を抽出することをサポートするメモリアレイ１００の例を図示する。メモリアレイ１００は電子メモリ装置として参照され得る。メモリアレイ１００は異なった状態を記憶するようにプログラムされたメモリセル１０５を含む。各メモリセル１０５は論理０、および論理１として示される２つの状態を記憶するようにプログラムされ得る。幾つかのケースではメモリセル１０５は２より多い状態を記憶するように構成される。メモリセル１０５はプログラムされた状態、例えば充電された或いは充電されていないキャパシタは２つの論理状態を示すのであるがそれらを示す電荷を蓄積するためのキャパシタを含み得る。ＤＲＡＭ構成は一般にそのような設計を使い得て、そして採用されるキャパシタは線形電気分極特性を持った誘電体物質を含み得る。対照的に、強誘電体メモリセルは誘電体物質として強誘電体を有するキャパシタを含み得る。強誘電体キャパシタの電荷の異なったレベルは異なった論理状態を示し得る。強誘電体物質は非線形分極特性を有し、強誘電体メモリセル１０５の詳細と利点とは以下に述べられる。

読み出しおよび書き込み動作が適当なワード線１１０とデジット線１１５を活性化または選択することによってメモリセル１０５上で行われ得る。ワード線１１０またはデジット線１１５の活性化または選択は各線へ電圧を印加することを含み得る。いくつかの場合、デジット線１１５はビット線としても参照され得る。いくつかの場合、ワード線１１０とデジット線１１５は導電性物質からなり得る。いくつかの例ではワード線１１０とデジット線１１５は金属（例えば銅、アルミニウム、金、タングステン等）からなっている。メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続され得る。一つのワード線１１０と一つのデジット線１１５を活性化することによって単一のメモリセル１０５がその交点においてアクセスされ得る。ワード線１１０とデジット線１１５の交点はメモリセルのアドレスとして参照され得る。

いくつかの構成においては、セルの論理記憶デバイス例えばキャパシタは選択デバイスによってデジット線から電気的に分離され得る。ワード線１１０は選択デバイスに接続されそれを制御し得る。例えば選択デバイスはトランジスタであり得、そのワード線１１０はトランジスタのゲートに接続され得る。ワード線１１０を活性化することによってメモリセル１０５のキャパシタとその対応するデジット線１１５との間に電気的接続が生じる。デジット線はメモリセル１０５の読み出しまたは書き込みをするためにアクセスされ得る。

メモリセル１０５へアクセスすることは行デコーダ１２０と列デコーダ１３０を介して制御され得る。例えば行デコーダ１２０は行アドレスをメモリコントローラ１４０から受け取りその受信された行アドレスに基づいて適当なワード線１１０を活性化し得る。同様に列デコーダ１３０はメモリコントローラ１４０からの列アドレスを受信し、適当なデジット線１１５を活性化する。したがってワード線１１０およびデジット線１１５を活性化することによってメモリセル１０５はアクセスされ得る。

アクセスするときにメモリセル１０５は検出コンポーネント１２５によって読み出される或いは検出され得る。例えば検出コンポーネント１２５は関連するデジット線１１５の信号、例えば電圧を参照信号（図示せず）と、そのメモリセル１０５の記憶状態を決めるために比較され得る。例えばデジット線１１５が参照電圧よりも高い電圧ならば、検出コンポーネント１２５はメモリセル１０５における記憶された状態が論理１であったと決定しあるいはその逆であり得る。いくつかの場合においては、デジット線１１５は検出している間は仮想的に接地され得、それはメモリセル１０５の記憶された電荷がデジット線１１５を介して他のデバイス（例えば不図示の検出キャパシタ）へ送出可能とされ得る。これによって、メモリセル１０５の十分なまたは実質的に十分な電荷がメモリセル１０５を読むために用いられることを可能にし得る。検出コンポーネント１２５はラッチとして参照されるものであるが信号の差を検出し、増幅するために各種のトランジスタおよび増幅器を含み得る。検出コンポーネント１２５はまた図４および図５を参照して述べられたように検出キャパシタも含み得る。メモリセル１０５の検出された論理状態は列デコーダ１３０を介して出力１３５として出力され得る。

メモリセル１０５は関連するワード線１１０とデジット線１１５を同様に活性化することによってセットされたり書かれたりし得る。上述したようにワード線１１０の活性化は電気的にメモリセル１０５の対応する行を各デジット線１１５へと接続する。ワード線１１０は活性化されている間関連するデジット線１１５を制御することによってメモリセル１０５は書き込まれ得、すなわちメモリセル１０５に論理値が書き込まれ得る。列デコーダ１３０はメモリセル１０５に書き込まれるべきデータ例えば入力１３５を受け得る。強誘電体キャパシタの場合にはメモリセル１０５が強誘電体キャパシタに対して電圧を印加することによって書き込まれ得る。この処理は以下により詳細に述べられる。

いくつかのメモリの構成において、メモリセル１０５をアクセスすることは記憶された論理状態を劣化あるいは破壊し得、再書き込みまたはリフレッシュ動作が当初の論理状態をメモリセル１０５に戻すために行われ得、ＤＲＡＭにおいて例えば、キャパシタは検出動作中に部分的にまたは完全に放電され得、これに記憶された論理状態を劣化させる。したがって論理状態は検出動作の後に再書き込みされ得る。さらに、単一のワード線１１０を活性化することは行における全てのメモリセルが放電されることになり得、これによって行におけるいくつかの或いは全てのメモリセル１０５が再書き込みされることが必要になり得る。

いくつかのメモリの構成においてＤＲＡＭを含んでいるものは、それらが外部電源によって周期的に充電されないならば時間がたつとその記憶された状態を失い得る。例えば充電されたキャパシタは漏えい電流を介して時間と共に放電されて記憶された情報を失い得る。これらのいわゆる揮発性メモリデバイスのリフレッシュ速度は比較的高く例えば一秒間に数十のリフレッシュ動作がＤＲＡＭに対して行われ得、これはかなりの電力を消費することになり得る。メモリアレイがますます大きくなると、電力消費が増加することによってメモリアレイの使用または動作が阻害され得、（例えば電源、熱発生、材料の制限等）ことに有限な電源、例えばバッテリに依存するモバイルデバイスにおいては特にそうであり得る。

強誘電体メモリセルはしかしながら他のメモリ構成に対して改良された性能を持つこととなり得る有益な特性を有し得る。例えば強誘電体メモリセルは蓄積された電荷の劣化に対してより影響を受けにくい傾向があり、強誘電体メモリセル１０５を使用するメモリアレイ１００はリフレッシュ動作の必要性がより少ない或いは全くなく、これによってより少ない動作電力を必要とすることになり得る。加えてここに述べられた検出スキームすなわちメモリセル内の全ての或いは実質的全ての蓄積された電荷が抽出される検出システムを使用することによりメモリセル１０５のサイズを減少させることができ、これにより他の検出スキームを使用する他のアレイと比べて電力消費をより少なくすることが可能となり得る。

メモリコントローラ１４０はメモリセル１０５の動作（例えば読み出し、書き込み、再書き込み、リフレッシュ等）を例えば行デコーダ１２０、列デコーダ１３０、検出コンポーネント１２５のような各種のコンポーネントを介して制御し得る。メモリコントローラ１４０はその後のワード線１１０とデジット線１１５を活性化するために行および列アドレス信号を生成する。メモリコントローラ１４０はメモリアレイ１００の動作中に用いられる各種の電圧を発生し制御し得る。例えばメモリコントローラ１４０は検出している間デジット線１１５を仮想接地するためにスイッチングコンポーネントを動作し得る。一般的にここに述べられている印加電圧の振幅、形状或いは期間は、調整されおよび変化され、そしてメモリアレイ１００を動作させる各種の動作によって違うものとなり得る。さらにメモリアレイ１００の中で一つまたは複数のまたは全てのセル１０５は同時にアクセスされ得、例えばメモリアレイ１００の複数の或いは全てのセルはリセット動作の間において同時にアクセスされ得る。そのとき全てのメモリセル１０５あるいは一つのグループのメモリセル１０５は単一の論理状態へとセットされる。

ここに述べられたようにデジット線１１５と電子的に通信する強誘電体メモリセル１０５が選択され得る。デジット線１１５は仮想的に接地される。いくつかの場合において、デジット線１１５はデジット線と検出コンポーネント１２５（例えば検出コンポーネント１２５のセンスアンプ）との間で電子的に通信するスイッチングコンポーネントを活性化することによって仮想的に接地され得る。電圧は強誘電体メモリセル１０５の強誘電体キャパスタへ印加される。このことはデジット線１１５と電子的に通信する検出キャパシタの充電となる。この充電は電圧を強誘電体キャパシタへ印加することに基き得、これはデジット線は仮想的に接地される間である。いくつかの場合において全ての電荷は強誘電体メモリ１０５の強誘電体キャパシタから抽出され得る。センスアンプはデジット線１１５と電子的に通信する。検出コンポーネント１２５の一側面であり、これはデジット線１１５を仮想接地することに基づいて活性化され得る。いくつかの場合では、検出コンポーネント１２５が活性化され得、これはデジット線１１５が仮想接地される間である。センスアンプは検出コンポーネント１２５の一側面であり得る検出キャパシタの電圧を活性化されたことに基づいて参照電圧と比較し得る。

図２はこの開示の各種の実施形態にしたがう強誘電体メモリセルからの電荷の抽出をサポートする回路例２００を図示する。回路２００は強誘電体メモリセル１０５−ａ，ワード線１１０−ａ、デジット線１１５−ａおよび検出コンポーネント１２５−ａを含み得、これらは図１に関して説明されたそれぞれメモリセル１０５、ワード線１１０、デジット線１１５および検出コンポーネント１２５の例であり得る。回路２００は参照コンポーネント２２５およびキャパシタ２０５のような論理記憶コンポーネントを含み得、これはプレート２１０とセルボトム２１５を含む導電性端子を含み得る。これらの端子は絶縁性誘電体材料によって分離され得る。上述したように各種の状態はキャパシタ２０５を充電あるいは放電することによってすなわちキャパシタ２０５の強誘電体材料を分極することによって記憶され得る。

キャパシタ２０５の記憶された状態は回路２００によって表される各種のコンポーネントを動作することによって読み出され或いは検出され得る。キャパシタ２０５はデジット線１１５−ａと電子的に通信し得る。キャパシタ２０５は選択コンポーネント２２０が非活性化されたときデジット線１１５−ａから絶縁され得、キャパシタ２０５は選択コンポーネント２２０が強誘電体メモリセル１０５−ａを選択するように活性化されたとき選択コンポーネント２２０を介してデジット線１１５−ａへ接続され得る。言い換えれば強誘電体メモリセル１０５−ａは強誘電体キャパシタ２０５と電子的に通信する選択コンポーネント２２０を使って選択され得、ここで強誘電体メモリセル１０５−ａは選択コンポーネント２２０および強誘電体キャパシタ２０５を含む。いくつかの場合においては選択コンポーネント２２０はトランジスタであり得、その動作はトランジスタゲートへ電圧を印加することによって制御され得、ここで印加される電圧はトランジスタの閾値の大きさにほぼ等しいか大きい大きさを持つ。ワード線１１０−ａは例えば選択コンポーネント２２０を活性化させてもよく例えば電圧がワード線１１０−ａを介してトランジスタゲートへ印加されてもよい。

図２に示される例においてキャパシタ２０５は強誘電体キャパシタであり得る。キャパシタ２０５のプレート間の強誘電体材料のためにそして以下により詳細に説明されるように、キャパシタ２０５はデジット線１１５−ａへ接続されるときに放電してはいけない。その代わりプレート２１０は外部電圧によってバイアスされ得、キャパシタ２０５に蓄積された電荷が変化し得る。蓄積された電荷の変化はキャパシタ２０５の論理状態に対応する。キャパシタ２０５に印加される電圧はキャパシタ２０５の電荷を変化する。蓄積された電荷の変化はメモリセル１０５−ａにおける記憶された論理状態を決定するために検出コンポーネント１２５−ａによって参照と比較され得る。

特定の検出スキームおよび方法は、多くの形を取ることが出来る。一例において、デジット線１１５−ａは、固有キャパシタンスを有しプレート２１０に印加された電圧に応答してキャパシタ２０５が充電または放電するとき非０電圧を生成し得る。この固有キャパシタンスはデジット線１１５−ａの寸法を含む物理的特性によることができる。デジット線１１５−ａは多くのメモリセル１０５を接続し、その結果デジット線１１５−ａは無視できないキャパシタンス（例えばピコファレットのオーダ）を含むこととなる長さを有し得る。デジット線１１５−ａのその後の電圧はキャパシタ２０５の初期の論理状態により、検出コンポーネント１２５−ａはこの電圧を参照コンポーネント２２５によって与えられる参照電圧と比較し得る。例えば電圧はプレート２１０に印加されそしてセルボトム２１５の電圧は蓄積された電荷に関連して変化し得る。セルボトム２１５の電圧は検出コンポーネント１２５−ａの参照電圧と比較されてもよく、そしてその参照電圧との比較は印加電圧から生じるキャパシタ２０５の電荷における変化を示し、したがってメモリセル１０５−ａに記憶された論理状態を示す。これによってキャパシタ２０５の電荷と電圧の関係を参照してさらに詳しく説明される。

他の検出方法例えば検出中に活性スイッチングコンポーネント（不図示）を使ってデジット線を仮想的に接地するような方法が用いられる。例えばデジット線１１５−ａと電子的に通信するスイッチングコンポーネントはデジット線１１５−ａを仮想的に接地するように活性化され得る。そのスイッチングコンポーネントが活性化されるときに、電圧は強誘電体メモリセル１０５−ａの選択に基づいて強誘電体キャパシタ２０５へ印加され得る。このことは強誘電体メモリセル１０５−ａと電子的に通信する検出コンポーネント１２５−ａの中に含まれる検出キャパシタを充電することになり得、これはデジット線１１５−ａは仮想接地されている間である。いくつかの場合において、充電はメモリセル１０５−ａの強誘電体キャパシタ２０５へ印加された電圧に基づいて行われ、これにより強誘電体メモリセル１０５−ａの蓄積された電荷をスイッチングコンポーネントを介して検出キャパシタへ送信することになり得る。

記憶されて状態を検出するために、検出キャパシタの電圧は参照電圧と比較され得る。いくつかの場合において、検出キャパシタの電圧を参照電圧と比較することは検出キャパシタと電子的に通信するセンスアンプを活性化することを含む。いくつかの場合において、センスアンプは検出コンポーネント１２５−ａの一部である。参照電圧はセンスアンプと電子的に通信する参照キャパシタを充電することから生じ、そのセンスアンプは検出キャパシタの電圧を参照キャパシタの電圧と比較し得る。

メモリセル１０５−ａに書き込むために、電圧はキャパシタ２０５へ印加され得る。各種の方法が用いられ得る。一例において選択コンポーネント２２０はキャパシタ２０５をデジット線１１５−ａに電気的に接続するためにワード線１１０−ａを介して活性化され得る。プレート２１０とセルボトム２１５の電圧をデジット線１１５−ａを介して制御することによって電圧はキャパシタ２０５に印加され得る。論理０を書き込むためにプレート２１０はハイとされ、すなわち正の電圧が印加され、セルボトム２１５はロウにされ、すなわち接地され、または仮想接地され、または負電圧が印加され得る。反対のプロセスが論理１を書き込むために行われプレート２１０はロウとされセルボトム２１５はハイとされ得る。

強誘電体デバイスと関連する非線形特性はキャパシタ２０５の読み出し書き込み動作を説明し得る。図３はヒステリシスカーブ３００をもつこのような非線形特性の例を図示する。ヒステリシスカーブ３００−ａと３００−ｂは、それぞれこの開示の各種の実施形態にしたがって電荷抽出をサポートする強誘電体メモリセルにおいて強誘電体メモリセルの書き込みおよび読み出しプロセスの例を図示する。ヒステリシスカーブ３００は強誘電体キャパシタ（例えば図２，４および５のキャパシタ２０５）に蓄えられた電荷Ｑを電圧Ｖの関数として示す。

強誘電体材料は自然的電気的分極によって特徴づけられすなわち電界が存在しないときに非０電気的分極を維持する。強誘電体材料の例はチタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン鉛（ＰＺＴ）およびストロンチュームビスマスタンタレイト（ＳＢＴ）を含む。ここに説明された強誘電体キャパシタは図２，４，５に関して説明されたキャパシタ２０５を含みこれらのまたは他の強誘電体材料を含む。強誘電体キャパシタ内の電気的分極は強誘電体材料内の表面における正味の電荷となりキャパシタ端子を介して反対の電荷を引き付ける。したがって電荷は強誘電体材料とキャパシタの端子とのインターフェースに蓄積され得る。電気的分極は比較的長い間無期限の時間でさえある間外部から印加された電界が存在しないときでも保持され得るので、電荷の漏えいは例えばＤＲＡＭアレイに用いられるキャパシタと比べてきわめて減少し得る。これは上述したようにリフレッシュ動作の必要性を減少し得る。

ヒステリシスカーブ３００はキャパシタの単一端子の見え方から理解されてもよい。例をとれば、強誘電体材料が負の分極を有する場合は、正の電荷が端子に累積し得る。同様に強誘電体材料が正の分極を有する場合は、負の電荷が端子に累積し得る。加えて、ヒステリシスカーブ３００内の電圧はキャパシタの電圧差を表し方向性がある。例えば正の電圧はその正の電圧を問題となっている端子に印加し第２の端子を接地（または約０ボルト（０Ｖ））に維持することによって印加され得る。負の電圧は、問題の端子を接地（または０ボルト（０Ｖ））に維持し正の電圧を第２の端子に印加することにより印加し、すなわち正の電圧が問題の端子を負に分極するために印加され得る。同様に２つの正の電圧、２つの負の電圧または正と負の電圧の組み合わせがヒステリシスカーブ３００に示される電圧差を発生するために適当なキャパシタ端子に印加され得る。

ヒステリシスカーブ３００−ａに示されるように強誘電体材料は０の電圧差を有する正および負の分極を維持し得、これにより２つの可能な充電状態、すなわち電荷状態３０５と電荷状態３１０を生じる。図３の例によると電荷状態３０５は論理０を表し電荷状態３１０は論理１を表す。いくつかの例では各電荷状態の論理値が逆転されてメモリセルを動作するための他の構成に適するようにされ得る。

強誘電体材料の電気的分極したがってキャパシタ端子の電荷を、電圧を加えることによって制御することにより論理０または１がメモリセルへ書き込まれ得る。例えばキャパシタを介して正味正電圧３１５を印加することによって電荷状態３０５−ａに達するまで電荷の蓄積が行われる。電圧３１５を除去するとき、電荷状態３０５−ａはそれが０電圧における電荷状態３０５に達するまでパス３２０を辿る。同様に電荷状態３１０は正味負電圧３２５を印加しその結果電荷状態３１０−ａになることによって書き込まれる。負電圧３２５を除いた後、電荷状態３１０−ａはそれが０電圧において電荷状態３１０に達するまでパス３３０を辿る。電荷状態３０５−ａおよび３１０−ａは残留分極（Ｐｒ）値としてすなわち外部バイアス（例えば電圧）を除去するときに残る分極（または電荷）として参照され得る。抗電圧は電荷（または分極）が０のときの電圧である。

強誘電体キャパシタの記憶された状態を読み出しまたは検出するために電圧がそのキャパシタに印加され得る。これに応答して、記憶された電荷が変化しそしてその変化の程度は初期の電荷状態による、すなわちキャパシタに蓄積された電荷が変化する程度は変動し電荷状態３０５−ｂまたは３１０−ｂが初期に記憶されたかどうかによる。例えばヒステリシスカーブ３００−ｂは２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを図示する。正味電圧３３５がキャパシタに対して印加され得る。正電圧として述べられているけれども電圧３３５は負でもよい。電圧３３５に応答して電荷状態３０５−ｂはパス３４０を辿る。同様に電荷状態３１０−ｂが初期に記憶されているならば、そのときはそれはパス３４５を辿る。電荷状態３０５−ｃと電荷状態３１０−ｃの最終位置は特殊な検出作用および回路を含む多数の要素による。

いくつかの場合では、読み出し動作中に検出される電荷はメモリセルのデジット線の固有のキャパシタンスにより得る。例えば、メモリセルの強誘電体キャパシタがデジット線に電気的に接続され電圧３３５が印加されるならば、デジット線の電圧はその固有のキャパシタンスのために上昇し得る。したがって検出コンポーネントで測られる電圧は電圧３３５に等しくはなくその代わりデジット線の電圧により得る。ヒストリシスカーブ３００−ｂ上の最終的な電荷状態３０５−ｃおよび３１０−ｃの位置はしたがってデジット線のキャパシタンスによりそして負荷線分析を介して決定されてもよく、すなわち電荷状態３０５−ｃおよび３１０−ｃはデジット線キャパシタンスについて定義されてもよい。その結果としてキャパシタの電圧、電圧３５０および電圧３５５は異なってもよくキャパシタの初期状態によってもよい。

デジット線が読み出し動作のために使われるとき例えばデジット線が仮想的に接地されていないとき、デジット線の結果として生ずる電圧は、記憶された論理状態によって、電圧３３５と電圧３５０との差または電圧３３５と電圧３５５との差である。デジット線電圧を参照電圧と比較することによって、キャパシタの初期の状態が決定され得る。例えば参照電圧はデジット線論理０および論理１電圧の平均、例えば［（電圧３３５−電圧３５０）＋（電圧３３５−電圧３５５）］／２である。比較したときに、検出されたデジット線電圧は参照電圧より高くあるいはより低く決定される。強誘電体セルの値（すなわち論理０または論理１）はその比較に基づいて決定され得る。しかしここに述べたように、このアプローチはキャパシタから十分な電荷が抽出されることを可能にしない。

したがってデジット線が０ボルトに維持される検出スキームが使用されてもよく電荷状態３０５−ｃおよび３１０−ｃの最終位置がデジット線キャパシタンスに独立であり得る。例えばスイッチングコンポーネントの活性化によって検出している間デジット線は仮想的に接地され得る。このような場合には電荷状態３０５−ｃおよび３１０−ｃは電荷状態３６０にともに位置し得る。ここで全てまたは殆ど全ての電荷は強誘電体メモリセルから抽出され得、これは電荷状態３１０−ｃと電荷状態３１０−ｂとの間の差よりも電荷状態３６０と３１０−ｂ電荷状態との間の差のほうがより大きいことを図示している。この電荷は検出キャパシタに蓄積され、検出キャパシタの電圧はそれからメモリセルの記憶状態を決めるために用いられ得る。これにより、センスアンプにおいてより高い信号が発生し得る。他の方法として、同様な検出スキームが結果として差がより少ないまたは全くないより小さなメモリセルと共に用いられ得る。これはメモリセル、メモリアレイ等のスケーリング能力を増加させ得る。

上述したようにＤＲＡＭメモリセルを読むことは記憶された論理を劣化させるまたは破壊さ得せる。強誘電体メモリセルはしかしながら読み出し動作の後に初期論理状態を維持し得る。例えば電荷状態３０５−ｂが記憶され読み出し動作が行われるならば、電荷状態は例えば逆方向にパス３４０を辿ることによって電圧３３５が除去された後初期電荷状態３０５−ｂに戻り得る。

図４はこの開示の各種の実施形態にしたがって強誘電体メモリセルからの電荷の引き出しをサポートする回路４００の例を図示する。回路４００は、図１および図２を参照して述べられたそれぞれメモリセル１０５、ワード線１１０、デジット線１１５、検出コンポーネント１２５の例であるメモリセル１０５−ｂ、ワード線１１０−ｂ、デジット線１１５−ｂ、検出コンポーネント１２５−ｂを含み得る。回路４００は、図２を参照して述べられたそれぞれキャパシタ２０５、プレート２１０および参照コンポーネント２２５の例であるキャパシタ２０５−ａ、プレート２１０−ａ、参照コンポーネント２２５−ａもまた含み得る。さらに図４の例にしたがってデジット線１１５−ｂは固有のデジット線キャパシタ４０５を含み、デジット線１１５−ｂはスイッチングコンポーネント４４０を介して仮想接地４１０に接続することができる。回路４００はまた検出キャパシタ４２０、参照キャパシタ４２５、電圧源４３０および電圧源４３５を含む。いくつかの場合において、スイッチングコンポーネント４１５はデジット線を仮想接地し、メモリセル１０５−ｂの検出期間にキャパシタ２０５−ａから検出キャパシタ４２０へ、十分な或いは実質的に十分な電荷移動を可能とする。

デジット線１１５−ｂはまた固有デジット線キャパシタンス４０５によって表される固有キャパシタンスを有し得る。固有デジット線キャパシタンス４０５は電気デバイスではなくてもよく、例えばそれは２つの端子を有するキャパシタでなくてもよい。その代わり固有デジット線キャパシタンス４０５はデジット線１１５−ｂの寸法を含む物理的特性により得る。検出キャパシタ４２０のキャパシタンスは固有デジット線キャパシタンス４０５よりも大きく、これは検出キャパシタ４２０への電荷転送を容易にし得る。

仮想接地４１０はスイッチ４４０を介してデジット線１１５−ｂへの仮想接地を提供し得る。例えば仮想接地４１０はスイッチ４４０を介してデジット線１１５−ｂと電子的な通信をし得る。いくつかの場合において、スイッチ４４０はトランジスタであり得る。いくつかの場合においてデジット線１１５−ｂは、メモリセル１０５−ｂの検出動作が始まる前に仮想接地されている。スイッチ４４０はそれからデジット線１１５−ｂを仮想接地４１０から絶縁するために非活性化され得る。

スイッチングコンポーネント４１５は検出キャパシタ４２０および選択コンポーネント２２０−ａと直列に接続されたトランジスタであり得る。すなわちスイッチングコンポーネント４１５はデジット線１１５−ｂと直列に接続され得る。いくつかの場合トランジスタはｐ型ＦＥＴからなる。検出キャパシタ４２０と参照キャパシタ４２５はメモリセル１０５−ｂが検出されたとき電荷を蓄積するように構成されたキャパシタであり得る。いくつかの場合、検出キャパシタ４２０と参照キャパシタ４２５は同じキャパシタンスをも得て、例えば検出キャパシタンス４２０と参照キャパシタ４２５がファラッドで測定された共通の値またはレーティングであり得る。

参照キャパシタンス４２５は参照コンポーネント２２５−ａと電子的に通信し得る。いくつかの場合、参照コンポーネント２２５−ａは１つまたはそれより多い強誘電体メモリセル１０５である。参照コンポーネント２２５−ａは参照信号を発生または生成するように構成され得る。いくつかの場合、参照コンポーネント２２５−ａによって生成された電荷は参照キャパシタ４２５に蓄積される。

検出コンポーネント１２５−ｂはメモリセル１０５−ｂの記憶された状態を決定し得る。いくつかの場合、検出コンポーネント１２５−ｂはセンスアンプであるか或いはそれを含み得る。検出コンポーネント１２５−ｂは電圧源４３０および４３５によって動作され得る。検出コンポーネント１２５−ｂは、また、図４の例においてはこのように説明されていないが検出キャパシタ４２０または参照キャパシタ４２５を含み得る。検出コンポーネント１２５−ｂはまたデジット線１１５−ｂを介して選択コンポーネント２２０−ａと電子的に通信し得る。

充電電圧は電圧源４３０または４３５によって検出キャパシタ４２０へ印加され得るが、これは一方スイッチングコンポーネント４１５が不活性化され、すなわちその間デジット線１１５−ｂは検出キャパシタ４２０から電気的に分離される。いくつかの場合、検出キャパシタ４２０に印加される充電電圧は負でもよい。検出キャパシタ４２０はそれから電圧源４３０または４３５から電気的に分離され得る。

説明されたように強誘電体メモリセル１０５−ｂはデジット線１１５−ｂと電子的に通信する。スイッチングコンポーネント４１５はデジット線１１５−ｂと電子的にまたは通信するがデジット線１１５−ｂを仮想接地するように活性化され得る。いくつかの場合スイッチングコンポーネント４１５を非活性化することによりデジット線１１５−ｂが仮想接地から絶縁される。いくつかの例において、スイッチングコンポーネント４１５はｐ型ＦＥＴであり得る。スイッチングコンポーネント４１５がデジット線１１５−ｂを仮想的に接地するように活性化することはゲート電圧をトランジスタのゲートへ印加することを含み、そのゲート電圧は負であってトランジスタの閾値電圧の大きさと等しいかより大きい大きさをもち得る。いくつかの場合、仮想接地４１０は、スイッチングコンポーネント４１５が活性化されまたはされる前にまたは強誘電体メモリセル１０５−ｂが選択される前にスイッチング４４０を介してデジット線１１５−ｂを仮想接地し得る。

強誘電体メモリセル１０５−ｂは強誘電体キャパシタ２０５−ａと電子的に通信する選択コンポーネント２２０−ａを使って選択され得る、ここで強誘電体メモリセル１０５−ｂは選択コンポーネント２２０−ａおよび強誘電体キャパシタ２０５−ａを含む。例えば選択コンポーネント２２０−ａはトランジスタ（例えばＦＥＴ）であり得て、ワード線１１０−ｂを介してトランジスタのゲートへ電圧を印加することによって活性化され得る。

スイッチングコンポーネント４１５が活性化されるとき強誘電体メモリセル１０５−ｂを選択することに基づいて電圧が強誘電体キャパシタ２０５−ａに印加され得る。例えば電圧はプレート２１０−ａを使って印加され得る。このことによってデジット線１１５−ｂが仮想的に接地されている間に強誘電体メモリセル１０５−ｂと電子的に通信する検出キャパシタ４２０を充電することとなり得る。この充電はしたがってメモリセル１０５−ｂの強誘電体キャパシタ２０５−ａに印加される電圧に基づいていて、その結果強誘電体メモリセル１０５−ｂに記憶された電荷をスイッチングコンポーネント４１５を介して検出キャパシタ４２０へと送出することとなる。

検出キャパシタ４２０の電圧は参照電圧と比較されて得る。いくつかの場合、検出キャパシタ４２０の電圧を参照電圧と比較することは検出キャパシタ４２０と電子的に通信する検出コンポーネント１２５−ｂを活性化することを含む。いくつかの場合、検出コンポーネント１２５−ｂはセンスアンプであり或いはそれを含む。参照電圧は検出コンポーネント１２５−ｂと電子的に通信する参照キャパシタ１２５を充電することから生じ得、検出コンポーネント１２５−ｂは検出キャパシタ４２０の電圧を参照キャパシタ４２５の電圧と比較し得る。

図５はこの開示の各種の実施形態にしたがって電荷抽出をサポートする強誘電体メモリセルを動作するためのタイミング図５００を図示する。タイミング図５００は軸５０５上に電圧と軸５１０上に時間を示す。時間の関数としての各種のコンポーネントの電圧はしたがってタイミング図５００に示され得る。例えばタイミング図５００はワード線電圧５１５、プレート電圧５２０、デジット線電圧５２５および検出キャパシタ電圧５３０を含む。タイミング図５００は図４を参照して述べられた回路４００の動作例を示す。図５は前の図のコンポーネントを参照して以下に説明される。

図４に述べたように、検出キャパシタ４２０は検出キャパシタ電圧５３０によって述べられているように初期に負の電圧に充電され得る。ワード線電圧５１５は強誘電体メモリセル１０５と関係しているワード線１１０へ印加され得る。プレート電圧５２０は強誘電体メモリセル１０５のプレート２１０へ印加され得る。デジット線電圧５２５は前に述べたように検出中においてはほぼ０かあるいは仮想的に接地され得る。例えばスイッチングコンポーネント４１５は検出中にデジット線を仮想的に接地し得る。いくつかの場合においては、デジット線電圧５２５は０から僅かに変異し得る。

ワード線電圧５１５とプレート電圧５２０が印加される間はデジット線電圧５２５はほぼ０ボルトになっており、電荷は検出キャパシタ４２０へ送出され得、その結果検出キャパシタ電圧５３０が変化することとなる。例えば検出キャパシタ電圧５３０は増加し得る。検出キャパシタ電圧５３０の変化はメモリセル１０５の論理状態により得る。例えば論理０が記憶されるならば、検出キャパシタ電圧５３０は検出キャパシタ電圧５３０−ａへ変化し得る。論理１が記憶されるならば、検出キャパシタ電圧５３０が検出キャパシタ電圧５３０−ｂへ変化し得る。検出キャパシタ電圧５３０−ａと検出キャパシタ電圧５３０−ｂとの間の差は検出ウインドウ５３５として知られている。検出ウインドウ５３５は、蓄積された電荷の大部分がデジット線を仮想的に接地することに基づいて抽出されるために他の検出スキームよりもここにおいてはより大きくなる。記憶された論理状態は検出キャパシタ電圧５３０−ａまたは５３０−ｂを参照電圧と比較することによって決定され得る。例えば参照電圧は検出キャパシタ電圧５３０−ａと５３０−ｂとの間の値であり得る。

図６はこの開示の各種の実施形態にしたがう強誘導体メモリセルからの電荷の抽出をサポートする回路６００の例を図示する。回路６００はメモリセル１０５−ｃ、ワード線１１０−ｃ、デジット線１１５−ｃおよび検出コンポーネント１２５−ｃからなりこれらは図１，２，３，４，５を参照して述べられたそれぞれのメモリセル１０５、ワード線１１０、デジット線１１５、検出コンポーネント１２５のそれぞれの例である。回路６００はまたキャパシタ２０５−ｂ、プレート２１０−ｂ、参照コンポーネント２２５−ｂを含み、これらは図２と図４を参照して述べられていたそれぞれキャパシタ２０５、プレート２１０および参照コンポーネント２２５の例であり得る。

さらに回路６００は固有のデジット線キャパシタンス４０５−ａ、仮想接地４１０−ａ、スイッチングコンポーネント４１５−ａ、検出キャパシタ４２０−ａ、参照キャパシタ４２５−ａ、電圧源４３０−ａ、スイッチ４４０を含みこれらは第４図を参照して述べられたそれぞれ固有デジット線キャパシタンス４０５、仮想接地４１０、スイッチングコンポーネント４１５、検出キャパシタ４２０、参照キャパシタ４２５、電圧源４３０、電圧源４３５、スイッチ４４０の例である。回路６００はまたキャパシタ６０５と電圧源６１０を含みこれらは負電圧がスイッチングコンポーネント４１５−ａを活性化する必要性を除去し得る。いくつかの場合において、スイッチングコンポーネント４１５−ａはデジット線１１５−ｃを仮想的に接地し得、これによりメモリセル１０５−ｃの検出中に十分な電荷をキャパシタ２０５−ｂから検出キャパシタ４２０−ａへ送出可能とする。

デジット線１１５−ｃは固有キャパシタンスをもち得、これは固有のデジット線キャパシタンス４０５−ａによって表されている。上に述べたように固有のデジット線キャパシタンス４０５−ａは電気デバイスでなくてもよく、むしろ固有のデジット線キャパシタンス４０５−ａはデジット線１１５−ｃの寸法を含む物理特性により得る。検出キャパシタ４２０−ａのキャパシタンスは固有デジット線キャパシタンス４０５−ａよりも大きくてもよくこれは検出キャパシタンス４２０−ａへの電荷の送出をより効率的にすることができる。

仮想接地４１０−ａはスイッチ４４０−ａを介してデジット線１１５−ｃへの仮想接地を提供する。例えば仮想接地４１０−ａはスイッチ４４０−ａを介してデジット線１１５−ｃと電子的に通信し得る。いくつかの場合、スイッチ４４０−ａはトランジスタであり得る。いくつかの場合、デジット線１１５−ｃはメモリセル１０５−ｃの検出動作が始まる前に仮想的に接地され得る。スイッチ４４０−ａはそれからデジット線１１５−ｃを仮想接地４１０−ａから分離するように非活性化され得る。

スイッチングコンポーネント４１５−ａはキャパシタ６０５と並列に接続されたトランジスタであり得る。いくつかの場合において、そのトランジスタはｐ型ＦＥＴからなる。スイッチングコンポーネント４１５−ａは選択コンポーネント２２０−ｂと検出キャパシタ４２０−ａの間の点でデジット線１１５−ｃと電子的に通信するようにし得る。キャパシタ６０５はスイッチングコンポーネント４１５−ａを活性化するように動作し得、これによりデジット線１１５−ｃを仮想的に接地し得る。

検出キャパシタ４２０−ａと参照キャパシタ４２５−ａはメモリセル１０５−ｃが検出されたときに電荷を蓄積するように構成されたキャパシタであり得る。いくつかの場合において、検出キャパシタ４２０−ａと参照キャパシタ４２５−ａは同じキャパシタンスをもってもよい。参照キャパシタンス４２５−ａは参照コンポーネント２２５−ｂと電子的に通信し得る。いくつかの場合において、参照コンポーネント２２５−ｂは１またはそれより多い強誘電体メモリセル１０５である。参照コンポーネント２２５−ｂは参照信号を生成しまたは発生するように構成され得る。いくつかの場合において、参照コンポーネント２２５−ｂによって発生された電荷は参照キャパシタ４２５−ａに蓄積される。

検出コンポーネント１２５−ｃはメモリセル１０５−ｃの記憶された状態を決定し得る。いくつかの場合において、検出コンポーネント１２５−ｃはセンスアンプであり得る。いくつかの場合において、検出コンポーネント１２５−ｃはデジット線１１５−ｃを介して選択コンポーネント２２０−ｂと電子的に通信し得る。検出コンポーネント１２５−ｃは電圧源４３０−ａおよび電圧源４３５−ａによって動作され得る。

強誘電体メモリセル１０５−ｃはデジット線１１５−ｃと電子的に通信する。スイッチングコンポーネント４１５−ａはまたデジット線１１５−ｃと電子的に通信するがデジット線１１５−ｃを仮想的に接地するように活性化され得る。いくつかの例において、スイッチングコンポーネント４１５−ａはｐ型ＦＥＴであり得る。スイッチングコンポーネント４１５−ａをデジット線１１５−ｃに仮想的に接地するために活性化することは充電電圧を電圧源６１５を使ってキャパシタに６０５に印加することを含み得、キャパシタ６０５の第１の端子を充電電圧から電気的に分離し、キャパシタ６０５の第２の端子を仮想接地４１０−ａから電気的に分離することを含み得る。いくつかの場合において、印加された充電電圧は正電圧でありその大きさはスイッチングコンポーネント４１５−ａの閾値電圧とほぼ等しいかあるいはより大きくてもよい。キャパシタ６０５を充電しそれからそれを電圧源６１０とデジット線１１５−ｃとから分離することによってキャパシタはスイッチングコンポーネント４１５−ａの一つの端子を正電圧に維持し得る。いくつかの場合において、スイッチングコンポーネント４１５−ａの他の端子は同様に初期には接地されスイッチングコンポーネント４１５−ａは活性化され得る。

強誘電体メモリセル１０５−ｃは選択コンポーネント２２０−ｂを使って選択され得、これは強誘電体キャパシタに２０５−ｂと電子的に通信し、強誘電体メモリセル１０５−ｃは選択コンポーネント２２０−ｂと強誘電体キャパシタ２０５−ｂを含む。例えば選択コンポーネント２２０−ｂはトランジスタ（例えばＦＥＴ）であり得、そしてワード線１１０−ｃを用いてトランジスタのゲートに印加された電圧によって活性化され得る。

スイッチングコンポーネント４１５−ａが活性化されるとき電圧が強誘電体メモリセル１０５−ｃの選択に基づいて強誘電体キャパシタ２０５−ｂに印加され得る。例えば電圧がプレート２１０−ｂを使って印加され得る。これは強誘電体メモリセル１０５−ｃと電子的に通信する検出キャパシタ４２０−ａを充電することとなり一方ではデジット線１１５−ｃは仮想的に接地される。検出キャパシタ４２０−ａは初期において放電され得る。いくつかの場合において、充電はメモリセル１０５−ｃの強誘電体キャパシタ２０５−ｂに対して印加される電圧に基づいており、これは強誘電体メモリセル１０５−ｃの蓄積された電荷を検出キャパシタ４２０−ａに送出するという結果になる。

検出キャパシタ４２０−ａの電圧は参照電圧と比較され得る。いつかの場合において、検出キャパシタ４２０−ａの電圧を参照電圧と比較するということは検出キャパシタ４２０−ａと電子的に通信している検出コンポーネント１２５−ｃを活性化することを含む。参照電圧は検出コンポーネント１２５−ｃと電子的に通信する参照キャパシタ４２５−ａを充電することから生じ、検出コンポーネント１２５−ｃは検出キャパシタ４２０−ａの電圧を参照キャパシタ４２５−ａの電圧と比較し得る。

図７はこの開示の各種の実施態様に従って電荷の抽出をサポートする強誘電体メモリセルを動作するためのタイミング図７００を示す。タイミング図７００は軸５０５−ａ上に電圧と軸５１０−ａ上に時間とを示す。時間の関数である各種のコンポーネントの電圧はタイミング図７００に示されている。例えばタイミング図７００はワード線電圧５１５−ａ、プレート電圧５２０−ａ、デジット線５２５−ａおよび検出キャパシタ電圧５３０−ｃ及び５３０−ｄを含みこれらは図５を参照して説明されたワード線電圧５１５、プレート電圧５２０、デジット線電圧５２５、検出キャパシタ電圧５３０の例である。タイミング図７００は第６図を参照して説明された回路６００を動作することから生じ得る。第７図は以前の図のコンポーネントを参照しながら以下に説明される。

図６に説明されたように検出キャパシタは初期においては放電（電圧値０）され得る。強誘電体メモリセル１０５と関係するワード線１１０はワード線電圧５１５−ａを印加することによって活性化され得る。プレート電圧５２０−ａは強誘電体メモリセル１０５のプレート２１０に印加され得る。デジット線電圧５２５−ａは以前述べられたように検出の間は約０であり、あるいは仮想的に接地され得る。例えばスイッチングコンポーネント４１５は検出の間デジット線を仮想的に接地する。いくつかの場合において、デジット線電圧５２５−ａは０から若干偏ってもよい。

ワード線電圧５１５−ａとプレート電圧５２０−ａが印加されている間デジット線電圧５２５−ａが接地に維持され、電荷は検出キャパシタ４２０に送られ得、その結果として検出キャパシタ電圧５３０が変化することとなる。例えば、検出キャパシタ電圧５３０は増加し得る。検出キャパシタ電圧５３０の変化はメモリセル１０５の記憶された状態により得る。例えば論理０が記憶されているなら、検出キャパシタ電圧５３０は検出キャパシタ電圧５３０−ｃに変化し得る。もし論理１が記憶されているならば検出キャパシタ電圧５３０は検出キャパシタ電圧５３０−ｄに変化し得る。検出キャパシタ電圧５３０−ｃと検出キャパシタ電圧５３０−ｄとの差は検出ウインドウ５３５−ａとして知られている。検出ウインドウ５３５−ａは、デジット線を仮想的に接地することに基づいて蓄積された電荷の大部分が抽出されるために他の検出スキームよりもここではより大きくなり得る。その記憶された論理状態は検出キャパシタ電圧５３０−ｃまたは５３０−ｄを参照電圧と比較することによって決定され得る。例えば参照電圧は検出キャパシタ電圧５３０−ｃと５３０−ｄとの間の値であり得る。

図８はこの開示の各種の実施態様に従って強誘電体メモリセルからの電荷の抽出をサポートするメモリアレイ１００−ａのブロック図８００を示す。メモリアレイ１００−ａは電子メモリ装置として参照され得、メモリコントローラ１４０−ａ及びメモリセル１０５−ｄを含み得、これらは図１、２、４及び６を参照して説明されたメモリコントローラ１４０およびメモリセル１０５の例であり得る。メモリコントローラ１４０−ａはバイアスコンポーネント８１０とタイミングコンポーネント８１５を含み図１ないし図７に説明されたメモリアレイ１００−ａを動作させ得る。メモリコントローラ１４０−ａはワード線１１０−ｄ、デジット線１１５−ｄ、検出コンポーネント１２５−ｄ、プレート２１０−ｃ、参照コンポーネント２２５−ｃ、スイッチングコンポーネント４１５−ｂと電子的に通信を行い得る。これらは図１、２及び図４から７を参照して説明されたワード線１１０、デジット線１１５、検出コンポーネント１２５、プレート２１０、参照コンポーネント２２５、スイッチングコンポーネント４１５の例である。いくつかの例において、スイッチングコンポーネント４１５−ｂは上記したようにデジット線１１５−ｄと電子的に通信をする。メモリアレイ１０５−ａはまたラッチ８２５を含む。メモリアレイ１００−ａのコンポーネントはお互いに電子的通信を行い、図１ないし図７を参照して説明された機能を実行する。いくつかの場合において、参照コンポーネント２２５−ｃ、検出コンポーネント１２５−ｄ及びラッチ８２５はメモリコントローラ１４０−ａのコンポーネントであり得る。

メモリコントローラ４１０−ａはワード線１１０−ｄ、検出コンポーネント１２５−ｄ、プレート１２０−ｃ、参照コンポーネント２２５−ｃおよびスイッチングコンポーネント４１５−ｂを、電圧をこれらのノードに印加することによって、活性化するように構成され得る。例えばバイアスコンポーネント８１０は上述されたようにメモリセル１０５−ｄを読み出しおよび書き込みするためにメモリセル１０５−ｄを動作するように電圧を印加するように構成され得る。いくつかの場合において、メモリコントローラ１４０−ａは図１を参照して説明されているように行デコーダ、列デコーダまたはその両方を含み得る。これはメモリコントローラ１４０−ａが１またはそれより多いメモリセル１０５をアクセスすることを可能とする。バイアスコンポーネント８１０はまた検出コンポーネント１２５−ｄのために参照信号を生成するために電圧を参照コンポーネント２２５−ｃに提供し得る。これにさらに加えるとバイアスコンポーネント８１０は検出コンポーネント１２５−ｄの動作のために電圧を供給し得る。

メモリコントローラ１４０−ａは例えば電圧をスイッチングコンポーネント４１５のトランジスタのゲートに加えることによってスイッチングコンポーネント４１５を活性化し得る。したがってメモリコントローラ１４０−ａはスイッチングコンポーネント４１５−ｂをデジット線１１５−ｄを仮想的に接地するように動作して、デジット線１１５−ｄを仮想的に接地することに基づいて検出コンポーネント１２０−ｄを活性化し得る。メモリコントローラ１４０−ａは強誘電体メモリセル１０５−ｄの選択に基づいて検出キャパシタを充電するように強誘電体メモリセル１０５−ｄの強誘電体キャパシタを動作し得る。さらに加えてメモリコントローラ１４０−ａは検出キャパシタの電圧を参照キャパシタの電圧と比較して強誘電体メモリセル１０５−ｄの論理値を読み出すようにし得る。

いくつかの場合、メモリコントローラ１４０−ａはタイミングコンポーネント８１５を使ってその動作を行い得る。例えばタイミングコンポーネント８１５は各種のワード線、デジッド線およびプレートをバイアスするためのタイミングを制御することができ、これはここに述べられているように、読み出しや書き込みのようなメモリ機能を行うためのスイッチング及び電圧の印加のタイミングを含んでいる。いくつかの場合において、タイミングコンポーネント８１５はバイアスコンポーネント８１０の動作を制御し得る。

参照コンポーネント２２５−ｃは検出コンポーネント１２５−ｄに対する参照信号を発生し得る。参照コンポーネント２２５−ｃは例えば参照信号を生成するように構成された回路をみ得る。いくつかの場合において、参照コンポーネント２２５−ｃは他の強誘電体メモリセル１０５である。いくつかの場合において、参照コンポーネント２２５−ｃは図３，５，７を参照して説明されたように二つの検出電圧の間の値を持つ電圧を出力するように構成される。または参照コンポーネント２２５−ｃは仮想接地電圧（すなわち約０ボルト）を出力するように設計されてもよい。

検出コンポーネント１２５−ｄは（デジット線１１５−ｄ）を介してメモリセル１０５−ｄからの信号を参照コンポーネント２２５−ｃからの参照信号と比較し得る。論理状態を決定する時に、検出コンポーネントはそれからラッチ８２５に出力を記憶し、メモリアレイ１００−ａを使う電子デバイスの動作にしたがって用いられ得る。

図９は本開示の各種の実施例にしたがって強誘電体メモリセルからの電荷の抽出をサポートするシステム９００の図である。システム９００は各種のコンポーネントを接続または物理的にサポートするためにプリント回路板であるかそれを含むデバイス９０５を含み得る。デバイス９０５はメモリアレイ１００−ｂを含んでもよく、これは図１及び図８に述べられたメモリアレイ１００の例であり得る。メモリアレイ１００−ｂはメモリコントローラ１４０−ｂおよびメモリセル１０５−ｅを含んでよく、これらは図１および図８を参照して説明されたメモリコントローラ１４０と図１，２，４，６，８を参照して説明されたメモリセル１０５の具体例であり得る。デバイス９０５はまたプロセッサ９１０ＢＩＯＳコンポーネント９１５、周辺コンポーネント９２０、入出力制御コンポーネント９２５を含み得る。デバイス９０５のこれらのコンポーネントはバス９３０を介してお互いに電子的通信を行い得る。

プロセッサ９１０はメモリコントローラ１４０−ｂを介してメモリアレイ１００−ｂを動作するように構成され得る。いくつかの場合において、プロセッサ９１０は図１及び図８を参照して説明されたメモリコントローラの機能を行う。例えばメモリコントローラ１４０−ｂは記憶された電荷を十分に抽出するためにメモリセル１０５−ｅを読んでいる間、デジット線１１５を仮想的に接地するためにスイッチングコンポーネントを活性化し得る。いくつかの場合において、メモリコントローラ１４０−ｂはプロセッサ９１０に統合され得る。プロセッサ９１０は汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、アプリケーション特定集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラム可能な論理デバイス、ディスクリートなゲートまたはトランジスタロジック、ディスクリートなハードウェアコンポーネント、またはこれらのタイプのコンポーネントの組み合わせであり得、プロセッサ９１０は、強誘電体メモリセルからの電荷抽出を含むここに述べられた各種のファンクション機能を行い得る。プロセッサ９１０は例えばデバイス９０５に各種の機能及びタスクを行わせるためにメモリアレイ１００−ａに記憶されているコンピュータ読み出し可能な命令を実行するように構成され得る。

ＢＩＯＳコンポーネント９１５はファームウェアとして動作する基本的な入力／出力システム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、これはシステム９００の各種のハードウェアコンポーネントを初期化し走らせることが可能である。ＢＩＯＳコンポーネント９１５はまたプロセッサ９１０と各種のコンポーネント例えば周辺コンポーネント９２０、入出力制御コンポーネント９２５等と間のデータフローをもまた管理し得る。ＢＩＯＳコンポーネント９１５は読み出し専用メモリ（ＲＯＭ）、フラッシュメモリまたは他のいかなる不揮発性メモリに記憶されたプログラムまたはソフトウェアを含み得る。

周辺コンポーネント９２０はいかなる入力または出力デバイス、またはこのデバイスに対するインターフェースであってもよく、これはデバイス９０５の中に集積される。例はディスクコントローラ、サウンドコントローラ、グラフィックコントローラ、イーザーネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルまたはパラレルポート、周辺コンポーネント相互接続（ＰＣＩ）または加速グラフポート（ＡＧＦＰ）スロットのような周辺カードスロットを含んでもよい。

入力／出力制御コンポーネント９２５はプロセッサ９１０と周辺コンポーネント９２０、入力デバイス９３５あるいは出力デバイス９４０間のデータ通信を管理し得る。入力／出力制御コンポーネント９２５はまたデバイス９０５に集積されていない周辺部を管理し得る。いくつかの場合、入力／出力制御コンポーネント９２５は外部の周辺部への物理的接続またはポートを表し得る。

入力９３５は入力をデバイス９０５またはそのコンポーネントに与えるデバイス９０５にとっての外部であるデバイスまたは信号を表し得る。これはユーザインターフェースまたは他のデバイスとのあるいは他のデバイスとの間のインターフェースを含む。いくつかの場合において、入力９３５は周辺デバイスコンポーネント９２０を介してデバイス９０５とのインターフェースになる周辺デバイスであってもよくまたは入力／出力制御コンポーネント９２５によって管理されてもよい。

出力デバイス９４０はデバイス９０５またはそのコンポーネントのいずれかからでも出力を受け取るように構成されたデバイス９０５の外側にあるデバイスまたは信号を表す。出力デバイス９４０の例はディスプレイ、音声スピーカ、印刷デバイス、他のプロセッサまたはプリント回路基板等を含み得る。いくつかの場合において、出力９４０は周辺コンポーネントデバイス９２０を介してデバイス９０５とインターフェースを取るための周辺デバイスであり得、入力／出力制御コンポーネント９２５によって管理され得る。

メモリコントローラ１４０−ｂ、デバイス９０５、およびメモリアレイ１００−ｂのコンポーネントはそれぞれの機能を実行するように設計された回路から作られ得る。これは各種の回路エレメント例えば導電線、トランジスタ、キャパシタ、インダクタ、レジスタ、増幅器、または他の活性または非活性エレメントのようにここに述べている機能を実行するように構成されているものを含み得る。

図１０はこの開示の各種の実施例にしたがって電荷抽出するように強誘電体メモリセルを動作するための方法１０００を図示するフローチャートを示す。方法１０００の動作は図１ないし９を参照して述べられたようにメモリアレイ１００によって実装され得る。例えば方法１０００の動作は図１，８，９を参照して述べたようにメモリコントローラ１４０によって実行され得る。いくつかの例において、メモリコントローラ１４０は以下に述べられた機能を行うためにメモリアレイ１００の機能要素を制御するために一組のコードを実行し得る。追加としてあるいはその代わりとしてメモリコントローラ１４０は特定目的のハードウェアを使って以下に述べる機能を実行する。

ブロック１００５においてこの方法は、図１ないし７を参照して述べたようにデジット線と電子的通信を行う強誘電体メモリセルを選択することを含み得る。いくつかの例において、ブロック１００５の動作が図１，８および９を参照して述べられるようにメモリコントローラ１４０によって行われ得る。

ブロック１０１０においてこの方法は図１ないし７を参照して述べたようにデジット線を仮想接地することを含む。いくつかの例において、ブロック１０１０の動作は図４、６、８を参照して述べたようにスイッチングコンポーネント４１５によって行われ得る。例えばデジッド線を仮想的に接地することはデジット線とセンスアンプとの間で電子的通信が行われるスイッチングコンポーネントを活性化することを含み得る。

ブロック１０１５においてこの方法は図１ないし７を参照して説明したようにデジット線を仮想的に接地することに基づいてデジット線と電子的通信を行うセンスアンプを活性化することを含む。いくつかの場合において、センスアンプは活性化されその間デジット線は仮想的に接地され得る。いくつかの例においてブロック１０１５の動作は図１，２、４、６，８を参照して述べたように検出コンポーネント１２５によって実行され得る。

この方法はまた電圧を強誘電体メモリセルの強誘電体キャパシタへ印加することを含む。例えばメモリコントローラ１４０は図１、８、９を参照して電圧源を制御しプレート電圧を強誘電体キャパシタへ印加し得る。いくつかの例において、この方法は電圧を強誘電体キャパシタに印加することに少なくとも一部は基づいてデジット線と電子的通信を行う検出キャパシタを充電することを含み、これはデジット線が接地されている間である。例えばメモリコントローラ１４０は図１，４，６，８及び９を参照して述べたように電圧を検出キャパシタへ印加するために負の電圧源である電圧源を制御し得る。この方法はセンスアンプを活性化することに少なくとも一部は基づいて検出キャパシタの電圧を参照電圧と比較することをまた含み得る。いくつかの例において、このことは、図１，２，４，６及び８を参照して説明されたように検出コンポーネント１２５によって行われ得る。

いくつかの場合において、装置が記載される。この装置は、方法１０００のような方法を実行するためのものであり得る。装置は、デジット線と電子通信する強誘電体メモリセルを選択し、デジット線を仮想的に接地し、デジット線を仮想的に接地することに少なくとも部分的に基づいてデジット線との通信をするセンスアンプを活性化する手段を含み得る。いくつかの場合において、センスアンプの活性化は、デジット線が仮想的に接地されている間にセンスアンプを活性化するための手段からなることができる。いくつかの場合において、デジット線を仮想的に接地することは、デジット線とセンスアンプとの間の電子通信に存在するスイッチングコンポーネントを活性化させるための手段を含むことができる。装置は、さらに強誘電体メモリセルの強誘電体キャパシタに電圧を印加し、デジット線が仮想的に接地されている間、強誘電体キャパシタに電圧を印加することに少なくとも部分的に基づいて、デジット線と電子通信する検出キャパシタを充電する手段と、センスアンプの活性化に少なくとも部分的に基づいて、検出キャパシタの電圧を参照電圧と比較する手段とをさらに含み得る。

図１１はこの開示の各種の実施形態にしたがって電荷抽出に対して、強誘電体メモリセルを動作するための方法１１００を図示するフローチャートを示す。方法１１００の動作は図１ないし９を参照して述べられるようにメモリアレイ１００によって実装され得る。例えば方法１１００の動作は図１，８，９を参照して述べられたようにメモリコントローラ１４０によって行われ得る。またいくつかの例において、メモリコントローラ１４０は以下に述べた動作を行うためにメモリアレイ１００の機能的要素を制御するように一組のコードを実行し得る。追加あるいは他の方法としてメモリコントローラ１４０は特定専用ハードウェアを使って以下に述べる機能を実行し得る。

ブロック１１０５において方法はデジット線を仮想的に接地するためにデジット線と電子的に通信しているスイッチングコンポーネントを活性化することを含み得て、ここで強誘電体メモリセルは図１ないし７を参照して述べられたようにデジット線と電子的通信関係にある。ある例においてはブロック１１０５の動作は図面１、８，９を参照して述べられたようにメモリコントローラ１４０によって行われる。

ブロック１１１０においてその方法は強誘電体キャパシタと電子的に通信を行う選択手段を用いて、強誘電体メモリセルを選択することを含み得て、ここで強誘電体メモリセルは選択コンポーネントと強誘電体キャパシタとからなり、選択コンポーネントは活性化され、電圧は図１ないし７を参照して説明されたように強誘電体メモリセルを選択することに基づいて強誘電体キャパシタへ印加される。ある実施形態においては、ブロック１１１０の動作が図の１，８，９を参照して述べられたようにメモリコントローラ１４０によって実行され得る。

ブロック１１１５においてこの方法はデジット線が仮想接地されている間強誘電体メモリセルと通信を行う検出キャパシタを充電することを含んでおり、その充電は強誘電体メモリセルに印加された電圧に基づいておりそして強誘電体メモリセルの蓄積された電荷は図１，７を参照して述べたようにスイッチングコンポーネントを介して検出キャパシタへ送ることからなる。ある例においては、ブロック１１１５の動作はメモリコントローラ１４０、スイッチングコンポーネント４１５および検出キャパシタ４２０によって図１ないし９を参照して述べられたように行われ得る。

ブロック１１２０において、この方法は図１ないし７を参照して述べたように検出キャパシタの電圧を参照電圧と比較することを含み得る。いくつかの例においては、ブロック１１２０の動作は図１，２，４，６および８を参照して述べたように検出コンポーネント１２５によって行われる。

この方法は充電電圧を検出キャパシタへ印加し、その間にスイッチングコンポーネントは不活性化されることと、それから電気的に検出キャパシタを充電電圧から分離することをさらに含み得る。例えばメモリコントローラ１４０は負の充電電圧を検出キャパシタへ加え得る。いくつかの場合、スイッチングコンポーネントは検出キャパシタと直列に接続されたトランジスタを含み、その方法は図４，６，８を参照して説明されたようにスイッチングコンポーネントを活性化し、デジット線を仮想的に接地するためにトランジスタのゲートへ電圧を印加することを含み得る。

いくつかの場合において、スイッチングコンポーネントはキャパシタと並列に接続されスイッチングコンポーネントを活性化するためのトランジスタを含み、この方法は充電電圧をそのキャパシタに加えることを含み、電子的にそのキャパシタの第１の端子を充電電圧から電気的に分離しキャパシタの第２の端子を仮想接地から電気的に分離するがこれは第６図に関して説明したようにである。いくつかの場合、メモリコントローラ１４０は正の充電電圧をキャパシタに印加し得る。

したがって方法１０００と１１００は強誘電体メモリセルからの電荷抽出を行う。方法１０００および１１００は可能な実装を説明しており、その動作とステップは他の実装が可能なように再配置され、そうでなければ変形させられるということを注意すべきである。いくつかの例においては、実施形態は２つまたはそれより多い方法１０００および１１００から組み合わされ得る。

いくつかの場合おいて、装置が記載される。この装置は、方法１１００のような方法を実行するためのものであってもよい。装置は、デジット線を仮想的に接地してデジット線と電子的に通信するスイッチングコンポーネントを活性化するものであって、強誘電体メモリセルがデジット線と電子的に通信し、デジット線が仮想的に接地されている間に強誘電体メモリセルと電子通信する検出キャパシタを充電し、充電は、強誘電体メモリセルに印加される電圧に少なくとも部分的に基づいており、強誘電体メモリセルに記憶された電荷をスイッチング部を介して検出キャパシタへ送出することと、検出キャパシタの電圧を参照電圧と比較することからなる手段を含み得る。

いくつかの場合において、装置はさらに、強誘電体キャパシタと電子的な通信を行う選択コンポーネントを使って強誘電体メモリセルを選択するものであって強誘電体メモリセルは選択コンポーネントと強誘電体キャパシタとからなり、スイッチングコンポーネントは活性化され電圧は強誘電体メモリセルを選択することに少なくとも一部分は基づいて強誘電体キャパシタに印加される手段をさらに含み得る。いくつかの場合において、その装置はさらに、仮想接地からデジット線を分離するためにスイッチングコンポーネントを非活性化する手段を含み得る。いくつかの場合においては、スイッチングコンポーネントは、検出キャパシタと直列に接続されたトランジスタからなり得、その装置はさらにそのトランジスタが非活性の間に、充電電圧を検出キャパシタへ印加し、そして検出キャパシタを充電電圧から電気的に分離する手段を含み得る。

いくつかの場合においては、スイッチングコンポーネントを活性化することは、トランジスタのゲートにゲート電圧を加える手段からなってもよく、そのゲート電圧は負であり、トランジスタの閾値電圧の大きさと等しいかより大きい大きさをもち、そしてその検出キャパシタに加えられる充電電圧は負である。いくつかの場合において、トランジスタは、ｐ型電界効果トランジスタ（ＦＥＴ）からなってもよい。いくつかの場合において、スイッチングコンポーネントは、キャパシタに並列に接続されたトランジスタからなってもよく、スイッチングコンポーネントを活性化することは、充電電圧をキャパシタへ印加し、キャパシタの第１の端子を充電電圧から電気的に分離し、そしてキャパシタの第２の端子を接地から電気的に分離する手段からなり得る。いくつかの場合においては、充電電圧をキャパシタに印加することは、正の充電電圧を加えることからなってもよい。いくつかの場合においては、検出キャパシタの電圧を参照電圧と比較することは検出キャパシタと電子的に通信を行うセンスアンプを活性化する手段からなってもよい。いくつかの場合において、検出キャパシタの電圧を参照電圧と比較することは、センスアンプと電子的な通信状態にある参照キャパシタを充電し、検出キャパシタの電圧を参照キャパシタの電圧と比較する手段とからなってもよい。

いくつかの場合において、装置が記載される。装置は、方法１１００のような方法を行なうものであってもよい。装置は、デジット線を仮想的に接地するためにスイッチングコンポーネントを動作する手段とデジット線を仮想的に接地することに少なくとも部分的は基づいてセンスアンプを活性化する手段を含み得る。いくつかの場合において、その装置はさらにデジット線が仮想的に接地されている間センスアンプを活性化する手段を含む。いくつかの場合において、装置は強誘電体メモリセルの論理値を読むために検出キャパシタの電圧を参照キャパシタの電圧と比較する手段をさらに含んでもよい。装置はさらに強誘電体メモリセルと電子的通信を行うデジット線を仮想的に接地するようにスイッチングコンポーネントを動作する手段であってそれは、強誘電体メモリセルを選択するために選択コンポーネントを活性化しそして強誘電体メモリセルの選択に少なくとも基づいて検出キャパシタを充電するために強誘電体メモリセルの強誘電体キャパシタを動作する手段を含み得る。

ここでの記載は例を挙げるものであって請求項に述べられた範囲あるいは用途または例を制限するものではない。開示の範囲から離れることなしに説明された要素の機能および構成の変形がなされ得る。各種の例は各種の方法やコンポーネントを適切なものとして省略したり置き換えたり加えたりし得る。いくつかの例について述べられた特徴は他の例と組み合わされ得る。

添付図面と関係してここに述べられた記載は例の構成を説明しているものであって実装されてよいものあるいは請求の範囲内にあるものの全ての例を示しているものではない。ここで使われている用語「例」「例示」は「一例、例または例示として働く」を意味するのであって「望ましくは」または「他の例に対して優位なもの」ということではない。詳細な説明は説明された技術の理解を提供するために特別な詳細を含むものである。しかしながらこれらの技術はこれらの特別な詳細無しにも実施し得る。いくつかの例において、周知の構造やデバイスが説明された例の概念を曖昧にすることを避けるためにブロック図の形で示されている。

添付の図において同様なコンポーネント同様な特徴は同じ参照ラベルを持ち得る。さらに同じタイプの各種のコンポーネントは、類似のコンポーネントの中で区別を明らかにするダッシュと第２のラベルをその参照ラベルの後につけることによって明確にされ得る。第１の参照ラベルが明細書中に使われるとき、その記載は第２の参照ラベルに関係なしに同じ第１の参照ラベルを持っている同様のコンポーネントのどれか一つに適用される。

ここに述べられた情報及び信号は各種の異なった技術または技巧を用いて表され得る。例えばデータ、命令、コマンド、情報、信号、ビット、シンボルそしてチップは上記記載を通して参照されているが、これらは電圧、電流、電磁波、磁界、または粒子、光の場または粒子またはこれらのいかなる組み合わせによって表わすことができる。いくつかの図面は信号を単一信号として例示し得る。しかしながらその信号は１つのバスの信号を表してもよくそしてそのバスは各種のビット幅を持っていてよいということは当業者にとって理解されるであろう。

ここで用いられているように用語「仮想接地」はほぼ０ボルト（０Ｖ）の電圧に維持されているが地面に直接的には繋がっていないかもしれない電気回路のノードを参照する。したがって仮想接地の電圧は一時的には変動し安定状態においてはほぼ０ボルトに戻り得る。仮想接地は演算増幅器および抵抗からなる電圧分割のような各種の電気回路部材を用いて実装し得る。他の実装もまた可能である。

用語「電子的通信」はコンポーネント間の電子的流れをサポートするコンポーネント間の関係を参照する。これはコンポーネント間の直接的な接続を含んでもよくまた中間的なコンポーネントを含んでもよい。電子的通信におけるコンポーネントは電子または信号を積極的にやり取りしてもよく（例えばエネルギー化回路）または電子または信号を積極的にはやり取りしなくてもよい（例えば非エネルギー化回路）が回路がエネルギー化されるときには電子や信号をやり取りするように構成または動作可能であり得る。例えば、物理的にスイッチ（例えばトランジスタ）を介して接続されている２つのコンポーネントはスイッチの状態（すなわち開または閉）によらずに電子的通信を行っている。

ここで述べられているデバイスは、メモリアレイ１００を含んでおり、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ガリウムアルセナイド、ガリウムニトライド等の半導体基板上に形成され得る。いくつかの場合では、基板は半導体ウエハである。他の場合には、その基板はシリコンオンインシュレータ（ＳＯＩ）基板であってもよくこれは例えばシリコンオングラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）または他の基板上での半導体材料のエピタキシャル層であり得る。基板または基板の小領域の導電性はホスホロスやボロンまたはアルセニックを含むがこれに限定されない各種の化学種を使ってドーピングを通して制御され得る。ドーピングはイオン注入法または他のドーピング手段によって基板の初期の形成又は成長の間に行われ得る。

ここで述べられたトランジスタまたは複数のトランジスタは電界効果トランジスタ（ＦＥＴ）を表してもよくそしてソース、ドレイン、ゲートを含む三端子デバイスからなる。その各端子は導電材料、例えば金属を介して他の電子エレメントに接続され得る。ソースとドレインは導電性があってもよくそして多量にドーピングされ例えばディジェネレイト（ｄｅｇｅｎｅｒａｔｅ）な半導体領域からなり得る。ソースとドレインは軽くドーピングされた半導体領域またはチャネルによって分離されて得る。そのチャネルは（ｎ型）（すなわち多数キャリアが電子）ならばその時はＦＥＴはｎ型ＦＥＴとして参照される。もしそのチャンネルがｐ型（より多数のキャリアがホール）ならばその時ＦＥＴはｐ型ＦＥＴとして参照される。そのチャンネルは絶縁ゲート酸化物によって上部を覆われてもよい。そのチャンネルの導電性は電圧をゲートに印加することによって制御され得る。例えば正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することによってチャネルが導電性となるかもしれない。そのトランジスタの閾値電圧より大きいか等しい電圧がそのトランジスタのゲートに与えられるときに、そのトランジスタはオンまたは活性化されてもよい。そのトランジスタの閾値電圧よりも小さい電圧がそのトランジスタのゲートに与えられたときに、そのトランジスタはオフまたは不活性化され得る。

この開示に関係して説明される各種の図示されたブロック、コンポーネントおよびモジュールは汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブルロジックデバイス、ディスクリートなゲートまたはトランジスタロジック、ディスクリートなハードウェアコンポーネントまたはここに述べられたような機能を行うように設計されたそれらのいかなる組み合わせによって実装されまたは実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、その代わりのものとしてはそのプロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、状態マシンであり得る。プロセッサは計算デバイスの組み合わせ（例えばＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサＤＳＰコアと接続される１またはそれより多いマイクロプロセッサあるいは他のいかなるこのような構成との組み合わせ）として実装され得る。

ここで述べられている機能はハードウェア、プロセッサで実行されるソフトウェア、ファームウェアまたはそれらのいかなる組み合わせによっても実装し得る。もしプロセッサによって実行されるソフトウェアとして実装されるならばその機能はコンピュータ読み出し可能な媒体上の１またはそれより多い命令またはコードとして記憶されあるいは送信され得る。他の例および実装はこの開示と添付請求範囲の範囲内に入る。例えばソフトウェアの性質のために、ここに述べられている機能がプロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリングまたはこれらのいかなるものの組み合わせを使って実装される。機能を実装するための特徴は機能の各部分が異なる物理的な位置で実装されるように分散されていることを含んでいろいろな位置に物理的に配置され得る。また請求項を含んでここに述べられているように事項のリストとして使われる「ｏｒ」は（例えば「少なくとも１つ」、または「１またはそれより多いものとのような句が前につく事項のリスト」）例えばＡ、Ｂ又はＣの少なくとも１つのリストはＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣ又はＡＢＣ（すなわちＡとＢとＣ）のような包含リストを示す。

コンピュータで読み出し可能な媒体は非遷移コンピュータ記憶媒体と１つの場所から他の場所へコンピュータプログラムの転送を効率よく行うための媒体を含む通信媒体の両方を含む。非遷移記憶媒体は汎用または専用コンピュータによってアクセスされる入手可能な媒体でもよい。例示としてそして制限ではないのであるが、非遷移型コンピュータ読み出し可能媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能でプログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光学ディスク記憶デバイス、磁気ディスク記憶デバイスまたは他の磁気記憶デバイスまたは他のいかなる非遷移媒体からなり、これらは、命令またはデータ構造の形で所望プログラムコード手段を実行または記憶するために使われ、そしてこれらは汎用または専用コンピュータまたは汎用および専用プロセッサによってアクセスされることができる。

またいかなる接続もコンピュータ読み取り可能な媒体として適切に名付けられる。例えばそのソフトウェアがウェブサイト、サーバまたは他の遠隔送信元から、同軸ケーブル、ファイバ光ケーブル、ツイストゥドゥペア、デジタル加入者ライン（ＤＳＬ）、赤外線、無線、マイクロ波のような無線技術をつかって送られてくるならば、そのとき同軸ケーブル、ファイバ光ケーブル、ツイストウッドペア、デジタル加入者線（ＤＳＬ）、赤外線、無線、マイクロ波のような無線テクノロジを使ったこのようなものは媒体の定義の中に含まれる。ディスクおよびここで使われるディスクはＣＤ、レーザディスク、光ディスク、デジカルバーサファイルディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここでディスクは通常データを磁気的に再生し、一方ディスクはデータをレーザで光学的に再生する。上記の組み合わせもまたコンピュータ読み出し可能媒体の範囲内に含まれている。

この記載は当業者がこの開示を作りまたは用いることを可能にするために提供される。この開示の様々な変形は当業者にとって直ちに明らかでありここに提示された一般的な原理はこの開示の範囲から離れない限り他の様々な変形に対して適用できる。したがってこの開示はここに述べられた例や設計に制限されるわけではなくここに開示された原理と新規な特徴とに一致するもっとも広い範囲が与えられるべきものである。

Claims (22)

1. 強誘電体メモリセルを動作する方法であって、
   デジット線と電子的に通信する前記強誘電体メモリセルを選択することと、
   前記デジット線を仮想的に接地するために、前記デジット線と電子的に通信するスイッチングコンポーネントを活性化することであり、前記スイッチングコンポーネントは、前記スイッチングコンポーネントおよびキャパシタが並列に接続されている場合に前記キャパシタに充電電圧を印加することに少なくとも一部基づいて活性化されることと、
   前記デジット線を仮想的接地にすることに少なくとも一部基づいて、前記デジット線と電子的に通信するセンスアンプを活性化すること
   を含む、方法。
2. 請求項１に記載の方法であって、
   前記センスアンプを活性化することは、
   前記デジット線が仮想的に接地されている間に、前記センスアンプを活性化すること
   をさらに含む、方法。
3. 請求項１に記載の方法であって、
   前記スイッチングコンポーネントは、前記デジット線と前記センスアンプとの間で電子的に通信する、方法。
4. 請求項１に記載の方法であって、
   電圧を前記強誘電体メモリセルの強誘電体キャパシタに印加することと、
   前記デジット線が仮想的に接地されている間に、前記電圧を前記強誘電体キャパシタに印加することに少なくとも一部基づいて、前記デジット線と電子的に通信する検出キャパシタを充電することと、
   前記センスアンプを活性化することに少なくとも一部分基づいて、前記検出キャパシタの電圧を参照電圧と比較すること
   をさらに含む、方法。
5. 強誘電体メモリセルを動作する方法であって、
   デジット線を仮想的に接地するために前記デジット線と電子的に通信するスイッチングコンポーネントを活性化することであり、前記強誘電体メモリセルは前記デジット線と電子的に通信し、前記スイッチングコンポーネントは、前記スイッチングコンポーネントおよびキャパシタが並列に接続されている場合に前記キャパシタに充電電圧を印加することに少なくとも一部基づいて活性化されることと、
   前記デジット線が仮想的に接地されている間、前記強誘電体メモリセルと電子通信する検出キャパシタを充電することであり、前記充電は、前記強誘電体メモリセルに印加される電圧に少なくとも一部基づいており、前記スイッチングコンポーネントを介して前記強誘電体メモリセルの蓄積された電荷を前記検出キャパシタへ送出することを含むことと、
   前記検出キャパシタの電圧を参照電圧と比較すること
   を含む、方法。
6. 請求項５に記載の方法であって、
   強誘電体キャパシタと電子的に通信する選択コンポーネントを使って前記強誘電体メモリセルを選択することであり、前記強誘電体メモリセルは前記選択コンポーネントと前記強誘電体キャパシタとを含み、前記スイッチングコンポーネントは活性化され、前記電圧は前記強誘電体メモリセルの選択に少なくとも一部基づいて前記強誘電体キャパシタに印加されること
   をさらに含む、方法。
7. 請求項５に記載の方法であって、
   前記デジット線を仮想接地から分離するために、前記スイッチングコンポーネントを非活性化することをさらに含む、方法。
8. 請求項５に記載の方法であって、
   前記スイッチングコンポーネントはトランジスタを含み、前記スイッチングコンポーネントを活性化することは、
   前記キャパシタの第１の端子を前記充電電圧から電気的に分離することと、
   前記キャパシタの第２の端子を仮想接地から電気的に分離すること
   を含む、方法。
9. 請求項８に記載の方法であって、
   前記充電電圧を前記キャパシタに印加することは、
   正の充電電圧を印加することを含む、方法。
10. 請求項５に記載の方法であって、
    前記検出キャパシタの電圧を前記参照電圧と比較することは、
    前記検出キャパシタと電子的に通信するセンスアンプを活性化させること
    を含む方法。
11. 請求項１０に記載の方法であって、
    前記検出キャパシタの前記電圧を前記参照電圧と比較することは、
    前記センスアンプと電子的に通信する参照キャパシタを充電することと、
    前記検出キャパシタの前記電圧を前記参照キャパシタの電圧と比較すること
    を含む方法。
12. 電子メモリ装置であって、
    強誘電体キャパシタと、デジット線と電子的に通信する選択コンポーネントとを含む強誘電体メモリセルと、
    スイッチングコンポーネントを介して前記デジット線と電子的に通信する検出キャパシタであり、前記スイッチングコンポーネントは、キャパシタと並列に接続されるように動作可能であり、前記スイッチングコンポーネントは、前記スイッチングコンポーネントが前記キャパシタと並列に接続されている場合に前記キャパシタに印加された電圧に少なくとも一部基づいて、検出動作の間に前記デジット線を仮想的に接地するように動作可能である、前記検出キャパシタと、
    前記検出キャパシタと電子的に通信するセンスアンプと
    を含む、電子メモリ装置。
13. 請求項１２に記載の電子メモリ装置であって、
    前記検出キャパシタのキャパシタンスは、前記デジット線の固有なキャパシタンスよりも大きい、電子メモリ装置。
14. 請求項１２に記載の電子メモリ装置であって、
    前記センスアンプと電子的に通信する参照キャパシタをさらに含む、電子メモリ装置。
15. 請求項１４に記載の電子メモリ装置であって、
    前記参照キャパシタと前記検出キャパシタとは同じキャパシタンスを有する、電子メモリ装置。
16. 請求項１２に記載の電子メモリ装置であって、
    前記スイッチングコンポーネントは、ｐ型電界効果トランジスタ（ＦＥＴ）を含む、電子メモリ装置。
17. 電子的メモリ装置であって、
    強誘電体キャパシタと選択コンポーネントとを含む強誘電体メモリセルと、
    デジット線を介して前記選択コンポーネントと電子的に通信するセンスアンプと、
    前記選択コンポーネントおよび前記センスアンプと電子的に通信するコントローラであり、前記コントローラは、
    前記デジット線を仮想的に接地するようにスイッチングコンポーネントを動作することであり、前記スイッチングコンポーネントは、前記スイッチングコンポーネントおよびキャパシタが並列に接続されている場合に前記キャパシタに印加された充電電圧に少なくとも一部基づいて、前記デジット線を仮想的に接地するように動作可能であることと、
    前記デジット線を仮想的に接地することに少なくとも一部基づいて前記センスアンプを活性化すること
    を動作可能である、前記コントローラと
    を含む、電子メモリ装置。
18. 請求項１７に記載の電子メモリ装置であって、
    前記コントローラは、前記デジット線が仮想的に接地されている間に、前記センスアンプを活性化するように動作可能である、電子メモリ装置。
19. 請求項１７に記載の電子メモリ装置であって、
    前記スイッチングコンポーネントを介して前記デジット線と電子的に通信を行う検出キャパシタをさらに含む、電子メモリ装置。
20. 請求項１９に記載の電子メモリ装置であって、
    前記センスアンプと電子的に通信を行う参照キャパシタをさらに含む、電子メモリ装置。
21. 請求項２０に記載の電子メモリ装置であって、
    前記コントローラは、前記強誘電体メモリセルの論理値を読み取るために、前記検出キャパシタの電圧を前記参照キャパシタの電圧と比較するように動作可能である、電子メモリ装置。
22. 請求項１７に記載の電子メモリ装置であって、
    前記コントローラは、
    前記強誘電体メモリセルと電子的に通信する前記デジット線を仮想的に接地するように前記スイッチングコンポーネントを動作することと、
    前記強誘電体メモリセルを選択するために前記選択コンポーネントを活性化することと、
    前記強誘電体メモリセルを選択することに少なくとも一部基づいて検出キャパシタを充電するために前記強誘電体メモリセルの前記強誘電体キャパシタを動作させることと
    を動作可能である、電子メモリ装置。

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