JP6935416B2 - 蓄積コンポーネントの分離を備えたメモリセルセンシング - Google Patents

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Description

本特許出願は、その譲受人に与えられた２０１６年３月１１日出願のＶｉｍｅｒｃａｔｉによる名称“蓄積コンポーネントの分離を備えたメモリセルセンシング”の米国特許出願番号１５／０６７，９５４の優先権を主張する２０１７年３月３日出願の名称“蓄積コンポーネントの分離を備えたメモリセルセンシング”の特許協力条約出願番号ＰＣＴ／ＵＳ２０１７／０２０６８７の優先権を主張し、それら各々は、本明細書にその全体が参照により明確に組み込まれる。
以下は、概してメモリデバイスに関し、より具体的には蓄積コンポーネントの分離を備えたメモリセルセンシングに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイスに情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み、又はプログラミングし得る。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばフラッシュメモリは、外部電源が存在しない場合であっても長時間、データを蓄積できる。揮発性メモリ、例えばＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は読み出し速度等の性能の利点を提供し得る。
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性メモリデバイスと比較して向上した性能を有し得る。ＦｅＲＡＭの性能は、ＦｅＲＡＭアレイに使用されるコンデンサから抽出される信号を増加させることによって更に向上され得る、しかしながら、コンデンサから抽出される信号を増加させることは、（例えば、過充電を介して）コンデンサにストレスを与え、ＦｅＲＡＭを損傷し得る。
本明細書の開示は、以下の図面に言及し、以下の図面を含む。
本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持するメモリセルの例示的な回路を説明する。 本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持する強誘電体メモリセルに対する例示的ヒステリシス曲線を説明する。 本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持する強誘電体メモリセルを動作するための図を説明する。 本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持するメモリアレイを説明する。 本開示の様々な実施形態に従ったデジット線の分離を備えたメモリセルセンシングを支持する、メモリアレイを含むシステムを説明する。 本開示の様々な実施形態に従ったデジット線の分離を備えたメモリセルセンシングのための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったデジット線の分離を備えたメモリセルセンシングのための１つ以上の方法を説明するフローチャートである。
メモリセルセンシングの正確性は、メモリセルのコンデンサが過充電になることを防止するセンシングスキームを用いることによって、セルにストレスを与えずに向上し得る。例えば、メモリセルコンデンサは、読み出し動作中にメモリセルアレイのデジット線から電気的に分離され得、それは、読み出し動作中にコンデンサに印加される電圧を制限し得、それ故、過充電の可能性を削減する。
強誘電体メモリセルを含む、メモリアレイ内のメモリセルは、ワード線及びデジット線ンによりアクセスされ得る。アクセスは、セルへの書き込み（例えば、論理状態の蓄積）又はセルの読み出し（例えば、蓄積された論理状態の読み出し）を含み得る。各セルは、セルの論理値を蓄積するのに用いられる強誘電体コンデンサ又はその他の蓄積コンポーネントを有し得る。単一のデジット線は、複数のメモリセルを接続し、読み出し動作中に活性化された場合にメモリセルの蓄積された論理状態を判定するのに使用されるセンスアンプに接続され得る。例えば、活性化されたセンスアンプはセルから抽出された信号（例えば、電圧）を参照信号と比較し得る。
セルから抽出される電荷がより大きいほど、蓄積状態を判定するために読み出し可能な信号はより大きくなる。より大きな信号は読み出しの正確性を増加し得る。セルのコンデンサから抽出された電荷の量は、読み出し動作中に強誘電体コンデンサのプレートに、より高い（すなわち、押し上げられた）電圧を印加することによって増加し得る。しかしながら、高いプレート電圧は、センスアンプが活性化された場合にコンデンサが過充電の影響をより受けやすくし得る。例えば、センスアンプが活性化された場合にコンデンサにかかる電圧のスパイクと、押し上げられたプレート電圧とに起因して、コンデンサにかかる総電圧は定格電圧閾値を超え得る。強誘電体材料の破損評価を超える幾つかの場合、それは、（例えば、内部短絡を介して）コンデンサに損傷をもたらし得る。ストレスが与えられたコンデンサは、予測不可能な挙動を示し得、又は寿命の減少に悩まされ得る。そうしたセルコンデンサへのストレスを避けるために、コンデンサは、センスアンプが活性化される前にデジット線から分離され得る。
後述するように、強誘電体メモリセルのコンデンサは、読み出し動作中にデジット線から分離され得、それ故、センスアンプから分離され得る。コンデンサは、メモリセルの選択コンポーネント（例えば、トランジスタ）の不活性化により分離され得、それは、デジット線及びコンデンサによる電荷共有を防止し得る。コンデンサの分離は、コンデサにストレスを与えずに読み出し動作中に使用されるより大きな電圧を可能にし得、それ故、メモリセルの破壊又は危険についての懸念を少なくしつつ読み出しの正確性の増加を可能にし得る。
上で紹介された開示の特徴は、メモリセルの文脈において以下で更に記述される。蓄積コンポーネントの分離を備えたメモリセルセンシングに対する具体例が続いて記述される。開示のこれら又はその他の特徴は、読み出し動作中の蓄積コンポーネントの分離に関する装置図、システム図、及びフローチャートにより更に説明され、それらの図を参照しながら記述される。
図１は、本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合では、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び放電されるコンデンサは２つの論理状態を表し得る。ＤＲＡＭアーキテクチャは一般的にそうした設計を使用し得、用いられるコンデンサは、線形電気分極特性を備えた誘電体材料を含み得る。対照的に、強誘電体メモリセルは、誘電体材料として強誘電性を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点が以下で論じられる。
読み出し及び書き込み等の動作は、適切なワード線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実行され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個々の線に電位を印加することを含み得る。幾つかの場合では、デジット線１１５はビット線と称され得る。ワード線１１０及びデジット線１１５は、導電性材料で作られてもよい。幾つかの例では、ワード線１１０及びデジット線１１５は金属（例えば、銅、アルミニウム、金、タングステン等）で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化することによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。ワード線１１０及びデジット線１１５の交点はメモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの蓄積コンポーネント、例えばコンデンサは、選択デバイスによってデジット線から電気的に分離され得る。ワード線１１０は、選択デバイスに接続され得、選択デバイスを制御し得る。例えば、選択デバイスはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０の活性化は、メモリセル１０５のコンデンサとその対応するデジット線１１５との電気的接続をもたらす。デジット線は、メモリセル１０５を読み出すかメモリセル１０５に書き込むかの何れかのためにその後アクセスされ得る。幾つかの場合では、ワード線１１０は、特定のメモリセル１０５が読み出し動作のために選択された後に読み出し動作中に不活性化され得る。以下に更に詳述されるように、この技術は、センスコンポーネント１２５の活性化によりデジット線電圧が変更される前にメモリセル１０５の蓄積コンポーネント（例えば、コンデンサ）をその対応するデジット線から分離することによってメモリセル１０５上のストレスを防止し得る。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信された行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。したがって、ワード線１１０及びデジット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。
アクセスすると、メモリセル１０５は、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、関連するデジット線１１５の信号（例えば電圧）を参照信号（図示せず）と比較し得る。デジット線１１５が参照電圧よりも高い電圧を有する場合、続いてセンスコンポーネント１２５は、メモリセル１０５の蓄積状態が論理１又はその逆であるかを判定し得る。センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。幾つかの場合では、センスコンポーネント１２５は、センスアンプを含み得、又はセンスアンプと称され得る。メモリセル１０５の検出された論理状態は、列デコーダ１３０を通じて、出力１１３５としてその後出力され得る。センスコンポーネント１２５の性能は、メモリセル１０５の蓄積状態を表す信号間の差が大きい場合により正確になり得る。それ故、メモリセル１０５の蓄積状態に対応する信号間の差を増加させるセンシングスキームが用いられ得る。
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセット又は書き込みされ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個々のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、論理値がメモリセル１０５に蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体コンデンサの場合、メモリセル１０５は、強誘電体コンデンサに電圧を印加することによって書き込まれる。このプロセスは、より詳細に以下で論じられる。
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために再書き込み又はリフレッシュ動作が実行され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作の後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、それ故、行中の幾つか又は全てのメモリセル１０５は再書き込みが必要であり得る。
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、１秒間に１０回のリフレッシュ動作がＤＲＡＭに対して用いられ得、それは、著しい消費電力をもたし得る。より大きなメモリアレイの増加と共に、消費電力の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を阻害し得る（例えば、電力供給、発熱、材料限界等）。
強誘電体メモリセルは、しかしながら、その他のメモリアーキテクチャと比較して改善された性能をもたらし得る有益な特性を有し得る。例えば、強誘電体メモリセルは蓄積された電荷の劣化に影響を受けにくい傾向があるため、強誘電体メモリセル１０５を用いるメモリアレイ１００は、ごく僅かなリフレッシュ動作を要求し得るか又は全く要求し得ず、それ故、動作のためにより少ない電力を要求し得る。また、センシングのためにより大きな信号が使用される本明細書に記載のセンシングスキームを用いることは、メモリセル１０５のサイズを削減することを可能にし得、それは、その他のセンシングスキームを用いるその他のアレイと比較して消費電力の削減を可能にし得る。
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じてメモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作中に使用される様々な電位をも生成及び制御し得る。例えば、メモリコントローラ１４０は、センシング中にデジット線１１５を、例えば対応するコンデンサから分離するために選択コンポーネントを動作し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、存続期間は調整又は変更され得、メモリアレイ１００を動作するための様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
本明細書で論じられるように、ある論理状態に初期化された強誘電体メモリセル１０５が選択され得る。デジット線１１５は、センスコンポーネント１２５によって使用される閾値電圧まで増加し得る。センスコンポーネント１２５の活性化よりも前に、セル１０５の論理状態を蓄積するのに使用されるコンデンサはデジット線１１５から分離され得る。したがって、例えば、より高い読み出し電圧が使用される場合に、メモリセル１０５のコンデンサは、読み出し動作中に過充電されることから防止され得る。この種のセンシングスキームは、コンデンサにストレスを与えずにセンスアンプによりセンシングされる信号を増加し得、読み出し動作の正確性を向上させ得る。
図２は、本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持する例示的回路２００を説明する。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得る強誘電体メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。回路２００は、プレート２１０及びセル底部２１５を含む導電端子を含み得るコンデンサ２０５等の論理蓄積コンポーネントを含む。これらの端子は絶縁性強誘電体材料によって分離され得る。上述したように、コンデンサ２０５を充電又は放電する、すなわち、コンデンサ２０５の強誘電体材料を分極することによって様々な状態が蓄積され得る。コンデンサ２０５の分極に必要な総電荷は、残留分極（Ｐｒ）値と称され得る。コンデンサ２０５の総電荷の半分に達するコンデンサ２０５の電圧は抗電圧（coercive voltage（ＶＣ））と称され得る。
コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得又はセンスされ得る。コンデンサ２０５はデジット線１１５−ａと電子通信し得る。コンデンサ２０５は、それ故、選択コンポーネント２２０が不活性化された場合にデジット線１１５ａ−ａから分離され得、コンデンサ２０５は、強誘電体メモリセル１０５−ａを選択するために選択コンポーネント２２０が活性化された場合に、選択コンポーネント２２０を介してデジット線１１５−ａに接続され得る。言い換えれば、強誘電体メモリセル１０５−ａは、強誘電体メモリセル１０５−ａが選択コンポーネント２２０及び強誘電体コンデンサ２０５を含む場合に、強誘電体コンデンサ２０５と電子通信する選択コンポーネント２２０を使用して選択され得る。幾つかの場合では、選択コンポーネント２２０はトランジスタであってもよく、その動作は、トランジスタのゲートに電圧（例えば、活性化電圧）を印加することによって制御され得、ここで、該電圧の大きさは、トランジスタの閾値よりも大きい。ワード線１１０−ａは、選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加される電圧は、トランジスタのゲートに印加され得、コンデンサ２０５をデジット線１１５−ａと接続する。
図２に示した例では、コンデンサ２０５は強誘電体コンデンサである。コンデンサ２０５のプレート間の強誘電体材料に起因して、以下のより詳細が論じられるように、コンデンサ２０５は、デジット線１１５−ａに接続されても放電されないかもしれない。代わりに、プレート２１０は、外部電圧によってバイアスされ得、コンデンサ２０５上の蓄積電荷の変化をもたらす。蓄積電荷の変化は、コンデンサ２０５の初期の論理状態、すなわち蓄積された初期の状態が論理１又は論理０の何れであるかに依存する。蓄積電荷の変化は、メモリセル１０５−ａの蓄積された論理状態を判定するためにセンスコンポーネント１２５−ａによって参照（例えば、参照電圧）とその後比較され得る。
具体的なセンシングスキーム又はプロセスは多くの形式をとり得る。一例では、デジット線１１５−ａは、固有の静電容量を有し得、プレート２１０に印加された電圧に応じてコンデンサ２０５が充電又は放電すると非ゼロの電圧を発現し得る。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは、（例えば、ｐＦオーダの）無視できない静電容量をもたらす長さをデジット線１１５−ａが有し得るように、多くのメモリセル１０５に接続し得る。デジット線１１５−ａの後続の電圧は、コンデンサ２０５の初期の論理状態に依存し得、センスコンポーネント１２５−ａは、この電圧を参照コンポーネント２２５によって提供された参照電圧と比較し得る。例えば、プレート２１０に電圧が印加され得、コンデンサ底部２１５における電圧は、蓄積電荷に関連して変化し得る。コンデンサ底部２１５における電圧は、センスコンポーネント１２５−ａにおける参照電圧と比較され得、参照電圧との比較は、印加された電圧から生じるコンデンサの２０５の電荷の変化を示し得、それ故、メモリセル１０５−ａに蓄積された論理状態を示し得る。コンデンサ２０５の電荷と電圧との関係は、図３を参照しながら更に詳細が記述される。
メモリセル１０５−ａを書き込むために、コンデンサ２０５に電圧が印加され得る。様々な方法が使用され得る。一例では、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、選択コンポーネント２２０はワード線１１０−ａを通じて活性化され得る。デジット線１１５−ａを通じてプレート２１０とコンデンサ底部２１５との電圧を制御することによって、コンデンサ２０５にかかる電圧が印加され得る。論理０を書き込むために、プレート２１０は高くされ得、すなわち正の電圧が印加され得、コンデンサ底部２１５は低くされ得、すなわち、グランドに接続され得、事実上接地され得、又は負の電圧が印加され得る。論理１を書き込むために反対のプロセスが実行され、すなわち、プレート２１０が低くされ、コンデンサ底部２１５が高くされる。プレート２１０に印加される電圧は書き込み電圧と称され得る。
コンデンサ２０５の読み出し及び書き込み動作は、強誘電体デバイスと関連する非線形特性の結果であり得る。図３は、本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持する強誘電体メモリセルに対するヒステリシス曲線３００を有するそうした非線形特性の例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、強誘電体メモリセルの書き込み及び読み出しプロセス夫々の一例を説明する。ヒステリシス曲線３００は、電圧Ｖの関数として強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
強誘電体材料は、自発的電気分極の特徴があり、すなわち、それは、電界がない場合には非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びチタン酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電位分極は維持され得、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して十分に減少し得る。これは、幾つかのＤＲＡＭアーキテクチャに対して上述したように、リフレッシュ動作を実行する必要性を削減し得る。
ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。一例として、強誘電体材料が負の極性を有する場合、端子には正の電荷が蓄積し得る。同様に、強誘電体材料が正の極性を有する場合、端子には負の電荷が蓄積し得る。また、ヒステリシス曲線３００の電圧は、コンデンサにかかる電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該の端子に正の電圧が印加され、第２の端子を接地に維持することによって印加される。負の電圧は、当該の端子を接地に維持し、第２の端子に正の電圧を印加することによって印加され、すなわち、正の電圧は、当該の端子をマイナスに分極されるように印加される。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
ヒステリシス曲線３００−ａに示されるように、強誘電体材料は、ゼロの電圧差で正又は負の極性を維持し得、２つの可能な電荷状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の一例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個々の電荷状態の論理値は、メモリセルを動作するためのその他のスキームに適合するために逆にされてもよい。
論理０又は１は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによってメモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、電荷状態３０５がゼロ電位に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去すると、電荷状態３１０−ａは、電荷状態３１０がゼロ電圧に到達するまで経路３３０に従う。
強誘電体材料の蓄積状態を読み出し又はセンスするために、コンデンサに電圧が印加され得る。これに応じて、蓄積された電荷は変化し、該変化の程度は初期の電荷状態に依存する、すなわち、コンデンサの蓄積電荷が変化する程度は、電荷状態３０５−ｂ又は３１０−ｂの何れが初期に蓄積されたかに依存して可変である。例えば、ヒステリシス曲線３００−ｂは、２つの可能な蓄積された電荷状態３０５−ｂ及び３１０−ｂを示す。正味電圧３３５−ａがコンデンサに印加され得る。正の電圧として図示されるが、電圧３３５−ａは負であってもよい。電圧３３５−ａに応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが初期に蓄積された場合、その後、それは経路３４５に従い得る。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシング動作及び回路と、コンデンサに印加される電圧とを含む複数の要因に依存する。例えば、電圧３３５−ａの代わりに電圧３３５−ｂがコンデンサに印加される場合、電荷状態３０５−ｂは電荷状態３０５−ｄよりもむしろ電荷状態３０５−ｃの最終位置への経路３４０に従い得る。同様に、電荷状態３１０−ｂは、電荷状態３１０−ｄよりもむしろ電荷状態３１０−ｃの最終位置への経路３４５に従い得る。
幾つかの場合では、最終的な電荷は、メモリセルのデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。したがって、センスコンポーネントで測定された電圧は、電圧３３５と等しくなく、代わりにデジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、それ故、デジット線の静電容量に依存し得、負荷線解析（load-line analysis）を通じて判定される、すなわち、電荷状態３０５−ｃ及び３１０−ｃ（又は３０５−ｄ及び３１０−ｄ）は、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧（例えば、電圧３３５−ａが印加される場合の電圧３０５又は電圧３５５、及び電圧３３５−ｂが印加される場合の電圧３５０−ｂ又は３５５−ｂ）は、異なり得、コンデンサの初期の状態に依存し得る。コンデンサが論理０を蓄積する場合、電圧３５０−ａ及び電圧３５０−ｂは、電圧３３５−ａ及び電圧３３５−ｂが印加された場合のコンデンサに電圧を夫々表し得る。コンデンサが論理１を蓄積する場合、電圧３５５−ａ及び３５５−ｂは、電圧３３５−ａ及び電圧３３５−ｂが印加された場合のコンデンサに電圧を夫々表し得る。
参照電圧と比較するコンデンサの電圧（例えば、電圧３５０−ａ、電圧３５５−ａ、電圧３５０−ｂ、又は電圧３５５−ｂ）を使用することによって、コンデンサの初期の状態が判定され得る。例えば、参照電圧は、印加電圧３３５及び電圧３５０の和と印加電圧３３５及び電圧３５５の和との平均であり得る。比較すると、センス電圧（例えば、印加電圧３３５及び電圧３５０の和、又は印加電圧３３５及び電圧３５５の和）は参照電圧よりも高い又は低いかが判定され得る。強誘電体セルの値（すなわち、論理０又は１）は比較に基づきその後判定され得る。
幾つかの場合では、電圧３５０−ａと電圧３５５−ａとの間、又は電圧３５０−ｂ及び電圧３５５−ｂの間に大きな差がないかもしれない。そうしたシナリオでは、センシングされた電圧と参照電圧との比較は誤りの影響を受けやすいかもしれない。ヒステリシス曲線３００−ｂから見得るように、電圧３５０と電圧３５５との差は印加電圧３３５の関数であり得る。例えば、高い読み出し電圧３３５−ａに対応する、電圧３５０−ａと電圧３５５−ａとの差３６０−ａは、低い電圧３３５−ｂに対応する、電圧３５０−ｂと電圧３５５−ｂとの差３６０−ｂよりも大きいかもしれない。それ故、セルに印加される電圧３３５を増加することは、論理１及び論理０に対する電荷状態と関連する電圧間の差を増加し得、それは、読み出しの誤りを順々に削減し得る。差３６０は、センス又はマージン窓と称され得る。
（例えば、読み出し動作中に）セルに印加される電圧３３５を増加することは、しかしながら、コンデンサにかかる電圧（例えば、電圧３５５−ａ）が閾値電圧を超えることを生じさせ得る。例えば、より大きな読み出し電圧が使用されてセンスアンプが起動した場合、破損電圧等の、コンデンサが実行するように設計された範囲の最大電圧を超え得る。これらの比較的高い電圧はコンデンサにストレスを与え得、それは、コンポーネントを損壊する、性能を劣化する、寿命を削減する等し得る。
上で論じられたように、メモリセル１０５の読み出しは、蓄積された論理を劣化又は破壊し得る。しかしながら、強誘電体メモリセル１０５は、読み出し動作後に初期の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積され、読み出し動作が実行された場合、電荷状態は、例えば、反対方向の経路３４０に従うことによって、電圧３３５の除去後に初期の電荷状態３０５−ｂに戻り得る。
図４は、本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたセンシングを支持する強誘電体メモリセルを動作するためのタイミング図４００を説明する。タイミング図４００は、電圧軸４０５と時間軸４１０とを含み、読み出し動作の少なくとも一部を表し得る。時間の関数としての様々なコンポーネントの電圧もタイミング図４００上に表されている。例えば、タイミング図４００は、ワード線電圧４１５、プレート電圧４２０、デジット線電圧４２５−ａ、デジット線電圧４２５−ｂ、コンデンサ底部電圧４３０−ａ、及びコンデンサ底部電圧４３０−ｂを含む。
例として、デジット線電圧４２５−ａは、論理０が蓄積された場合のセルのデジット線における電圧を表し得、デジット線電圧４２５−ｂは、論理１が蓄積された場合のセルのデジット線における電圧を表し得る。コンデンサ底部電圧４３０−ａは、論理０が蓄積された場合のコンデンサ底部における電圧を表し得（すなわち、コンデンサ底部電圧４３０−ａはデジット線電圧４２５−ａに対応し得）、コンデンサ底部電圧４３０−ｂは、論理１が蓄積された場合のコンデンサ底部における電圧を表し得る（すなわち、コンデンサ底部電圧４３０−ｂはデジット線電圧４２５−ｂに対応し得る）。タイミング図４００は、図２を参照しながら記述した動作回路２００からもたらされ得、図２に示されたコンポーネントの文脈で以下論じる。
上で論じたように、様々な状態がコンデンサ２０５によって蓄積され得、コンデンサ２０５は第１の状態又は第２の状態に初期化され得る。例えば、コンデンサ２０５は、選択コンポーネント２２０を活性化し、且つ（例えば、ワード線１１０−ａを介して）コンデンサ２０５に電圧（例えば、書き込み電圧）を印加することによって第１又は第２の状態に初期化され得る。コンデンサ２０５への電圧の印加は、選択コンポーネント２２０の活性化に少なくとも部分的に基づき得る。コンデンサ２０５により蓄積された状態を読み出すために、コンデンサ２０５にかかる電圧は、（例えば、選択コンポーネントを活性化することによって）デジット線により共有され得、それは、センスコンポーネント１２５−ａによって順次サンプリングされる。選択コンポーネント２２０を活性化することは選択コンポーネント２２０に活性化電圧を印加することを含み得、例えば、選択コンポーネント２２０のゲートにワード線電圧４１５を印加することによってセル１０５−ａは選択され得る。選択コンポーネント２２０を活性化することは、デジット線電圧４２５（例えば、デジット線電圧４２５−ａ又はデジット線電圧４２５−ｂ）がコンデンサ底部電圧４３０（例えばコンデンサ底部電圧４３０−ａ又はコンデンサ電圧４３０−ｂ）をたどるように、コンデンサ底部２１５をデジット線１１５−ａに電気的に接続し得る。コンデンサ底部電圧４３０は、それが印加されるとプレート電圧４２０の経路に従い得、コンデンサ２０５にかかる電圧を引き得、それは蓄積された状態を表し得る
プレート電圧４２０は、それが閾値電圧（例えば、読み出し電圧４４０）に達するように印加され得る。閾値読み出し値は、セルに書き込むために使用される閾値書き込み値よりも大きくてもよい。プレート電圧４２０は、図２を参照しながら記述した印加電圧３５５の一例であり得る、したがって、プレート電圧４２０がセルプレート２１０に印加される場合、コンデンサ２０５にかかる電圧は、図２を参照しながら記述したように、電荷状態３０５又は３１０、それ故論理０又は１に対応し得る平衡状態又は閾値電圧に到達し得る。例えば、論理０がコンデンサ２０５により初期に蓄積された場合、続いて、読み出し動作中にコンデンサ２０５にかかる電圧は、コンデンサ電圧４３５−ａにより表され得る。コンデンサ電圧４３５−ａは、図３を参照しながら記述した電圧３５０の一例であり得る。論理１がコンデンサ２０５に初期に蓄積された場合、続いて、読み出し動作中にコンデンサ２０５にかかる電圧は、コンデンサ電圧４３５−ｂにより表され得る。コンデンサ電圧４３５−ｂは、図３を参照しながら記述した電圧３５５の一例であり得る。センス窓４５５は、図３を参照しながら記述した差３６０の一例であり得る。
デジット線電圧４２５が一旦安定すると、コンデンサ２０５はデジット線１１５−ａから分離され得、例えば、ワード線電圧４１５は、選択コンポーネント２２０が不活性化されるように変更され得る。したがって、コンデンサ２０５の分離は、デジット線が電圧閾値に達したとの判定に基づき得る。分離は、コンデンサ２０５の端子（例えば、コンデンサ底部２１５）とデジット線１１５−ａとの間の接続を遮断することを含む。図４の例では、ワード線電圧４１５は、選択コンポーネント２２０を不活性化するための電圧閾値を下回る。したがって、コンデンサ２０５の分離は、選択コンポーネント２２０のワード線１１０−ａを不活性化することを含み得るが、その他の分離技術が使用されてもよい。コンデンサ２０５は、センスコンポーネント１２５−ａの活性化よりも前にデジット線１１５−ａから分離され得る。
センスコンポーネント１２５−ａの活性化４５０は、センスコンポーネント１２５−ａによるデジット線電圧４２５の参照電圧４６０との比較を開始し得る。幾つかの例では、参照電圧４６０は、実質的に、デジット線電圧４２５−ａとデジット線電圧４２５−ｂとの平均であり得る。センスコンポーネント１２５−ａの比較の正確性は、センス窓４５５のサイズに応じ得る。例えば、センスコンポーネント１２５−ａは、参照電圧４６０とデジット線電圧４２５との間隔が大きい場合には、蓄積された論理状態を読み誤らない可能性が低いかもしれない。幾つかの場合、この間隔は、より大きなセンス窓を使用することによって増加し得る。したがって、本明細書で記述したセンシング技術等の、センス窓４５５のサイズを増加させるセンシング技術は、より小さなセンス窓４５５を使用するセンシング技術と比較した場合に読み出しの正確性を向上し得る。
デジット線電圧４２５は、センスコンポーネント１２５−ａの活性化４５０により開始された比較プロセス中に変更され得る。例えば、デジット線電圧４２５−ａは、活性化されたセンスコンポーネント１２５−ａの動作中に第１の閾値電圧（例えば、コンデンサ２０５に書き込むために使用される電圧）に引き寄せられ得、デジット線電圧４２５−ｂは第２の閾値電圧（例えば、接地）に引き寄せられ得る。デジット線１１５−ａからのコンデンサ２０５の分離のため、コンデンサ底部電圧４３０は、デジット線電圧４２５に従うよりもむしろ非充電に維持される。コンデンサ底部電圧４３０は、それ故、フロートと言われ得る。すなわち、コンデンサ２０５にかかる電圧は、デジット線電圧４２５の変化に関係なく維持され得る。そのように、論理１がコンデンサ２０５により蓄積された場合には、センスコンポーネント１２５−ａの活性化４５０後のコンデンサ２０５に渡る電圧は、コンデンサ電圧４３５−ｃの代わりにコンデンサ電圧４３５−ｂであり得る。コンデンサ２０５にかかる低い電圧を維持することは、コンデンサ２０５にかかるストレスを削減し得、それは、上述したように、セル１０５−ａの寿命を順次増加し得る。
幾つかの場合、タイミング図４００に示した読み出し動作は、コンデンサ２０５の初期の状態（例えば、論理状態）を破壊し得る。それ故、セル１０５−ａは再選択され得、それは、ワード線電圧４１５を再印加することを含み得、コンデンサ２０５は、その元の状態に再度初期化され得、それは、プレート２１０に書き込み電圧４４５を印加することを含み得る。
それ故、タイミング図４００は、読み出し動作中のセンスコンポーネントの活性化４５０以前の、対応するデジット線（及び関連するセンスコンポーネント）からの蓄積コンポーネント（例えば、コンデンサ２０５）の分離を説明する。この種のタイミングスキームは、読み出し動作中に印加されるプレート電圧（例えば、読み出し電圧）を、セルに圧力を生じさせることなく、書き込み動作中に印加されたプレート電圧（例えば、書き込み電圧）よりも大きくできるようにし得る。
代替のアプローチでは、コンデンサ２０５にかかるストレスは、ワード線電圧４１５よりもむしろプレート電圧４２０を変更することによって防止され得る。例えば、プレート電圧４２０は、センスコンポーネント１２５−ａが活性化されるのと実質的に同時に下げられてもよい。コンデンサ２０５にかかる電圧は、プレート電圧４２０とデジット線電圧４２５との差であり得るので、センシング動作によりデジット線電圧が変更されつつプレート電圧を下げることは、コンデンサ２０５が過充電されることを防止し得る。
図５は、本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持するメモリアレイ１００−ａのブロック図５００を示す。メモリアレイ１００−ａは、図１及び図２を参照しながら記述したメモリコントローラ１４０及びメモリセル１０５の一例であるメモリコントローラ１４０−ａ及びメモリセル１０５−ｂを含み得る。メモリコントローラ１４０−ａは、バイアスコンポーネント５１０及びタイミングコンポーネント５１５を含み得、図１〜図４に記述したようにメモリアレイ１００−ａを動作し得る。メモリコントローラ１４０−ａは、図１又は図２を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート２１０の一例であり得るワード線１１０−ｂ、デジット線１１５−ｂ、センスコンポーネント１２５−ｂ、及びプレート２１０−ｂと電子通信し得る。メモリアレイ１００−ａは参照コンポーネント５２０及びラッチ５２５をも含み得る。メモリアレイ１００−ａのコンポーネントは、相互に電子通信し得、図１〜図４を参照しながら記述した機能を実行し得る。幾つかの場合では、参照コンポーネント５２０、センスコンポーネント１２５−ｂ、及びラッチ５２５はメモリコントローラ１４０−ａのコンポーネントであり得る。
メモリコントローラ１４０−ａは、ワード線１１０−ｂ、プレート２１０−ａ、又はデジット線１１５−ｂを、それらの様々なノードに電圧を印加することにより活性化するように構成され得る。例えば、バイアスコンポーネント５１０は、上述したようにメモリセル１０５−ａを読み出す又は書き込むために、メモリセル１０５−ａを動作するための電圧を印加するように構成され得る。幾つかの場合では、メモリコントローラ１４０−ａは、図１を参照しながら記述したように、行デコーダ、列デコード、又はそれら両方を含み得る。これは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセスできるようにし得る。幾つかの場合では、メモリコントローラ１４０−ａは、選択コンポーネントと電子通信し得、選択コンポーネントを通じてセルを選択するように動作可能であり得る。メモリコントローラ１４０−ａはまた、対応するコンデンサを対応するセンスコンポーネント（例えば、センスコンポーネント１２５−ｂ）から分離するために、選択コンポーネントを通じてセルを選択解除するように動作し得る。幾つかの場合では、メモリコントローラ１４０−ａは、コンデンサがセンスコンポーネントから分離される間にセンスコンポーネントを活性化し得る。
バイアスコンポーネント５１０はまた、センスコンポーネント１２５−ｂに対する参照信号を生成するために参照コンポーネント５２０に電圧を印加し得る。また、バイアスコンポーネント５１０は、センスコンポーネント１２５−ｂの動作のための電圧を印加し得る。バイアスコンポーネント５１０は、タイミングコンポーネント５１５と通信又は共同し得る。
バイアスコンポーネント５１０は、強誘電体コンデンサと電子通信する選択コンポーネントのワード線１１０−ｂへの電圧の印加を容易にし得る。例えば、バイアスコンポーネント５１０は、ワード線１１０−ｂに印加される電圧の期間及び大きさを制御し得る。バイアスコンポーネント５１０はまた、第１の閾値へのワード線１１０−ｂの電圧の削減を容易にし得る。第１の閾値は、ワード線１１０−ｂに対応する選択コンポーネントを不活性化する電圧値であり得る。幾つかの場合では、該削減は、第１の閾値に到達する又は下回るワード線１１０―ｂの電圧に基づき得、タイミングコンポーネント５１５により初期化され得る。幾つかの場合では、バイアスコンポーネントは、選択コンポーネントのワード線への電圧の再印加を容易にし得る。バイアスコンポーネント５１０はまた、コンデンサへの電圧の印加を容易にし得る。該印加は、ワード線１１０−ｂへの電圧の印加に基づき得、タイミングコンポーネント５１５により初期化され得る。幾つかの場合では、印加は、ワード線１１０−ｂへの電圧の再印加に基づき得る。
幾つかの場合、メモリコントローラ１４０−ａは、その動作をタイミングコンポーネント５１５を使用して実行し得る。例えば、タイミングコンポーネント５１５は、本明細書で論じられる読み出し及び書き込み等のメモリ機能を実行するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線１１０−ｂの選択又はプレート２１０−ａのバイアスのタイミングを制御し得る。例えば、タイミングコンポーネント５１５は、デジット線の電圧が閾値に達したことを判定し得、（例えば、バイアスコンポーネントと通信することによって）該判定に少なくとも部分的に基づいて、対応するコンデンサの分離を容易にし得る。タイミングコンポーネント５１５はまた、コンデンサが分離された後の関連するセンスコンポーネント（例えば、センスコンポーネント１２５−ｂ）の活性化を容易にする。これ又はその他の例では、タイミングコンポーネント５１５は、（例えば、セルの再初期化のために）セルが再選択される時期を判定し得る。例えば、タイミングコンポーネント５１５は、センスコンポーネントの活性化を検出し得、該検出に基づいてセルの再選択を開始し得る。
幾つかの例では、タイミングコンポーネント５１５は、ワード線１１０−ｂの電圧が第１の閾値に達したことを判定し得、該判定に少なくとも部分的に基づいてコンデンサをセンスコンポーネントから分離することを容易にし得る。タイミングコンポーネント５１５は、デジット線の電圧が閾値時間の間に第２の閾値に達したことを判定し得、該判定に少なくとも部分的に基づいてワード線１１０−ｂの電圧を削減することを容易にし得る。これ又はその他の例では、タイミングコンポーネント５１５は、ワード線への電圧の印加に基づいてコンデンサへの電圧の印加を開始し得る。
幾つかの例では、タイミングコンポーネント５１５は、ワード線への電圧の再印加に基づいてコンデンサへの電圧の印加を容易にし得る。タイミングコンポーネント５１５はまた、ワード線への電圧の印加後であってセンスコンポーネントが分離される前に、コンデンサへの第１の電圧の印加を開始し得る。この又はその他の例では、タイミングコンポーネント５１５は、センスコンポーネント電圧の参照電圧との比較後の第２の電圧への第１の電圧の削減を容易にし得る。第２の電圧はセンスコンポーネントの電圧と等しくてもよい。幾つかのシナリオでは、タイミングコンポーネント５１５は、セルの物理的特徴に基づいて比較のタイミングを判定し得る。幾つかの場合では、タイミングコンポーネント５１５は、バイアスコンポーネント５１０の動作を制御し得る。
参照コンポーネント５２０は、センスコンポーネント１２５−ｂに対する参照信号を生成するための様々なコンポーネントを含み得る。参照コンポーネント５２０は、参照信号を生み出すように特に構成された回路を含み得る。幾つかの場合、参照コンポーネント５２０はその他の強誘電体メモリセル１０５であり得る。幾つかの例では、参照コンポーネント５２０は、図３を参照しながら記述したように、２つのセンス電圧間の値を有する電圧を出力するように構成され得る。又は、参照コンポーネント５２０は、事実上の接地電圧（すなわち、約０Ｖ）を出力するように設計され得る。
センスコンポーネント１２５−ｂは、デジット線１１５−ｂを通じたメモリセル１０５−ｂからの信号を参照コンポーネント５２０からの参照信号と比較し得る。論理状態を判定すると、該出力が、メモリアレイ１００−ａの一部であるメモリデバイスを使用して電子デバイスの動作に従って用いられ得る場合には、センスコンポーネントは、該出力をラッチ５２５にその後蓄積し得る。幾つかの場合、センスコンポーネント１２５−ｂはセンスアンプである。
図６は、本開示の様々な実施形態に従った蓄積コンポーネントの分離を備えたメモリセルセンシングを支持するシステム６００を説明する。システム６００は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス６０５を含み得る。デバイス６０５は、図１及び図５を参照しながら記述したメモリアレイ１００の一例であり得るメモリアレイ１００−ｂを含む。メモリアレイ１００−ｂは、図１及び図５を参照しながら記述したメモリコントローラ１４０と図１、図２、及び図５を参照しながら記述したメモリセル１０５の一例であり得るメモリコントローラ１４０−ｂ及びメモリセル１０５−ｃを含み得る。デバイス６０５はまた、プロセッサ６１０、ＢＩＯＳコンポーネント６１５、周辺コンポーネント６２０、及び入出力制御コンポーネント６２５を含み得る。デバイス６０５のコンポーネントはバス６３０を通じて相互に電子通信し得る。
プロセッサ６１０は、メモリコントローラ１４０−ｂを通じてメモリアレイ１００−ｂを動作するように構成され得る。幾つかの場合では、プロセッサ６１０は、図１及び図５を参照しながら記述したメモリコントローラ１４０の機能を実行し得る。その他の場合では、メモリコントローラ１４０−ｂはプロセッサ６１０中に集積され得る。プロセッサ６１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ６１０は、センスコンポーネント（例えば、センスアンプ）の活性化よりも前に蓄積コンポーネントをその対応するデジット線から分離することを含む本明細書で記述される様々な機能を実行し得る。プロセッサ６１０は、例えば、デバイス６０５に様々な機能又はタスクを実行させるために、メモリアレイ中１００−ｂに蓄積されたコンピュータ可読の指令を実行するように構成され得る。
ＢＩＯＳコンポーネント６１５は、システム６００の様々なハードウェアコンポーネントを初期化及び実行し得る、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント６１５はまた、プロセッサ６１０と様々なコンポーネント、例えば、周辺コンポーネント６２０、入出力コンポーネント６２５等との間で流れるデータを管理し得る。ＢＩＯＳコンポーネント６１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント６２０は、デバイス６０５中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。一例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、直列若しくは並列ポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられる。
入出力制御コンポーネント６２５は、プロセッサ６１０と周辺コンポーネント６２０、入力部６３５装置、又は出力部６４０装置との間のデータ通信を管理し得る。入出力制御コンポーネント６２５はまた、デバイス６０５中に集積されない周辺装置を管理し得る。幾つかの場合では、入出力制御コンポーネント６２５は、外部周辺装置への物理的接続又はポートを表し得る。
入力部６３５は、デバイス６０５又はそのコンポーネントに入力を提供する、デバイス６０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力部６３５は、周辺コンポーネント６２０を介してデバイス６０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント６２５により管理され得る。
出力部６４０は、デバイス６０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス６０５の外にあるデバイス又は信号を表し得る。出力部６４０の一例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合では、出力部６４０は、周辺コンポーネント６２０を介してデバイス６０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント６２５により管理され得る。
メモリコントローラ１４０−ｂ、デバイス６０５、及びメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路で成り立ってもよい。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図７は、本開示の様々な実施形態に従ったデジット線の分離を備えたメモリセルセンシングのための方法７００を説明するフローチャートを示す。方法７００の動作は、図１〜図６を参照しながら記述したようなメモリアレイ１００によって実装され得る。例えば、方法７００の動作は、図１、図５、及び図６を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。加えて又は代えて、メモリコントローラ１４０は、以下で記述される機能の態様を専用のハードウェアを使用して実行してもよい。
ブロック７０５において、方法は、図１〜図６を参照しながら記述したように、強誘電体メモリセルの強誘電体コンデンサと電子通信する選択コンポーネントを使用して強誘電体メモリセルを選択することを含み得る。幾つかの場合、強誘電体メモリセルを選択することは選択コンポーネントのワード線を活性化することを含む。選択の以前に、強誘電体コンデンサは、第１の状態又は第２の状態に初期化され得る。幾つかの例では、ブロック７０５の動作は、図５及び図６を参照しながら記述したように、バイアスコンポーネント５１０により実行又は容易にされてもよい。
ブロック７１０において、方法は、図１〜図６を参照しながら記述したように、選択コンポーネントと電子通信するセンスアンプから強誘電体メモリセルの強誘電体コンデンサを分離することを含み得る。幾つかの場合、それは、選択コンポーネントとセンスアンプとの間のデジット線の電圧が閾値電圧に達したことを判定し得る。そうした場合では、強誘電体コンデンサは、該判定に少なくとも部分的に基づいて分離され得る。幾つかの例では、強誘電体コンデンサを分離することは、強誘電体コンデンサの端子（例えば、コンデンサ底部）と選択コンポーネントのデジット線との間の接続を遮断することを含む。例えば、強誘電体コンデンサは、選択コンポーネントのワード線を不活性化することによって分離され得る。幾つかの例では、ブロック７１０の動作は、図５及び図６を参照しながら記述したようにバイアスコンポーネント５１０により実行又は容易にされてもよい。
ブロック７１５において、方法は、図１〜図６を参照しながら記述したように、強誘電体コンデンサをセンスアンプから分離する間にセンスアンプを活性化することを含み得る。幾つかの場合、センスアンプは、強誘電体コンデンサが分離された後に活性化される。センスアンプを活性化することは、選択コンポーネントとセンスアンプとの間のデジット線の電圧を変更することを含み得る。幾つかの場合、強誘電体コンデンサにかかる電圧は、センスアンプの活性化後のデジット線の電圧に関係なく維持され得る。幾つかの例では、センスアンプを活性化することは、強誘電体メモリセルの再選択に続き得る。そうした場合では、該再選択はセンスアンプの活性化に基づき得る。また、強誘電体コンデンサは第１又は第２の状態に再度初期化され得る。幾つかの例では、ブロック７１５の動作は、図５及び図６を参照しながら記述したようにバイアスコンポーネント５１０により実行又は容易にされてもよい。
幾つかの例では、本明細書に記載される装置は方法７００等の１つ以上の方法を実行し得る。該装置は、強誘電体メモリセルの強誘電体コンデンサと電子通信する選択コンポーネントを使用して強誘電体メモリセルを選択し、選択コンポーネントと電子通信するセンスアンプから強誘電体メモリセルの強誘電体コンデンサを分離し、強誘電体コンデンサがセンスアンプから分離される間にセンスアンプを活性化するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
装置は、選択コンポーネントとセンスアンプとの間のデジット線の電圧が閾値に達したことを判定するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得、該強誘電体コンデンサは前記判定に基づいて分離され得る。
装置は、強誘電体コンデンサを分離する場合に、選択コンポーネントのワード線を活性化するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。本明細書に記述される方法及び装置の幾つかの例では、強誘電体コンデンサを分離することは、強誘電体コンデンサの端子と選択コンポーネントのデジット線との間の接続を遮断するための動作、構成、手段、又は命令を含み得る。
本明細書に記述される装置の幾つかの例では、センスアンプを活性化することは、選択コンポーネントとセンスアンプとの間のデジット線の電圧を変更し、デジット線の電圧に関係なく強誘電体コンデンサにかかる電圧を維持するための動作、構成、手段、又は命令を含み得る。本明細書に記述される装置の幾つかの例は、強誘電体コンデンサを第１の状態又は第２の状態に初期化するための動作、構成、手段、又は命令を更に含み得る。
装置は、強誘電体メモリセルを再選択し、ここで該再選択は、センスアンプの活性化に基づき得、強誘電体コンデンサを第１の状態又は第２の状態に再初期化するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。本明細書に記述される装置の幾つかの例は、強誘電体コンデンサが分離され得る後にセンスアンプは活性化され得る。
図８は、本開示の様々な実施形態に従ったデジット線の分離を備えたメモリセルセンシングのための方法８００を説明するフローチャートを示す。方法８００の動作は、図１〜図６を参照しながら記述したように、メモリアレイ１００により実装され得る。例えば、方法８００の動作は、図１、図５、及び図６を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。加えて又は代えて、メモリコントローラ１４０は、以下で記述される機能の態様を専用のハードウェアを使用して実行してもよい。
ブロック８０５において、方法は、図１〜図６を参照しながら記述したように、強誘電体コンデンサ及びセンスアンプと電子通信する選択コンポーネントのワード線に電圧を印加することを含み得る。幾つかの例では、ワード線への電圧の印加に少なくとも部分的に基づいて強誘電体コンデンサに（例えば、プレートに）該電圧が印加され得る。幾つかの場合、強誘電体コンデンサは、該電圧の印加よりも前に第１又は第２の状態に初期化され得る。そうしたシナリオでは、ワード線に電圧が印加され得、強誘電体コンデンサに（例えばプレートに）電圧（例えば、書き込み電圧）が印加され得る。幾つかの例では、ブロック８０５の動作は、図５及び図６を参照しながら記述したようにバイアスコンポーネント５１０により実行又は容易にされてもよい。
ブロック８１０において、方法は、ワード線の電圧を（例えば、不活性化値等の第１の閾値に）削減することを含み得る。強誘電体コンデンサは、図１〜図６を参照しながら記述したように、ワード線の電圧の削減に少なくとも部分的に基づいてセンスアンプから分離され得る（例えば、強誘電体コンデンサは、電圧が第１の閾値に到達することに少なくとも部分的に基づいて分離され得る）。幾つかの例では、選択コンポーネントのデジット線電圧が閾値時間の間に第２の閾値に達したことが判定され得る。そうしたシナリオでは、ワード線電圧の削減は、デジット線電圧が第２の閾値に達したとの判定に少なくとも部分的に基づき得る。選択コンポーネントのデジット線の電圧は、ワード線の電圧の削減に関係なく維持され得る。幾つかの場合、ワード線への電圧の印加後であってセンスアンプが分離される前に、第１の電圧が強誘電体コンデンサに（例えば、プレートに）印加され得る。そうした場合では、第１の電圧は、センスアンプの電圧の参照電圧との比較に、第１の電圧は第２の電圧に変更（例えば、削減）され得る。第２の電圧はセンスアンプの電圧と等しくてもよい。幾つかの例では、ブロック８１０の動作は、図５及び図６を参照しながら記述したようにバイアスコンポーネント５１０により実行又は容易にされてもよい。
ブロック８１５において、方法は、図１〜図６を参照しながら記述したように、強誘電体コンデンサが分離される間にセンスアンプの電圧を参照電圧と比較することを含む。幾つかの例では、比較のタイミングは、強誘電体メモリセルの物理的特徴に少なくとも部分的に基づき得る。幾つかの例では、ブロック８１５の動作は、図５及び図６を参照しながら記述したようにバイアスコンポーネント５１０により実行又は容易にされてもよい。
したがって、方法７００及び８００は、蓄積コンポーネントの分離を備えたメモリセルセンシングを提供し得る。方法７００及び８００は可能な実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ変更され得ることに留意すべきである。幾つかの例では、方法７００及び８００の内の２つ以上からの態様が結合されてもよい。
幾つかの例では、本明細書に記述される装置は方法８００等の１つ以上の方法を実行し得る。該装置は、選択コンポーネントのワード線に電圧を印加し、ここで該選択コンポーネントは強誘電体コンデンサ及びセンスアンプと電子通信し、ワード線の電圧を削減し、ここでワード線の電圧の削減に基づいて強誘電体コンデンサがセンスアンプから分離され、
強誘電体コンデサが分離される間にセンスアンプの電圧を参照電圧と比較するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
装置は、選択コンポーネントのデジット線の電圧が閾値時間の間に閾値に達したことを判定するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得、ワード線の電圧は、デジット線の電圧が閾値電圧に達したことの判定に基づいて削減され得る。
装置は、ワード線への電圧の印加に基づいて強誘電体コンデンサに電圧を印加するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。装置は、ワード線の電圧の削減に関係なく選択コンポーネントのデジット線の電圧を維持するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
装置は、選択コンポーネントを活性化し、選択コンポーネントの活性化に基づいて強誘電体コンデンサに電圧を印加するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得、強誘電体コンデンサに電圧を印加することは、強誘電体コンデンサを第１又は第２の状態に初期化する。
装置は、選択コンポーネントのワード線に電圧を再印加し、ワード線への電圧の再印加に基づいて強誘電体コンデンサに電圧を印加するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得、強誘電体コンデンサに電圧を印加することは、強誘電体コンデンサを第１の状態又は第２の状態に戻す。
装置は、ワード線への電圧の印加後であってセンスアンプが分離され得る前に強誘電体コンデンサに第１の電圧を印加し、センスアンプの電圧の参照電圧との比較後に第１の電圧を第２の電圧に削減するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。本明細書に記述される装置の幾つかの例では、第２の電圧は、センスアンプの電圧と等しくてもよい。
装置は、強誘電体メモリセルの物理的特徴に基づいてセンスアンプの電圧を参照電圧と比較するためのタイミングを判定するための構成、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書の記述は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された特徴は、その他の例に結合され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例”及び“模範的”は、“好適”又は“その他の例に対して有利”ではなく、“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は特徴は、同様の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明するが、バスが様々なビット幅を有する場合に、信号は複数の信号のバスを表し得ることを当該技術分野の技術者は理解するであろう。
本明細書で用いられるように、用語“事実上の接地（virtual ground）”は、約ゼロボルト（０Ｖ）に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上の接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上の接地は、動作可能なアンプ及び抵抗を含む電圧ドライバ等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み、又は介在コンポーネントを含み得る。電子通信におけるコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に係わらず電子通信する。用語“分離された（isolated）”はコンポーネント間の電子流動を支持しないコンポーネント間の関係を指す。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互に分離され得る。
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の半導体上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ボロン、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。
本明細書で論じられるトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子である）場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホールである）場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネル導電性は、電圧をゲートに印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらす。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加される場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加される場合、トランジスタは“オフ”又は“不活性化”にされ得る。
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ，ＦＰＧＡ若しくはプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又は本明細書に記述される機能を実行するように設計されたそれらの組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他の構成）として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、又はこれらの任意の組み合わせを用いて実装できる。機能を実装するフィーチャはまた、機能の部分が異なる物理的位置に実装されるように分配されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“１つ以上の”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を用いてウェブサイト、サーバ、又は遠隔ソースからソフトウェアが転送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は、媒体の定義に含まれる。本明細書で使用されるように、光学ディスク（disk）及び磁気ディスク（disc）は、光ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクがデータを磁気的に通常再生する場合に、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含む。上の組み合わせもまたコンピュータ可読場板の範囲内に含まれる。
本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な変形が当業者に容易に分かり、本明細書で定義される通用の原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではないが、本明細書に開示された原理及び新規のフィーチャと一致する最も広い範囲に一致すべきである。

Claims (10)

  1. 強誘電体コンデンサ及び選択コンポーネントを含む強誘電体メモリセルを動作する方法であって、
    前記選択コンポーネントのワード線に電圧を印加することであって、前記選択コンポーネントは前記強誘電体コンデンサ及びセンスアンプと電子通信する、前記電圧を印加することと、
    前記ワード線の前記電圧を削減することであって、前記強誘電体コンデンサは、前記ワード線の前記電圧の前記削減に少なくとも部分的に基づいて前記センスアンプから分離される、前記電圧を削減することと、
    前記選択コンポーネントのデジット線の電圧が閾値時間の間に閾値に達したことを判定することであって、前記ワード線の前記電圧は、前記デジット線の前記電圧が前記閾値に達したことの判定に少なくとも部分的に基づいて削減される、前記デジット線の前記電圧が前記閾値に達したことを判定することと、
    前記強誘電体コンデンサが分離される間に前記センスアンプの電圧を参照電圧と比較すること
    を含む、方法。
  2. 前記ワード線への前記電圧の印加に少なくとも部分的に基づいて前記強誘電体コンデンサに電圧を印加すること
    を更に含む、請求項１に記載の方法。
  3. 前記ワード線の前記電圧の前記削減に関係なく前記選択コンポーネントのデジット線の電圧を維持すること
    を更に含む、請求項１に記載の方法。
  4. 前記選択コンポーネントを活性化することと、
    前記選択コンポーネントの前記活性化に少なくとも部分的に基づいて前記強誘電体コンデンサに電圧を印加すること
    を更に含み、前記強誘電体コンデンサに前記電圧を印加することは、前強誘電体コンデンサを第１又は第２の状態に初期化する、
    請求項１に記載の方法。
  5. 前記選択コンポーネントの前記ワード線に前記電圧を再印加することと、
    前記ワード線への前記電圧の再印加に少なくとも部分的に基づいて前記強誘電体コンデンサに電圧を印加すること
    を更に含み、前記強誘電体コンデンサに前記電圧を印加することは、前記強誘電体コンデンサを第１又は第２の状態に戻す、
    請求項１に記載の方法。
  6. 前記ワード線への前記電圧の前記印加の後であって前記センスアンプが分離される前に、前記強誘電体コンデンサに第１の電圧を印加することと、
    前記センスアンプの電圧の前記参照電圧との比較の後に前記第１の電圧を第２の電圧に削減すること
    を更に含む、請求項１に記載の方法。
  7. 前記第２の電圧は前記センスアンプの前記電圧に等しい、請求項６に記載の方法。
  8. 前記強誘電体メモリセルの物理的特徴に少なくとも部分的に基づいて、前記センスアンプの前記電圧を前記参照電圧と比較するためのタイミングを判定すること
    を更に含む、請求項１に記載の方法。
  9. センスアンプと電子通信するデジット線とトランジスタとを含む選択コンポーネントと電子通信する強誘電体コンデンサを含む強誘電体メモリセルと、
    前記選択コンポーネントと電子通信するセンスアンプと、
    前記選択コンポーネント及び前記センスアンプと電子通信するコントローラであって、
    前記選択コンポーネントを通じて前記強誘電体メモリセルを選択し、
    前記強誘電体コンデンサを前記センスアンプから分離するために前記選択コンポーネントを通じて前記強誘電体メモリセルを選択解除し、
    前記強誘電体コンデンサが前記センスアンプから分離される間に前記センスアンプを活性化し、
    前記強誘電体メモリセルを選択するために前記トランジスタのワード線を活性化し、
    前記デジット線の電圧が閾値に達する場合に前記強誘電体コンデンサを選択解除するために前記トランジスタの前記ワード線を不活性化する
    ように動作可能な前記コントローラと
    を含む、電子メモリ装置。
  10. 前記コントローラは、
    前記強誘電体コンデンサが分離される間に前記センスアンプの電圧を参照電圧と比較するように動作可能であり、前記比較のタイミングは、前記強誘電体メモリセルの物理的特徴に少なくとも部分的に基づく、
    請求項９に記載の電子メモリ装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899073B2 (en) * 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory
US10762944B2 (en) 2017-12-18 2020-09-01 Micron Technology, Inc. Single plate configuration and memory array operation
US10529410B2 (en) 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US10381101B2 (en) * 2017-12-20 2019-08-13 Micron Technology, Inc. Non-contact measurement of memory cell threshold voltage
US10566052B2 (en) * 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10607676B2 (en) * 2018-04-25 2020-03-31 Micron Technology, Inc. Sensing a memory cell
US11127449B2 (en) 2018-04-25 2021-09-21 Micron Technology, Inc. Sensing a memory cell
US10636469B2 (en) 2018-05-09 2020-04-28 Micron Technology, Inc. Cell voltage accumulation discharge
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device
US11017831B2 (en) 2019-07-15 2021-05-25 Micron Technology, Inc. Ferroelectric memory cell access

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3887924T3 (de) 1987-06-02 1999-08-12 Nat Semiconductor Corp Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement.
KR100297874B1 (ko) * 1997-09-08 2001-10-24 윤종용 강유전체랜덤액세스메모리장치
US5880989A (en) * 1997-11-14 1999-03-09 Ramtron International Corporation Sensing methodology for a 1T/1C ferroelectric memory
JP3813715B2 (ja) * 1997-11-18 2006-08-23 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法
JP4421009B2 (ja) * 1999-06-02 2010-02-24 株式会社東芝 強誘電体メモリ
KR100335133B1 (ko) * 2000-01-28 2002-05-04 박종섭 불휘발성 강유전체 메모리 장치 및 그에 따른 구동방법
JP2002008390A (ja) * 2000-06-16 2002-01-11 Fujitsu Ltd 冗長セルを有するメモリデバイス
CN1236452C (zh) * 2000-09-25 2006-01-11 塞姆特里克斯公司 铁电存储器及其操作方法
JP3728194B2 (ja) * 2000-09-26 2005-12-21 沖電気工業株式会社 読み出し回路
KR100379513B1 (ko) * 2000-10-24 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
KR100379520B1 (ko) * 2000-11-16 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 구동방법
JP3856424B2 (ja) * 2000-12-25 2006-12-13 株式会社東芝 半導体記憶装置
KR100745938B1 (ko) * 2001-04-19 2007-08-02 산요덴키가부시키가이샤 강유전체 메모리 및 그 동작 방법
US6804140B2 (en) 2002-04-17 2004-10-12 Macronix International Co., Ltd. Capacitance sensing method of reading a ferroelectric RAM
KR100512168B1 (ko) 2002-09-11 2005-09-02 삼성전자주식회사 미소 전압차를 감지하는 감지증폭기 및 감지 증폭 방법
US6898104B2 (en) 2002-11-12 2005-05-24 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor memory with sense amplifier
JP2004303293A (ja) * 2003-03-28 2004-10-28 Seiko Epson Corp 強誘電体記憶装置のデータ読み出し方法及び強誘電体記憶装置
JP2006228291A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP4295253B2 (ja) * 2005-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 強誘電体記憶装置
JP4637865B2 (ja) * 2007-01-31 2011-02-23 株式会社日立製作所 半導体記憶装置
WO2008142732A1 (ja) * 2007-05-18 2008-11-27 Fujitsu Microelectronics Limited 半導体メモリ
DE102010007629B4 (de) * 2010-02-11 2013-08-14 Texas Instruments Deutschland Gmbh Integrierte Schaltung mit einem FRAM-Speicher und Verfahren zum Gewähren eines Lesezugriffs auf einen FRAM-Speicher
US8310856B2 (en) * 2010-06-09 2012-11-13 Radiant Technology Ferroelectric memories based on arrays of autonomous memory bits
US8462573B2 (en) 2010-06-10 2013-06-11 Mosaid Technolgies Incorporated Semiconductor memory device with sense amplifier and bitline isolation
US8300446B2 (en) * 2010-12-13 2012-10-30 Texas Instruments Incorporated Ferroelectric random access memory with single plate line pulse during read
US8477522B2 (en) * 2010-12-30 2013-07-02 Texas Instruments Incorporated Ferroelectric memory write-back
KR20130022540A (ko) * 2011-08-25 2013-03-07 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
US20140029326A1 (en) * 2012-07-26 2014-01-30 Texas Instruments Incorporated Ferroelectric random access memory with a non-destructive read
US8867256B2 (en) * 2012-09-25 2014-10-21 Palo Alto Research Center Incorporated Systems and methods for writing and non-destructively reading ferroelectric memories

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