JP4637865B2 - 半導体記憶装置 - Google Patents
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Description
以下、図1から図4、図19から図24を用いて、本発明の一実施例となる半導体記憶装置について説明する。
従来方式では、SHRMOSトランジスタ・ゲート電圧をVSSまで下げてメモリセルアレイを完全に切断しているので、センスアンプから見たメモリセルアレイ側ビット線容量Cbは0となる。そのため、ノイズが大きくなる課題があった。従来は、読み出し信号量も多く問題にならなかったが、低電圧化が進むにつれ、読み出し信号量が減少し、無視できない問題になっている。
この式から、中間電位V2が低ければ低いほど、消費電流が増加することが分かる。本発明の方式は、従来方式のようにSHRMOSトランジスタ・ゲート電圧をVSSまで下げず、中間電位V2までしか下げないため、消費電流を削減することが出来る。
本提案方式は、SHRMOSトランジスタ・ゲート電圧をスタンバイ時に中間電位VCにしておき、ACTコマンド入力後に、非選択メモリセルアレイ側のSHRMOSトランジスタ・ゲート電圧をVSSに、カラム選択信号のフォールエッジで選択メモリセルアレイ側のSHRMOSトランジスタのゲート電圧をVPPに戻す動作を行う。これにより、ノイズ低減しつつ、センス速度を高速化し、データの読み出しを速くすることが出来る。また、スタンバイ時にSHRMOSトランジスタ・ゲート電圧を中間電位VCにしているので、非選択側SHRMOSトランジスタのゲート電圧をスタンバイレベルにする場合の消費電流を削減できる。
この式から、スタンバイ時のSHRMOSトランジスタ・ゲート電圧が高ければ高いほど、消費電流が増加することが分かる。本方式は、従来のVPPスタンバイから、VCスタンバイにしているため、消費電流を削減することが出来る。また、選択メモリセルアレイ側のSHRMOSトランジスタのゲート電圧も、従来のVSSではなく、中間電位VCに設定しているので、消費電流を削減できる。
302 入出力PAD
508,509,510,515,1301,1302,1303,1304 セレクタ
511 遅延回路
512,1401 インバートNOR
513 NAND
514 Dフリップフロップ(DFF)
1305,1306 インバートAND
1308,1309 再結合制御回路
1403 インバートDFF
ACT アクティブコマンド
ARY メモリセルアレイ
BL1,BL2,BLBS,BLT,BLTS ビット線
BLEQ プリチャージ回路
CCN NMOSクロスカップル
Cb メモリセルアレイ側ビット線容量
Cbb 隣接ビット線間容量
DQ 入出力ピン
FG ゲート電極
FGCNT ゲートコンタクト
LCNT 拡散層コンタクト
LIOt/b ローカルIO線
LN 拡散層
M1 配線層
MAA メインアンプ列
MC メモリセル
NCS NMOS側共通ソース線
PCS PMOS側共通ソース線
OUT 出力
PRE プリチャージコマンド
READ リードコマンド
SA センスアンプ
SAA,SAA_D センスアンプ列
SHR SHRMOSトランジスタ
SHR_CTRL SHRMOSトランジスタ・ゲート電圧制御回路
SWDA サブワードドライバ列
V1,V2,VC 中間電位
VBBSA_N 基板電位
VDD 電源電圧
VDL ビット線振幅電圧
VPP ワード線昇圧電源
VSS グランドレベル
VWL ワード線待機時レベル
WL,WL0,WL1 ワード線
WRIT ライトコマンド
XDEC 行デコーダ
XP クロスエリア
YDEC 列デコーダ
Claims (7)
- センスアンプと、
複数のメモリセルアレイと、
前記センスアンプの両側に配設された前記メモリセルアレイのうちの一方を選択するためのシェアードMOSトランジスタと、
前記シェアードMOSトランジスタの動作を制御するための制御回路とを有し、
前記制御回路は、前記センスアンプがセンス動作を開始することを受けて、前記シェアードMOSトランジスタのゲート電圧を、ワード線昇圧電源の第1電位から、前記第1電位より小さい第2電位に設定し、所定の時間が経過した後、前記第2電位から、前記第2電位より小さい第3電位に設定し、前記メモリセルアレイと前記センスアンプとを再結合する時に前記第3電位から前記第1電位に戻す制御を行い、
前記第2電位は、前記センスアンプが受けるノイズが読み出し信号量を上回らないように設定され、
前記第3電位は、前記シェアードMOSトランジスタがオフとなるように設定され、
前記制御回路は、前記第1、第2、及び第3電位が供給され、前記第1、第2、及び第3電位を選択して、前記シェアードMOSトランジスタに供給することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記シェアードMOSトランジスタのゲート電圧が制御されている間に、カラム選択信号により、データが読み出されることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記制御回路は、カラム選択信号を用いて、前記シェアードMOSトランジスタのゲート電圧を制御することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
ビット線オーバードライブ方式が用いられることを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置において、
ビット線をオーバードライブしている間に、カラム選択信号により、データが読み出されることを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置において、
前記シェアードMOSトランジスタのゲート電圧制御終了前に、ビット線オーバードライブが終了されることを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置において、
前記シェアードMOSトランジスタのゲート電圧制御終了後に、ビット線オーバードライブが終了されることを特徴とする半導体記憶装置。
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