JP6844893B2 - 強誘電体メモリ・セル検知 - Google Patents

Description

相互参照
本特許出願は、ＰＣＴ出願番号ＰＣＴ／ＵＳ２０１７／０２２６７８（名称：「Ferroelectric Memory Cell Sensing」、出願日：２０１７年３月１６日）に対する優先権を主張する。同ＰＣＴ出願は、Kawamura等の米国特許出願第１５／０７３，９８９号（名称：「Ferroelectric Memory Cell Sensing」、出願日：２０１６年３月１８日）に対する優先権を主張するものである。これらＰＣＴ出願および米国特許出願はそれぞれ、本願譲受人が譲り受けたものであり、また、これらの出願はそれぞれ明確に、その全体が参照により本明細書に合体されるものである。

以下の説明は、一般にはメモリ・デバイスに関し、より詳細には、強誘電体メモリ・セルについて検知方式を向上させることに関する。

メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために広く使用される。情報は、メモリ・デバイスのそれぞれ異なる状態をプログラムすることで記憶される。たとえば、バイナリ・デバイスは、論理「１」または論理「０」でしばしば表される２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることもある。記憶された情報にアクセスするために、電子デバイスは、メモリ・デバイス内に記憶された状態を読み取ること、すなわち検知することができる。情報を記憶するために、電子デバイスは、メモリ・デバイス内に状態を書き込むこと、すなわちプログラムすることができる。

ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ等を含め、様々な種類のメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性である場合がある。不揮発性メモリ（例、フラッシュ・メモリ）は、外部電源がない場合でもデータを長時間記憶することが可能である。揮発性メモリ・デバイス（例、ＤＲＡＭ）は、外部電源により周期的にリフレッシュされなければ、記憶されたそれらの状態を時間とともに失う場合がある。バイナリ・メモリ・デバイスは、揮発性メモリ・デバイスの一例となることもでき、キャパシタの充電またはキャパシタからの放電を行うことにより論理状態を記憶することができる。しかし、充電されたキャパシタは、時間とともに漏れ電流により放電され、この結果、記憶された情報が失われる場合もある。揮発性メモリの特定の特徴により、高まった読取りまたは書込み速度などの性能的利点がもたらされることがあり、周期的なリフレッシュを行わずにデータを記憶することができることなど、不揮発性メモリの特徴が有利であることもある。

ＦｅＲＡＭは、揮発性メモリと同様のデバイス・アーキテクチャを使用する場合があるが、強誘電体キャパシタが記憶デバイスとして使用されることで、不揮発特性を有することもある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して、改善された性能を有しうる。強誘電体メモリ・セルが記憶した論理状態を特定するために、強誘電体メモリ・セルのセル・プレートを何らかの電圧にバイアスすることがある。しかし、セル・プレートをバイアスすると、メモリ・デバイス内の寄生素子または寄生材料特性に起因して、近傍の回路位置で望まれない挙動が起こる場合があり、たとえば、寄生電圧がディジット線上で誘起される場合がある。

本明細書の開示内容は、以下の図面を参照し、また、それらを含む。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的メモリ・アレイを示す図である。 本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的回路を示す図である。 本開示内容の様々な実施形態による強誘電体メモリ・セルを動作するための例示的ヒステリシス・プロットを示す図である。 本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的回路を示す図である。 本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のタイミング図である。 本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的強誘電体メモリ・アレイを示す図である。 本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする、メモリ・アレイを含んだデバイスを示す図である。 本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための１つまたは複数の方法を示すフローチャートである。 本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための１つまたは複数の方法を示すフローチャートである。

メモリ・デバイスは、強誘電体キャパシタのセル・プレートをバイアスすることに関連する時間の間、ディジット線の電圧を接地基準（例、仮想接地）に維持して、ディジット線上の誘起電圧などの寄生効果を抑制することもできる。一例では、スイッチング・コンポーネントをアクティブにして、強誘電体メモリ・セルと電子通信を行うディジット線を仮想接地に接続することもできる。次いで、強誘電体メモリ・セルの強誘電体キャパシタのプレートに読取電圧を印加して、強誘電体キャパシタをバイアスすることもできる。印加された読取電圧は、メモリ・デバイス全体にわたって寄生効果をもたらすことがあり、たとえば、電圧が、ディジット線上で誘起される場合がある。ディジット線上の誘起電圧は、読取動作中に強誘電体キャパシタからディジット線に移動または「ダンプ」される電荷の量を低減する場合があり、得られるディジット線電圧を減少させることもある。よって、スイッチング・コンポーネントをアクティブ・モードに維持して、読取電圧が印加されている間、接地基準へのディジット線の接続を継続させることもできる。

接地基準との接続を維持することにより、プレート電圧を「移動させる」間、また、その後（すなわち、プレートをバイアスした後）、ディジット線上の誘起寄生電圧を減衰させること、または、接地基準に戻すことができる。読取電圧の印加中または印加の後、強誘電体メモリ・デバイスは、スイッチング・コンポーネントを非アクティブにして、接地基準からディジット線を切り離すこともできる。次いで、強誘電体メモリ・セルの選択コンポーネントをアクティブにすることにより、読取動作のために強誘電体メモリ・セルを選択する場合があり、強誘電体キャパシタは、ディジット線上に放電を行うこともできる。

キャパシタの放電に由来するディジット線の電圧は、強誘電体キャパシタにより記憶される論理状態およびディジット線の初期電圧に基づく場合がある。たとえば、記憶された論理状態「１」に由来するディジット線の電圧は、記憶された論理状態「０」に由来するディジット線の電圧よりも高くてもよい。このようにして、寄生素子の効果を低減し、読取動作について、検知ウインドウ（sensing window）（すなわち、論理「１」に由来する電圧と論理「０」に由来する電圧との差）を増大させることができる。いくつかのケースでは、この増大された検知ウインドウを「フル・ダンプ」ウインドウと呼ぶ場合もあるが、これは、そのウインドウにより、強誘電体キャパシタに格納された電荷の全て、または、そのほとんどをディジット線に移動させ、次いで読み取ることが可能になり、これにより、メモリ・セルの論理状態のより正確な特定が行われるからである。

以下では、先に紹介した開示内容の特徴を、メモリ・アレイのコンテキストで更に説明する。それから、強誘電体メモリ・セルについての検知方式を支持する回路を参照して具体例を記載する。開示内容のこれらの特徴および他の特徴を、強誘電体メモリ・セルについての検知方式に関する装置図、システム図、フローチャートにより更に図示し、これらの図、フローチャートを参照して説明する。

図１は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的メモリ・アレイ１００を示す。メモリ・アレイ１００は、電子メモリ装置と呼ばれる場合もある。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能な複数のメモリ・セル１０５を含む。各メモリ・セル１０５は、論理「０」および論理「１」で表される２つの状態を記憶するようにプログラム可能であってもよい。いくつかのケースでは、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、プログラム可能な状態を表す電荷を格納するためのキャパシタを含んでもよく、たとえば、充電されたキャパシタおよび放電されたキャパシタが、２つの論理状態を表すこともある。ＤＲＡＭアーキテクチャは、一般的に、こうした設計を使用する場合があり、用いられるキャパタは、線形的電気分極特性を伴う誘電体材料を含むこともある。対照的に、強誘電体メモリ・セルは、誘電体材料として強誘電体を有するキャパシタを含むことがある。強誘電体キャパシタの様々な電荷レベルで、様々な論理状態を表すこともできる。強誘電材料（強誘電体材料）は、非線形的分極特性を有し、強誘電体メモリ・セル１０５のいくつかの詳細および利点について、下記で議論する。

ＷＬ_１〜ＷＬ_Ｎの適切なアクセス線１１０（ワード線１１０と呼ぶこともある）およびＤＬ_１〜ＤＬ_Ｎの適切なディジット線１１５をアクティブにすること、または選択することにより、メモリ・セル１０５に対して読取りや書込みなどの動作を実施することができる。ワード線１１０またはディジット線１１５をアクティブにすること、または選択することは、これらの線それぞれに電圧を印加することを含む場合がある。いくつかのケースでは、ディジット線１１５は、ビット線と呼ばれる場合もある。ワード線１１０およびディジット線１１５は、導電材料からなる。たとえば、ワード線１１０およびディジット線１１５は、銅、アルミニウム、金、タングステンなどの金属からなっていてもよい。図１の例によれば、メモリ・セル１０５の各行は、単一のワード線１１０に接続されており、メモリ・セル１０５の各列は、単一のディジット線１１５に接続されている。ワード線１１０のうちの１つおよびディジット線１１５のうちの１つをアクティブにする（例、電圧を印加する）ことにより、それらの交点で単一のメモリ・セル１０５にアクセスすることができる。ワード線１１０とディジット線１１５との交点を、メモリ・セルのアドレスと呼ぶこともできる。

いくつかのアーキテクチャでは、セル（例、キャパシタ）の論理記憶デバイスを、選択コンポーネントにより、ディジット線から電気的に切り離すこともできる。ワード線１１０を、選択コンポーネントに接続することもでき、ワード線１１０は、選択コンポーネントを制御することができる。たとえば、選択コンポーネントはトランジスタであってもよく、そのトランジスタのゲートにワード線１１０を接続してもよい。ワード線１１０をアクティブにすると、メモリ・セル１０５のキャパシタとそれに対応するディジット線１１５との間に、電気的接続または閉回路がもたらされる。次いで、ディジット線にアクセスして、メモリ・セル１０５に対する読取りまたは書込みを行うことができる。メモリ・セル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通して制御することができる。いくつかの例では、行デコーダ１２０が、メモリ・コントローラ１４０から行アドレスを受け取り、この受け取った行アドレスに基づいて、適切なワード線１１０をアクティブにする。同様に、列デコーダ１３０が、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５をアクティブにする。このように、ワード線１１０およびディジット線１１５をアクティブにすることにより、メモリ・セル１０５にアクセスしてもよい。たとえば、メモリ・アレイ１００は、ＤＬ_１およびＷＬ_３をアクティブにすることで、メモリ・セル１０５にアクセスすることができる。

アクセスが起こると、メモリ・セル１０５が、検知コンポーネント１２５により読み取られること、すなわち検知されることがある。たとえば、検知コンポーネント１２５は、メモリ・セル１０５の記憶された状態を特定するために、関連するディジット線１１５の信号（例、電圧）を基準信号と比較することもできる。ディジット線１１５の電圧が基準電圧よりも高い場合、検知コンポーネント１２５は、メモリ・セル１０５内の記憶された状態が論理「１」であったと判定することもあり、この逆の場合もまた同様である。検知コンポーネント１２５は、信号の差の検出および増幅（これは、ラッチング（latching）と呼ばれる場合もある）を行うために様々なトランジスタまたは増幅器を含んでもよい。次いで、メモリ・セル１０５の検出された論理状態を、列デコーダ１３０を通して出力１３５として出力することもできる。強誘電体キャパシタを含むメモリ・セル１０５については、メモリ・セルを読み取ることが、強誘電体キャパシタのプレートをバイアスすること（たとえば、プレートに電圧を印加すること）を含む場合もある。

印加されるバイアス電圧は、強誘電体キャパシタを駆動して、ディジット線１１５上に電荷を放出することができるので、ディジット線１１５に電圧を生じさせることもできる。生じる電圧の大きさは、少なくとも部分的には、強誘電体キャパシタに記憶された論理状態に基づくこともある。いくつかのケースでは、印加されるバイアス電圧は、メモリ・アレイ１００の他の位置のコンポーネント（例、近傍のディジット線１１５）に影響を及ぼす場合もある。これらの影響は、メモリ・アレイ１００固有の寄生素子に起因することがあり、いくつかの例には、寄生キャパシタンス、寄生インダクタンス等が含まれる場合もある。これらの寄生素子は、メモリ・アレイ１００の物理的レイアウト（例、トレース幅、トレース位置、トレース長さ等）および印加される電圧の信号特性（例、信号周波数、電圧変化速度、ステップ・サイズ等）に関連することがある。

寄生効果の一例では、メモリ・セル１０５の強誘電体キャパシタが、強誘電体キャパシタのプレートに読取電圧を印加することによりバイアスされる。読取電圧を印加するのと同時に、寄生素子に起因して、対応するディジット線１１５で電圧が誘起されることもある。メモリ・セル１０５が関連するワード線１１０を介して選択されると、強誘電体キャパシタが、格納された電荷を、対応するディジット線１１５と共有することもできる。ただし、励起された電圧が、バイアスを行うことに由来する強誘電体キャパシタ両端間の電圧、そして、強誘電体キャパシタによりディジット線１１５に放出される電荷の量を事実上低減し、これにより、結果としてもたらされる電圧の変化が軽減されることもある。すなわち、強誘電体キャパシタは、格納された電荷の全量をディジット線１１５に放出することができない場合もある。格納された電荷を完全には利用できないことで、論理「０」と論理「１」に由来する電圧の差が、検知ウインドウとともに低減されることがある。

したがって、メモリ・アレイ１００は、印加される読取電圧に由来する寄生効果を抑制するために、常にまたは適時、ディジット線１１５の電圧を接地基準に、またはそれ付近に維持してもよく、これにより、検知マージン・ロス（sense margin loss）が軽減される。いくつかの例では、メモリ・アレイ１００が、誘起される寄生電圧を低減するようにディジット線１１５および接地基準（例、仮想接地）と電子通信を行うスイッチング・コンポーネント（例、トランジスタ）を含む場合がある。メモリ・アレイ１００は、このスイッチング・コンポーネントをアクティブ、非アクティブにするために制御信号を使用してもよい。

メモリ・セル１０５は、関連するワード線１１０およびディジット線１１５をアクティブにすることで設定、すなわち書込みを行うこともできる。先に議論したように、ワード線１１０をアクティブにすることで、対応するメモリ・セル１０５の行が、それぞれのディジット線１１５に電気的に接続される。ワード線１１０がアクティブにされている間に関連するディジット線１１５を制御することで、メモリ・セル１０５に書込みを行うことができ、すなわち、メモリ・セル１０５に論理値を記憶することができる。列デコーダ１３０は、メモリ・セル１０５に書き込むべきデータ、たとえば入力１３５を受け入れることができる。強誘電体キャパシタの場合、強誘電体キャパシタの両端間に電圧を印加することで、メモリ・セル１０５に書込みが行われる。このプロセスについては、下記でより詳細に議論する。

いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５がアクセスされることで、記憶された論理状態が劣化すること、または破壊されることがあり、元の論理状態をメモリ・セル１０５に戻すために、再書込み動作またはリフレッシュ動作が実施される場合がある。たとえば、ＤＲＡＭでは、キャパシタが、検知動作中に部分的または完全に放電され、これにより、記憶された論理状態が破損されることがある。よって、検知動作の後に論理状態が再書込みされることもある。さらに、単一のワード線１１０をアクティブにすることで、行の中の全てのメモリ・セルが放電される場合があり、これにより、行の中のいくつかの、または全てのメモリ・セル１０５の再書込みが必要になることもある。

ＤＲＡＭを含めたいくつかのメモリ・アーキテクチャは、外部電源により定期的にリフレッシュされなければ、記憶された状態を時間とともに失う場合がある。たとえば、充電されたキャパシタが、時間とともに漏れ電流により放電され、この結果、記憶された情報が失われることもある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、相対的に高いことがあり、たとえば、ＤＲＡＭの場合１秒あたり１０回のリフレッシュ動作であり、この結果、大幅な電力消費がもたらされる。メモリ・アレイが大きくなるにつれて、特に、バッテリーなどの有限電源を利用したモバイル・デバイスの場合に、増大される電力消費により、メモリ・アレイの配置または動作（例、電力供給、発熱、材料限界等）が抑制される場合がある。しかし、強誘電体メモリ・セルは、他のメモリ・アーキテクチャと比較して改善された性能をもたらしうる有利な特性を有することもある。たとえば、強誘電体メモリ・セルは、格納された電荷が劣化されにくいので、強誘電体メモリ・セル１０５を用いるメモリ・アレイ１００は、必要なリフレッシュ動作が少なくてすむこと、またはリフレッシュ動作を必要としないこともあり、したがって、動作のために必要な電力が少なくなることもある。

メモリ・コントローラ１４０は、たとえば、行デコーダ１２０、列デコーダ１３０、検知コンポーネント１２５などの様々なコンポーネントを通して、メモリ・セル１０５の動作（例、読取り、書込み、再書込み、リフレッシュ等）を制御することもできる。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５をアクティブにするために、行アドレス信号および列アドレス信号を生成することもできる。メモリ・コントローラ１４０は、メモリ・アレイ１００の動作中に使用される様々な電圧ポテンシャルを生成および制御することもできる。一般には、本明細書中で議論する印加される電圧の振幅、形状、または期間は、調整することまたは変動させることもでき、メモリ・アレイ１００を動作させるための様々な動作について、異なっていてもよい。さらに、メモリ・アレイ１００内の１つ、複数、または全てのメモリ・セル１０５に同時にアクセスすることもでき、たとえば、全てのメモリ・セル１０５、すなわち１グループのメモリ・セル１０５が単一の論理状態に設定されるリセット動作中に、メモリ・アレイ１００の複数または全てのセルに同時にアクセスすることもできる。

いくつかの例では、メモリ・コントローラ１４０は、メモリ・セル１０５内の強誘電体キャパシタのプレートに読取電圧を印加するのに使用される入力を、増幅デバイスに提供することもある。他の例では、メモリ・コントローラ１４０は、メモリ・セルを選択するのに使用される入力を、増幅デバイスに提供することもある。メモリ・コントローラ１４０は、検知方式の特徴を実施することに使用される場合もある。たとえば、メモリ・コントローラ１４０は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブ、非アクティブにすることに使用される入力を、増幅デバイスに提供することもある。メモリ・コントローラ１４０は、強誘電体キャパシタのプレートに電圧を印加することと、スイッチング・コンポーネントを非アクティブにして仮想接地からディジット線を切り離すことに関連するタイミングを決定することもできる。

図２は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的回路２００を示す。回路２００は、強誘電体メモリ・セル１０５-ａ、ワード線１１０-ａ（アクセス線１１０-ａと称する場合もある）、ディジット線１１５-ａ、およい検知コンポーネント１２５-ａを含み、これらはそれぞれ、図１について説明した、メモリ・セル１０５、ワード線１１０、ディジット線１１５、および検知コンポーネント１２５の一例となることもできる。メモリ・セル１０５-ａは、キャパシタ２０５などの論理記憶コンポーネントを含むことがあり、このコンポーネントは、容量結合された第１のプレートおよび第２のプレートを有し、第１のプレートをセル・プレート２３０と称し、第２のプレートをセル・ボトム２１５と称することもある。いくつかの例では、メモリ・セル１０５-ａの動作を変化させずに、キャパシタの配向を反転させることもでき、すなわち、第１のプレートがセル・ボトム２１５に相当し、第２のプレートがセル・プレート２３０に相当するようにすることもできる。図２の例では、プレート線２１０を介してセル・プレート２３０にアクセスすることもでき、ディジット線１１５-ａを介してセル・ボトム２１５にアクセスすることもできる。また、図２の例では、キャパシタ２０５のそれぞれの端子が、強誘電材料により分離されている。先に記載したように、キャパシタ２０５に充電を行うこと、またはキャパシタ２０５を放電させることにより、すなわち、キャパシタ２０５の強誘電材料を分極することにより、様々な状態を記憶することができる。キャパシタ２０５を分極するのに必要な全電荷を、残留分極（ＰＲ）値と称する場合もあり、キャパシタ２０５の全電荷の２分の１に達するキャパシタ２０５の電圧を、抗電圧（coercive voltage）（ＶＣ）と称する場合もある。

回路２００内に表される様々な要素を動作させることで、キャパシタ２０５の記憶された状態を読み取ることまたは検知することが可能である。キャパシタ２０５は、ディジット線１１５-ａと電子通信を行うこともできる。たとえば、選択コンポーネント２２０が非アクティブにされると、キャパシタ２０５をディジット線１１５-ａから切り離すことが可能であり、選択コンポーネント２２０がアクティブにされて強誘電体メモリ・セル１０５-ａが選択されると、キャパシタ２０５をディジット線１１５-ａに接続することが可能である。換言すると、強誘電体キャパシタ２０５と電子通信を行う選択コンポーネント２２０を使用することで、強誘電体メモリ・セル１０５-ａを選択することもでき、ただし、強誘電体メモリ・セル１０５-ａは、選択コンポーネント２２０および強誘電体キャパシタ２０５を含む。いくつかのケースでは、選択コンポーネント２２０はトランジスタであり、その動作が、トランジスタ・ゲートに電圧を印加することにより制御され、ただし、その電圧の大きさは、トランジスタの閾値を上回る。ワード線１１０-ａが選択コンポーネント２２０をアクティブにすることもでき、たとえば、ワード線１１０-ａに印加される電圧が、トランジスタ・ゲートに印加され、これにより、キャパシタ２０５がディジット線１１５-ａに接続される。一代替実施形態では、選択コンポーネント２２０とキャパシタ２０５の位置を入れ替えることもあり、これにより、選択コンポーネント２２０がプレート線２１０とセル・プレート２３０との間になり、キャパシタ２０５がディジット線１１５-ａと選択コンポーネント２２０の他方の端子との間になる。この実施形態では、選択コンポーネント２２０が、キャパシタ２０５を通してディジット線１１５-ａと電子通信し続けることもできる。この構成は、読取動作および書込動作のための代替的なタイミングおよびバイアスに関連することもある。

キャパシタ２０５のそれぞれのプレート間の強誘電材料に起因して、下記でより詳細に議論するように、ディジット線１１５-ａに接続された際に、キャパシタ２０５が放電しない場合もある。ある方式では、読取り中に、強誘電体キャパシタ２０５により記憶された状態を検知するために、プレート線２１０およびワード線１１０-ａが、外部電圧によりバイアスされることもある。いくつかのケースでは、外部電圧がプレート線２１０およびワード線１１０-ａに印加される前に、ディジット線１１５-ａが仮想接地から切り離される。強誘電体メモリ・セル１０５-ａを選択することで、キャパシタ２０５の両端間に電圧差（例、プレート線２１０の電圧−ディジット線１１５-ａの電圧）がもたらされることもある。この印加電圧差により、キャパシタ２０５の格納電荷に変化が生じる場合があり（これは、キャパシタ２０５の初期状態、たとえば、初期状態で論理「１」が記憶されていたのか、論理「０」が記憶されていたのかに依存することがある）、この結果得られる、キャパシタ２０５に格納される電荷に基づいて、ディジット線１１５-ａに電圧が誘起されることもある。次いで、メモリ・セル１０５-ａ内の記憶論理状態を特定するために、検知コンポーネント１２５-ａにより、ディジット線１１５-ａ上の誘起電圧を基準（例、基準線２２５の電圧）と比較することもできる。

こうした具体的な検知スキームまたは検知プロセスは、多くの形態をとることができる。一例では、ディジット線１１５-ａが、固有キャパシタンスを有し、プレート線２１０に印加される電圧に応答してキャパシタ２０５が充電または放電される際に、ゼロ以外の電圧をもたらすこともある。この固有キャパシタンスは、寸法を含めたディジット線１１５-ａの物理的特性に依存する場合もある。ディジット線１１５-ａは多くのメモリ・セル１０５を接続することができるので、ディジット線１１５-ａの長さは、キャパシタンスを無視できなくなるようなものになりうる（例、ピコ・ファラッド（ｐＦ）のオーダ）。次のディジット線１１５-ａの電圧は、キャパシタ２０５の初期論理状態に依存することがあり、検知コンポーネント１２５-ａが、この電圧を、基準コンポーネントによりもたらされる基準線２２５上の電圧と比較することもできる。この電荷の変化を活かす他の検知プロセスを使用することもできる。

ディジット線１１５-ａの誘起電圧を利用する検知方式については、更なる要因が検知動作に悪影響を及ぼすこともあり、たとえば、検知ウインドウを低減する。先で議論したように、検知ウインドウは、強誘電体キャパシタ２０５に記憶される初期状態に少なくとも部分的には基づいて、ディジット線１１５-ａにかかるそれぞれの電圧の差として定義される場合がある。強誘電体メモリ・セル特性、環境特性、ディジット線特性、基準電圧誤差、寄生効果などの要因が、メモリ・セル１０５-ａに関連する検知ウインドウを低減しうる。

例として、プレート線２１０に外部電圧を印加すると、メモリ・デバイスに固有の寄生素子に起因して、ディジット線１１５-ａで電圧が誘起されることがある。この励起電圧は、両論理状態について、強誘電体キャパシタ２０５によりディジット線１１５-ａと共有される電荷、または強誘電体キャパシタ２０５によりディジット線１１５-ａに放出される電荷の量を事実上低減することもある。したがって、それぞれ異なる論理状態について結果として得られる電圧が、これらの電圧の差とともに低減されることもある。したがって、結果として得られるこうした電圧間の差の低減により、検知ウインドウが低減されることもある。よって、電圧がプレート線２１０に印加される間、ディジット線１１５-ａを接地基準またはその付近に維持する検知方式を利用して、メモリ・セル１０５-ａが選択される後にディジット線１１５-ａに放出される電荷の量を増やすことにより、検知マージン・ロス（すなわち、検知ウインドウの低減）を軽減してもよい。

メモリ・セル１０５-ａに書込みを行うために、キャパシタ２０５の両端間に電圧を印加してもよい。様々な方法を使用することができる。一例では、キャパシタ２０５をディジット線１１５-ａに電気的に接続するために、ワード線１１０-ａを通じて、選択コンポーネント２２０をアクティブにすることもできる。プレート線２１０を使用してセル・プレート２３０の電圧を制御し、ディジット線１１５-ａを使用してセル・ボトム２１５の電圧を制御することにより、キャパシタ２０５の両端間に電圧を印加することもできる。論理「０」を書き込むためには、セル・プレート２３０をｈｉｇｈにすること、すなわち、プレート線２１０に正電圧を印加することもあり、セル・ボトム２１５をｌｏｗにすること、たとえば、ディジット線１１５-ａを使用して仮想的に接地することもある。論理「１」を書き込むために、逆のプロセスを実施し、すなわち、セル・プレート２３０をｌｏｗにし、セル・ボトム２１５をｈｉｇｈにすることもある。キャパシタ２０５の読取動作および書込動作が、強誘電デバイスに関連する非線形的特性の原因となりうる。

図３は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持するメモリ・セルについて、上記のような非線形的特性の例をヒステリシス曲線３００-ａ（図３Ａ）および３００-ｂ（図３Ｂ）を用いて示している。ヒステリシス曲線３００-ａおよび３００-ｂは、それぞれ、例示的な強誘電体メモリ・セル書込プロセスおよび読取プロセスを示す。ヒステリシス曲線３００は、強誘電体キャパシタ（例、図２のキャパシタ２０５）に格納される電荷（Ｑ）を、電圧（Ｖ）の関数として示す。

強誘電材料（強誘電体材料）は、自発電気分極により特徴付けられ、すなわち、電界がなければ、非ゼロの電気分極にとどまる。強誘電材料の例には、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸鉛ジルコニウム（ＰＺＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）が含まれる。本明細書中に記載する強誘電体キャパシタは、これらの強誘電材料または他の強誘電材料を含む場合がある。強誘電体キャパシタ内の電気分極により、強誘電材料の表面に正味電荷がもたらされ、キャパシタ端子を通して反対の電荷が引き付けられる。こうして、強誘電材料とキャパシタ端子の界面で電荷が格納される。外部から印加される電界がない場合に電気分極を相対的に長い時間維持すること、無期限に維持することさえもできるので、たとえば、ＤＲＡＭアレイ内に用いられるキャパシタと比較して、電荷漏洩を大幅に減少させることができる。これにより、いくつかのＤＲＡＭアーキテクチャについて先に説明したように、リフレッシュ動作を実施する必要性が低減されることもある。

ヒステリシス曲線３００は、キャパシタの単一の端子の観点から理解することもできる。例として、強誘電材料が負の分極を有する場合、正電荷が端子に蓄積される。同様に、強誘電材料が正の分極を有する場合、負電荷が端子に蓄積される。さらに、ヒステリシス曲線３００内の電圧は、キャパシタ両端間の電圧差を表し、方向性を有することを理解されたい。たとえば、該当する端子に正電圧を印加し、２つ目の端子を接地に維持することで、正電圧を印加することもできる。該当する端子を接地に維持し、２つ目の端子に正電圧を印加することで、負電圧を印加することもでき、すなわち、正電圧を印加して、該当する端子を負に分極させることもできる。同様に、２つの正電圧、２つの負電圧、または正電圧と負電圧の任意の組合せを、適当なキャパシタ端子に印加して、ヒステリシス曲線３００に示す電圧差をもたらすこともできる。

ヒステリシス曲線３００-ａに示すように、強誘電材料は、ゼロの電圧差を伴う正または負の分極を維持し、この結果、考えられる２つの充電状態、電荷状態３０５および電荷状態３１０が得られることもある。図３の例によれば、電荷状態３０５は論理「０」を表し、電荷状態３１０は論理「１」を表す。いくつかの例では、メモリ・セルを動作するための他の方式に適応するために、これらの電荷状態の論理値を反対にすることもできる。

強誘電材料の電気分極を制御することで、したがって、電圧を印加することでキャパシタ端子の電荷を制御することで、メモリ・セルに論理「０」または「１」を書き込むこともできる。たとえば、正味正電圧３１５をキャパシタの両端間に印加すると、電荷状態３０５-ａに達するまで電荷が蓄積される。電圧３１５が取り除かれると、電荷状態３０５-ａは、ゼロの電圧ポテンシャルにおいて電荷状態３０５に達するまで、経路３２０をたどる。同様に、正味負電圧３２５を印加することで電荷状態３１０に書込みが行われ、この結果、電荷状態３１０-ａが得られる。電圧３２５が取り除かれた後、電荷状態３１０-ａは、ゼロの電圧で電荷状態３１０に達するまで、経路３３０をたどる。

強誘電体キャパシタの記憶された状態を読み取るために、すなわち検知するために、キャパシタの両端間に電圧を印加することもある。これに応じて、格納された電荷が変化するが、変化の程度は初期の電荷状態に依存し、すなわち、キャパシタの格納電荷が変化する程度は、電荷状態３０５−ｂまたは３１０−ｂが当初記憶されていたかどうかで変動する。たとえば、ヒステリシス曲線３００−ｂは、考えられる２つの記憶される電荷状態３０５−ｂおよび３１０−ｂを示している。キャパシタのセル・プレート（例、図２のセル・プレート２３０）に正味電圧３３５を印加してもよい。正電圧として示されているが、電圧３３５は負であってもよい。電圧３３５に応答して、電荷状態３０５−ｂは経路３４０をたどる場合がある。同様に、電荷状態３１０−ｂが当初記憶されている場合、それが経路３４５をたどる。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終位置は、具体的な検知動作および検知回路を含めた、いくつかの要因に依存する。

いくつかのケースでは、最終的な電荷は、メモリ・セルのディジット線の固有キャパシタンスに依存することもある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加される場合、ディジット線の電圧が、その固有キャパシタンスに起因して上昇することがあり、検知コンポーネントで測定される電圧は、結果として得られるディジット線の電圧に依存しうる。したがって、ヒステリシス曲線３００-ｂ上の最終的電荷状態３０５-ｃおよび３１０-ｃの位置は、ディジット線のキャパシタンスに依存することがあり、負荷線分析（load-line analysis）を通して特定することができ、すなわち、電荷状態３０５-ｃおよび３１０-ｃは、ディジット線キャパシタンスに関して規定してもよい。この結果、キャパシタの電圧である電圧３５０または電圧３５５は、様々なものになりえ、キャパシタの初期状態に依存する場合もある。

セル・プレートに印加される電圧（例、電圧３３５）とキャパシタ両端間の電圧（例、電圧３５０または電圧３５５）の差を基準電圧と比較することで、キャパシタの初期状態を特定することもできる。図２を参照すれば分かるように、ディジット線の電圧は、プレート線２１０に印加される電圧と、結果として得られるキャパシタ２０５両端間の電圧の差として表すこともできる。先に議論したように、ディジット線の電圧は、キャパシタで格納される電荷の変化に少なくとも部分的には基づき、電荷の変化は、キャパシタ両端間に印加される電圧の大きさに関連する。いくつかの例では、基準電圧は、電圧３５０および３５５に由来するディジット線電圧の平均である場合もあり、比較を行うことで、検知されたディジット線電圧が、基準電圧よりも高いことまたは低いことを判定することもできる。次いで、この比較に基づいて、強誘電セルの値（すなわち、論理「０」または「１」）を求めることができる。

寄生効果の結果として誘起電圧を有するディジット線は、キャパシタ両端間に印加される電圧の大きさを低減し、したがって、結果として得られる電圧３５０および３５５を下げる場合もある。ヒステリシス曲線３００-ａおよび３００-ｂから見て取れるように、印加される電圧の減少は、電圧３５０および３５５の比例的減少をもたらさない場合もあり、検知ウインドウ（例、電圧３５０および３５５それぞれに由来するディジット線電圧間の差）が、低減されることもある。したがって、電圧がキャパシタのプレートに印加される間、ディジット線を接地基準またはその付近に維持する検知方式を利用して、キャパシタ両端間に印加される電圧３３５と、ディジット線と共有される電荷の量を増大させることにより、検知マージン・ロスを軽減してもよい。

先に議論したように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることで、記憶された論理状態が劣化すること、または破壊されることがある。しかし、強誘電体メモリ・セルは、読取動作の後、当初の論理状態を維持することができる。たとえば、電荷状態３０５-ｂが記憶されており、読取動作が実施される場合、電荷状態が、経路３４０を電荷状態３０５-ｃまでたどることもあり、電圧３３５が取り除かれた後、電荷状態は、たとえば、経路３４０を反対方向にたどることで、初期の電荷状態３０５-ｂに戻ることもある。

図４は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的回路４００を示す。回路４００は、強誘電体メモリ・セル１０５-ｂ、ワード線１１０-ｂ（アクセス線１１０-ｂと称する場合もある）、ディジット線１１５-ｂ、および検知コンポーネント１２５-ｂを含み、これらはそれぞれ、図１および２について説明した、強誘電体メモリ・セル１０５、ワード線１１０、ディジット線１１５、および検知コンポーネント１２５の一例となることもできる。回路４００は、プレート線２１０-ａおよび基準線２２５-ａを含むこともあり、これらはそれぞれ、図２について説明したプレート線２１０および基準線２２５の一例となることもできる。さらに、図４の例によれば、ディジット線１１５-ｂおよび基準線２２５-ａは、それぞれ、固有キャパシタンス４１５-ａおよび固有キャパシタンス４１５-ｂを含む。回路４００は、電圧源４０５、電圧源４１０、スイッチング・コンポーネント４２０、仮想接地４２５、寄生キャパシタンス４３０も含む。

ディジット線１１５-ｂおよび基準線２２５-ａは、それぞれ、固有キャパシタンス４１５-ａおよび４１５-ｂを有する場合もある。固有キャパシタンス４１５-ａおよび４１５-ｂは、電気デバイスではないこともあり、すなわち、２端子キャパシタではないこともある。むしろ、固有キャパシタンス４１５-ａおよび４１５-ｂは、寸法を含めたディジット線１１５-ｂおよび基準線２２５-ａの物理的特性に依存しうる。いくつかのケースでは、基準線２２５-ａが、メモリ・アレイの不使用または非アクティブのディジット線として実現される。ディジット線１１５-ｂは、スイッチング・コンポーネント４２０を介して仮想接地４２５に接続されてもよい。仮想接地４２５は、回路４００についての共通基準として機能することもでき、接地と称されること、またはゼロ電圧に関連することもあるが、この仮想接地は、アース接地を基準とされた場合には、０ボルト以外（例、０ボルトを超える、または０ボルト未満）の電圧に浮遊することもある。

基準線２２５-ａの電圧を、ディジット線１１５-ｂの電圧との比較のための基準として検知コンポーネント１２５-ｂに入力してもよい。基準線２２５-ａに電圧を印加して、ディジット線１１５-ｂの電圧との比較のための基準を提供することもできる。図示のように、強誘電体メモリ・セル１０５-ｂは、ディジット線１１５-ｂと電子通信を行う。図２を参照して説明したように、強誘電体メモリ・セル１０５-ｂは、ワード線１１０-ｂを介して強誘電体キャパシタと電子通信を行う選択コンポーネントを含んでもよい。この選択コンポーネントは、ワード線１１０-ｂに電圧を印加することでアクティブにすることもでき、強誘電体キャパシタとディジット線１１５-ｂの間に導電性パスを提供するために使用することもできる。一例では、強誘電体キャパシタに記憶された状態を特定するための読取動作のために、選択コンポーネントを使用して強誘電体メモリ・セル１０５-ｂを選択することもある。

プレート線２１０-ａが、強誘電体キャパシタと電子通信を行うこともある。いくつかのケースでは、プレート線２１０-ａを介して（例、読取動作のために）強誘電体キャパシタのプレートをバイアスするために、電圧を印加することもある。先に述べたように、プレート線２１０-ａに電圧を印加すると、他の回路位置で寄生電圧が誘起される場合がある。たとえば、プレート線２１０-ａは、寄生キャパシタンス４３０を介してディジット線１１５-ｂと容量結合されている場合があり、プレート線２１０-ａに印加される電圧の変化により、ディジット線１１５-ｂに印加される電圧の変化が引き起こされる場合もある。いくつかのケースでは、プレート線２１０-ａは、他の寄生素子（例、インダクタンス、抵抗等）を介してディジット線１１５-ｂと結合されることもある。これらの寄生効果により、強誘電体キャパシタが記憶する状態を特定するのに使用される、結果として得られる検知ウインドウが低減されることもある。ワード線１１０-ｂに電圧を印加することと組み合わせて、プレート線２１０-ａに電圧を印加する結果、強誘電体キャパシタが、ディジット線１１５-ｂを充電することもある。すなわち、強誘電体メモリ・セル１０５-ｂにアクセスすることに応じて、強誘電体キャパシタは、固有キャパシタンス４１５-ａを介してディジット線１１５-ｂと電荷を共有することもできる。

図４の例によれば、スイッチング・コンポーネント４２０は、ディジット線１１５-ｂおよび接地基準と電子通信を行う。いくつかのケースでは、ディジット線１１５-ｂを仮想接地基準に接続するために、またはディジット線１１５-ｂを仮想接地基準から切り離すためにスイッチング・コンポーネント４２０を使用することもある。一例では、スイッチング・コンポーネント４２０に印加される線形等化電圧を増大または減少させることで、スイッチング・コンポーネント４２０をアクティブまたは非アクティブにするために、制御信号（例、線形等化信号）を使用してもよい。いくつかのケースでは、ディジット線１１５-ｂが使用されていない間、ディジット線１１５-ｂの電圧が浮遊することを防ぐために、スイッチング・コンポーネント４２０が使用されることもある。プレート線２１０-ａに電圧を印加することに関連する寄生効果を抑制するために、スイッチング・コンポーネント４２０を使用することもできる。たとえば、下記でより詳細に説明するように、電圧がプレート線に印加される間、スイッチング・コンポーネント４２０をアクティブ状態に維持して、ディジット線１１５-ｂで誘起される寄生電圧を減衰させ、ディジット線１１５-ｂの電圧を仮想接地４２５にすること、またはその近くにすることもできる。

いくつかの例では、スイッチング・コンポーネント４２０を線形等化デバイスと称する。スイッチング・コンポーネント４２０は、トランジスタ（例、ｎ型またはｐ型ＦＥＴ）として実現することもでき、増大もしくは低減された制御信号または制御信号の増幅版をトランジスタのゲートにかけることで、アクティブ／非アクティブにすることもできる。いくつかのケースでは、外部／内部の（１つもしくは複数の）電圧源、（１つもしくは複数の）増幅器、または（１つもしくは複数の）ライン・ドライバを介して、プレート線２１０-ａ、ワード線１１０-ａ、基準線２２５-ａ、電圧源４０５、または電圧源４１０に電圧を印加することもできる。

強誘電体メモリ・セル１０５-ｂの記憶された状態を特定するために、検知コンポーネント１２５-ｂを使用することもできる。いくつかのケースでは、検知コンポーネント１２５-ｂが検知増幅器であるか、または、検知コンポーネント１２５-ｂが検知増幅器を含む。検知コンポーネント１２５-ｂは、電圧源４０５および電圧源４１０により動作されることもある。いくつかの例では、電圧源４０５は正の供給電圧であり、電圧源４１０は負の供給電圧または仮想接地である。ディジット線１１５-ｂの電圧および基準線２２５-ａの電圧に少なくとも部分的には基づいて、強誘電体メモリ・セル１０５-ｂの論理値を特定するために、検知コンポーネント１２５-ｂを使用することもある。検知コンポーネント１２５-ｂは、コントローラによりアクティブまたは非アクティブにされる場合もある。いくつかの例では、検知コンポーネント１２５-ｂをアクティブにして、または「作動（fire）」して、ディジット線１１５-ｂの電圧と基準線２２５-ａの電圧の比較を起動する。検知コンポーネント１２５-ｂを起動することは、それぞれの電圧源４０５、４１０および検知コンポーネント１２５-ｂと電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。

検知コンポーネント１２５-ｂは、検知増幅器の出力を、電圧源４０５または電圧源４１０により提供される電圧にラッチ（latch）することもできる。たとえば、ディジット線１１５-ｂの電圧が基準線２２５-ａの電圧より高い場合、検知コンポーネント１２５-ｂは、検知増幅器の出力を、電圧源４０５から供給される正電圧でラッチすることもできる。ディジット線１１５-ｂ上の寄生効果を低減することで、検知動作のための検知ウインドウを増大させることもでき、これにより、マージン・ロスが軽減され、メモリ・セル１０５-ｂを読み取る際の信頼性が上昇する。

図５は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のタイミング図５００を示す。タイミング図５００は、軸５０５に電圧を示し、軸５１０に時間を示す。こうして、時間の関数としての様々なコンポーネントの電圧を、タイミング図５００上に表すことができる。たとえば、タイミング図５００は、ワード線電圧５１５、プレート線電圧５２０、ディジット線電圧５３０-ａおよび５３０-ｂを含む。また、タイミング図５００は、読取電圧５３５、基準電圧５４０、期間５４５、検知ウインドウ５５０、アクティブ期間５５５、および作動時刻５６０を含んでもよい。タイミング図５００は、図４に関連して説明した回路４００の例示的動作を示す。先行図面のコンポーネントに関連して、図５を下記で説明する。表現を簡単にするために、０に近い電圧が軸５１０からずれていることもあり、いくつかのケースでは、これらの電圧が０であること、または０に近似することがある。

図４に関連して議論したように、ディジット線１１５−ｂを仮想的に接地するために、スイッチング・コンポーネント４２０に電圧を印加することもできる。図５に示す例では、プレート線２１０−ａに後続の電圧が印加されることもある。読取電圧、すなわち強誘電体キャパシタの状態を読み取るのに使用される電圧を、プレート線２１０−ａに印加して、強誘電体キャパシタをバイアスすることもできる。強誘電体キャパシタのプレートで測定することもできるプレート線電圧５２０は、印加される読取電圧により上昇することもある。プレート線電圧５２０の変化により、部分的にはディジット線の寄生素子に起因して、ディジット線電圧５３０が変化することがある。先で議論したように、このディジット線電圧５３０の上昇により、ディジット線１１５−ｂと共有される強誘電体キャパシタからの電荷の量が減少し、検知ウインドウ５５０（例、ディジット線電圧５３０−ａと５３０−ｂの差）が低減する場合がある。したがって、プレート線２１０−ａに電圧が印加される間、スイッチング・コンポーネント４２０で線形等化電圧５２５を印加し且つそれを維持してもよい。スイッチング・コンポーネント４２０をアクティブ状態で維持することにより、結果として得られるディジット線１１５−ｂ上の寄生電圧を減衰させることができ、ディジット線電圧５３０を０ボルト付近もしくは仮想接地付近で保持すること、または、０ボルトもしくは仮想接地にすることができる。

いくつかのケースでは、電圧の印加に関連する閾値に達するまで、スイッチング・コンポーネント４２０をアクティブ状態に維持することもある。たとえば、プレート線２１０-ａの電圧が閾値電圧よりも大きいという判定、プレート線２１０-ａの電圧の変化の速度が閾値未満もしくは閾値内であるという判定、または、これら両判定がなされるまで、スイッチング・コンポーネント４２０が、アクティブにとどまる場合もある。さらに、または、この代わりに、こうした閾値が、プレート線電圧５２０が印加された後、または電圧閾値が満たされた後の期間（例、期間５４５）に関連してもよい。いくつかのケースでは、この期間は、結果として得られる検知ウインドウ５５０のサイズ、強誘電体キャパシタの特性（例、作製されてからの期間、対応するヒステリシス曲線）、環境要因（例、温度）、ディジット線の特性（トレース幅、トレース長さ等）、または、これらの任意の組合せに少なくとも部分的には基づいて決定してもよい。いくつかの例では、期間の増加は、検知ウインドウ５５０の増大に関連する場合もある。したがって、一例では、ヒステリシス特性が劣化しうる強誘電体キャパシタを伴う強誘電体メモリ・アレイが古くなるほど、期間５４５が増加することもある。

いくつかの例では、様々な寄生効果に適応するために、期間５４５を短くすること、または長くすることもできる。たとえば、ディジット線１１５-ｂから寄生電圧の一部分または全てを取り除く（例、ディジット線電圧５３０が０．５ミリボルト（ｍＶ）未満の場合）のに十分に長く期間５４５を設定してもよい。いくつかのケースでは、寄生電圧を取り除くことに関連した期間５４５もしくは増大した検知ウインドウ５５０、またはこれらの双方が、強誘電体メモリ・アレイについて開発された数学的モデルを用いて、または確立されたテスト結果に基づいて決定される場合もある。他のケースでは、強誘電体メモリ・セル１０５-ｂに対する読取りまたは書込みに関連したタイミングに基づいて、期間５４５が決定される場合もある。たとえば、アクティブ期間５５５が、強誘電体メモリ・セル１０５-ｂを読み取るための時間に関連することもあり、プレート電圧を上げてから下げるまでの時間を含むこともある。いくつかの例では、アクティブ期間５５５を短縮し、メモリ・デバイスが読取動作を完了するのに使用するタイミングに適応するために、期間５４５を短くする場合もある。いくつかの例では、期間５４５は、３ナノ秒（３ｎｓ）以下である場合がある。

閾値に達した後（例、電圧閾値に達した、又は、期間５４５が終了した等の後）、線形等化電圧５２５が減少（例、０Ｖに降下または下落する）して、スイッチング・コンポーネント４２０が非アクティブにされてもよい。いくつかのケースでは、プレート線電圧５２０が増大する間、線形等価電圧５２５が減少する。スイッチング・コンポーネント４２０を非アクティブにした後、ディジット線１１５−ｂが仮想接地基準から切り離され得る。次に、ワード線電圧５１５をワード線１１０−ｂで印加して、強誘電体メモリ・セル１０５−ｂにアクセスしてもよい。選択コンポーネントのゲートで測定することもできるワード線電圧５１５は、印加されるアクセス電圧により上昇することもある。いくつかのケースでは、線形等化電圧５２５が減少する間、ワード線電圧５１５が増大する場合もある。ワード線電圧５１５が増大されると、充電された強誘電体キャパシタとディジット線１１５−ｂの間の導電性パスを、選択コンポーネントを通して提供することができる。したがって、強誘電体キャパシタがディジット線１１５−ｂに放電を行うと、ディジット線電圧５３０が上昇しうる。

図５に示す例では、ディジット線電圧５３０は、記憶された状態に基づく２つの電圧のうちの１つに上昇しうる。ただし、先で議論したように、これらの２つの電圧は、ディジット線１１５-ｂへの残留寄生効果に少なくとも部分的には基づいて変動しうる。たとえば、論理「１」が強誘電体キャパシタに記憶されている場合、ディジット線電圧５３０-ａが得られることがあり、論理「０」が記憶されている場合、ディジット線電圧５３０-ｂが得られることがある。ディジット線電圧５３０-ａは、強誘電セルの小さな方の電圧降下に関連することもあり、したがって、図３に関連して分かるように、ディジット線電圧５３０-ｂと比較して高いディジット線電圧になりうる。ディジット線電圧５３０-ａとディジット線電圧５３０-ｂの間の検知ウインドウ５５０は、期間５４５のサイズに基づいて変化しうる。いくつかの例では、期間５４５が長くなることは、検知ウインドウ５５０の増大に関連し、期間５４５が短くなることは、検知ウインドウ５５０が低減されることに関連する。先に述べたように、決定される期間５４５は、いくつかの要因に基づいて選択されうる。

ディジット線電圧５３０-ａまたは５３０-ｂが定まった後、作動時刻５６０で、検知コンポーネント１２５-ｂをアクティブにしてもよい。検知コンポーネント１２５-ｂは、ディジット線電圧５３０を基準電圧５４０と比較することができ、それに応じて、検知コンポーネント１２５-ｂの出力をラッチすることもできる。たとえば、論理値「１」が強誘電体キャパシタに記憶されている場合、検知コンポーネント１２５-ｂは、ディジット線電圧５３０-ａを基準電圧５４０と比較し、ディジット線電圧５３０-ａが基準電圧５４０よりも高いと判定することもできる。したがって、検知コンポーネント１２５-ｂの出力を正の供給電圧とし、ラッチしてもよい。図５に示す例では、検知コンポーネント１２５-ｂが正の供給電圧を出力する場合、ディジット線１１５-ｂもその供給電圧とされる。

図６は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的強誘電体メモリ・アレイ１００-ａのブロック図６００を示す。メモリ・アレイ１００-ａは、メモリ・コントローラ１４０-ａ、メモリ・セル１０５-ｃ、および仮想接地４２５-ａを含むこともあり、これらは、図１、２または４について説明したメモリ・コントローラ１４０、メモリ・セル１０５、および仮想接地４２５の例となることもできる。

メモリ・コントローラ１４０-ａは、バイアス・コンポーネント６１０、タイミング・コンポーネント６１５、および線形等化コンポーネント６３０を含むこともあり、メモリ・アレイ１００-ａを、図１〜５で説明するように動作させることもできる。メモリ・コントローラ１４０-ａは、ワード線１１０-ｃ、ディジット線１１５-ｃ、検知コンポーネント１２５-ｃ、プレート線２１０-ａ、およびスイッチング・コンポーネント４２０-ａと電子通信を行うことができるが、これらは、図１、２または４について説明したワード線１１０、ディジット線１１５、検知コンポーネント１２５、プレート線２１０、およびスイッチング・コンポーネント４２０の例となることもできる。

メモリ・アレイ１００-ａは、基準コンポーネント６２０、ラッチ６２５、等化線６３５、および仮想接地４２５-ａを含むこともある。メモリ・アレイ１００-ａのそれぞれのコンポーネントは、互いに電子通信を行うこともでき、図１〜５に関連して説明した機能を実施することもできる。いくつかのケースでは、基準コンポーネント６２０、検知コンポーネント１２５-ｃ、スイッチング・コンポーネント４２０-ａ、およびラッチ６２５は、メモリ・コントローラ１４０-ａのコンポーネントである。

いくつかの例では、ディジット線１１５-ｃは、スイッチング・コンポーネント４２０-ａ、検知コンポーネント１２５-ｃ、および強誘電体メモリ・セル１０５-ｃの強誘電体キャパシタと電子通信を行う。ワード線１１０-ｃが、メモリ・コントローラ１４０-ａおよびメモリ・セル１０５-ｃの選択コンポーネントと電子通信を行うこともできる。プレート線２１０-ａが、メモリ・コントローラ１４０-ａおよび強誘電体メモリ・セル１０５-ｃの強誘電体キャパシタのプレートと電子通信を行うこともできる。検知コンポーネント１２５-ｃが、メモリ・コントローラ１４０-ａ、基準線２２５-ｂ、ディジット線１１５-ｃ、およびラッチ６２５と電子通信を行うこともできる。基準コンポーネント６２０が、メモリ・コントローラ１４０-ａおよび基準線２２５-ｂと電子通信を行うこともできる。スイッチング・コンポーネント４２０-ａが、メモリ・コントローラ１４０-ａ、ディジット線１１５-ｃ、および仮想接地４２５-ａと電子通信を行うこともできる。これらのコンポーネントは、先に示したもの以外の、メモリ・アレイ１００-ａ内外の他のコンポーネントと、他のコンポーネント、接続またはバスを介して電子通信を行うこともできる。

メモリ・コントローラ１４０-ａは、ワード線１１０-ｃ、プレート線２１０-ａ、ディジット線１１５-ｃ、または等化線６３５を、それら様々なノードに電圧を印加することでアクティブにするように構成されてもよい。たとえば、バイアス・コンポーネント６１０は、先で説明したように、メモリ・セル１０５-ｃに対する読取りまたは書込みを行うように、メモリ・セル１０５-ｃを動作するための電圧を印加するように構成されてもよい。いくつかのケースでは、メモリ・コントローラ１４０-ａは、図１に関連して説明したように、行デコーダもしくは列デコーダ、またはこれらの両方を含んでもよい。これにより、メモリ・コントローラ１４０-ａが１つまたは複数のメモリ・セル１０５にアクセスすることが可能になることもある。バイアス・コンポーネント６１０は、検知コンポーネント１２５-ｃのための基準信号を生成するために、基準コンポーネント６２０に電圧ポテンシャルを提供することもできる。さらに、バイアス・コンポーネント６１０は、検知コンポーネント１２５-ｃの動作のために、信号を提供すること、または電圧を印加することもできる。

いくつかのケースでは、メモリ・コントローラ１４０-ａは、タイミング・コンポーネント６１５を使用することで自体の動作を実施することもできる。たとえば、タイミング・コンポーネント６１５は、本明細書で議論した、読取りや書込みなどのメモリ機能を実施するためのスイッチングおよび電圧印加についてのタイミングを含めた、様々なワード線選択またはプレートのバイアスのタイミングを制御することもできる。いくつかのケースでは、タイミング・コンポーネント６１５は、バイアス・コンポーネント６１０の動作を制御することもできる。

基準コンポーネント６２０は、検知コンポーネント１２５-ｃのための基準信号を生成するための様々なコンポーネントを含みうる。基準コンポーネント６２０は、基準信号を作り出すこと専用に構成された回路を含んでもよい。いくつかのケースでは、基準コンポーネント６２０は、他の強誘電体メモリ・セル１０５を含む。いくつかの例では、基準コンポーネント６２０は、図３に関連して説明したように、２つの検知電圧の間の値を有する電圧を出力するように構成される場合もある。または、基準コンポーネント６２０は、仮想接地電圧（すなわち、約０Ｖ）を出力するように設計されてもよい。検知コンポーネント１２５-ｃは、メモリ・セル１０５-ｃからの（ディジット線１１５-ｃを介した）信号を基準コンポーネント６２０からの基準信号と比較することもできる。論理状態を特定すると、検知コンポーネント１２５-ｃは、出力をラッチ６２５に格納することもでき、ただし、メモリ・アレイ１００-ａを一要素とするメモリ・デバイスを使用した電子デバイスの動作に応じて、その出力が使用されてもよい。

いくつかのケースでは、メモリ・コントローラ１４０-ａは、プレート線２１０-ａに電圧が印加されている間に、ディジット線１１５-ｃを仮想的に接地するために等化線６３５を使用することもできる。たとえば、仮想接地４２５-ａを用いてディジット線１１５-ｃを仮想的に接地するために、スイッチング・コンポーネント４２０-ａを使用することもでき、ディジット線１１５-ｃが仮想的に接地されている間、プレート線２１０-ａを介して強誘電体キャパシタのプレートに電圧を印加するためにバイアス・コンポーネント６１０を使用することもでき、強誘電体キャパシタのプレートに電圧を印加し、電圧の印加に関連する閾値に達した後、ディジット線１１５-ｃを仮想接地４２５-ａから切り離すために、スイッチング・コンポーネント４２０-ａを使用することもできる。

いくつかの例では、メモリ・コントローラ１４０-ａは、等化線６３５を介してスイッチング・コンポーネント４２０-ａをアクティブおよび非アクティブにするために、バイアス・コンポーネント６１０を使用することもできる。いくつかのケースでは、メモリ・コントローラ１４０-ａは、スイッチング・コンポーネント４２０-ａと電子通信を行うことができる線形等化コンポーネント６３０を使用することもある。線形等化コンポーネント６３０は、バイアス・コンポーネント６１０を使用して、等化線６３０に印加される線形等化電圧を調整することができ、これにより、いくつかのケースでは、スイッチング・コンポーネント４２０-ａをアクティブにし、ディジット線１１５-ｃを仮想的に接地することができる。

いくつかのケースでは、メモリ・コントローラ１４０-ａは、強誘電体メモリ・セル１０５-ｃの検知動作のために強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにするために、バイアス・コンポーネント６１０を使用することができ、印加される線形等化電圧に少なくとも部分的には基づいて、検知動作のタイミングを決定することもできる。いくつかのケースでは、メモリ・コントローラ１４０-ａは、バイアス・コンポーネント６１０を使用することで選択コンポーネントをアクティブにして、ワード線１１０-ｃに電圧を印加する。メモリ・コントローラ１４０-ａは、タイミング・コンポーネント６１５を使用して、強誘電体キャパシタへの電圧の印加と、ディジット線の切離しとの間の期間を決定することもできる。

図７は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持するシステム７００を示す。システム７００は、デバイス７０５を含み、デバイス７０５は、様々なコンポーネントを接続するための、または様々なコンポーネントを物理的に支持するためのプリント回路板であっても、こうしたプリント回路板を含んでもよい。デバイス７０５は、メモリ・アレイ１００-ｂを含み、メモリ・アレイ１００-ｂは、図１および図６を参照して説明したメモリ・アレイ１００の一例となりうる。メモリ・アレイ１００-ｂは、メモリ・コントローラ１４０-ｂおよび（１つまたは複数の）メモリ・セル１０５-ｄを含んでもよく、これらは、図１および図６を参照して説明したメモリ・コントローラ１４０および図１〜６を参照して説明したメモリ・セル１０５の一例となりうる。デバイス７０５は、プロセッサ７１０、ＢＩＯＳコンポーネント７１５、（１つまたは複数の）周辺コンポーネント７２０、および入力／出力制御コンポーネント７２５を含んでもよい。デバイス７０５のそれぞれのコンポーネントは、バス７３０を介して互いに電子通信を行うこともできる。

プロセッサ７１０は、メモリ・コントローラ１４０-ｂを通じてメモリ・アレイ１００-ａを動作するように構成することもできる。いくつかのケースでは、プロセッサ７１０は、図１および６を参照して説明したメモリ・コントローラ１４０の機能を実施することもできる。他のケースでは、メモリ・コントローラ１４０-ｂは、プロセッサ７１０と統合することもできる。プロセッサ７１０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル・ロジック・デバイス、ディスクリートのゲート・ロジックまたはトランジスタ・ロジック、ディスクリートのハードウェア・コンポーネントであっても、これらの種類のコンポーネントの組合せであってもよく、また、プロセッサ７１０は、メモリ・セルについての検知方式を支持することを含めた、本明細書に記載する様々な機能を実施することもできる。プロセッサ７１０は、たとえば、メモリ・アレイ１００-ａに記憶されたコンピュータ読み取り可能な命令を実行して、デバイス７０５に様々な機能またはタスクを実施させるように構成してもよい。

ＢＩＯＳコンポーネント７１５は、ファームウェアとして動作される基本入出力システム（ＢＩＯＳ）を含んだソフトウェア・コンポーネントであってもよく、このコンポーネントは、システム７００の様々なハードウェア・コンポーネントを初期化することおよび動かすことができる。ＢＩＯＳコンポーネント７１５は、周辺コンポーネント７２０や入力／出力制御コンポーネント７２５などの様々なコンポーネントとプロセッサ７１０の間のデータの流れを管理することもできる。ＢＩＯＳコンポーネント７１５は、リード・オンリー・メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含んでもよい。

（１つまたは複数の）周辺コンポーネント７２０は、デバイス７０５に統合された任意の入力もしくは出力デバイスまたはこうしたデバイスのためのインタフェースであってもよい。その例には、ディスク・コントローラ、サウンド・コントローラ、グラフィック・コントローラ、イーサーネット・コントローラ、モデム、ＵＳＢコントローラ、シリアル・ポートまたはパラレル・ポート、または、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）スロットやＡｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ（ＡＧＰ）スロットなどの周辺カード・スロットが含まれうる。

入力／出力制御コンポーネント７２５は、プロセッサ７１０と、（１つまたは複数の）周辺コンポーネント７２０、入力デバイス７３５、または出力デバイス７４０とのデータ通信を管理することもできる。入力／出力制御コンポーネント７２５は、デバイス７０５に統合されていない周辺機器を管理することもできる。いくつかのケースでは、入力／出力制御コンポーネント７２５は、外部周辺機器への物理的接続またはポートを表す場合もある。

入力７３５は、デバイス７０５またはそのコンポーネントに入力を提供する、デバイス７０５の外にあるデバイスまたは信号を表す場合もある。これには、ユーザ・インタフェース、または、他のデバイスとのインタフェースもしくは他のデバイス間のインタフェースが含まれてもよい。いくつかのケースでは、入力７３５は、（１つまたは複数の）周辺コンポーネント７２０を介してデバイス７０５とインタフェースを取る周辺機器であっても、入力／出力制御コンポーネント７２５により管理されてもよい。

出力デバイス７４０は、デバイス７０５またはそのコンポーネントのいずれかから出力を受け取るように構成された、デバイス７０５の外にあるデバイスまたは信号を表す場合もある。出力デバイス７４０の例には、ディスプレイ、オーディオ・スピーカ、印刷デバイス、他のプロセッサまたはプリント回路板等が含まれてもよい。いくつかのケースでは、出力７４０は、（１つまたは複数の）周辺コンポーネント７２０を介してデバイス７０５とインタフェースを取る周辺機器であっても、入力／出力制御コンポーネント７２５により管理されてもよい。

メモリ・コントローラ１４０-ｂ、デバイス７０５、およびメモリ・アレイ１００-ｂのコンポーネントは、それらの機能を実行するように設計された回路からなる場合もある。これには、たとえば、本明細書に記載する機能を実行するように構成された導電線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、他の能動または非能動素子などの様々な回路素子が含まれてもよい。

図８は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための方法８００または複数の方法を示すフローチャートである。図１〜７を参照して説明したように、方法８００の動作は、メモリ・アレイ１００により実現されてもよい。たとえば、図１、６および７を参照して説明したように、方法８００の動作はメモリ・コントローラ１４０により実施されてもよい。いくつかの例では、メモリ・コントローラ１４０は、メモリ・アレイ１００の機能素子を制御して、下記で説明する機能を実施するための１組のコードを実行することもできる。さらに、またはこれに代えて、メモリ・コントローラ１４０は、専用ハードウェアを使用して、下記で説明する機能を実施することもできる。

ブロック８０５では、方法８００は、強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地することを含んでもよい。特定の例では、ブロック８０５の動作が、図６を参照して説明したように、スイッチング・コンポーネント４２０-ａにより実施または促進（facilitate）されてもよい。いくつかのケースでは、ディジット線を仮想的に接地することは、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。スイッチング・コンポーネントをアクティブにすることは、スイッチング・コンポーネントに線形等化電圧を印加することを含んでもよい。

ブロック８１０では、方法８００は、ディジット線が仮想的に接地されている間、強誘電体キャパシタのプレートに電圧を印加することを含んでもよい。特定の例では、ブロック８１０の動作が、図６を参照して説明したように、バイアス・コンポーネント６１０により実施または促進されてもよい。強誘電体キャパシタのプレートに電圧を印加することは、強誘電体キャパシタのプレートに印加される電圧を傾斜させる（ramp；時間と共に増加させる）ことを含んでもよい。一例では、強誘電体キャパシタのプレートに印加される電圧は、０ボルトから、アレイの電源電圧の数分の一まで、時間と共に増加され、ただし、強誘電体メモリ・セルは、アレイの一部分であってもよい。いくつかのケースでは、線形等化電圧が低減される間、プレートに印加される電圧が増大される。

ブロック８１５では、方法８００は、強誘電体キャパシタのプレートに電圧を印加し、その電圧の印加に関連する閾値に達した後に、ディジット線を仮想接地から切り離すことを含んでもよい。特定の例では、ブロック８１５の動作が、図６を参照して説明したように、スイッチング・コンポーネント４２０-ａにより実施または促進されてもよい。いくつかのケースでは、ディジット線を仮想接地から切り離すことは、スイッチング・コンポーネントを非アクティブにすることを含んでもよい。スイッチング・コンポーネントを非アクティブにすることは、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントに印加される線形等化電圧を低減することを含んでもよい。

いくつかのケースでは、方法８００は、閾値に達したことを判定することを含んでもよく、この閾値は、プレートの電圧の大きさ、もしくは、プレートの電圧の変化速度のうちの少なくとも一方、またはこれらの両方に関連する。閾値は、強誘電体キャパシタのプレートへの電圧印加後の期間に関連してもよく、この期間は、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、ディジット線からの寄生電圧の取除きに関連するタイミング、またはこれらの両方に、少なくとも部分的には基づいて決定されてもよい。たとえば、この期間は、３ナノ秒以下であってもよい。いくつかの例では、方法８００は、線形等化電圧が低減された後、強誘電体メモリ・セルの検知動作のために、強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにすることを含んでもよい。選択コンポーネントをアクティブにすることは、強誘電体メモリ・セルと電子通信を行うワード線に電圧を印加することを含んでもよい。いくつかのケースでは、線形等化電圧が低減されている間、ワード線に印加される電圧が増大される。

強誘電体メモリ・セル検知のための装置を説明する。強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地する手段と、ディジット線が仮想的に接地されている間、強誘電体キャパシタのプレートに電圧を印加する手段と、強誘電体キャパシタのプレートに電圧を印加し、電圧を印加することに関連する閾値に達した後に、ディジット線を仮想接地から切り離す手段とを含んでもよい。

強誘電体メモリ・セル検知装置は、閾値に達したことを判定する手段であって、その閾値が、プレートの電圧の大きさ、もしくはプレートの電圧の変化の速度のうちの少なくとも一方、または、それらの両方に関連する、判定する手段と、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにする手段とを更に含んでもよく、ただし、ディジット線を仮想接地から切り離すことが、スイッチング・コンポーネントを非アクティブにする手段を含んでもよい。強誘電体メモリ・セル検知装置は、スイッチング・コンポーネントを非アクティブにする手段を含んでもよく、この手段は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントに印加される線形等化電圧を低減する手段を含んでもよい。

強誘電体メモリ・セル検知装置は、線形等化電圧が低減された後に、強誘電体メモリ・セルの検知動作のために、強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにする手段と、選択コンポーネントをアクティブにする手段とを含んでもよく、このアクティブにする手段は、強誘電体メモリ・セルと電子通信を行うワード線に電圧を印加する手段を含んでもよく、ワード線に印加される電圧は、線形等化電圧が低減される間、ワード線に印加される電圧を増大させる手段を含んでもよい。さらに、プレートに印加される電圧は、線形等化電圧が低減される間、プレートに印加される電圧を増大させる手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートへの電圧の印加後の期間に閾値を関連付ける手段を含んでもよい。さらに、強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、または、ディジット線から寄生電圧を取り除くことに関連するタイミング、あるいは、これらのタイミングの両方に少なくとも部分的には基づきうる期間を決定する手段を含んでもよい。強誘電体メモリ・セル検知装置は、３ナノ秒以下になりうる期間を提供する手段を含んでもよい。

強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートに電圧を印加する手段を含んでもよく、この手段は、強誘電体キャパシタのプレートに印加される電圧を傾斜（時間と共に増加）させる手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートに電圧を印加する手段を含んでもよく、この手段は、０ボルトから、アレイの電源電圧の数分の一まで、時間と共に増加させる手段を含んでもよく、ただし、強誘電体メモリ・セルは、アレイの一部分を含む。

電子メモリ装置について説明する。電子メモリ・アレイ装置は、ディジット線と電子通信を行う強誘電体キャパシタを備える強誘電体メモリ・セルと、強誘電体メモリ・セルと電子通信を行うコントローラとを含んでもよく、このコントローラは、強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地し、ディジット線が仮想的に接地されている間、強誘電体キャパシタのプレートに電圧を印加し、電圧を印加することに関連する閾値に達した後に、ディジット線を仮想接地から切り離すように動作可能である。電子メモリ・アレイ装置は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントを含んでもよく、コントローラは、スイッチング・コンポーネントをアクティブにし、スイッチング・コンポーネントを非アクティブにするように動作可能である。電子メモリ・アレイ装置は、スイッチング・コンポーネントと電子通信を行う線形等化コンポーネントを含んでもよい。

図９は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための方法９００または複数の方法を示すフローチャートである。図１〜７を参照して説明したように、方法９００の動作は、メモリ・アレイ１００により実現されてもよい。たとえば、図１、６および７を参照して説明したように、方法９００の動作はメモリ・コントローラ１４０により実施されてもよい。いくつかの例では、メモリ・コントローラ１４０は、メモリ・アレイ１００の機能素子を制御して、下記で説明する機能を実施するための１組のコードを実行することもできる。さらに、またはこれに代えて、メモリ・コントローラ１４０は、専用ハードウェアを使用して、下記で説明する機能を実施することもできる。

ブロック９０５では、方法９００は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。特定の例では、ブロック９０５の動作が、図６を参照して説明したように、バイアス・コンポーネント６１０により実施または促進されてもよい。スイッチング・コンポーネントをアクティブにすることは、スイッチング・コンポーネントに電圧を印加することを含んでもよい。

ブロック９１０では、方法９００は、ディジット線と電気通信を行う強誘電体メモリ・セルの強誘電体キャパシタに電圧を印加することを含んでもよく、この電圧は、検知動作のために印加されるものである。特定の例では、ブロック９１０の動作が、図６を参照して説明したように、バイアス・コンポーネント６１０により実施または促進されてもよい。

ブロック９１５では、方法９００は、強誘電体キャパシタに電圧を印加した後、スイッチング・コンポーネントを非アクティブにすることを含んでもよい。特定の例では、ブロック９１０の動作が、図６を参照して説明したように、バイアス・コンポーネント６１０および／またはタイミング・コンポーネント６１５により実施または促進されてもよい。スイッチング・コンポーネントを非アクティブにすることは、電圧を取り除くことを含んでもよい。いくつかのケースでは、スイッチング・コンポーネントは、強誘電体キャパシタのプレートの電圧の大きさが第１の閾値に達したと判定すること、もしくは、プレートの電圧の変化の速度が第２の閾値内であると判定すること、またはこれらの両方に少なくとも部分的に基づいて非アクティブにされる。いくつかのケースでは、方法９００は、強誘電体キャパシタへの電圧の印加と、スイッチング・コンポーネントの非アクティブ化と間の期間を決定することを含んでもよい。この期間は、強誘電体メモリ・セルの特性、ディジット線の特性、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、または、フル・ダンプ・ウインドウのサイズであって、強誘電体キャパシタが記憶する第１の状態に由来するディジット線の電圧と、強誘電体キャパシタが記憶する第２の記憶状態に由来するディジット線の電圧との間で測定した差に、少なくとも部分的には基づいて決定することもできるフル・ダンプ・ウインドウのサイズ、または、これらの任意の組合せに少なくとも部分的には基づいて決定されることもある。

ブロック９２０では、方法９００は、スイッチング・コンポーネントを非アクティブにした後、強誘電体メモリ・セルを選択することを含んでもよい。特定の例では、ブロック９１５の動作が、図６を参照して説明したように、バイアス・コンポーネント６１０および／またはタイミング・コンポーネント６１５により実施または促進されてもよい。強誘電体メモリ・セルを選択することは、強誘電体キャパシタおよびディジット線と電子通信を行う選択コンポーネントに電圧を印加することを含んでもよい。

こうして、方法８００および９００は、強誘電体メモリ・アレイに対するメモリ・セルのための検知方式を提供することができる。方法８００および９００はそれぞれ、強誘電体メモリ・セルを動作する方法になりうる。方法８００および９００は、考えられる実施例を説明するものであり、それぞれの動作およびステップは、再編成すること、または他の実施例が可能になるように改変することができることに留意されたい。いくつかの例では、方法８００および９００のうちの２つ以上方法からの特徴が、組み合わされることもある。

強誘電体メモリ・セル検知のための装置を説明する。強誘電体メモリ・セル検知装置は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにする手段と、ディジット線と電気通信を行う強誘電体メモリ・セルの強誘電体キャパシタに、検知動作のための電圧を印加する手段と、強誘電体キャパシタに電圧が印加された後に、スイッチング・コンポーネントを非アクティブにする手段と、スイッチング・コンポーネントが非アクティブにされた後に、強誘電体メモリ・セルを選択する手段とを含んでもよい。

強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートの電圧の大きさが第１の閾値に達したと判定すること、もしくは、プレートの電圧の変化の速度が第２の閾値内であると判定すること、または、これらの判定がともに行われることに少なくとも部分的には基づきうる、スイッチング・コンポーネントを非アクティブにする手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルを選択する手段を含んでもよく、この手段は、強誘電体キャパシタおよびディジット線と電子通信を行う選択コンポーネントに電圧を印加する手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体キャパシタに電圧を印加することと、スイッチング・コンポーネントを非アクティブにすることとの間の期間を決定する手段を含んでもよい。さらに、強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルの特性、ディジット線の特性、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、強誘電体キャパシタが記憶する第１の状態に由来するディジット線の電圧と、強誘電体キャパシタが記憶する第２の記憶状態に由来するディジット線の電圧との間で測定した差に少なくとも部分的には基づいて決定される、フル・ダンプ・ウインドウのサイズ、または、これらの任意の組合せに少なくとも部分的には基づきうる期間を決定する手段を含んでもよい。

本明細書中の記載は例を提供し、特許請求の範囲中に記載される範囲、適用可能性、または例を限定するものではない。開示内容の範囲を逸脱することなく、議論を行った要素の機能および構成に変化を加えることもできる。適宜、様々な例の省略、置換えを行うこと、または、手順もしくはコンポーネントを追加することもできる。また、いくつかの例に関連して説明した特徴を、他の例で組み合わせることもできる。

添付の図面に関連する本明細書中の記載は、構成の例を説明するものであり、実施されうる全ての例、または特許請求の範囲内の全ての例を表すものではない。本明細書中の「例（example）」および「例示的（exemplary）」といった用語は、「例（example、instance）、実施形態、または説明として働く」ということを意味し、「好ましい」や「他の例に対して有利である」ということを意味しない。詳細な説明には、記載する技法の理解を提供する目的で、具体的詳細が含まれている。しかし、これらの技法は、こうした具体的詳細なしでも実施することができる。いくつかの例では、記載する例の概念を曖昧にすることを避けるために、周知の構造およびデバイスをブロック図形態で示している。

添付の図面では、類似するコンポーネントまたは特徴同志が、同一の参照ラベルを有することもある。さらに、同一種類の様々なコンポーネントが、参照ラベルの後に、ダッシュと類似コンポーネントを区別する２つ目のラベルとを続けることで区別される場合もある。明細書中で１つ目の参照ラベルが使用されている場合、その説明は、２つ目の参照ラベルに関係なく、同一の１つ目の参照ラベルを有する類似するコンポーネントのうちのいずれのものにも当てはまる。

本明細書中に記載する情報および信号は、様々な異なる技術および技法のうちのいずれかのものを使用して表されうる。たとえば、上記の説明を通して言及されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはこれらの任意の組合せにより表すこともできる。いくつかの図面は、複数の信号を単一の信号として示していることもあるが、こうした信号は、様々なビット幅を有しうる信号バスを表しうることが、当業者には理解されるであろう。

本明細書では、「仮想接地」という用語は、約０ボルト（０Ｖ）の電圧に保持されるが、直接は接地に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることもある。仮想接地は、演算増幅器および抵抗器からなる分圧器などの様々な電子回路素子を使用して実現されうる。他の実施例も可能である。「仮想接地する」または「仮想的に接地される」は、約０Ｖに接続することを意味する。

「電子通信」という用語は、コンポーネント間の電子流を支持するこれらコンポーネントの関係を指す。これには、コンポーネント間の直接接続が含まれてもよく、介在するコンポーネントが含まれてもよい。電子通信を行うコンポーネント同志は、（例、通電された回路内で）電子または信号を動的に交換することも、（例、電源が断たれた回路内で）電子または信号を動的には交換しないこともあるが、回路が通電されると、電子または信号を交換するように構成し、動作可能にすることもできる。例として、スイッチ（例、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開いているか、閉じているか）に関係なく、電子通信を行う。

「切り離される」という用語は、その時にコンポーネント間を電子が流れることができない、これらコンポーネントの関係を指し、コンポーネント間に開回路が存在する場合、これらコンポーネントは、互いから切り離されている。たとえば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開いたときに、互いから切り離されうる。

メモリ・アレイ１００を含めた本明細書中で議論するデバイスは、シリコン、ゲルマニウム、シリコン-ゲルマニウム合金、砒化ガリウム、窒化ガリウムなどの半導体基板上に形成されてもよい。いくつかのケースでは、この基板は、半導体ウエハである。他のケースでは、この基板は、シリコンオンガラス（ＳＯＧ）やシリコンオンサファイヤ（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板、または、他の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の部分領域の導電度は、リン、ホウ素、またはヒ素を含めた（ただし、これらに限定されない）様々な化学種を使用したドーピングを通して制御することもできる。ドーピングは、基板の初期形成または初期成長中に、イオン注入または他の任意のドーピング手段により実施することもできる。

本明細書中で議論する１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む３端子デバイスを備えてもよい。こうした端子は、導電材料（例、金属）を通して他の電子素子に接続されうる。ソースおよびドレインは、導電性を有することもあり、高濃度にドープされた（例、変質された）半導体領域を備えてもよい。ソースとドレインは、低濃度にドープされた半導体領域またはチャネルにより分離することもできる。チャネルがｎ型（すなわち、大部分のキャリアが電子）である場合、ＦＥＴは、ｎ型ＦＥＴと称されることもある。チャネルがｐ型（すなわち、大部分のキャリアが正孔）である場合、ＦＥＴは、ｐ型ＦＥＴと称されることもある。チャネルは、絶縁ゲート酸化物で覆ってもよい。チャネルの導電度は、ゲートに電圧を印加することで制御することもできる。たとえば、ｎ型ＦＥＴに正電圧を印加すること、または、ｐ型ＦＥＴに負電圧を印加することで、チャネルに導電性を持たせることができる。トランジスタの閾値電圧以上の電圧がトランジスタ・ゲートに印加された場合に、トランジスタは、「オン」または「アクティブ」になりうる。トランジスタの閾値電圧未満の電圧がトランジスタ・ゲートに印加された場合に、トランジスタは、「オフ」または「非アクティブ」になりうる。

本明細書の開示内容に関連して説明した様々な実例的ブロック、コンポーネント、およびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル・ロジック・デバイス、ディスクリートのゲート・ロジックもしくはトランジスタ・ロジック、ディスクリートのハードウェア・コンポーネント、または、本明細書に記載された機能を実施するように設計されたこれらの要素の任意の組合せを用いて、実現または実施することもできる。汎用プロセッサは、マイクロプロセッサであってもよいが、代替例では、こうしたプロセッサは、従来型の任意のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンである場合もある。プロセッサは、複数のコンピューティング・デバイスの組合せ（例、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つまたは複数のマイクロプロセッサ、または他の任意のこうした構成）としても実現されうる。

本明細書で説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、またはこれらの任意の組合せで実現することもできる。プロセッサにより実行されるソフトウェアで実現される場合、こうした機能は、１つまたは複数の命令またはコードとしてコンピュータ読取可能媒体に記憶すること、または、コンピュータ読取可能媒体上の１つまたは複数の命令またはコードとして送信することもできる。他の例および実施例も、本開示内容の範囲および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの特性に起因して、先に説明した機能を、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング（hardwiring）、または、これらのうちの任意のものの組合せを使用して実現することも可能である。機能を実現するそれぞれのフィーチャを、様々な位置で物理的に配置することもでき、このことには、機能のそれぞれの部分が、異なる物理的位置で実現されるように分散させることが含まれる。また、本明細書中では、特許請求の範囲内も含めて、要素のリスト（たとえば、「at least one of（〜のうちの少なくとも１つ）」や「one or more of（〜のうちの１つまたは複数）」などの文言に先行される要素のリスト）内で使用される「or（または）」は、包括的なリストを示し、したがって、たとえば、Ａ、ＢまたはＣのうちの少なくとも１つのリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。

コンピュータ読取可能媒体には、コンピュータ・プログラムのある場所から別の場所への転送を容易にする任意の媒体を含めた、非一時的コンピュータ記憶媒体と通信媒体がともに含まれる。非一時的記憶媒体は、汎用または専用コンピュータによりアクセス可能な利用可能な任意の媒体でありうる。限定ではなく例として言うと、非一時的コンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、電気的消去／プログラム可能リード・オンリ―・メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭまたは他の光学ディスク・ストレージ、磁気ディスク・ストレージまたは他の磁気記憶デバイス、あるいは、所望のプログラム・コード手段を命令もしくはデータ構造の形態で保持もしくは記憶するために使用可能であり、汎用もしくは専用コンピュータ、または、汎用もしくは専用プロセッサでアクセス可能な他の任意の非一時的媒体を備えることが可能である。

また、任意の接続が、適宜、コンピュータ読取可能媒体と呼ばれる。たとえば、同軸ケーブル、ファイバ・オプティック・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または、赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ソフトウェアがウェブサイト、サーバ、または他の遠方のソースから送信される場合、同軸ケーブル、ファイバ・オプティック・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または、赤外線、無線、マイクロ波などのワイヤレス技術も媒体の定義に含まれる。本明細書では、ディスク（disk、disc）には、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイ・ディスクが含まれ、ただし、「disk」は、通常は磁気的にデータを再生し、「disc」は、レーザを用いて光学的にデータを再生する。上記の組合せも、コンピュータ読取可能媒体の範囲に含まれる。

本明細書中の説明は、当業者が開示内容を作製または使用することが可能になるように提供されるものである。本開示内容に対する様々な修正が、容易に当業者にとって明らかなものになり、本開示内容の範囲から逸脱することなく、本明細書で規定される包括的原理を他の変形形態に適用することもできる。したがって、本開示内容は、本明細書で説明を行う例および設計に限定されるものではなく、本明細書中で開示される原理および新規の特徴に整合する最も広い範囲が与えられるものである。

Claims (25)

1. 強誘電体メモリ・セルを動作する方法であって、
   前記強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地することと、
   前記ディジット線が仮想的に接地されている間であって、かつ、前記強誘電体メモリ・セルの検知動作の前に、前記強誘電体キャパシタのプレートの電圧を変化させることと、
   前記強誘電体キャパシタの前記プレートに前記電圧を印加した後であって、かつ、該電圧の印加に関連する閾値に達した後であって、かつ、前記検知動作の前に、前記ディジット線を前記仮想接地から切り離すことと、
   を含む方法。
2. 前記閾値に達したことを判定することを更に含み、
   前記閾値が、前記プレートの電圧の大きさ、または前記プレートの前記電圧の変化の速度のうちの少なくとも１つに関連する、
   請求項１に記載の方法。
3. 前記ディジット線を仮想的に接地することが、前記ディジット線および前記仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることを含み、
   前記ディジット線を前記仮想接地から切り離すことが、前記スイッチング・コンポーネントを非アクティブにすることを含む、
   請求項１に記載の方法。
4. 前記スイッチング・コンポーネントを非アクティブにすることが、前記ディジット線および前記仮想接地と電子通信を行う前記スイッチング・コンポーネントに印加される線形等化電圧を低減することを含む、
   請求項３に記載の方法。
5. 前記線形等化電圧が低減された後、前記強誘電体メモリ・セルの前記検知動作のために、前記強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにすることを更に含む、
   請求項４に記載の方法。
6. 前記選択コンポーネントをアクティブにすることが、前記強誘電体メモリ・セルと電子通信を行うワード線に電圧を印加することを含む、
   請求項５に記載の方法。
7. 前記線形等化電圧が低減される間、前記ワード線に印加される前記電圧が増大される、
   請求項６に記載の方法。
8. 前記線形等化電圧が低減される間、前記プレートに印加される前記電圧が増大される、
   請求項４に記載の方法。
9. 前記閾値が、前記強誘電体キャパシタの前記プレートへの前記電圧の印加の後の期間に関連する、
   請求項４に記載の方法。
10. 前記期間が、前記強誘電体メモリ・セルに対する読取りまたは書込みに関連するタイミング、もしくは、前記ディジット線から寄生電圧を取り除くことに関連するタイミング、または、前記タイミングの両方に少なくとも部分的に基づいて決定される、
    請求項９に記載の方法。
11. 前記期間が、３ナノ秒以下である、
    請求項９に記載の方法。
12. 前記強誘電体キャパシタの前記プレートの前記電圧を変化させることが、前記強誘電体キャパシタの前記プレートに印加される電圧を時間と共に増加させることを含む、
    請求項１に記載の方法。
13. 前記強誘電体キャパシタの前記プレートの前記電圧を変化させることが、前記強誘電体キャパシタの前記プレートに印加される電圧を、０ボルトから、アレイの電源電圧の数分の一まで、時間と共に増加させることを含み、
    前記強誘電体メモリ・セルが、前記アレイの一部分を含む、
    請求項１に記載の方法。
14. 強誘電体メモリ・セルを動作する方法であって、
    ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることと、
    前記ディジット線と電子通信を行う前記強誘電体メモリ・セルの強誘電体キャパシタのプレートの電圧を、前記スイッチング・コンポーネントがアクティブにされている間に、変化させることであって、前記電圧は、前記強誘電体メモリ・セルの検知動作の前に変化される、ことと、
    前記強誘電体キャパシタに前記電圧を印加した後であって、かつ、前記検知動作の前に、前記スイッチング・コンポーネントを非アクティブにすることと、
    前記スイッチング・コンポーネントを非アクティブにした後、前記強誘電体メモリ・セルを選択することと、
    を含む方法。
15. 前記スイッチング・コンポーネントをアクティブにすることが、前記スイッチング・コンポーネントに電圧を印加することを含み、
    前記スイッチング・コンポーネントを非アクティブにすることが、前記スイッチング・コンポーネントから前記電圧を取り除くことを含む、
    請求項１４に記載の方法。
16. 前記スイッチング・コンポーネントが、前記強誘電体キャパシタの前記プレートの電圧の大きさが第１の閾値に達したと判定すること、もしくは、前記プレートの前記電圧の変化の速度が第２の閾値内であると判定すること、または、これらの判定の両方に少なくとも部分的に基づいて非アクティブにされる、
    請求項１４に記載の方法。
17. 前記強誘電体メモリ・セルを選択することが、前記強誘電体キャパシタおよび前記ディジット線と電子通信を行う選択コンポーネントに電圧を印加することを含む、
    請求項１４に記載の方法。
18. 前記強誘電体キャパシタに前記電圧を印加することと、前記スイッチング・コンポーネントを非アクティブにすることとの間の期間を決定することを更に含む、
    請求項１４に記載の方法。
19. 前記期間が、
    前記強誘電体メモリ・セルの特性、
    前記ディジット線の特性、
    前記強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、
    前記強誘電体キャパシタが記憶する第１の状態に由来する前記ディジット線の電圧と、前記強誘電体キャパシタが記憶する第２の状態に由来する前記ディジット線の電圧との間で測定した差に少なくとも部分的に基づいて決定される、フル・ダンプ・ウインドウのサイズ、または
    前記強誘電体メモリ・セルの特性、前記ディジット線の特性、前記タイミング、前記フル・ダンプ・ウインドウのサイズの任意の組合せ、
    に少なくとも部分的に基づいて決定される、
    請求項１８に記載の方法。
20. ディジット線と電子通信を行う強誘電体キャパシタを備える強誘電体メモリ・セルと、
    前記強誘電体メモリ・セルと電子通信を行うコントローラと、
    を備える電子メモリ装置であって、
    前記コントローラは、
    前記強誘電体メモリ・セルの前記強誘電体キャパシタおよび仮想接地と電子通信を行う前記ディジット線を仮想的に接地し、
    前記ディジット線が仮想的に接地されている間であって、かつ、前記強誘電体メモリ・セルの検知動作の前に、前記強誘電体キャパシタのプレートの電圧を変化させ、
    前記強誘電体キャパシタの前記プレートに前記電圧を印加した後であって、かつ、該電圧の印加に関連する閾値に達した後であって、かつ、前記検知動作の前に、前記ディジット線を前記仮想接地から切り離す、
    ように動作可能である、
    電子メモリ装置。
21. 前記ディジット線および前記仮想接地と電子通信を行うスイッチング・コンポーネントを更に備え、
    前記コントローラが、前記スイッチング・コンポーネントをアクティブにし、前記スイッチング・コンポーネントを非アクティブにする、ように動作可能である、
    請求項２０に記載の電子メモリ装置。
22. 前記スイッチング・コンポーネントと電子通信を行う線形等化コンポーネントを更に備える、
    請求項２１に記載の電子メモリ装置。
23. 前記コントローラが、前記強誘電体メモリ・セルの前記検知動作のために、前記強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにするように動作可能であり、
    前記検知動作のタイミングが、線形等化電圧に少なくとも部分的に基づく、
    請求項２２に記載の電子メモリ装置。
24. 前記コントローラが、前記強誘電体キャパシタの前記プレートの前記電圧を変化させることと、前記ディジット線を切り離すこととの間の期間を決定するように動作可能である、
    請求項２０に記載の電子メモリ装置。
25. 前記コントローラが、前記強誘電体メモリ・セルと電子通信を行うワード線に電圧を印加するように動作可能である、
    請求項２０に記載の電子メモリ装置。