JP6979443B2 - セルベースのリファレンス電圧の生成 - Google Patents
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Description
本特許出願は「Cell−Based Reference Voltage Generation」という名称のDernerらによる2016年2月1日に出願された米国特許出願番号15/012,566号であって、本出願の譲受人に譲渡された出願の利益を主張する「Cell−Based Reference Voltage Generation」という名称で、出願人マイクロン・テクノロジー・インクによるPCT出願番号PCT/US2017/014922の優先権を主張し、これらの各々の出願は明示的に参照することによりその全体が本明細書に含まれる。
納するために、電子装置はメモリ装置の状態を書き込みもしくはプログラムし得る。
可能性がある。不適切なリファレンス電圧を用いると、装置の検知動作を改悪し得、不正確な読み出しおよび劣化した性能を生じさせる。
もしくはロジック1(logic 1)のいずれかを格納しうる。格納された個々のロジック値
は、セルの個々の状態に対応し得るし、セルのデジット線上の信号を生成し得る。例えば、格納されたロジック1は第1のデジット線電圧に対応し得るし、格納されたロジック0は第2のデジット線電圧に対応し得る。デジット線は複数のメモリセルに接続される可能性があり、読み出し動作の間に活性化されるとメモリセルの格納されたロジック状態を判定するために使用されるセンス増幅器(sense amplifier)に接続され得る。例えば、活
性化されたセンス増幅器は、セルから抽出された信号(例えば、電圧)をリファレンス信号と比較できる。
態(例えば、ロジック1もしくはロジック0)のデジット線電圧は、デバイスごとに異なり得る。このため、予め設定された(例えば、工場で設定された)リファレンス電圧と、アレイのためのより正確なリファレンス電圧の間には相違があり得る。さらに、アレイのリファレンス電圧は、セルの使用およびセル特性の変動によって、経時変化し得る。従って、装置および/または動作状態に固有のリファレンス電圧を動的に生成し保持するために、アレイはセルのセットをメモリアレイ中で使用し得る。
5がアクセスされ得る。ワード線110およびデジット線115の交点は、メモリセルのアドレスと称され得る。
、エッジメモリセル145)である。他のケースでは、メモリセル105はエッジセルを除いたセルのセットであり得る(例えば、内部のメモリセル150のように、メモリセル105はエッジセルよりも内側のメモリセル105であり得る)。本明細書に記載の技術を使用して、2つのメモリセル105を用いてリファレンス電圧が生成され得る。しかし、任意の隅数のメモリセル105がリファレンス電圧の生成に使用され得る。リファレンス電圧の生成に使用されるメモリセル105は、互いに隣り合っていても良く、または、互いに離れていても良い。いくつかのケースでは、リファレンス電圧の生成に使用するメモリセル105の数を大きくすることは、リファレンス電圧の精度と安定性を大きくし得る。
リセル105に格納され得る。列デコーダ130は、例えば入力135などのメモリセル105に書き込まれるデータを受け付け得る。強誘電体コンデンサの場合、メモリセル105は強誘電体コンデンサにわたって電圧を印加することによって書き込まれる。この処理は以下に詳しく議論する。
voltage、VC)と記載することがある。
ネント125−aでリファレンス電圧と比較される可能性があり、リファレンス電圧との比較は印加電圧によるコンデンサ205の電荷の変化を示し得るし、従って、メモリセル105−aに格納されているロジック状態を示し得る。電荷およびコンデンサ205中の電圧の関係は、図3を参照しながらさらに詳しく記載する。
よび荷電状態310)をもたらす。図3の例によると、荷電状態305はロジック0を表わし、荷電状態310はロジック1を表わす。いくつかの実施例では、メモリセルの動作のための他のスキームを適用するために、個々の荷電状態のロジック値は反対であっても良い。
いくつかのケースでは、メモリアレイ100の特徴中の任意の変動がリファレンス電圧の生成に影響し得る。従って、デジット線と相対的なこの電圧の値は、メモリアレイ100の変化に関係なく維持され得る。
グコンポーネント415-aのゲートに(例えば、書き込み線WR1 420−aを介し
て)印加することによって活性化され得る。また、スイッチングコンポーネント415-
bは電圧(例えば、正の電圧)をスイッチングコンポーネント415-bのゲートに(例
えば、書き込み線WR0 420−bを介して)印加することによって活性化され得る。書き込み線WR1 420−aおよび書き込み線WR0 420−bに印加される電圧は個々のスイッチングコンポーネント415を作動(オン)させるために要求される閾値電圧を満たし得るし、書き込み電圧もしくは活性化電圧とも称される。いくつかのケースでは、コントローラは書き込み線420への電圧の印加を調整し得る。
圧525が印加され得る。スイッチングコンポーネント415−bの活性化は、デジット線電圧530−aがグラウンドに引き下げられるように、電圧源425−bがデジット線115−cに印加されることを許容する。例として、選択コンポーネント220−bが活性化されると、セル底部215−bでみられる電圧はデジット線電圧530−aの電圧になる。従って、書き込み線電圧525−aが印加されると、デジット線電圧530−aは0Vになる。コンデンサ205−aにわたる電圧は、プレート電圧520とデジット線電圧530−aの間の効果的な差分である。プレート電圧520がハイでありデジット線電圧530−aがローであるので、正の電圧がコンデンサ205−aにわたって印加され、コンデンサ205−bのヒステリシスに従って、ロジック0に対応する電荷状態が生成される。
615−aおよび読み出し線RD1 615−bに印加される電圧は、読み出し電圧もしくは活性化電圧とも称される。いくつかのケースでは、コントローラは読み出し線615への電圧の印加を調整し得る。
デンサ205−bのデジット線115−cで発現し得る。デジット線電圧530は、プレート電圧520の印加に少なくとも部分的に基づいて発現し得る。個々のコンデンサ205のセル底部215は、個々のコンデンサ205にわたる電圧を引いたプレート電圧520に追従(track)し得る。デジット線115は選択コンポーネント220を介してセル
底部215に接続されているので、デジット線電圧530−aは閾値電圧715−bに達し得るし、デジット線電圧530−bは閾値電圧715−aに達し得る。
0−aの内部に位置し得る。いくつかの例では、セル105−bの個々のデジット線(図示せず)は、書き込み回路405−aおよび読み出し回路410−aと電子的に通信する。いくつかの例では、書き込み回路405−aの第1のスイッチングコンポーネントは第1の電圧源に接続され得るし、書き込み回路405−aの第2のスイッチングコンポーネントは第2の電圧源に接続され得る。スイッチングコンポーネントと電圧源の間の接続は、間接的もしくは直接(例えば、配線で接続)であり得る。第1のスイッチングコンポーネントは第1の強誘電体コンデンサと電子的に通信し得るし、第2のスイッチングコンポーネントは第2の強誘電体コンデンサと電子的に通信し得る。
、およびプレート210の例であり得る)と電子的に通信し得る。メモリアレイ100−aは、リファレンスコンポーネント820およびラッチ825も含み得る。メモリアレイ100−aのコンポーネントは、互いに電子的に通信しうるし、図1〜図7に記載した機能を実行し得る。いくつかのケースでは、リファレンスコンポーネント820、センスコンポーネント125−a、およびラッチ825は、メモリコントローラ140−aのコンポーネントであり得る。
するために第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネントを活性化できる。VREFコントローラ805は、第2の強誘電体コンデンサを選択するために第2の強誘電体コンデンサと電子的に通信する第2の選択コンポーネントも活性化できる。いくつかのケースでは、メモリアレイ100の電源投入動作に少なくとも部分的に基づいて、第1の強誘電体コンデンサおよび第2の強誘電体コンデンサが選択される。すなわち、リファレンス電圧を生成するために使用されるセル105は予め決められていても良い。他のケースでは、第1の強誘電体コンデンサおよび第2の強誘電体コンデンサはユーザからの入力によって選択される。すなわち、ユーザは、リファレンス電圧を生成するために使用するセル105を選択できる。
進する。代替として、VREFコントローラ805は、自身で活性化電圧の印加を行うことができる。いくつかのケースでは、VREFコントローラ805はメモリコントローラ140−aと共に、本明細書に記載の動作を実行する。従って、ある例では、本明細書に記載の動作は、バイアスコンポーネント810、タイミングモジュール815、およびVREFコントローラ805の1つ以上によって実行されるか、または促進される。
ができる。
9を参照しながら記載したように、メモリアレイ100によって実行され得る。例えば、方法1100の動作は、図1、図8および図9を参照しながら記載したように、メモリコントローラ140によって実行され得る。いくつかの例では、メモリコントローラ140は、以下に記載する機能を実行するためにメモリアレイ100の機能素子を制御するためのコードのセットを実行できる。追加的もしくは代替的に、メモリコントローラ140は、特殊用途向けハードウェアを用いて以下に記載する態様の機能を実行することができる。
発現させることと、前記発現した第1の電圧および前記発現した第2の電圧からリファレンス電圧を生成することを含むことができ、前記リファレンス電圧は、前記発現した第1の電圧と前記発現した第2の電圧の間の値を有する。
の強誘電体コンデンサに第1の供給電圧を印加すること、前記アレイの第2の強誘電体コンデンサに、前記第1の供給電圧とは異なる第2の供給電圧を印加すること、第1の選択コンポーネントおよび第2の選択コンポーネントの共通ノードにおいてリファレンス電圧を決定することであって、前記第1の選択コンポーネントは前記第1の強誘電体コンデンサと電子的に通信しており、前記第2の選択コンポーネントは前記第2の強誘電体コンデンサと電子的に通信していること、および、前記共通ノードでの前記リファレンス電圧を前記アレイの動作のためのリファレンスとして使用することを含むことができる。
ローラを含むことができる。前記コントローラは、前記第1の選択コンポーネントおよび前記第2の選択コンポーネントを活性化し、前記第1および第2の選択コンポーネントの活性化に少なくとも部分的に基づいて、前記第1の強誘電体コンデンサの第1の電圧および前記第2の強誘電体コンデンサの第2の電圧を決定し、前記第1の電圧と前記第2の電圧の間の違いに少なくとも部分的に基づくリファレンス電圧を格納する。
周知の構造及び装置をブロック図の形で示してある。
(例えば、金属)を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性であっても良く、高濃度にドープされた(例えば、変性した)半導体領域を含み得る。ソースおよびドレインは低濃度にドープされた半導体領域もしくはチャネルから分離され得る。チャネルがn型(すなわち、主なキャリアは電子)である場合、FETはn型FETと称され得る。チャネルがp型(すなわち、主なキャリアは正孔)である場合、FETはp型FETと称され得る。チャネルは、絶縁するゲート酸化物によって覆われ得る。チャネルの導電性はゲートに電圧を印加することによって制御され得る。例えば、正の電圧もしくは負の電圧を、n型FETまたはp型FETの各々に印加することは、チャネルを導電性にし得る。トランジスタは、トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されたとき、「動作開始(on)」もしくは「活性化」される。トランジスタは、トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されたとき、「動作終了(off)」もしくは「不活性化」される。
タ、あるいは、汎用又は特定用途向けのプロセッサによってアクセス可能である他の非一時的媒体を含み得るが、これらに限定されない。
Claims (3)
- 第1の強誘電体コンデンサと、
第2の強誘電体コンデンサと、
前記第1の強誘電体コンデンサおよび第1の電圧源と電子的に通信する第1の選択コンポーネントと、
前記第2の強誘電体コンデンサおよび前記第1の電圧源とは異なる第2の電圧源と電子的に通信する第2の選択コンポーネントと、
前記第1の選択コンポーネントおよび前記第2の選択コンポーネントと電子的に通信するコントローラと、
を備え、
前記コントローラは、
誤り訂正符号イベントをトリガ条件として検出し、
前記トリガ条件に少なくとも部分的に基づいて前記第1の選択コンポーネントおよび前記第2の選択コンポーネントを活性化し、
前記第1および第2の選択コンポーネントの活性化の後に、前記第1の強誘電体コンデンサを第1の状態に初期化することによって前記第1の強誘電体コンデンサの端子間に第1の電圧を発現させると共に前記第2の強誘電体コンデンサを第2の状態に初期化することによって前記第2の強誘電体コンデンサの端子間に第2の電圧を発現させ、
前記第1の電圧と前記第2の電圧との間の違いに少なくとも部分的に基づくリファレンス電圧を生成して格納することであって、前記リファレンス電圧を生成するときは前記第1の電圧が前記第2の電圧とは異なっている前記リファレンス電圧を生成し格納する
ことができる
電子メモリ装置。 - 前記第1の強誘電体コンデンサ、前記第2の強誘電体コンデンサ、および、前記コントローラと電子的に通信する第1のスイッチングコンポーネントと、
前記第1の強誘電体コンデンサ、前記第2の強誘電体コンデンサ、および、前記コントローラと電子的に通信する第2のスイッチングコンポーネントと、
をさらに含み、
前記コントローラは、前記第1のスイッチングコンポーネントおよび前記第2のスイッチングコンポーネントを活性化することができ、
前記第1および第2のスイッチングコンポーネントの前記活性化に少なくとも部分的に基づいて、前記リファレンス電圧が格納される
請求項1に記載の電子メモリ装置。 - 前記第1の強誘電体コンデンサの第1のデジット線および前記第2の強誘電体コンデンサの第2のデジット線と電子的に通信するアナログ/デジタルコンバータ
をさらに含み、
前記コントローラは前記アナログ/デジタルコンバータの出力を前記リファレンス電圧として格納することができる
請求項1に記載の電子メモリ装置。
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Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5218566A (en) * | 1991-08-15 | 1993-06-08 | National Semiconductor Corporation | Dynamic adjusting reference voltage for ferroelectric circuits |
JPH07192476A (ja) * | 1993-12-27 | 1995-07-28 | Hitachi Ltd | 強誘電体メモリ |
SG79200A1 (en) * | 1995-08-21 | 2001-03-20 | Matsushita Electric Ind Co Ltd | Ferroelectric memory devices and method for testing them |
JP3043992B2 (ja) * | 1995-08-21 | 2000-05-22 | 松下電子工業株式会社 | 強誘電体メモリ装置およびその検査方法 |
JPH09231775A (ja) | 1996-02-23 | 1997-09-05 | Hitachi Ltd | 強誘電体記憶装置 |
US5737260A (en) | 1996-03-27 | 1998-04-07 | Sharp Kabushiki Kaisha | Dual mode ferroelectric memory reference scheme |
US5621680A (en) | 1996-04-01 | 1997-04-15 | Motorola, Inc. | Data storage element and method for reading data therefrom |
JPH11144473A (ja) * | 1997-11-12 | 1999-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4329919B2 (ja) * | 2001-03-13 | 2009-09-09 | Okiセミコンダクタ株式会社 | 半導体メモリおよび半導体メモリの駆動方法 |
JP3602108B2 (ja) | 2002-03-27 | 2004-12-15 | 沖電気工業株式会社 | 半導体記憶装置 |
US6704218B2 (en) * | 2002-04-02 | 2004-03-09 | Agilent Technologies, Inc. | FeRAM with a single access/multiple-comparison operation |
JP3756873B2 (ja) * | 2002-11-11 | 2006-03-15 | 沖電気工業株式会社 | 半導体記憶装置 |
KR100500944B1 (ko) * | 2002-12-11 | 2005-07-14 | 주식회사 하이닉스반도체 | 전류 이득 트랜지스터의 크기 조절을 통해 기준 전압을생성하는 강유전체 메모리 장치 |
JP4123929B2 (ja) * | 2002-12-19 | 2008-07-23 | 松下電器産業株式会社 | リファレンス電位発生回路 |
US6856535B2 (en) * | 2003-01-21 | 2005-02-15 | Texas Instruments Incorporated | Reference voltage generator for ferroelectric memory |
JP2005235366A (ja) * | 2004-01-20 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 強誘電体記憶装置 |
JP4038731B2 (ja) | 2004-06-18 | 2008-01-30 | セイコーエプソン株式会社 | 強誘電体記憶装置、電子機器 |
KR100621766B1 (ko) * | 2004-08-09 | 2006-09-13 | 삼성전자주식회사 | 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법 |
US7116572B2 (en) * | 2004-11-09 | 2006-10-03 | Ramtron International Corporation | Circuit for generating a centered reference voltage for a 1T/1C ferroelectric memory |
JP2010123218A (ja) * | 2008-11-21 | 2010-06-03 | Toshiba Corp | 半導体記憶装置 |
JP2010160851A (ja) * | 2009-01-08 | 2010-07-22 | Toshiba Corp | 参照電圧発生回路および半導体記憶装置 |
JP5284225B2 (ja) * | 2009-09-01 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置とその読み出し方法 |
CN101819811B (zh) * | 2010-03-31 | 2013-10-16 | 清华大学 | 三值铁电存储器电路 |
US9361965B2 (en) * | 2013-10-11 | 2016-06-07 | Texas Instruments Incorporated | Circuit and method for imprint reduction in FRAM memories |
JP6221806B2 (ja) * | 2014-02-14 | 2017-11-01 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその制御方法 |
US9786346B2 (en) * | 2015-05-20 | 2017-10-10 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
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