JP2019511074A - セルベースのリファレンス電圧の生成 - Google Patents

セルベースのリファレンス電圧の生成 Download PDF

Info

Publication number
JP2019511074A
JP2019511074A JP2018539270A JP2018539270A JP2019511074A JP 2019511074 A JP2019511074 A JP 2019511074A JP 2018539270 A JP2018539270 A JP 2018539270A JP 2018539270 A JP2018539270 A JP 2018539270A JP 2019511074 A JP2019511074 A JP 2019511074A
Authority
JP
Japan
Prior art keywords
voltage
ferroelectric capacitor
component
ferroelectric
digit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018539270A
Other languages
English (en)
Other versions
JP2019511074A5 (ja
Inventor
ジェームズ ダーナー，スコット
ジェームズ ダーナー，スコット
ジョン カワムラ，クリストファー
ジョン カワムラ，クリストファー
Original Assignee
マイクロン テクノロジー，インク．
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク．, マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2019511074A publication Critical patent/JP2019511074A/ja
Publication of JP2019511074A5 publication Critical patent/JP2019511074A5/ja
Priority to JP2019211766A priority Critical patent/JP6979443B2/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

強誘電体セルを操作するための方法、システム、および装置が記載される。第１の強誘電体メモリセルは第１の状態に初期化され得るし、第２の強誘電体メモリセルは異なる状態に初期化され得る。個々の状態は対応するデジット線電圧を有し得る。第１および第２の強誘電体メモリセルのデジット線は、これらの２本のデジット線の間で電荷共有が起こるように接続され得る。これらの２本のデジット線の間での電荷共有から得られた電圧は、リファレンス電圧として他のコンポーネントによって使用され得る。
【選択図】図６

Description

（本文中に技術分野に該当する記載なし）
＜クロスリファレンス＞
本特許出願は「Ｃｅｌｌ−Ｂａｓｅｄ Ｒｅｆｅｒｅｎｃｅ Ｖｏｌｔａｇｅ Ｇｅｎｅｒａｔｉｏｎ」という名称のＤｅｒｎｅｒらによる２０１６年２月１日に出願された米国特許出願番号１５／０１２，５６６号であって、本出願の譲受人に譲渡された出願の優先権を主張する。
以下は一般にメモリ装置に関連し、より詳しくはセルベースのリファレンス電圧の生成に関する。
メモリ装置は、例えばコンピュータ、無線通信装置、カメラ、デジタルディスプレイなどの様々な電子装置中で情報を格納するために広く使用されている。情報は、メモリ装置の異なる状態にプログラミングすることで格納される。例えば、バイナリ装置はよくロジック「１」もしくはロジック「０」で表される２つの状態を有する。他のシステムでは、２つ以上の状態が格納され得る。格納された情報にアクセスするために、電子装置はメモリ装置中の格納された状態を読み出しもしくは検知（sense；センス）し得る。情報を格納するために、電子装置はメモリ装置の状態を書き込みもしくはプログラムし得る。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、および、その他を含む様々な種類のメモリ装置が存在する。メモリ装置は揮発性もしくは不揮発性であり得る。例えばフラッシュメモリなどの不揮発メモリは、外部電源が存在しなくても長期間にわたってデータを格納できる。ＤＲＡＭなどの揮発性メモリは外部電源によって定期的にリフレッシュされないと、時間とともに格納された状態を失い得る。例えば、バイナリメモリ装置は充電されたもしくは放電されたコンデンサを含み得る。充電されたコンデンサは時間とともにリーク電流により放電され、その結果、格納された情報を失う。揮発性メモリのある態様は、読み出しもしくは書き込みの速度が速いことなどの有利な性能を提供し得るが、不揮発性の態様は周期的なリフレッシュがなくてもデータを格納できることなどが有利である。
ＦｅＲＡＭは、揮発性メモリと同様の装置構造を使用し得るが、格納装置として強誘電体コンデンサを使用しているために、不揮発性の性質を有し得る。このため、ＦｅＲＡＭ装置は、他の不揮発性メモリ装置および揮発性メモリ装置に比べて優れた性能を有し得る。ＦｅＲＡＭを用いた装置は、ＦｅＲＡＭメモリセルによって格納された状態を検知するために、予め決められたリファレンス電圧を使用し得る。しかし、この予め決められたリファレンス電圧は装置に合わせられたものではない可能性がある。さらに、このリファレンス電圧は、好適なリファレンス電圧と現実のリファレンス電圧値の間の更なる相違を引き起こす、経時変化したセル特性（cell characteristic over time）とともに変化する可能性がある。不適切なリファレンス電圧を用いると、装置の検知動作を改悪し得、不正確な読み出しおよび劣化した性能を生じさせる。
本明細書の開示は以下の図面を参照し、含む。
本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイの例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリセルの回路の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルの動作のためのヒステリシスプロットの例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする回路の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするタイミング図の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする回路の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするタイミング図の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリアレイの例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイを含む装置の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧を生成する方法を説明するフローチャートである。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧を生成する方法を説明するフローチャートである。
装置固有のもしくはアレイ固有のリファレンス電圧は、装置のメモリセルを用いることにより、生成され得るし、保持され得る。例えば、アレイのメモリセルは、メモリセルの複数のデジット線の間での電荷共有（charge-sharing）を容易にするために交互の状態（alternating states）に設定され得、交互の状態間の中間のリファレンス電圧を提供する。
メモリアレイ中の強誘電体メモリセルを含むメモリセルは、ワード線およびデジット線によってアクセスされ得る。アクセスは、セルへの書き込み（例えば、ロジック状態の格納）もしくはセルの読み出し（例えば、格納されたロジック状態の読み出し）を含む。個々のセルは、例えばセルのロジック値を格納するために使用される強誘電体コンデンサのような記憶コンポーネントを保持し得る。例えば、個々のセルはロジック０（logic 0）もしくはロジック１（logic 1）のいずれかを格納しうる。格納された個々のロジック値は、セルの個々の状態に対応し得るし、セルのデジット線上の信号を生成し得る。例えば、格納されたロジック１は第１のデジット線電圧に対応し得るし、格納されたロジック０は第２のデジット線電圧に対応し得る。デジット線は複数のメモリセルに接続される可能性があり、読み出し動作の間に活性化されるとメモリセルの格納されたロジック状態を判定するために使用されるセンス増幅器（sense amplifier）に接続され得る。例えば、活性化されたセンス増幅器は、セルから抽出された信号（例えば、電圧）をリファレンス信号と比較できる。
リファレンス信号は、ロジック０のデジット線電圧とロジック１のデジット線電圧の各々の間の中間値（もしくはほぼ中間値）を有する電圧であり得る。しかし、個々のセル状態（例えば、ロジック１もしくはロジック０）のデジット線電圧は、デバイスごとに異なり得る。このため、予め設定された（例えば、工場で設定された）リファレンス電圧と、アレイのためのより正確なリファレンス電圧の間には相違があり得る。さらに、アレイのリファレンス電圧は、セルの使用およびセル特性の変動によって、経時変化し得る。従って、装置および／または動作状態に固有のリファレンス電圧を動的に生成し保持するために、アレイはセルのセットをメモリアレイ中で使用し得る。
本明細書に記載されているように、強誘電体メモリアレイ中のセルは、交互の状態に初期化され得る。例えば、交互のセルはロジック１およびロジック０を格納するために使用され得る。セルは、セルのデジット線が個々の格納された状態に対応した電圧に帯電されるようにアクセスされ得る。その後、デジット線は、デジット線間での電荷共有が可能になるように互いにショートされ得る。電荷共有は、個々の格納された状態に対応したデジット線電圧間の中間の値の電圧を生じ得る。この電圧は装置（例えば、メモリコントローラ中）によって処理され得るし、リファレンス電圧としてアレイの他の動作（例えば検知動作）に使用され得る。
前に紹介した本開示の実施形態は、メモリアレイとの関連で以下にさらに記載される。そして、特定の例がセルベースのリファレンス電圧の生成について記載される。本開示のこれらおよび他の実施形態は、セルベースのリファレンス電圧の生成に関連する装置図、システム図、およびフローチャートによりさらに説明され、これらを参照して記載される。
図１は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイ１００の例を説明する。メモリアレイ１００は、電子メモリ装置とも記載され得る。メモリアレイ１００は、異なる状態を格納するようにプログラム可能なメモリセル１０５を含む。個々のメモリセル１０５は、ロジック０およびロジック１として示される２つの状態を格納するようにプログラムされ得る。いくつかのケースでは、メモリセル１０５は、２つ以上のロジック状態を格納するように構成される。個々の状態は、メモリセル１０５がアクセスされたときに対応する電圧をメモリセル１０５にわたって生成し得る。メモリセル１０５は、プログラム可能な状態を表現する電荷を格納するためのコンデンサを含み得る。例えば、充電されたコンデンサおよび充電されていないコンデンサは２つのロジック状態を表わしうる。ＤＲＡＭ構造は、一般にこのような設計を使用し得るし、使用されるコンデンサは線形の電気分極特性を有する誘電体材料を含み得る。対照的に、強誘電体メモリセルは誘電体材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの異なる充電レベルは異なるロジック状態を表わし得る。強誘電体材料は非線形の電気分極特性を有する。強誘電体メモリセル１０５のいくつかの詳細および利点については後述する。
読み出しおよび書き込みのような動作は、メモリセル１０５上で適切なワード線１１０およびデジット線１１５を活性化もしくは選択することによって行われ得る。ワード線１１０およびデジット線１１５を活性化もしくは選択することは、個々の線に電位差を印加することを含み得る。いくつかのケースでは、デジット線１１５はビット線とも記載され得る。ワード線１１０およびデジット線１１５は、導電性材料で作られる。いくつかの実施例では、ワード線１１０およびデジット線１１５は元素金属（例えば、銅、アルミニウム、金、タングステン）、２つ以上の元素金属の合金、導電性金属化合物、導電的にドープされた半導体材料、もしくはこれらの混合物から生成される。材料の例は、ＴｉＮ、ＴｉＣＮ、ＴｉＡ１Ｎ、ＴｉＡ１ＣＮ、Ｒｕ−ＴｉＮ、およびＲｕＣＮを含み得る。図１によると、メモリセル１０５の個々の行は１本のワード線１１０に接続され、メモリセル１０５の個々の列は１本のデジット線１１５に接続される。１本のワード線１１０と１本のデジット線１１５を活性化させることにより、それらの交点にある１つのメモリセル１０５がアクセスされ得る。ワード線１１０およびデジット線１１５の交点は、メモリセルのアドレスと称され得る。
いくつかの構造では、例えばコンデンサなどのセルのロジック格納装置は、選択装置によってデジット線から電気的に分離され得る。ワード線１１０が選択装置に接続され得るし、選択装置を制御し得る。例えば、選択装置はトランジスタであっても良く、ワード線１１０はトランジスタのゲートに接続されても良い。ワード線１１０の活性化は、メモリセル１０５のコンデンサとメモリセル１０５の対応するデジット線１１５の間の電気的接続をもたらす。その後、デジット線はメモリセル１０５の読み出しもしくは書き込みのためにアクセスされ得る。他の構造では、セルのロジック格納装置は、デジット線にゲートが接続されたトランジスタなどの選択装置によって、ワード線から電気的に分離され得る。
メモリセル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。例えば、行デコーダ１２０はメモリコントローラ１４０から行アドレスを受信でき、さらに、受信した行アドレスに基づいて適切なワード線１１０を活性化できる。同様に、列デコーダ１３０はメモリコントローラ１４０から列アドレスを受信でき、さらに、適切なデジット線１１５を活性化できる。このため、ワード線１１０およびデジット線１１５の活性化により、メモリセル１０５がアクセスされ得る。
アクセスに際して、メモリセル１０５はセンスコンポーネント１２５によって読み出しもしくは検知され得る。セル１０５が読み出されるとき、格納された状態はセルのコンデンサにわたってと、さらにデジット線１１５に、対応する信号を生成できる。センスコンポーネント１２５は、メモリセル１０５に格納された状態を決定するために、個々のデジット線１１５の信号（例えば、電圧）をリファレンス信号（図示せず）と比較できる。リファレンス信号は、２つの異なるロジック状態によって生成される電圧の平均値を有し得る。デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５はメモリセル１０５に格納された状態はロジック１であると判定し得る、またその逆もあり得る。センスコンポーネント１２５は、信号の違いを検出し増幅する（ラッチングとも称される）ための様々なトランジスタもしくは増幅器を含み得る。その後、メモリセル１０５の検出されたロジック状態は列デコーダ１３０を介して出力１３５として出力され得る。
メモリアレイ１００は、ロジック１のデジット線電圧およびロジック０のデジット線電圧の間の値であるリファレンス電圧を生成するために、少なくとも２つのメモリセル１０５を使用し得る。複数のメモリセル１０５は逆の状態を格納し得るし、それらの個々のデジット線１１５の間で電荷共有が起こってリファレンス電圧が生成されるような方法でアクセスされ得る。リファレンス電圧の生成に使用される複数のメモリセル１０５は、ロジック状態がユーザ入力に関係なく格納されるように構成され得る。すなわち、メモリセルに書き込まれた格納されたロジック１およびロジック０は、ユーザデータに関連しなくても良い。
メモリセル１０５はユーザデータと関連しない状態を格納している（例えば、状態は意味のある情報に関連付けられていない）が、メモリセル１０５はユーザの入力を介して選択され得る。すなわち、ユーザはリファレンス電圧を生成するために使用されるメモリセル１０５を選択できる。他のケースでは、メモリアレイ１００を有する装置に電源が投入されるときに選択されるように、メモリセル１０５は予め決められている。いくつかのケースでは、メモリセル１０５は、デジット線が（例えば、センスコンポーネント１２５に接続されるのではなく）浮遊（floating）するか従来のメモリアレイ１００構造中の電圧源（例えば、ＶＣＣ／２）に配線で接続された（hard-wired）エッジメモリセル（例えば、エッジメモリセル１４５）である。他のケースでは、メモリセル１０５はエッジセルを除いたセルのセットであり得る（例えば、内部のメモリセル１５０のように、メモリセル１０５はエッジセルよりも内側のメモリセル１０５であり得る）。本明細書に記載の技術を使用して、２つのメモリセル１０５を用いてリファレンス電圧が生成され得る。しかし、任意の隅数のメモリセル１０５がリファレンス電圧の生成に使用され得る。リファレンス電圧の生成に使用されるメモリセル１０５は、互いに隣り合っていても良く、または、互いに離れていても良い。いくつかのケースでは、リファレンス電圧の生成に使用するメモリセル１０５の数を大きくすることは、リファレンス電圧の精度と安定性を大きくし得る。
本明細書に記載の技術を使用して、２つのメモリセル１０５を用いてリファレンス電圧が生成され得る。しかし、任意の数のメモリセル１０５がリファレンス電圧の生成に使用され得る。メモリセル１０５の数は偶数もしくは奇数であり得る。メモリセル１０５の数が偶数である場合、得られるリファレンス電圧はデジット線１１５上に存在する電圧の平均となり得る（例えば、２つの電圧値が使用される場合）。メモリセル１０５の数が奇数である場合、得られるリファレンス電圧は、他方の電圧よりも一方の電圧に近い値になり得る（例えば、２つの電圧値が使用される場合）。例えば、ｎ＞ｍの場合、リファレンス電圧は、ｍ個のメモリセル１０５から供給される第２の電圧値よりも、ｎ個のメモリセル１０５から供給される第１の電圧値に近い値になり得る。従って、リファレンス電圧は電圧の相対的重みに基づいて、用いる電圧の平均値とは異なる電圧値に適合し得る。いくつかのケースでは、リファレンス電圧は、２つ以上の電圧値を用いて生成され得る。
生成されたリファレンス電圧は、メモリアレイ１００を有する装置の他のコンポーネントによって使用される前に、処理（例えば、アナログ信号からデジタル信号への変換）および格納され得る。いくつかのケースでは、格納されたリファレンス電圧はメモリアレイ１００の使用もしくは状態の変化により、２つの個々のデジット線電圧の中間の値ではなくなり得る。例えば、格納されたリファレンス電圧が一定値のままであり得る間に、デジット線電圧の中間の電圧がもはや格納されたリファレンス電圧と同じ値ではなくなるように、デジット線電圧が変化し得る。このような場合、本明細書に記載された技術の実施によりリファレンス電圧がリフレッシュされるか、もしくは再生成される。
リファレンス電圧の再生成は、メモリコントローラ１４０（もしくは、メモリアレイ１００の他のコンポーネント）によって検出されたある条件によって、引き起こされ得る。例えば、リファレンス電圧はメモリアレイ１００が閾値の数の動作（例えば、読み出し動作もしくは書き込み動作）を行った後でリフレッシュされ得る。代替えとして、メモリアレイ１００が物理的条件を経験したとき（例えば、メモリアレイ１００が閾値の温度に達する）に、リフレッシュが引き起こされ得る。いくつかのケースでは、リファレンス電圧は周期的に（例えばタイマの満了で）リフレッシュされ得る。他のケースでは、リファレンス電圧はユーザからの入力に応じてリフレッシュされ得る。他の実施形態では、エラー修正臨界（error correction criticality）もしくはイベントが検出されたときに、リファレンス電圧がリフレッシュされ得る。例えば、検出（例えば、エラー修正コード（ＥＣＣ）を介して）されたエラーの数が閾値よりも大きい場合、メモリコントローラ１４０はリファレンス電圧を更新することを決定し得る。メモリコントローラ１４０は、修正可能なエラーの数が最大値に達したときにもリファレンス電圧を修正し得る。
メモリセル１０５は、関連したワード線１１０およびデジット線１１５を活性化することにより、状態に設定もしくは書き込みまたは初期化され得る。前述のように、ワード線１１０の活性化は、対応する行のメモリセル１０５をそれらの個々のデジット線１１５に電気的に接続する。ワード線１１０が活性化されている間に関連するデジット線１１５を制御することにより、メモリセル１０５は書き込みされる。すなわち、ロジック値がメモリセル１０５に格納され得る。列デコーダ１３０は、例えば入力１３５などのメモリセル１０５に書き込まれるデータを受け付け得る。強誘電体コンデンサの場合、メモリセル１０５は強誘電体コンデンサにわたって電圧を印加することによって書き込まれる。この処理は以下に詳しく議論する。
いくつかのメモリ構造では、メモリセル１０５へのアクセスは格納されたロジック状態を劣化もしくは破壊し得るので、メモリセル１０５の元のロジック状態に戻すために、再書き込み動作もしくはリフレッシュ動作が行われ得る。例えば、ＤＲＡＭでは、検知動作の間にコンデンサは部分的もしくは完全に放電され、格納されたロジック状態が壊れる。このため、検知動作の後で、ロジック状態は再書き込みされ得る。さらに、１つのワード線１１０を活性化することは、その行の全てのメモリセルを放電することになるので、その行のいくつかもしくは全てのメモリセル１０５が再書き込みされる必要があり得る。
ＤＲＡＭを含むいくつかのメモリ構造では、外部電源によって定期的にリフレッシュされないと、時間とともに格納された状態を失い得る。例えば、充電されたコンデンサは時間とともにリーク電流により放電され、その結果、格納された情報を失う。これらのいわゆる揮発性メモリ装置のリフレッシュレートは比較的高く成り得る。例えば、ＤＲＡＭでは１秒間に１０回のリフレッシュ動作が使用され得る。このため、著しい電力消費をもたらす。より大きなメモリアレイでは、特に、バッテリーなどの有限の電力源に頼る移動装置の場合、より大きな電力消費はメモリアレイの配備もしくは動作を抑制し得る（例えば、供給電力、熱生成、材料の制限など）。しかし、強誘電体メモリセルは他のメモリ構造に比べて改善された性能をもたらし得る利点を有することができる。例えば、強誘電体メモリセルは蓄積電荷の劣化の影響を受けにくい傾向があるので、強誘電体メモリセル１０５を用いたメモリアレイ１００は、より少ない数のリフレッシュを必要としうるか、もしくはリフレッシュを必要とせず、このため、動作のためにより小さい電力が必要となり得る。
メモリコントローラ１４０は、例えば行デコーダ１２０、列デコーダ１３０、およびセンスコンポーネント１２５などの様々なコンポーネントを通して、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュなど）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作の間に使用される様々な電位をさらに生成し得るし、制御し得る。一般に、本明細書で議論される印加電圧の大きさ、形状、もしくは継続時間は、調整され得るか、または、変更され得るし、メモリアレイ１００に対する様々な動作で異なり得る。さらに、メモリアレイ１００中の１つ、複数、もしくは全てのメモリセル１０５は、同時にアクセスされ得る。例えば、全てのメモリセル１０５もしくは一群のメモリセル１０５が１つのロジック状態に設定されるリセット動作の間に同時にアクセスされ得る。
本明細書に記載しているように、ロジック０およびロジック１のデジット線電圧の中間であるリファレンス電圧を生成するために、強誘電体メモリセル１０５が使用され得る。強誘電体メモリセル１０５は、１つ置きのメモリセル１０５がロジック１もしくはロジック０を格納するように、交互の状態に置かれ得る。状態を格納した後、強誘電体メモリセル１０５は、個々のデジット線１１５が電荷共有する方法で読みだされ得る。電荷共有を通して電子を交換することにより、デジット線１１５は最初の複数のデジット線１１５電圧の間の平均値である平衡電圧に達し得る。この平衡電圧は、メモリアレイ１００を有する装置中の他のコンポーネントによってリファレンス電圧として使用され得る。メモリセル１０５によって格納される状態の配置もしくはパターンを変更することによって、異なるリファレンス電圧値が生成され得る。
図２は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための回路２００の例を説明する。回路２００は、図１を参照しながら説明したメモリセル１０５、ワード線１１０、デジット線１１５、およびセンスコンポーネント１２５の例である強誘電体メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、およびセンスコンポーネント１２５−ａを含む。回路２００は、コンデンサ２０５などのロジック格納コンポーネントを含み得る。コンデンサ２０５は、プレート２１０およびセル底部２１５を含む導電性の端子を含み得る。これらの端子は絶縁強誘電体材料によって分離されている。前述のとおり、コンデンサ２０５を充電することもしくは放電すること（すなわち、コンデンサ２０５の強誘電体材料の分極化）により、様々な状態が格納され得る。コンデンサ２０５を分極化させるために必要な電荷の総量は、残留分極（ＰＲ）値と称されることがあり、コンデンサ２０５の全体の半分だけ充電される電圧を抗電圧（coercive voltage、ＶＣ）と記載することがある。
格納されたコンデンサ２０５の状態は、回路２００に表わされている様々な素子の動作により、読み出しもしくは検知され得る。コンデンサ２０５は、デジット線１１５−ａと電子的に通信し得る。従って、選択コンポーネント２２０が非活性化されているときに、コンデンサ２０５はデジット線１１５−ａから分離され得るし、選択コンポーネント２２０が強誘電体メモリセル１０５−ａを選択するために活性化されているときに、コンデンサ２０５は選択コンポーネント２２０を介してデジット線１１５−ａに接続され得る。換言すると、メモリセル１０５−ａは、コンデンサ２０５と電子的に通信する選択コンポーネント２２０を用いて選択され得る。ここで、強誘電体メモリセル１０５−ａは選択コンポーネント２２０および強誘電体コンデンサ２０５を含む。いくつかのケースでは、選択コンポーネント２２０はトランジスタであり得、その動作は、トランジスタの閾値の大きさよりも大きい電圧をトランジスタゲートに印加することによって制御され得る。ワード線１１０−ａは選択コンポーネント２２０を活性化し得る。例えば、ワード線１１０−ａに印加された電圧がトランジスタゲートに印加されることで、コンデンサ２０５をデジット線１１５−ａに接続し得る。
図２に描写された例では、コンデンサ２０５は強誘電体コンデンサである。コンデンサ２０５のプレート間の強誘電体材料のため、さらに詳しく以下で論じるように、コンデンサ２０５はデジット線１１５−ａとの接続時に放電しないことができる。その代り、プレート２１０は外部電圧でバイアスされ得、その結果コンデンサ２０５の格納された電荷が変化する。格納された電荷の変化はコンデンサ２０５の最初の状態（すなわち、最初の状態がロジック１を格納したか、それともロジック０を格納したか）に依存する。その後、格納された電荷の変化は、メモリセル１０５−ａに格納されたロジック状態を特定するために、センスコンポーネント１２５−ａによってリファレンス２２５（例えば、リファレンス電圧）と比較され得る。
具体的な検知スキームもしくは処理は、多くの形式をとり得る。ある例では、デジット線１１５−ａは固有キャパシタンスを有することができ、プレート２１０に電圧が印加されることに応じてコンデンサ２０５が充電もしくは放電しているときに、０ではない電圧を発現させる。固有キャパシタンスは、デジット線１１５−ａの物理的性質（大きさを含む）によって決まり得る。デジット線１１５−ａは多くのメモリセル１０５に接続し得るので、デジット線１１５−ａは無視できないキャパシタンス（例えば、ｐＦのオーダー）となる長さを有し得る。デジット線１１５−ａの後続の電圧は、コンデンサ２０５の最初のロジック状態によって決まる可能性があり、センスコンポーネント１２５−ａはこの電圧を他のメモリセル１０５によって生成されたリファレンス電圧と比較し得る。例えば、電圧はプレート２１０に印加される可能性があり、コンデンサ底部２１５の電圧は格納された電荷に関連して変わる可能性がある。コンデンサ底部２１５の電圧はセンスコンポーネント１２５−ａでリファレンス電圧と比較される可能性があり、リファレンス電圧との比較は印加電圧によるコンデンサ２０５の電荷の変化を示し得るし、従って、メモリセル１０５−ａに格納されているロジック状態を示し得る。電荷およびコンデンサ２０５中の電圧の関係は、図３を参照しながらさらに詳しく記載する。
メモリセル１０５−ａに書き込むために、コンデンサ２０５にわたって電圧が印加され得る。様々な方法が使用され得る。１つの例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するためにワード線１１０−ａを通して活性化され得る。デジット線１１５−ａを通してプレート２１０およびセル底部２１５の電圧を制御することにより、電圧はコンデンサ２０５にわたって印加され得る。ロジック０を書き込むためには、プレート２１０はハイをとり得る（すなわち、正の電圧が印加され得る）し、セル底部２１５はローをとり得る（すなわち、グラウンド、事実上のグラウンドに接続される、もしくは、負の電圧が印加され得る）。ロジック１を書き込むためには逆の処理が行われる。すなわち、プレート２１０がローをとりセル底部２１５がハイになる。
コンデンサ２０５の読み出しおよび書き込み動作は、強誘電体装置に関連する非線形特性から構成され得る。図３は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルについて、このような非線形特性の例をヒステリシス曲線３００−ａおよび３００−ｂとともに説明する。ヒステリシス曲線３００−ａおよび３００−ｂは、それぞれ、強誘電体メモリセル１０５への書き込み処理と読み出し処理の例を説明する。ヒステリシス曲線３００は、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）に格納された電荷Ｑを電圧Ｖの関数として描写している。
強誘電体材料は、自然発生する電気分極（すなわち、電界がなくても０ではない電気分極を維持する）によって特徴付けられる。強誘電体材料の例は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）を含む。本明細書に記載する強誘電体コンデンサは、これらの強誘電体材料もしくは他の強誘電体材料を含み得る。強誘電体コンデンサ中の電気分極は、強誘電体材料の表面の正味荷電をもたらし、コンデンサの端子を通して反対の電荷を引き付ける。このため、電荷が強誘電体材料とコンデンサの端子の間の界面に格納される。比較的長時間にわたって（たとえ無期限にでも）外部から印加される電界がなくても電気分極が維持され得るため、例えばＤＲＡＭアレイで使用されているコンデンサと比べて、電荷のリークは著しく削減される。このことは、いくつかのＤＲＡＭ構造について前述したようなリフレッシュ動作を行う必要を小さくする。
ヒステリシス曲線３００はコンデンサの１つの端子の視点から理解され得る。例として、強誘電体が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体が正の分極を有する場合、負の電荷が端子に蓄積される。さらに、ヒステリシス曲線３００中の電圧はコンデンサにわたっての電圧の差と方向を表わしていることも理解されるべきである。例えば、問題になっている端子に正の電圧を印加し、第２の端子をグラウンドに維持することによって、正の電圧が印加され得る。問題になっている端子をグラウンドに維持し、第２の端子に正の電圧を印加すること（すなわち、問題になっている端子を負に分極させるように正の電圧が印加され得る）によって、負の電圧が印加され得る。同様に、２つの正の電圧、２つの負の電圧、もしくは正の電圧と負の電圧の任意の組み合わせが、ヒステリシス曲線３００中に示す電圧の差を生成するために、適切なコンデンサ端子に印加され得る。
ヒステリシス曲線３００−ａに描写したように、強誘電体材料は電圧の差が０の状態で正の分極もしくは負の分極を維持できるので、２つの可能な荷電状態（荷電状態３０５および荷電状態３１０）をもたらす。図３の例によると、荷電状態３０５はロジック０を表わし、荷電状態３１０はロジック１を表わす。いくつかの実施例では、メモリセルの動作のための他のスキームを適用するために、個々の荷電状態のロジック値は反対であっても良い。
ロジック０もしくはロジック１は、電圧を印加することにより、強誘電体材料の電気分極（その結果として、コンデンサの端子の電荷）を制御することによって、メモリセルに書き込まれ得る。例えば、コンデンサにわたって正味の正電圧３１５を印加すると、荷電状態３０５−ａに達するまで電荷の蓄積が起こる。電圧３１５を除去すると、荷電状態３０５−ａは０電位での荷電状態３０５に達するまでパス３２０をたどる。同様に、荷電状態３１０−ａをもたらす正味の負電圧３２５を印加することにより、荷電状態３１０は書き込まれる。負電圧３２５を除去した後で、荷電状態３１０−ａは０電位での荷電状態３１０に達するまでパス３３０をたどる。
強誘電体コンデンサの格納された状態を読み出しもしくは検知するために、コンデンサにわたって電圧が印加される。それに応じて、格納された電荷が変化し、変化の度合いは初期の荷電状態によって決まる。すなわち、コンデンサの格納された電荷の変化の度合いは、荷電状態３０５−ｂが最初に格納されていたか、荷電状態３１０−ｂが最初に格納されていたかによって変化する。例えば、ヒステリシス曲線３００−ｂは、２つの可能な荷電状態（荷電状態３０５−ｂおよび荷電状態３１０−ｂ）を図示する。正味の電圧３３５がコンデンサにわたって印加され得る。正の電荷として描写されているが、電圧３３５は負であっても良い。電圧３３５に応答して、荷電状態３０５−ｂはパス３４０をたどる。同様に、最初に荷電状態３１０−ｂが格納されていた場合、パス３４５をたどる。荷電状態３０５−ｃおよび荷電状態３１０−ｃの最終電位は、特定の検知動作および回路を含む多数の要因によって決まる。
いくつかのケースでは、最終電荷はメモリセルのデジット線の固有キャパシタンスによって決まり得る。例えば、コンデンサが電気的にデジット線に接続されて電圧３３５が印加される場合、デジット線の電圧はその固有キャパシタンスに起因して上がり得る。このため、センスコンポーネントで測定される電圧は電圧３３５と等しくない可能性があり、むしろ、デジット線の電圧によって決まり得る。ヒステリシス曲線３００―ｂ上の最終荷電状態３０５−ｃおよび３１０−ｃの電位は、従って、デジット線のキャパシタンスによって決まる可能性があり、ロードライン分析によって決定され得る。すなわち、荷電状態３０５−ｃおよび３１０−ｃはデジット線のキャパシタンスに関して定義され得る。その結果、コンデンサの電圧（電圧３５０および電圧３５５）は、異なり得るし、コンデンサの初期状態によって左右され得る。
リファレンス電圧と比較してコンデンサの電圧（例えば、電圧３５０および電圧３５５）を用いることにより、コンデンサの初期状態が判定され得る。例えば、リファレンス電圧は、印加された電圧３３５および電圧３５０の合計と、印加された電圧３３５および電圧３５５の合計の平均値である。比較に応じて、検知される電圧（例えば、印加された電圧３３５および電圧３５０の合計、または、印加された電圧３３５および電圧３５５の合計）は、リファレンス電圧よりも高いかもしくは低いかを判定され得る。その後、比較に応じて、強誘電体セルの値（すなわちロジック０もしくはロジック１）が判定され得る。
リファレンス電圧の値は読み出し動作の精度に影響し得る。例えば、値が高すぎる場合、ロジック状態１はロジック状態０と誤って読み出され得る。値が低すぎる場合、ロジック状態０はロジック状態１と誤って読み出され得る。従って、２つの異なるロジック状態の中間であるリファレンス電圧が使用され得る。このようなリファレンス電圧は本明細書に記載の技術を用いて生成され得る。このような技術はメモリセル１０５を用いるので、いくつかのケースでは、メモリアレイ１００の特徴中の任意の変動がリファレンス電圧の生成に影響し得る。従って、デジット線と相対的なこの電圧の値は、メモリアレイ１００の変化に関係なく維持され得る。
上述のように、メモリセル１０５の読み出しは格納されたロジック状態またはロジック値を劣化もしくは破壊し得る。しかし、強誘電体メモリセル１０５は読み出し動作の後でも最初のロジック状態を保持し得る。例えば、荷電状態３０５−ｂが格納されていて読み出し動作が行われた場合、電圧３３５が除去された後に例えばパス３４０を逆方向にたどることによって、荷電状態は最初の荷電状態３０５−ｂに戻り得る。
図４は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧を生成するための回路４００の例を説明する。回路４００は、２本のデジット線１１５の電荷共有から生成されたリファレンス電圧ＶＲＥＦ４３５を出力し得る。回路４００中に示された個々のコンデンサ２０５および選択コンポーネント２２０のペアは、図２を参照しながら記載されたセル１０５の例である。２つのセル１０５だけが図示されているが、本明細書に記載された技術は任意の数のセル１０５を用いて実装され得る。より多くのセル１０５を用いると、ノイズの影響を受けにくくできる。このため、生成されたリファレンス電圧の精度を増大させることができる。回路４００は電子メモリアレイ（例えば強誘電体メモリアレイ１００）のエッジに、またはアレイのエッジの内部（例えば、回路４００の例のセルはエッジセルを除く）にセル１０５を含み得る。
回路４００はコンデンサ２０５−ａおよびコンデンサ２０５−ｂを含み得る。これらは図２を参照しながら記載した強誘電体コンデンサ２０５の例であり得る。コンデンサ２０５−ａは、選択コンポーネント２２０−ａの活性化がセル底部２１５−ａをデジット線（ＤＬ）１１５−ｂに接続し、選択コンポーネント２２０−ａの不活性化がセル底部２１５−ａをデジット線１１５−ｂから分離するように、選択コンポーネント２２０−ａと電子的に通信し得る。同様に、コンデンサ２０５−ｂは、選択コンポーネント２２０−ｂの活性化がセル底部２１５−ｂをデジット線１１５−ｃに接続し、選択コンポーネント２２０−ａの不活性化がセル底部２１５−ｂをデジット線１１５−ｃから分離するように、選択コンポーネント２２０−ｂと電子的に通信し得る。選択コンポーネント２２０は、活性化電圧をワード線１１０−ａに印加することによって活性化され得る。個々のコンデンサ２０５は、書き込み回路４０５および読み出し回路４１０と電子的に通信し得る。
書き込み回路４０５は、スイッチングコンポーネント４１５−ａおよびスイッチングコンポーネント４１５―ｂなどの、多数のスイッチングコンポーネント４１５を含み得る。活性化されると、スイッチングコンポーネント４１５は２つのコンポーネントの間での電子の流れを可能にできる。不活性化されると、スイッチングコンポーネント４１５は２つのコンポーネントの間での電子の流れを止めることができる。図４に描写された例では、スイッチングコンポーネント４１５はトランジスタ（例えば、スイッチングコンポーネント４１５−ａはＰＭＯＳトランジスタであり、スイッチングコンポーネント４１５−ｂはＮＭＯＳトランジスタである）であるが他の装置も使用され得る。従って、スイッチングコンポーネント４１５-ａは電圧（例えば、グラウンドリファレンス電圧）をスイッチングコンポーネント４１５-ａのゲートに（例えば、書き込み線ＷＲ１ ４２０−ａを介して）印加することによって活性化され得る。また、スイッチングコンポーネント４１５-ｂは電圧（例えば、正の電圧）をスイッチングコンポーネント４１５-ｂのゲートに（例えば、書き込み線ＷＲ０ ４２０−ｂを介して）印加することによって活性化され得る。書き込み線ＷＲ１ ４２０−ａおよび書き込み線ＷＲ０ ４２０−ｂに印加される電圧は個々のスイッチングコンポーネント４１５を作動（オン）させるために要求される閾値電圧を満たし得るし、書き込み電圧もしくは活性化電圧とも称される。いくつかのケースでは、コントローラは書き込み線４２０への電圧の印加を調整し得る。
書き込み回路４０５は、電圧源４２５−ａおよび電圧源４２５−ｂなどの多くの電圧源４２５も含み得る。図４に描写された例では、電圧源４２５−ａは正のレール電圧ＶＣＣであり得るし、電圧源４２５−ｂは事実上のグラウンドリファレンスＧＮＤであり得る。スイッチングコンポーネント４１５−ａは電圧源４２５−ａに接続され得るし、スイッチングコンポーネント４１５−ｂは電圧源４２５−ｂに接続され得る。スイッチングコンポーネント４１５と電圧源４２５の間の接続は、間接的であっても良く、直接（例えば、配線で接続される）であっても良い。従って、スイッチングコンポーネント４１５−ａが活性化されたとき（例えば、書き込み線ＷＲ１ ４２０−ａに活性化電圧を印加することによって）、デジット線１１５−ｂの電圧が電圧源４２５−ａの電圧に変化する。すなわち、デジット線１１５−ｂの電圧がＶＣＣになり得る。スイッチングコンポーネント４１５−ｂが活性化されたとき（例えば、書き込み線ＷＲ０ ４２０−ｂに活性化電圧を印加することによって）、デジット線１１５−ｃの電圧が電圧源４２５−ａの電圧に変化する。すなわち、デジット線１１５−ｃの電圧が０Ｖになり得る。図４に描写された例では、電圧源４２５−ａはＶＣＣであり、電圧源４２５−ｂはグラウンド（ＧＮＤ）である。しかし、異なる値の電圧源４２５が使用されても良い。いくつかの例では、電圧源４２５は書き込み回路４０５の外である。
書き込み回路４０５を活性化することにより、コンデンサ２０５−ａは第１の状態に初期化され得るし、コンデンサ２０５−ｂは第２の状態に初期化され得る。各々の状態は個々のコンデンサ２０５にわたる電圧に関連付けられ得る。いくつかのケースでは、第１の状態はロジック１を格納することと等しく、第２の状態はロジック０を格納することと等しい。従って、セル１０５が読み出されるとき、デジット線１１５−ｂは第１の電圧（格納されたロジック１に対応する）を有し得るし、デジット線１１５−ｃは第２の電圧（格納されたロジック０に対応する）を有し得る。これらの電圧は、２本のデジット線電圧の中間であるリファレンス電圧を生成するために使用され得る。例えば、読み出し回路４１０は、電荷共有を起こすために、デジット線１１５−ｂとデジット線１１５−ｃをショートさせる。デジット線１１５−ｂとデジット線１１５−ｃは、平衡電圧に達するまで電子を交換し得る。デジット線１１５の電荷共有から得られた電圧は、読み出し回路４１０から出力されることができ、回路４００を含む装置の他のコンポーネントのためのリファレンス電圧として使用されることができる。いくつかのケースでは、コントローラが回路４００の動作を調整する。
図５は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルアレイの動作のタイミング図５００の例を説明する。タイミング図５００は、軸５０５で表わされる電圧、および軸５１０で表わされる時間を含み、タイミング図５００は例示的な回路４００の書き込み動作を描写する。書き込み動作はコンデンサ２０５を交互の状態に初期化し得る。回路４００の様々なコンポーネントの電圧も、タイミング図５００に時間の関数として表わされている。例えば、タイミング図５００は、ワード線電圧５１５、プレート電圧５２０、書き込み線電圧５２５−ａ、書き込み線電圧５２５−ｂ、デジット線電圧５３０−ａ、およびデジット線電圧５３０−ｂを含む。
ワード線電圧５１５は、選択コンポーネント２２０が活性化され、コンデンサ２０５が選択されるように、選択コンポーネント２２０−ａおよび選択コンポーネント２２０−ｂに印加され得る（例えば、ワード線電圧５１５は活性化電圧５３５まで増加され得る）。従って、デジット線１１５はそれらの個々のセル底部２１５に接続され得る。ワード線電圧５１５の印加の前は、スイッチングコンポーネント４１５は不活性である。ワード線電圧５１５の印加の後は、個々のコンデンサ２０５のプレートにプレート電圧５２０が印加され得る。また、スイッチングコンポーネント４１５が活性化するように、書き込み線電圧５２５が印加され得る。スイッチングコンポーネント４１５−ｂの活性化は、デジット線電圧５３０−ａがグラウンドに引き下げられるように、電圧源４２５−ｂがデジット線１１５−ｃに印加されることを許容する。例として、選択コンポーネント２２０−ｂが活性化されると、セル底部２１５−ｂでみられる電圧はデジット線電圧５３０−ａの電圧になる。従って、書き込み線電圧５２５−ａが印加されると、デジット線電圧５３０−ａは０Ｖになる。コンデンサ２０５−ａにわたる電圧は、プレート電圧５２０とデジット線電圧５３０−ａの間の効果的な差分である。プレート電圧５２０がハイでありデジット線電圧５３０−ａがローであるので、正の電圧がコンデンサ２０５−ａにわたって印加され、コンデンサ２０５−ｂのヒステリシスに従って、ロジック０に対応する電荷状態が生成される。
コンデンサ２０５−ａでロジック１を格納するために、プレート電圧５２０は閾値（例えば、グラウンド）まで減少させられ得る。書き込み線電圧５２５−ｂが印加されたときに起こるスイッチングコンポーネント４１５−ａの活性化は、デジット線電圧５３０―ｂがハイ（例えば、ＶＣＣ）に引き上げられるように、電圧源４２５−ａの電圧がデジット線１１５―ｂに印加されることを許容する。選択コンポーネント２２０−ａが活性化されるため、セル底部２１５−ａで見られる電圧はデジット線１１５―ｂで見られる電圧（例えば、デジット線電圧５３０−ｂ）である。従って、コンデンサ２０５−ａにわたる電圧は、効果的に、プレート電圧５２０とデジット線電圧５３０−ｂの間の違いである。プレート電圧５２０がロー（例えば、グラウンド）でデジット線電圧５３０−ｂがハイであるので、負の電圧がコンデンサ２０５−ａに印加され、このため、コンデンサ２０５−ａのヒステリシスに従ってロジック１に対応する電荷の生成が起こる。
プレート電圧５２０がグラウンドまで減少するとき、コンデンサ２０５―ｂにわたる電圧は０になり、ロジック０が格納される。同様に、デジット線電圧５３０−ｂがグラウンドまで減少するとき（例えば、書き込み線電圧５２５−ａを減少し、スイッチングコンポーネント４１５−ａを不活性化することにより）、コンデンサ２０５―ａにわたる電圧は０になり、ロジック１が格納される。従って、コンデンサ２０５は交互の状態に初期化され得る。これらのロジック状態はリファレンス電圧を生成するために（例えば、読み出し回路４１０を活性化することにより）、読み出し動作の間に使用され得る。
図６は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための回路６００の例を説明する。回路６００は回路４００の例でもあり得る。回路６００のコンデンサ２０５は、図５を参照しながら記載したように交互の状態に初期化され得る。例えば、コンデンサ２０５−ａはロジック１を格納し得るし、コンデンサ２０５−ｂはロジック０を格納し得る。書き込み回路４０５は、図４を参照しながら記載した書き込み回路４０５の例であり得る。代替として、書き込み回路４０５は、書き込み回路４０５と同じ動作を行うことができる異なる構成のコンポーネントを使用して実現されても良い。
読み出し回路４１０はスイッチングコンポーネント６０５−ａおよびスイッチングコンポーネント６０５−ｂを含み得る。個々のスイッチングコンポーネント６０５は、選択コンポーネント２２０、コンデンサ２０５、および書き込み回路４０５と電子的に通信し得る。図６の例では、スイッチングコンポーネント６０５はトランジスタ（例えば、スイッチングコンポーネント６０５−ａはＰＭＯＳトランジスタであり、スイッチングコンポーネント６０５−ｂはＮＭＯＳトランジスタである）であるが、他の装置も使用され得る。従って、スイッチングコンポーネント６０５−ａは電圧をスイッチングコンポーネント６０５−ａのゲート６１０−ａに（例えば、読み出し線ＲＤ０ ６１５−ａを介して）印加することによって活性化され得る。また、スイッチングコンポーネント６０５−ｂは電圧をスイッチングコンポーネント６０５−ｂのゲート６１０−ｂに（例えば、読み出し線ＲＤ１ ６１５−ｂを介して）印加することによって活性化され得る。読み出し線ＲＤ０ ６１５−ａおよび読み出し線ＲＤ１ ６１５−ｂに印加される電圧は、読み出し電圧もしくは活性化電圧とも称される。いくつかのケースでは、コントローラは読み出し線６１５への電圧の印加を調整し得る。
スイッチングコンポーネント６０５の活性化は効果的にデジット線１１５−ｂとデジット線１１５−ｃをショートさせ得る。すなわち、スイッチングコンポーネント６０５の活性化は、２本のデジット線１１５の間での電子の交換を許容する。デジット線１１５が異なる電圧を有する場合、共通ノード６２０での電圧が個々のデジット線１１５電圧の間の平均値である平衡状態に達するまで、電子は２本のデジット線１１５の間を流れることができる。共通ノード６２０は、１つの電圧が計測され得る２つのコンポーネントの間の物理的接点に言及し得る。従って、読み出し回路４１０の活性化は、セル特性の機能である（また、そのため、様々である）リファレンス電圧ＶＲＥＦ４３５を生成し得る。いくつかの例では、コントローラが回路６００の動作を調整し得る。
従って、回路６００は、第１の電圧源４２５−ａと電子的に通信する第１の強誘電体セル２０５−ａ、および、第２の電圧源４２５−ｂと電子的に通信する第２の強誘電体セル２０５−ｂを含む電子メモリアレイの例である。図４の例では、第１の電圧源４２５−ａは正の電圧源であり、第２の電圧源４２５−ｂはグラウンドリファレンスである。回路４００は、さらに、第１の強誘電体セル２０５−ａの第１のデジット線１１５−ｂ、および、第２の強誘電体セル２０５−ｃの第２のデジット線１１５−ｃと電子的に通信する第１のスイッチングコンポーネント（例えば、スイッチングコンポーネント６０５もしくは読み出し回路４１０）も含む。回路６００は、第１の強誘電体コンデンサ２０５−ａと電子的に通信する第２のスイッチングコンポーネント４１５−ａ、および、第２の強誘電体コンデンサ２０５−ｂと電子的に通信する第３のスイッチングコンポーネント４１５−ｂも含み得る。第２のスイッチングコンポーネント４１５−ａは第１の電圧源４２５−ａに配線で接続され得るし、第３のスイッチングコンポーネント４１５−ａは第２の電圧源４２５−ｂに配線で接続され得る
図７は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルアレイの動作のためのタイミング図７００の例を説明する。タイミング図７００は、軸７０５上の電圧と軸７１０上の時間を含み、回路６００の読み出し動作を表わし得る。読み出し動作は、異なる状態に初期化されたセルのデジット線電圧を用いて、リファレンス電圧ＶＲＥＦ４３５を生成し得る。回路６００の様々なコンポーネントの電圧は、タイミング図７００中に時間の関数として表わされている。例えば、タイミング図７００は、ワード線電圧５１５、プレート電圧５２０、デジット線電圧５３０−ａ、およびデジット線電圧５３０−ｂを含む。タイミング図７００はタイミング図５００に描写されたイベントの後に起こるイベントを表わし得る。従って、タイミング図７００は、コンデンサ２０５−ａがロジック１を格納し、コンデンサ２０５−ｂがロジック０を格納した後で、実行され得る。
リファレンス電圧ＶＲＥＦ４３５を生成するために、選択コンポーネント２２０が活性化されるように、ワード線電圧５１５は閾値（例えば、活性化電圧５３５）まで増大され得る。選択コンポーネント２２０の活性化はセル底部２１５をそれらの個々のデジット線１１５に接続する。プレート電圧５２０は、図３を参照しながら説明したように、コンデンサ２０５の個々の電荷状態がそれらの最終電位まで移動するように、個々のコンデンサ２０５のプレートに印加される。プレート電圧５２０は、周期的なタイミングスケジュールもしくは回路６００に含まれているアレイの温度変化に少なくとも部分的に基づいて、印加され得る。従って、第１の電圧（例えばデジット線電圧５３０−ｂ）は、格納されたロジック１に対応するコンデンサ２０５−ａのデジット線１１５−ｂで発現し得るし、第２の電圧（例えばデジット線電圧５３０−ａ）は、格納されたロジック０に対応するコンデンサ２０５−ｂのデジット線１１５−ｃで発現し得る。デジット線電圧５３０は、プレート電圧５２０の印加に少なくとも部分的に基づいて発現し得る。個々のコンデンサ２０５のセル底部２１５は、個々のコンデンサ２０５にわたる電圧を引いたプレート電圧５２０に追従（track）し得る。デジット線１１５は選択コンポーネント２２０を介してセル底部２１５に接続されているので、デジット線電圧５３０−ａは閾値電圧７１５−ｂに達し得るし、デジット線電圧５３０−ｂは閾値電圧７１５−ａに達し得る。
デジット線電圧５３０が安定化した後、読み出し回路４１０が活性化され得る（例えば、読み出し回路の活性化７２０が起こり得る）。図７の例では、読み出し回路４１０の活性化は読み出し線ＲＤ０ ６１５−ａおよび読み出し線ＲＤ１ ６１５−ｂに活性化電圧を印加することを含み得る。従って、デジット線１１５−ｂは、デジット線１１５−ｃに接続（例えば、ショート）され得る。この接続は、平衡電荷状態に達するまでデジット線１１５間での電荷共有を可能にできる。すなわち、複数のデジット線１１５で共有している共通ノード６２０において１つの電圧（例えば、リファレンス電圧ＶＲＥＦ４３５）に達するまで、複数のデジット線１１５は電子を交換できる。従って、リファレンス電圧４３５は、デジット線１１５−ｂで発現された電圧（例えばデジット線電圧５３０−ｂ）およびデジット線１１５−ｃで発現された電圧（例えばデジット線電圧５３０−ａ）から生成され得る。リファレンス電圧ＶＲＥＦ４３５は、閾値電圧７１５−ａおよび閾値電圧７１５−ｂの中間の（もしくは、ほとんど中間の）値であり得る。すなわち、リファレンス電圧ＶＲＥＦ４３５は複数のデジット線電圧５３０の間であり得る。いくつかのケースでは、リファレンス電圧は複数のデジット線電圧５３０の平均であり得る。従って、セルベースのリファレンス電圧が生成され得る。いくつかのケースでは、リファレンス電圧ＶＲＥＦ４３５は、格納（例えば保存）される前、もしくは他のコンポーネント（例えばセンスコンポーネント１２５）に使用される前に、アナログ／デジタルコンバータを通過し得る。リファレンス電圧は、数字形式もしくはアナログ形式で（例えば、ある期間）保存され得る。
図８は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイ１００−ａのブロック図８００を示す。いくつかのケースでは、メモリアレイ１００−ａは電子メモリ装置と称されることがある。メモリアレイ１００−ａは、メモリコントローラ１４０−ａとメモリセル１０５−ａ（図１および図２を参照しながら記載したメモリコントローラ１４０とメモリセル１０５の例であり得る）を含み得る。メモリアレイ１００−ａは、書き込み回路４０５−ａと読み出し回路４１０−ａ（図４および図６を参照しながら記載した書き込み回路４０５と読み出し回路４１０の例であり得る）を含み得る。ＶＲＥＦコントローラ８０５は書き込み回路４０５−ａおよび読み出し回路４１０−ａと電子的に通信し得る（さらに、これらの動作を制御し得る）。いくつかのケースでは、ＶＲＥＦコントローラ８０５はメモリアレイ１００−ａの特定の動作を制御し得る。メモリコントローラ１４０−ａと別に図示しているが、ＶＲＥＦコントローラ８０５はメモリコントローラ１４０−ａに統合され得るし、同じ場所に配置され得る。
メモリセル１０５−ｂは、多数のメモリセル１０５（いくつかもしくは全てがセルベースのリファレンス電圧の生成に使用される）を含む。例えば、図２および図４を参照しながら記載したように、メモリセル１０５−ｂは第１の強誘電体メモリセルおよび第２の強誘電体メモリセルを含み得る。第１の強誘電体メモリセルは第１の電圧源（例えば、ＶＣＣ等の正の電圧源）と電子的に通信し得るし、第１の強誘電体コンデンサと第１の選択コンポーネントを含み得る。第２の強誘電体メモリセルは第２の電圧源（例えば、グラウンドリファレンス）と電子的に通信し得るし、第２の強誘電体コンデンサと第２の選択コンポーネントを含み得る。
メモリセル１０５−ｂは、メモリアレイ１００−ａのエッジもしくはメモリアレイ１００−ａの内部に位置し得る。いくつかの例では、セル１０５−ｂの個々のデジット線（図示せず）は、書き込み回路４０５−ａおよび読み出し回路４１０−ａと電子的に通信する。いくつかの例では、書き込み回路４０５−ａの第１のスイッチングコンポーネントは第１の電圧源に接続され得るし、書き込み回路４０５−ａの第２のスイッチングコンポーネントは第２の電圧源に接続され得る。スイッチングコンポーネントと電圧源の間の接続は、間接的もしくは直接（例えば、配線で接続）であり得る。第１のスイッチングコンポーネントは第１の強誘電体コンデンサと電子的に通信し得るし、第２のスイッチングコンポーネントは第２の強誘電体コンデンサと電子的に通信し得る。
ＶＲＥＦコントローラ８０５は、選択コンポーネントと電子的に通信し得るし、第１の選択コンポーネントおよび第２の選択コンポーネントを活性化することができる。ＶＲＥＦコントローラ８０５は、第１の強誘電体コンデンサの第１の電圧（例えば、ロジック１電圧）、および第２の強誘電体コンデンサの第２の電圧（例えば、ロジック０電圧）を判定することもできる。判定は、少なくとも部分的に第１および第２の選択コンポーネントの活性化に基づき得る。ＶＲＥＦコントローラ８０５は、発現した第１の電圧および発現した第２の電圧からリファレンス電圧を生成し得る。リファレンス電圧は、発現した第１の電圧および発現した第２の電圧の間の値を有し得る。
いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントおよび第２の選択コンポーネントの活性化を引き起こす（トリガする）ための条件を検出することができる。従って、選択コンポーネントの活性化は、少なくとも部分的に検出されたトリガ条件に基づき得る。いくつかのケースでは、トリガ条件は温度変化である（例えば、メモリアレイ１００−ａ、もしくはメモリアレイ１００−ａの特定のコンポーネントの温度変化）。他の例では、トリガ条件はタイマの満了である。いくつかのケースでは、トリガ条件は動作閾値を超えたときであり得る。例えば、選択コンポーネントは、メモリアレイ１００−ａの他のセル１０５への読み出し動作が閾値の数だけ発生した後で選択され得る。いくつかのケースでは、選択コンポーネントは、検出されたエラーをＥＣＣが修正できないことを検出したとき、または検出されたエラー数が閾値を越えたことを検出した場合に選択され得る。選択コンポーネントの活性化は、図５および図７を参照しながら記載した読み出し動作もしくは書き込み動作を開始し得る。読み出し動作もしくは書き込み動作は、リファレンス電圧ＶＲＥＦの値をリフレッシュし得る。
いくつかのケースでは、ＶＲＥＦコントローラ８０５は、読み出し回路４１０−ａの第１のスイッチングコンポーネントおよび第２のスイッチングコンポーネントと電子的に通信し得る。ＶＲＥＦコントローラ８０５は、スイッチングコンポーネントと電子的に通信する選択コンポーネントの２本のデジット線１１５の間で電荷共有が起こるように、スイッチングコンポーネントを活性化できる。電荷共有は、リファレンス電圧をもたらし得る、もしくは生成し得る。従って、リファレンス電圧は少なくとも部分的に第１および第２のスイッチングコンポーネントの活性化に基づいて格納され得る。いくつかのケースでは、格納（例えば記憶）されるか、またはメモリアレイ１００−ａの他のコンポーネントに使用される前に、リファレンス電圧はアナログ／デジタル（Ａ／Ｄ）コンバータ８３０へ通過させられ得る。Ａ／Ｄコンバータ８３０の出力は、センスコンポーネント１２５−ａのためのリファレンスとして使用されるために、リファレンスコンポーネント８２０へ通過させられ得る。
メモリコントローラ１４０−ａは、バイアスコンポーネント８１０およびタイミングモジュール８１５を含み得るし、図１〜図７に記載したようにメモリアレイ１００−ａを操作できる。メモリコントローラ１４０−ａは、ワード線１１０−ｂ、デジット線１１５−ｄ、センスコンポーネント１２５−ａ、およびプレート２１０−ａ（図１もしくは図２を参照しながら記載したワード線１１０、デジット線１１５、センスコンポーネント１２５、およびプレート２１０の例であり得る）と電子的に通信し得る。メモリアレイ１００−ａは、リファレンスコンポーネント８２０およびラッチ８２５も含み得る。メモリアレイ１００−ａのコンポーネントは、互いに電子的に通信しうるし、図１〜図７に記載した機能を実行し得る。いくつかのケースでは、リファレンスコンポーネント８２０、センスコンポーネント１２５−ａ、およびラッチ８２５は、メモリコントローラ１４０−ａのコンポーネントであり得る。
メモリコントローラ１４０−ａは、ワード線１１０−ｂ、プレート２１０−ａ、もしくはデジット線１１５−ｄを、これらの様々なノードに電圧（例えば活性化電圧）を印加することにより活性化するように構成され得る。例えば、バイアスコンポーネント８１０は、前述のようにメモリセル１０５−ｂの読み出しもしくは書き込みを行うようにメモリセル１０５−ｂを操作するための電圧を印加するように構成され得る。いくつかのケースでは、メモリコントローラ１４０−ｂは、図１を参照しながら記載した行デコーダ、列デコーダ、もしくは両方を含み得る。このことは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセスできるようにする。バイアスコンポーネント８１０はセンスコンポーネント１２５−ａの動作のための電圧を提供できる。
いくつかのケースではメモリコントローラ１４０−ａは、タイミングモジュール８１５を用いて動作し得る。例えば、タイミングモジュール８１５は、本明細書に記載した読み出しおよび書き込みなどのメモリ機能を実行するためのスイッチングならびに電圧の印加のタイミングを含む、様々なワード線選択もしくはプレートバイアスのタイミングを制御し得る。いくつかのケースでは、タイミングモジュール８１５はバイアスコンポーネント８１０の動作を制御し得る。
いくつかのケースでは、バイアスコンポーネント８１０およびタイミングモジュール８１５の役割のいくつかもしくは全てが、ＶＲＥＦコントローラ８０５によって実行され得る。例えば、ＶＲＥＦコントローラ８０５は、書き込み回路４０５−ａ、読み出し回路４１０−ａ、およびメモリセル１０５−ｂで使用されるバイアス電圧のタイミングと印加に対して責任があり得る。ＶＲＥＦコントローラ８０５は、メモリアレイ１００−ａの第１の強誘電体コンデンサへの第１の電圧の印加、およびメモリアレイ１００−ａの第２の強誘電体コンデンサへの第２の電圧の印加を容易にし得る。いくつかのケースでは、リファレンスコンポーネント８２０は、第１の強誘電体コンデンサのデジット線に発現した第１の電圧、および第２の強誘電体コンデンサのデジット線に発現した第２の電圧から生成されたリファレンス電圧を格納し得る。リファレンス電圧の値は、２つの強誘電体コンデンサのデジット線上で発現した電圧の間であり得る。例えば、リファレンス電圧の値は、第１の電圧と第２の電圧の平均であり得る。いくつかのケースでは、リファレンス電圧はアナログ信号からデジタル信号に変換される。
いくつかの例では、ＶＲＥＦコントローラ８０５は、第１の強誘電体コンデンサと電子的に通信する第１のスイッチングコンポーネントを活性化し得る。ＶＲＥＦコントローラ８０５は、第２の強誘電体コンデンサと電子的に通信する第２のスイッチングコンポーネントも活性化し得る。このようなケースでは、第１のスイッチングコンポーネントおよび第２のスイッチングコンポーネントの活性化に少なくとも部分的に基づいて、第１の電圧が第１の強誘電体コンデンサに印加され得るし、第２の電圧が第２の強誘電体コンデンサに印加され得る。ＶＲＥＦコントローラ８０５は、第１のデジット線および第２のデジット線と電子的に通信する１つ以上の追加的なスイッチングコンポーネントも活性化できる。このようなケースでは、１つ以上の追加的なスイッチングコンポーネントの活性化に少なくとも部分的に基づいて、リファレンス電圧が検出される。
いくつかの例では、ＶＲＥＦコントローラ８０５は、第１の強誘電体コンデンサを選択するために第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化できる。ＶＲＥＦコントローラ８０５は、第２の強誘電体コンデンサを選択するために第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントも活性化できる。いくつかのケースでは、メモリアレイ１００の電源投入動作に少なくとも部分的に基づいて、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサが選択される。すなわち、リファレンス電圧を生成するために使用されるセル１０５は予め決められていても良い。他のケースでは、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサはユーザからの入力によって選択される。すなわち、ユーザは、リファレンス電圧を生成するために使用するセル１０５を選択できる。
時間が経過した後、もしくは多くの動作（例えば、メモリアレイ１００−ａの他のセル１０５の読み出し動作）の後で、リファレンス電圧は劣化し得る。従って、図５および図７を参照しながら記載した読み出し動作および書き込み動作を繰り返すことによって、リファレンス電圧はリフレッシュされ得る。従って、ＶＲＥＦコントローラは、第１の電圧を第１の強誘電体コンデンサに再度印加でき、第２の電圧を第２の強誘電体コンデンサに再度印加できる。再度の印加は、第１の強誘電体コンデンサの第１の状態（例えば、ロジック１）、および第２の強誘電体コンデンサの第２の状態（例えば、ロジック０）を修復できる。いくつかの例では、再度の印加は、周期的なタイミングスケジュールに少なくとも部分的に基づき得る。他のケースでは、再度の印加は、第１の強誘電体コンデンサの第１の状態および第２の強誘電体コンデンサの第２の状態を修復するために、アレイの温度変化に少なくとも部分的に基づき得る。
いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第１の供給電圧をメモリアレイ１００−ａの第１の強誘電体コンデンサに印加できる。ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントと電子的に通信する第１のスイッチングコンポーネントに第１の書き込み電圧を印加することもできる。従って、第１の供給電圧は少なくとも部分的に第１の書き込み電圧の印加に基づいて印加され得る。ＶＲＥＦコントローラ８０５は第２の共有電圧をメモリアレイ１００−ａの第２の強誘電体コンデンサに印加できる。第２の供給電圧は第１の供給電圧と異なる。いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第２の選択コンポーネントと電子的に通信する第２のスイッチングコンポーネントに第２の書き込み電圧を印加する。このようなケースでは、第２の供給電圧は少なくとも部分的に第２の書き込み電圧の印加に基づいて印加され得る。
ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントと第２の選択コンポーネントの共通ノードでのリファレンス電圧を決定しうる。第１の選択コンポーネントは第１の強誘電体コンデンサと電子的に通信し得るし、第２の選択コンポーネントは第２の強誘電体コンデンサと電子的に通信し得る。ＶＲＥＦコントローラ８０５は、共通ノードでのリファレンス電圧をメモリアレイ１００−ａの動作のためのリファレンス電圧として使用できる。いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントの第１のデジット線１１５および第２の選択コンポーネントの第２のデジット線１１５と電子的に通信する１つ以上のスイッチングコンポーネントに、活性化電圧を印加できる。この印加は２本のデジット線１１５の間の電荷共有を可能にし得る。従って、共通ノードでのリファレンス電圧の決定は、少なくとも部分的に活性化電圧の印加に基づき得る。
上記のように、ＶＲＥＦコントローラ８０５は、メモリアレイ１００−ａの特定の動作を制御できる。例えば、ＶＲＥＦコントローラ８０５は、書き込み回路４０５−ａ、読み出し回路４１０−ａ、およびメモリセル１０５−ｂへの活性化電圧の印加を調整できる。活性化電圧の印加は、図５および図７を参照しながら記載した読み出し動作および書き込み動作を可能にする。ＶＲＥＦコントローラ８０５は、活性化電圧を印加する他のコンポーネントと通信することによって、これらの動作のいくつかあるいは全てのステップを促進する。代替として、ＶＲＥＦコントローラ８０５は、自身で活性化電圧の印加を行うことができる。いくつかのケースでは、ＶＲＥＦコントローラ８０５はメモリコントローラ１４０−ａと共に、本明細書に記載の動作を実行する。従って、ある例では、本明細書に記載の動作は、バイアスコンポーネント８１０、タイミングモジュール８１５、およびＶＲＥＦコントローラ８０５の１つ以上によって実行されるか、または促進される。
リファレンスコンポーネント８２０はセンスコンポーネント１２５−ａのためのリファレンス信号を生成する様々なコンポーネントを含み得る。いくつかのケースでは、リファレンスコンポーネント８２０はメモリセル１０５−ｂによって生成されたリファレンス電圧のバージョンを受信する。リファレンス電圧はアナログ形式もしくはデジタル形式であり得る。リファレンスコンポーネント８２０は、メモリセル１０５−ｂからのリファレンス電圧を用いてリファレンス信号を生成するように特に構成された回路を含み得る。いくつかの例では、リファレンスコンポーネント８２０は、図３を参照しながら記載したように、２つの検知電圧（sense voltage）の間の電圧を出力するように構成され得る。
センスコンポーネント１２５−ａはある動作を行うためにリファレンス信号を使用し得る。例えば、センスコンポーネント１２５−ａは、メモリセル１０５−ｂからの（デジット線１１５−ｂを介した）信号を、リファレンスコンポーネント８２０からのリファレンス信号と比較できる。その後、ロジック状態の判定に際して、センスコンポーネント１２５−ａは、出力をラッチ８２５に格納できる（メモリアレイ１００−ａが部品であるメモリ装置を用いた電子装置の動作に従って使用され得る）。
図９は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするシステム９００の例を説明する。システム９００は、様々なコンポーネントに接続するためもしくは物理的にサポートするために、プリント基板であり得るかまたはプリント基板を含み得る装置９０５を含む。装置９０５は図１および図８を参照しながら記載したメモリアレイ１００の例であり得るメモリアレイ１００−ｂを含む。メモリアレイ１００−ｂは、図１および図８を参照しながら記載したメモリコントローラ１４０の例、ならびに図１、図２、図４、図６および図８を参照しながら記載したメモリセル１０５の例であり得る、メモリコントローラ１４０−ｂおよびメモリセル１０５−ｃを含み得る。装置９０５は、プロセッサ９１０、ＢＩＯＳコンポーネント９１５、周辺コンポーネント９２０、および入出力制御コンポーネント９２５も含み得る。装置９０５のコンポーネントはバス９３０を介して互いに電子的に通信し得る。
プロセッサ９１０は、メモリコントローラ１４０−ｂを介してメモリアレイ１００−ａを操作するように構成され得る。メモリコントローラ１４０−ｂは、メモリコントローラ１４０、メモリコントローラ１４０−ａ、ＶＲＥＦコントローラ８０５、もしくはこれらの組み合わせの例である。いくつかのケースでは、プロセッサ９１０は、図１および図８を参照しながら記載したメモリコントローラ１４０、あるいは、図８を参照しながら記載したＶＲＥＦコントローラ８０５の機能を実行し得る。他のケースでは、メモリコントローラ１４０−ｂはプロセッサ９１０中に統合され得る。プロセッサ９１０は汎用のプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）もしくは他のプログラム可能なロジック装置、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェアコンポーネントであっても良く、または、プロセッサ９１０はこれらの種類のコンポーネントの組み合わせであっても良く、プロセッサ９１０は、セルベースのリファレンス電圧の生成を含む、本明細書に記載した様々な種類の機能を実行できる。プロセッサ９１０は、例えば、装置９０５に様々な機能やタスクを実行させるために、メモリアレイ１００−ｂに格納されたコンピュータ読み出し可能な命令を実行するように構成され得る。
ＢＩＯＳコンポーネント９１５は、ファームウェアとして動作するベーシック・インプット／アウトプット・システム（ＢＩＯＳ）（システム９００の様々なハードウェアコンポーネントを初期化および動作させることができる）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント９１５は、プロセッサ９１０と様々なコンポーネント（例えば、周辺コンポーネント９２０、入出力制御コンポーネント９２５など）の間のデータの流れも管理できる。ＢＩＯＳコンポーネント９１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、もしくは、任意の他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含み得る。
周辺コンポーネント９２０は、任意の入力装置もしくは出力装置、または、装置９０５に統合されるこれらの装置のインタフェースであり得る。例は、ディスクコントローラ、サウンドコントローラ、グラフィックコントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、シリアルポートもしくはパラレルポート、あるいは、周辺コンポーネントインターコネクト（ＰＣＩ）またはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カードスロットを含み得る。
入出力制御コンポーネント９２５は、プロセッサ９１０と周辺コンポーネント９２０、入力装置９３５、もしくは出力装置９４０の間のデータ通信を管理することができる。入出力制御コンポーネント９２５は、装置９０５に統合されていない周辺装置を管理することもできる。いくつかのケースでは、入出力制御コンポーネント９２５は、外部周辺装置への物理的な結合もしくはポートを表す。
入力９３５は、装置９０５もしくは装置９０５のコンポーネントに入力を提供する装置または装置９０５への外部信号を表し得る。それはユーザインタフェースもしくは他の装置間のインタフェースを含み得る。いくつかのケースでは、入力９３５は周辺コンポーネント９２０を介して装置９０５と連動する周辺装置であり得、または、入出力制御コンポーネント９２５によって管理され得る。
出力装置９４０は、装置９０５もしくは装置９０５のコンポーネントから出力を受信するように構成された装置または装置９０５への外部信号を表し得る。出力９４０の例は、ディスプレイ、オーディオスピーカー、プリント装置、他のプロセッサ、もしくはプリント基板などを含み得る。いくつかのケースでは、出力９４０は周辺コンポーネント９２０を介して装置９０５と連動する周辺装置であり得、または、入出力制御コンポーネント９２５によって管理され得る。
メモリコントローラ１４０−ｂ、装置９０５、および、メモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するために設計された回路により作り上げられても良い。これは、本明細書に記載された機能を実行するように構成された様々な回路素子（例えば、導電線、トランジスタ、コンデンサ、コイル、抵抗、増幅器、または、他の能動素子もしくは受動素子）を含み得る。
図１０は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための方法１０００を説明するフローチャートを示す。方法１０００の動作は、図１、図８および図９を参照しながら説明したように、メモリアレイ１００によって実行され得る。例えば、方法１０００の動作は、図１、図８および図９を参照しながら説明したように、メモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、以下に記載する機能を実行するためにメモリアレイ１００の機能素子を制御するためのコードのセットを実行できる。追加的もしくは代替的に、メモリコントローラ１４０は、特殊用途向けハードウェアを用いて以下に記載する態様の機能を実行することができる。
ブロック１００５において、方法はアレイの第１の強誘電体コンデンサのデジット線上に第１の電圧を発現させることを含み得る。いくつかのケースでは、方法は、第１の強誘電体コンデンサのプレートに電圧を印加することを含む。このようなケースでは、第１の電圧は少なくとも部分的に印加に基づいて発現される。ある実施例では、図８を参照しながら記載したように、ブロック１００５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１０１０において、方法はアレイの第２の強誘電体コンデンサのデジット線上に第２の電圧を発現させることを含み得る。発現された第２の電圧は発現された第１の電圧とは異なり得る。いくつかのケースでは、方法は、第２の強誘電体コンデンサのプレートに電圧を印加することを含む。このようなケースでは、第２の電圧は少なくとも部分的に印加に基づいて発現される。
いくつかの実施例では、方法は、第１の強誘電体コンデンサを選択するために第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化すること、および、第２の強誘電体コンデンサを選択するために第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化することを含む。第１の強誘電体コンデンサおよび第２の強誘電体コンデンサは、強誘電体メモリセルのアレイの電源投入動作に少なくとも部分的に基づいて選択されても良い。代替的に、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサはユーザからの入力によって選択される。ある実施例では、図８を参照しながら記載したように、ブロック１０１０の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１０１５において、方法は、発現された第１の電圧および発現された第２の電圧からリファレンス電圧を生成することを含み得る。リファレンス電圧は、発現された第１の電圧と発現された第２の電圧の間の値を有し得る。リファレンス電圧の値は、第１の電圧と第２の電圧の間の平均であっても良い。いくつかのケースでは、リファレンス電圧を格納することは、第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化すること、第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化すること、ならびに、第１の選択コンポーネントの第１のデジット線および第２の選択コンポーネントの第２のデジット線が接続するノードでのリファレンス電圧を検出することを含む。
方法は、第１のデジット線および第２のデジット線と電子的に通信する１つ以上の追加的なスイッチングコンポーネントを活性化することをさらに含み得る。リファレンス電圧は、１つ以上の追加的なスイッチングコンポーネントの活性化に部分的に基づいて検出され得る。いくつかの実施例では、リファレンス電圧はアナログ信号からデジタル信号に変換される。いくつかのケースでは、方法は、第１の強誘電体コンデンサの第１の状態および第２の強誘電体コンデンサの第２の状態を復元するために、第１の強誘電体コンデンサのプレートに電圧を印加すること、および、第２の強誘電体コンデンサのプレートに電圧を印加することを含む。電圧の印加は、周期的なタイミングスケジュールに少なくとも部分的に基づき得る。電圧の印加は、アレイの温度変化に少なくとも部分的に基づき得る。ある実施例では、図８を参照しながら記載したように、ブロック１０１５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
図１１は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための方法を説明するフローチャートを示す。方法１１００の動作は、図１、図８および図９を参照しながら記載したように、メモリアレイ１００によって実行され得る。例えば、方法１１００の動作は、図１、図８および図９を参照しながら記載したように、メモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、以下に記載する機能を実行するためにメモリアレイ１００の機能素子を制御するためのコードのセットを実行できる。追加的もしくは代替的に、メモリコントローラ１４０は、特殊用途向けハードウェアを用いて以下に記載する態様の機能を実行することができる。
ブロック１１０５において、方法はメモリアレイの第１の強誘電体コンデンサに第１の供給電圧を印加することを含み得る。いくつかのケースでは、方法は、第１の選択コンポーネントと電子的に通信する第１のスイッチングコンポーネントに第１の書き込み電圧を印加することを含む。このようなケースでは、第１の書き込み電圧の印加に少なくとも部分的に基づいて第１の供給電圧が印加される。ある実施例では、図８を参照しながら記載したように、ブロック１１０５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１１１０において、方法はアレイの第２の強誘電体コンデンサに第２の供給電圧を印加することを含み得る。第２の供給電圧は第１の供給電圧と異なり得る。いくつかのケースでは、方法は、第２の選択コンポーネントと電子的に通信する第２のスイッチングコンポーネントに第２の書き込み電圧を印加することを含む。このようなケースでは、第２の書き込み電圧の印加に少なくとも部分的に基づいて第２の供給電圧が印加される。ある実施例では、図８を参照しながら記載したように、ブロック１１１０の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１１１５において、方法は、第１の選択コンポーネントおよび第２の選択コンポーネントの共通ノードでのリファレンス電圧の決定を含み得る。第１の選択コンポーネントは第１の強誘電体コンデンサと電子的に通信可能であり得るし、第２の選択コンポーネントは第２の強誘電体コンデンサと電子的に通信可能であり得る。いくつかのケースでは、方法は、第１の選択コンポーネントの第１のデジット線および第２の選択コンポーネントの第２のデジット線と電子的に通信する、１つ以上のスイッチングコンポーネントに活性化電圧を印加することを含む。このようなケースでは、共通ノードでのリファレンス電圧の決定は、活性化電圧の印加に少なくとも部分的に基づく。ある実施例では、図８を参照しながら記載したように、ブロック１１１５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１１２０において、方法は、共通ノードでのリファレンス電圧をメモリアレイの動作のためのリファレンスとして使用することを含み得る。ある実施例では、図８を参照しながら記載したように、ブロック１１２０の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
従って、方法１０００および方法１１００は、セルベースのリファレンス電圧の生成のために提供され得る。方法１０００および方法１１００は可能な実装を記述しており、他の実装が可能になるように、動作およびステップは並べ替えされ得るか、または修正され得ることは留意されるべきである。いくつかの実施例では、２つ以上の方法１０００および方法１１００が組み合わせられても良い。
本明細書で述べたことは一例を提供するものであって、特許請求の範囲に記載された範囲、応用可能性、または例を限定するものではない。本開示の範囲から逸脱することなしに、上述した構成要素の機能や配置を変更してもよい。様々な例は、適宜、様々な手順又はコンポーネントを省略、置換、または追加するものであってもよい。また、ある例に関して述べた特徴を、他の例で組み合わせるようにしてもよい。
本明細書で添付図面と関連付けて説明したことは、例示的な構成を述べたものであって、実施可能なまたは特許請求の範囲の主旨内にある全ての実施例を示したわけではない。ここで使用した「実施例」及び「例示的な」という用語は、「実施例、実例、もしくは例としての役割をなす」という意味であって、「好ましい」や「他の実施例よりも有利な」という意味ではない。詳細な説明は、本明細書で記載する技術についての理解を提供するために、詳細な具体例を含んでいる。しかし、本開示の技術は、それらの詳細な具体例なしでも実施され得る。ある例では、記述した例の概念を不明瞭にするのを避けるために、周知の構造及び装置をブロック図の形で示してある。
添付図面において、同様なコンポーネントもしくは構造は、同じ参照符号を有し得る。さらに、同じタイプの様々なコンポーネントは、参照符号の後に、ダッシュと、同様なコンポーネント間を区別する第２の符号とを付すことによって、区別され得る。第１の参照符号が本明細書中で使用される場合、この記載は、第２の参照符号にかかわらず、同じ第１の参照符号を有する同様なコンポーネントのいずれにも適用され得る。
本明細書に記載した情報および信号は、様々な異なる技術や技法のうちのいずれかを用いて表され得る。例えば、これまでの記載の全体にわたって参照された、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光粒子、あるいはそれらの任意の組み合わせによって表され得る。ある図は、複数の信号を１つの信号として示してもよいが、当業者であれば、その信号は信号のバス（ここで、バスは様々なビット幅を有している）を表し得る、と理解するであろう。
本明細書に記載したように、「事実上のグラウンド（virtual ground）」という語は、おおよそ０ボルト（０Ｖ）の電圧を保持しているがグラウンドに直接接続されていない電子回路のノードを指す。従って、事実上のグラウンドの電圧は、一時的に変動し得るし、安定した状態でほぼ０Ｖに戻り得る。事実上のグラウンドは、操作可能な増幅器および抵抗からなる分圧器などの様々な電子回路素子を用いて実装され得る。
「電子的に通信（electronic communication）」という用語は、コンポーネント間の電子の流れをサポートする、コンポーネント間の関係を表している。これは、コンポーネント間の直接的な接続を含み得るし、あるいは、それらの中間のコンポーネントを含んでもよい。電子的に通信しているコンポーネントは、（例えば、電圧が印加された回路内で）電子または信号を動的に交換し得るし、あるいは、（例えば、電圧が印加されていない回路内で）電子または信号を動的に交換しないものであってよいが、回路に電圧が印加されることに応じて電子または信号を交換するように構成されるか、もしくはそのように動作可能であり得る。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つのコンポーネントは、そのスイッチの状態（すなわち、開状態もしくは閉状態）にかかわらず、電子的に通信している。「分離された（isolated）」という語は、現在は電子が流れないコンポーネント間でのコンポーネント間の関係を表わす。例えば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いに分離され得る。「配線で接続された（hard-wired）」という語は、中間のコンポーネントを間に含まずに直接接続されているコンポーネント間での、コンポーネント間の関係を表わす。
メモリアレイ１００を含む本明細書で論じられたデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、砒化ガリウム、窒化ガリウム等のような半導体基板上に形成されてもよい。いくつかのケースでは、基板は半導体ウェハである。他のケースでは、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）等のシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよく、または、他の基板上の半導体材料のエピキシャル層であってもよい。基板もしくはその部分領域の導電性は、リン、ホウ素、または砒素を含むがこれらには限定されない様々な化学種を用いたドーピングによって、制御され得る。ドーピングは、基板の初期の形成又は成長中に、イオン注入もしくはその他の任意のドーピング手段によって行われ得る。
本明細書で議論されたトランジスタは、電界効果トランジスタ（ＦＥＴ）をあらわしうるし、ソース、ドレインおよびゲートを含む３つの端子装置を含む。端子は、導電性物質（例えば、金属）を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性であっても良く、高濃度にドープされた（例えば、変性した）半導体領域を含み得る。ソースおよびドレインは低濃度にドープされた半導体領域もしくはチャネルから分離され得る。チャネルがｎ型（すなわち、主なキャリアは電子）である場合、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主なキャリアは正孔）である場合、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁するゲート酸化物によって覆われ得る。チャネルの導電性はゲートに電圧を印加することによって制御され得る。例えば、正の電圧もしくは負の電圧を、ｎ型ＦＥＴまたはｐ型ＦＥＴの各々に印加することは、チャネルを導電性にし得る。トランジスタは、トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されたとき、「動作開始（ｏｎ）」もしくは「活性化」される。トランジスタは、トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されたとき、「動作終了（ｏｆｆ）」もしくは「不活性化」される。
本明細書での開示に関連して記載された様々な例示的なブロック、コンポーネント、およびモジュールは、本明細書に記載された機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくはその他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいはそれらの任意の組み合わせを用いて、実施もしくは実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、いずれかの従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと共同動作する１つ以上のマイクロプロセッサ、又は任意の他の同様な構成）として実装されてもよい。
本明細書に記載された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせにおいて実装され得る。プロセッサによって実行されるソフトウェアにおいて実装される場合には、その機能は、コンピュータ読み取り可能媒体上の１つ以上の命令もしくはコードとして、記憶されるかまたは送信され得る。その他の実施例および実装も、本開示ならびに特許請求の範囲の範囲内である。例えば、ソフトウェアの性質上、上述した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、もしくはそれらのいずれかの組み合わせを用いて実施可能である。機能を実装する構造も様々な位置に物理的に配置されてよく、それは、機能の一部がそれぞれ異なる物理的位置で実施されるように分布されることを含む。また、特許請求の範囲を含む本明細書中で使用されているように、項目のリスト（例えば、「・・・のうちの少なくとも１つ」もしくは「・・・のうちの１つ以上」のようなフレーズによって始まる項目のリスト）中で使用される「ｏｒ」は、包括的なリストを示す。例えば、Ａ、Ｂ、もしくはＣのうちの少なくとも１つというリストは、Ａ、もしくはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、あるいはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。
コンピュータ読み取り可能媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムをある場所から他の場所へ転送することを容易なものにする何らかの媒体を含む通信媒体との両方を含む。非一時的記憶媒体は、汎用のもしくは特定用途向けのコンピュータによってアクセス可能な、何らかの利用可能な媒体であってよい。一例として、非一時的コンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能なプログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくはその他の光ディスク記憶デバイス、磁気ディスク記憶デバイスまたはその他の磁気記憶デバイス、あるいは、所望のプログラムコード手段を命令又はデータ構造の形式で担持しもしくは記憶するように使用可能であって、かつ、汎用もしくは特定用途向けのコンピュータ、あるいは、汎用又は特定用途向けのプロセッサによってアクセス可能である他の非一時的媒体を含み得るが、これらに限定されない。
また、任意の接続が、適切にコンピュータ読み取り可能媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は、赤外、高周波、マイクロ波等の無線技術を用いて、ウェブサイト、サーバ、又はその他のリモートソースから送信される場合には、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外、高周波、マイクロ波等の無線技術が、上記媒体の定義に含まれる。本明細書で使用されるディスク（diskおよびdisc）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピディスク、およびブルーレイディスクを含み、これらのディスクは、通常、データを磁気的に再生したり（disk）、データをレーザで光学的に再生したりする（disc）。それらの組み合わせも、コンピュータ読み取り可能媒体の範囲内に含まれ得る。
本明細書に述べたことは、当業者が本開示を実施または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者にとって容易になし得るものであり、本明細書に定義された一般的な原理も、本開示の範囲から逸脱することなく、他の変形例に適用され得る。従って、本開示は、ここに述べた例や設計に限定されるべきものではなく、本明細書に述べた原理および新規な特徴と矛盾しない最も広い範囲が本開示に認められるべきである。
（本文中に技術分野に該当する記載なし）
＜クロスリファレンス＞
本特許出願は「Ｃｅｌｌ−Ｂａｓｅｄ Ｒｅｆｅｒｅｎｃｅ Ｖｏｌｔａｇｅ Ｇｅｎｅｒａｔｉｏｎ」という名称のＤｅｒｎｅｒらによる２０１６年２月１日に出願された米国特許出願番号１５／０１２，５６６号であって、本出願の譲受人に譲渡された出願の利益を主張する「Ｃｅｌｌ−Ｂａｓｅｄ Ｒｅｆｅｒｅｎｃｅ Ｖｏｌｔａｇｅ Ｇｅｎｅｒａｔｉｏｎ」という名称で、出願人マイクロン・テクノロジー・インクによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１７／０１４９２２の優先権を主張し、これらの各々の出願は明示的に参照することによりその全体が本明細書に含まれる。
以下は一般にメモリ装置に関連し、より詳しくはセルベースのリファレンス電圧の生成に関する。
メモリ装置は、例えばコンピュータ、無線通信装置、カメラ、デジタルディスプレイなどの様々な電子装置中で情報を格納するために広く使用されている。情報は、メモリ装置の異なる状態にプログラミングすることで格納される。例えば、バイナリ装置はよくロジック「１」もしくはロジック「０」で表される２つの状態を有する。他のシステムでは、２つ以上の状態が格納され得る。格納された情報にアクセスするために、電子装置はメモリ装置中の格納された状態を読み出しもしくは検知（sense；センス）し得る。情報を格納するために、電子装置はメモリ装置の状態を書き込みもしくはプログラムし得る。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、および、その他を含む様々な種類のメモリ装置が存在する。メモリ装置は揮発性もしくは不揮発性であり得る。例えばフラッシュメモリなどの不揮発メモリは、外部電源が存在しなくても長期間にわたってデータを格納できる。ＤＲＡＭなどの揮発性メモリは外部電源によって定期的にリフレッシュされないと、時間とともに格納された状態を失い得る。例えば、バイナリメモリ装置は充電されたもしくは放電されたコンデンサを含み得る。充電されたコンデンサは時間とともにリーク電流により放電され、その結果、格納された情報を失う。揮発性メモリのある態様は、読み出しもしくは書き込みの速度が速いことなどの有利な性能を提供し得るが、不揮発性の態様は周期的なリフレッシュがなくてもデータを格納できることなどが有利である。
ＦｅＲＡＭは、揮発性メモリと同様の装置構造を使用し得るが、格納装置として強誘電体コンデンサを使用しているために、不揮発性の性質を有し得る。このため、ＦｅＲＡＭ装置は、他の不揮発性メモリ装置および揮発性メモリ装置に比べて優れた性能を有し得る。ＦｅＲＡＭを用いた装置は、ＦｅＲＡＭメモリセルによって格納された状態を検知するために、予め決められたリファレンス電圧を使用し得る。しかし、この予め決められたリファレンス電圧は装置に合わせられたものではない可能性がある。さらに、このリファレンス電圧は、好適なリファレンス電圧と現実のリファレンス電圧値の間の更なる相違を引き起こす、経時変化したセル特性（cell characteristic over time）とともに変化する可能性がある。不適切なリファレンス電圧を用いると、装置の検知動作を改悪し得、不正確な読み出しおよび劣化した性能を生じさせる。
本明細書の開示は以下の図面を参照し、含む。
本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイの例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリセルの回路の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルの動作のためのヒステリシスプロットの例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする回路の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするタイミング図の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする回路の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするタイミング図の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリアレイの例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイを含む装置の例を説明する図である。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧を生成する方法を説明するフローチャートである。 本開示の様々な実施形態に従ったセルベースのリファレンス電圧を生成する方法を説明するフローチャートである。
装置固有のもしくはアレイ固有のリファレンス電圧は、装置のメモリセルを用いることにより、生成され得るし、保持され得る。例えば、アレイのメモリセルは、メモリセルの複数のデジット線の間での電荷共有（charge-sharing）を容易にするために交互の状態（alternating states）に設定され得、交互の状態間の中間のリファレンス電圧を提供する。
メモリアレイ中の強誘電体メモリセルを含むメモリセルは、ワード線およびデジット線によってアクセスされ得る。アクセスは、セルへの書き込み（例えば、ロジック状態の格納）もしくはセルの読み出し（例えば、格納されたロジック状態の読み出し）を含む。個々のセルは、例えばセルのロジック値を格納するために使用される強誘電体コンデンサのような記憶コンポーネントを保持し得る。例えば、個々のセルはロジック０（logic 0）もしくはロジック１（logic 1）のいずれかを格納しうる。格納された個々のロジック値は、セルの個々の状態に対応し得るし、セルのデジット線上の信号を生成し得る。例えば、格納されたロジック１は第１のデジット線電圧に対応し得るし、格納されたロジック０は第２のデジット線電圧に対応し得る。デジット線は複数のメモリセルに接続される可能性があり、読み出し動作の間に活性化されるとメモリセルの格納されたロジック状態を判定するために使用されるセンス増幅器（sense amplifier）に接続され得る。例えば、活性化されたセンス増幅器は、セルから抽出された信号（例えば、電圧）をリファレンス信号と比較できる。
リファレンス信号は、ロジック０のデジット線電圧とロジック１のデジット線電圧の各々の間の中間値（もしくはほぼ中間値）を有する電圧であり得る。しかし、個々のセル状態（例えば、ロジック１もしくはロジック０）のデジット線電圧は、デバイスごとに異なり得る。このため、予め設定された（例えば、工場で設定された）リファレンス電圧と、アレイのためのより正確なリファレンス電圧の間には相違があり得る。さらに、アレイのリファレンス電圧は、セルの使用およびセル特性の変動によって、経時変化し得る。従って、装置および／または動作状態に固有のリファレンス電圧を動的に生成し保持するために、アレイはセルのセットをメモリアレイ中で使用し得る。
本明細書に記載されているように、強誘電体メモリアレイ中のセルは、交互の状態に初期化され得る。例えば、交互のセルはロジック１およびロジック０を格納するために使用され得る。セルは、セルのデジット線が個々の格納された状態に対応した電圧に帯電されるようにアクセスされ得る。その後、デジット線は、デジット線間での電荷共有が可能になるように互いにショートされ得る。電荷共有は、個々の格納された状態に対応したデジット線電圧間の中間の値の電圧を生じ得る。この電圧は装置（例えば、メモリコントローラ中）によって処理され得るし、リファレンス電圧としてアレイの他の動作（例えば検知動作）に使用され得る。
前に紹介した本開示の実施形態は、メモリアレイとの関連で以下にさらに記載される。そして、特定の例がセルベースのリファレンス電圧の生成について記載される。本開示のこれらおよび他の実施形態は、セルベースのリファレンス電圧の生成に関連する装置図、システム図、およびフローチャートによりさらに説明され、これらを参照して記載される。
図１は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイ１００の例を説明する。メモリアレイ１００は、電子メモリ装置とも記載され得る。メモリアレイ１００は、異なる状態を格納するようにプログラム可能なメモリセル１０５を含む。個々のメモリセル１０５は、ロジック０およびロジック１として示される２つの状態を格納するようにプログラムされ得る。いくつかのケースでは、メモリセル１０５は、２つ以上のロジック状態を格納するように構成される。個々の状態は、メモリセル１０５がアクセスされたときに対応する電圧をメモリセル１０５にわたって生成し得る。メモリセル１０５は、プログラム可能な状態を表現する電荷を格納するためのコンデンサを含み得る。例えば、充電されたコンデンサおよび充電されていないコンデンサは２つのロジック状態を表わしうる。ＤＲＡＭ構造は、一般にこのような設計を使用し得るし、使用されるコンデンサは線形の電気分極特性を有する誘電体材料を含み得る。対照的に、強誘電体メモリセルは誘電体材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの異なる充電レベルは異なるロジック状態を表わし得る。強誘電体材料は非線形の電気分極特性を有する。強誘電体メモリセル１０５のいくつかの詳細および利点については後述する。
読み出しおよび書き込みのような動作は、メモリセル１０５上で適切なワード線１１０およびデジット線１１５を活性化もしくは選択することによって行われ得る。ワード線１１０およびデジット線１１５を活性化もしくは選択することは、個々の線に電位差を印加することを含み得る。いくつかのケースでは、デジット線１１５はビット線とも記載され得る。ワード線１１０およびデジット線１１５は、導電性材料で作られる。いくつかの実施例では、ワード線１１０およびデジット線１１５は元素金属（例えば、銅、アルミニウム、金、タングステン）、２つ以上の元素金属の合金、導電性金属化合物、導電的にドープされた半導体材料、もしくはこれらの混合物から生成される。材料の例は、ＴｉＮ、ＴｉＣＮ、ＴｉＡ１Ｎ、ＴｉＡ１ＣＮ、Ｒｕ−ＴｉＮ、およびＲｕＣＮを含み得る。図１によると、メモリセル１０５の個々の行は１本のワード線１１０に接続され、メモリセル１０５の個々の列は１本のデジット線１１５に接続される。１本のワード線１１０と１本のデジット線１１５を活性化させることにより、それらの交点にある１つのメモリセル１０５がアクセスされ得る。ワード線１１０およびデジット線１１５の交点は、メモリセルのアドレスと称され得る。
いくつかの構造では、例えばコンデンサなどのセルのロジック格納装置は、選択装置によってデジット線から電気的に分離され得る。ワード線１１０が選択装置に接続され得るし、選択装置を制御し得る。例えば、選択装置はトランジスタであっても良く、ワード線１１０はトランジスタのゲートに接続されても良い。ワード線１１０の活性化は、メモリセル１０５のコンデンサとメモリセル１０５の対応するデジット線１１５の間の電気的接続をもたらす。その後、デジット線はメモリセル１０５の読み出しもしくは書き込みのためにアクセスされ得る。他の構造では、セルのロジック格納装置は、デジット線にゲートが接続されたトランジスタなどの選択装置によって、ワード線から電気的に分離され得る。
メモリセル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。例えば、行デコーダ１２０はメモリコントローラ１４０から行アドレスを受信でき、さらに、受信した行アドレスに基づいて適切なワード線１１０を活性化できる。同様に、列デコーダ１３０はメモリコントローラ１４０から列アドレスを受信でき、さらに、適切なデジット線１１５を活性化できる。このため、ワード線１１０およびデジット線１１５の活性化により、メモリセル１０５がアクセスされ得る。
アクセスに際して、メモリセル１０５はセンスコンポーネント１２５によって読み出しもしくは検知され得る。セル１０５が読み出されるとき、格納された状態はセルのコンデンサにわたってと、さらにデジット線１１５に、対応する信号を生成できる。センスコンポーネント１２５は、メモリセル１０５に格納された状態を決定するために、個々のデジット線１１５の信号（例えば、電圧）をリファレンス信号（図示せず）と比較できる。リファレンス信号は、２つの異なるロジック状態によって生成される電圧の平均値を有し得る。デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５はメモリセル１０５に格納された状態はロジック１であると判定し得る、またその逆もあり得る。センスコンポーネント１２５は、信号の違いを検出し増幅する（ラッチングとも称される）ための様々なトランジスタもしくは増幅器を含み得る。その後、メモリセル１０５の検出されたロジック状態は列デコーダ１３０を介して出力１３５として出力され得る。
メモリアレイ１００は、ロジック１のデジット線電圧およびロジック０のデジット線電圧の間の値であるリファレンス電圧を生成するために、少なくとも２つのメモリセル１０５を使用し得る。複数のメモリセル１０５は逆の状態を格納し得るし、それらの個々のデジット線１１５の間で電荷共有が起こってリファレンス電圧が生成されるような方法でアクセスされ得る。リファレンス電圧の生成に使用される複数のメモリセル１０５は、ロジック状態がユーザ入力に関係なく格納されるように構成され得る。すなわち、メモリセルに書き込まれた格納されたロジック１およびロジック０は、ユーザデータに関連しなくても良い。
メモリセル１０５はユーザデータと関連しない状態を格納している（例えば、状態は意味のある情報に関連付けられていない）が、メモリセル１０５はユーザの入力を介して選択され得る。すなわち、ユーザはリファレンス電圧を生成するために使用されるメモリセル１０５を選択できる。他のケースでは、メモリアレイ１００を有する装置に電源が投入されるときに選択されるように、メモリセル１０５は予め決められている。いくつかのケースでは、メモリセル１０５は、デジット線が（例えば、センスコンポーネント１２５に接続されるのではなく）浮遊（floating）するか従来のメモリアレイ１００構造中の電圧源（例えば、ＶＣＣ／２）に配線で接続された（hard-wired）エッジメモリセル（例えば、エッジメモリセル１４５）である。他のケースでは、メモリセル１０５はエッジセルを除いたセルのセットであり得る（例えば、内部のメモリセル１５０のように、メモリセル１０５はエッジセルよりも内側のメモリセル１０５であり得る）。本明細書に記載の技術を使用して、２つのメモリセル１０５を用いてリファレンス電圧が生成され得る。しかし、任意の隅数のメモリセル１０５がリファレンス電圧の生成に使用され得る。リファレンス電圧の生成に使用されるメモリセル１０５は、互いに隣り合っていても良く、または、互いに離れていても良い。いくつかのケースでは、リファレンス電圧の生成に使用するメモリセル１０５の数を大きくすることは、リファレンス電圧の精度と安定性を大きくし得る。
本明細書に記載の技術を使用して、２つのメモリセル１０５を用いてリファレンス電圧が生成され得る。しかし、任意の数のメモリセル１０５がリファレンス電圧の生成に使用され得る。メモリセル１０５の数は偶数もしくは奇数であり得る。メモリセル１０５の数が偶数である場合、得られるリファレンス電圧はデジット線１１５上に存在する電圧の平均となり得る（例えば、２つの電圧値が使用される場合）。メモリセル１０５の数が奇数である場合、得られるリファレンス電圧は、他方の電圧よりも一方の電圧に近い値になり得る（例えば、２つの電圧値が使用される場合）。例えば、ｎ＞ｍの場合、リファレンス電圧は、ｍ個のメモリセル１０５から供給される第２の電圧値よりも、ｎ個のメモリセル１０５から供給される第１の電圧値に近い値になり得る。従って、リファレンス電圧は電圧の相対的重みに基づいて、用いる電圧の平均値とは異なる電圧値に適合し得る。いくつかのケースでは、リファレンス電圧は、２つ以上の電圧値を用いて生成され得る。
生成されたリファレンス電圧は、メモリアレイ１００を有する装置の他のコンポーネントによって使用される前に、処理（例えば、アナログ信号からデジタル信号への変換）および格納され得る。いくつかのケースでは、格納されたリファレンス電圧はメモリアレイ１００の使用もしくは状態の変化により、２つの個々のデジット線電圧の中間の値ではなくなり得る。例えば、格納されたリファレンス電圧が一定値のままであり得る間に、デジット線電圧の中間の電圧がもはや格納されたリファレンス電圧と同じ値ではなくなるように、デジット線電圧が変化し得る。このような場合、本明細書に記載された技術の実施によりリファレンス電圧がリフレッシュされるか、もしくは再生成される。
リファレンス電圧の再生成は、メモリコントローラ１４０（もしくは、メモリアレイ１００の他のコンポーネント）によって検出されたある条件によって、引き起こされ得る。例えば、リファレンス電圧はメモリアレイ１００が閾値の数の動作（例えば、読み出し動作もしくは書き込み動作）を行った後でリフレッシュされ得る。代替えとして、メモリアレイ１００が物理的条件を経験したとき（例えば、メモリアレイ１００が閾値の温度に達する）に、リフレッシュが引き起こされ得る。いくつかのケースでは、リファレンス電圧は周期的に（例えばタイマの満了で）リフレッシュされ得る。他のケースでは、リファレンス電圧はユーザからの入力に応じてリフレッシュされ得る。他の実施形態では、エラー修正臨界（error correction criticality）もしくはイベントが検出されたときに、リファレンス電圧がリフレッシュされ得る。例えば、検出（例えば、エラー修正コード（ＥＣＣ）を介して）されたエラーの数が閾値よりも大きい場合、メモリコントローラ１４０はリファレンス電圧を更新することを決定し得る。メモリコントローラ１４０は、修正可能なエラーの数が最大値に達したときにもリファレンス電圧を修正し得る。
メモリセル１０５は、関連したワード線１１０およびデジット線１１５を活性化することにより、状態に設定もしくは書き込みまたは初期化され得る。前述のように、ワード線１１０の活性化は、対応する行のメモリセル１０５をそれらの個々のデジット線１１５に電気的に接続する。ワード線１１０が活性化されている間に関連するデジット線１１５を制御することにより、メモリセル１０５は書き込みされる。すなわち、ロジック値がメモリセル１０５に格納され得る。列デコーダ１３０は、例えば入力１３５などのメモリセル１０５に書き込まれるデータを受け付け得る。強誘電体コンデンサの場合、メモリセル１０５は強誘電体コンデンサにわたって電圧を印加することによって書き込まれる。この処理は以下に詳しく議論する。
いくつかのメモリ構造では、メモリセル１０５へのアクセスは格納されたロジック状態を劣化もしくは破壊し得るので、メモリセル１０５の元のロジック状態に戻すために、再書き込み動作もしくはリフレッシュ動作が行われ得る。例えば、ＤＲＡＭでは、検知動作の間にコンデンサは部分的もしくは完全に放電され、格納されたロジック状態が壊れる。このため、検知動作の後で、ロジック状態は再書き込みされ得る。さらに、１つのワード線１１０を活性化することは、その行の全てのメモリセルを放電することになるので、その行のいくつかもしくは全てのメモリセル１０５が再書き込みされる必要があり得る。
ＤＲＡＭを含むいくつかのメモリ構造では、外部電源によって定期的にリフレッシュされないと、時間とともに格納された状態を失い得る。例えば、充電されたコンデンサは時間とともにリーク電流により放電され、その結果、格納された情報を失う。これらのいわゆる揮発性メモリ装置のリフレッシュレートは比較的高く成り得る。例えば、ＤＲＡＭでは１秒間に１０回のリフレッシュ動作が使用され得る。このため、著しい電力消費をもたらす。より大きなメモリアレイでは、特に、バッテリーなどの有限の電力源に頼る移動装置の場合、より大きな電力消費はメモリアレイの配備もしくは動作を抑制し得る（例えば、供給電力、熱生成、材料の制限など）。しかし、強誘電体メモリセルは他のメモリ構造に比べて改善された性能をもたらし得る利点を有することができる。例えば、強誘電体メモリセルは蓄積電荷の劣化の影響を受けにくい傾向があるので、強誘電体メモリセル１０５を用いたメモリアレイ１００は、より少ない数のリフレッシュを必要としうるか、もしくはリフレッシュを必要とせず、このため、動作のためにより小さい電力が必要となり得る。
メモリコントローラ１４０は、例えば行デコーダ１２０、列デコーダ１３０、およびセンスコンポーネント１２５などの様々なコンポーネントを通して、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュなど）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作の間に使用される様々な電位をさらに生成し得るし、制御し得る。一般に、本明細書で議論される印加電圧の大きさ、形状、もしくは継続時間は、調整され得るか、または、変更され得るし、メモリアレイ１００に対する様々な動作で異なり得る。さらに、メモリアレイ１００中の１つ、複数、もしくは全てのメモリセル１０５は、同時にアクセスされ得る。例えば、全てのメモリセル１０５もしくは一群のメモリセル１０５が１つのロジック状態に設定されるリセット動作の間に同時にアクセスされ得る。
本明細書に記載しているように、ロジック０およびロジック１のデジット線電圧の中間であるリファレンス電圧を生成するために、強誘電体メモリセル１０５が使用され得る。強誘電体メモリセル１０５は、１つ置きのメモリセル１０５がロジック１もしくはロジック０を格納するように、交互の状態に置かれ得る。状態を格納した後、強誘電体メモリセル１０５は、個々のデジット線１１５が電荷共有する方法で読みだされ得る。電荷共有を通して電子を交換することにより、デジット線１１５は最初の複数のデジット線１１５電圧の間の平均値である平衡電圧に達し得る。この平衡電圧は、メモリアレイ１００を有する装置中の他のコンポーネントによってリファレンス電圧として使用され得る。メモリセル１０５によって格納される状態の配置もしくはパターンを変更することによって、異なるリファレンス電圧値が生成され得る。
図２は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための回路２００の例を説明する。回路２００は、図１を参照しながら説明したメモリセル１０５、ワード線１１０、デジット線１１５、およびセンスコンポーネント１２５の例である強誘電体メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、およびセンスコンポーネント１２５−ａを含む。回路２００は、コンデンサ２０５などのロジック格納コンポーネントを含み得る。コンデンサ２０５は、プレート２１０およびセル底部２１５を含む導電性の端子を含み得る。これらの端子は絶縁強誘電体材料によって分離されている。前述のとおり、コンデンサ２０５を充電することもしくは放電すること（すなわち、コンデンサ２０５の強誘電体材料の分極化）により、様々な状態が格納され得る。コンデンサ２０５を分極化させるために必要な電荷の総量は、残留分極（ＰＲ）値と称されることがあり、コンデンサ２０５の全体の半分だけ充電される電圧を抗電圧（coercive voltage、ＶＣ）と記載することがある。
格納されたコンデンサ２０５の状態は、回路２００に表わされている様々な素子の動作により、読み出しもしくは検知され得る。コンデンサ２０５は、デジット線１１５−ａと電子的に通信し得る。従って、選択コンポーネント２２０が非活性化されているときに、コンデンサ２０５はデジット線１１５−ａから分離され得るし、選択コンポーネント２２０が強誘電体メモリセル１０５−ａを選択するために活性化されているときに、コンデンサ２０５は選択コンポーネント２２０を介してデジット線１１５−ａに接続され得る。換言すると、メモリセル１０５−ａは、コンデンサ２０５と電子的に通信する選択コンポーネント２２０を用いて選択され得る。ここで、強誘電体メモリセル１０５−ａは選択コンポーネント２２０および強誘電体コンデンサ２０５を含む。いくつかのケースでは、選択コンポーネント２２０はトランジスタであり得、その動作は、トランジスタの閾値の大きさよりも大きい電圧をトランジスタゲートに印加することによって制御され得る。ワード線１１０−ａは選択コンポーネント２２０を活性化し得る。例えば、ワード線１１０−ａに印加された電圧がトランジスタゲートに印加されることで、コンデンサ２０５をデジット線１１５−ａに接続し得る。
図２に描写された例では、コンデンサ２０５は強誘電体コンデンサである。コンデンサ２０５のプレート間の強誘電体材料のため、さらに詳しく以下で論じるように、コンデンサ２０５はデジット線１１５−ａとの接続時に放電しないことができる。その代り、プレート２１０は外部電圧でバイアスされ得、その結果コンデンサ２０５の格納された電荷が変化する。格納された電荷の変化はコンデンサ２０５の最初の状態（すなわち、最初の状態がロジック１を格納したか、それともロジック０を格納したか）に依存する。その後、格納された電荷の変化は、メモリセル１０５−ａに格納されたロジック状態を特定するために、センスコンポーネント１２５−ａによってリファレンス２２５（例えば、リファレンス電圧）と比較され得る。
具体的な検知スキームもしくは処理は、多くの形式をとり得る。ある例では、デジット線１１５−ａは固有キャパシタンスを有することができ、プレート２１０に電圧が印加されることに応じてコンデンサ２０５が充電もしくは放電しているときに、０ではない電圧を発現させる。固有キャパシタンスは、デジット線１１５−ａの物理的性質（大きさを含む）によって決まり得る。デジット線１１５−ａは多くのメモリセル１０５に接続し得るので、デジット線１１５−ａは無視できないキャパシタンス（例えば、ｐＦのオーダー）となる長さを有し得る。デジット線１１５−ａの後続の電圧は、コンデンサ２０５の最初のロジック状態によって決まる可能性があり、センスコンポーネント１２５−ａはこの電圧を他のメモリセル１０５によって生成されたリファレンス電圧と比較し得る。例えば、電圧はプレート２１０に印加される可能性があり、コンデンサ底部２１５の電圧は格納された電荷に関連して変わる可能性がある。コンデンサ底部２１５の電圧はセンスコンポーネント１２５−ａでリファレンス電圧と比較される可能性があり、リファレンス電圧との比較は印加電圧によるコンデンサ２０５の電荷の変化を示し得るし、従って、メモリセル１０５−ａに格納されているロジック状態を示し得る。電荷およびコンデンサ２０５中の電圧の関係は、図３を参照しながらさらに詳しく記載する。
メモリセル１０５−ａに書き込むために、コンデンサ２０５にわたって電圧が印加され得る。様々な方法が使用され得る。１つの例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するためにワード線１１０−ａを通して活性化され得る。デジット線１１５−ａを通してプレート２１０およびセル底部２１５の電圧を制御することにより、電圧はコンデンサ２０５にわたって印加され得る。ロジック０を書き込むためには、プレート２１０はハイをとり得る（すなわち、正の電圧が印加され得る）し、セル底部２１５はローをとり得る（すなわち、グラウンド、事実上のグラウンドに接続される、もしくは、負の電圧が印加され得る）。ロジック１を書き込むためには逆の処理が行われる。すなわち、プレート２１０がローをとりセル底部２１５がハイになる。
コンデンサ２０５の読み出しおよび書き込み動作は、強誘電体装置に関連する非線形特性から構成され得る。図３は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルについて、このような非線形特性の例をヒステリシス曲線３００−ａおよび３００−ｂとともに説明する。ヒステリシス曲線３００−ａおよび３００−ｂは、それぞれ、強誘電体メモリセル１０５への書き込み処理と読み出し処理の例を説明する。ヒステリシス曲線３００は、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）に格納された電荷Ｑを電圧Ｖの関数として描写している。
強誘電体材料は、自然発生する電気分極（すなわち、電界がなくても０ではない電気分極を維持する）によって特徴付けられる。強誘電体材料の例は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）を含む。本明細書に記載する強誘電体コンデンサは、これらの強誘電体材料もしくは他の強誘電体材料を含み得る。強誘電体コンデンサ中の電気分極は、強誘電体材料の表面の正味荷電をもたらし、コンデンサの端子を通して反対の電荷を引き付ける。このため、電荷が強誘電体材料とコンデンサの端子の間の界面に格納される。比較的長時間にわたって（たとえ無期限にでも）外部から印加される電界がなくても電気分極が維持され得るため、例えばＤＲＡＭアレイで使用されているコンデンサと比べて、電荷のリークは著しく削減される。このことは、いくつかのＤＲＡＭ構造について前述したようなリフレッシュ動作を行う必要を小さくする。
ヒステリシス曲線３００はコンデンサの１つの端子の視点から理解され得る。例として、強誘電体が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体が正の分極を有する場合、負の電荷が端子に蓄積される。さらに、ヒステリシス曲線３００中の電圧はコンデンサにわたっての電圧の差と方向を表わしていることも理解されるべきである。例えば、問題になっている端子に正の電圧を印加し、第２の端子をグラウンドに維持することによって、正の電圧が印加され得る。問題になっている端子をグラウンドに維持し、第２の端子に正の電圧を印加すること（すなわち、問題になっている端子を負に分極させるように正の電圧が印加され得る）によって、負の電圧が印加され得る。同様に、２つの正の電圧、２つの負の電圧、もしくは正の電圧と負の電圧の任意の組み合わせが、ヒステリシス曲線３００中に示す電圧の差を生成するために、適切なコンデンサ端子に印加され得る。
ヒステリシス曲線３００−ａに描写したように、強誘電体材料は電圧の差が０の状態で正の分極もしくは負の分極を維持できるので、２つの可能な荷電状態（荷電状態３０５および荷電状態３１０）をもたらす。図３の例によると、荷電状態３０５はロジック０を表わし、荷電状態３１０はロジック１を表わす。いくつかの実施例では、メモリセルの動作のための他のスキームを適用するために、個々の荷電状態のロジック値は反対であっても良い。
ロジック０もしくはロジック１は、電圧を印加することにより、強誘電体材料の電気分極（その結果として、コンデンサの端子の電荷）を制御することによって、メモリセルに書き込まれ得る。例えば、コンデンサにわたって正味の正電圧３１５を印加すると、荷電状態３０５−ａに達するまで電荷の蓄積が起こる。電圧３１５を除去すると、荷電状態３０５−ａは０電位での荷電状態３０５に達するまでパス３２０をたどる。同様に、荷電状態３１０−ａをもたらす正味の負電圧３２５を印加することにより、荷電状態３１０は書き込まれる。負電圧３２５を除去した後で、荷電状態３１０−ａは０電位での荷電状態３１０に達するまでパス３３０をたどる。
強誘電体コンデンサの格納された状態を読み出しもしくは検知するために、コンデンサにわたって電圧が印加される。それに応じて、格納された電荷が変化し、変化の度合いは初期の荷電状態によって決まる。すなわち、コンデンサの格納された電荷の変化の度合いは、荷電状態３０５−ｂが最初に格納されていたか、荷電状態３１０−ｂが最初に格納されていたかによって変化する。例えば、ヒステリシス曲線３００−ｂは、２つの可能な荷電状態（荷電状態３０５−ｂおよび荷電状態３１０−ｂ）を図示する。正味の電圧３３５がコンデンサにわたって印加され得る。正の電荷として描写されているが、電圧３３５は負であっても良い。電圧３３５に応答して、荷電状態３０５−ｂはパス３４０をたどる。同様に、最初に荷電状態３１０−ｂが格納されていた場合、パス３４５をたどる。荷電状態３０５−ｃおよび荷電状態３１０−ｃの最終電位は、特定の検知動作および回路を含む多数の要因によって決まる。
いくつかのケースでは、最終電荷はメモリセルのデジット線の固有キャパシタンスによって決まり得る。例えば、コンデンサが電気的にデジット線に接続されて電圧３３５が印加される場合、デジット線の電圧はその固有キャパシタンスに起因して上がり得る。このため、センスコンポーネントで測定される電圧は電圧３３５と等しくない可能性があり、むしろ、デジット線の電圧によって決まり得る。ヒステリシス曲線３００―ｂ上の最終荷電状態３０５−ｃおよび３１０−ｃの電位は、従って、デジット線のキャパシタンスによって決まる可能性があり、ロードライン分析によって決定され得る。すなわち、荷電状態３０５−ｃおよび３１０−ｃはデジット線のキャパシタンスに関して定義され得る。その結果、コンデンサの電圧（電圧３５０および電圧３５５）は、異なり得るし、コンデンサの初期状態によって左右され得る。
リファレンス電圧と比較してコンデンサの電圧（例えば、電圧３５０および電圧３５５）を用いることにより、コンデンサの初期状態が判定され得る。例えば、リファレンス電圧は、印加された電圧３３５および電圧３５０の合計と、印加された電圧３３５および電圧３５５の合計の平均値である。比較に応じて、検知される電圧（例えば、印加された電圧３３５および電圧３５０の合計、または、印加された電圧３３５および電圧３５５の合計）は、リファレンス電圧よりも高いかもしくは低いかを判定され得る。その後、比較に応じて、強誘電体セルの値（すなわちロジック０もしくはロジック１）が判定され得る。
リファレンス電圧の値は読み出し動作の精度に影響し得る。例えば、値が高すぎる場合、ロジック状態１はロジック状態０と誤って読み出され得る。値が低すぎる場合、ロジック状態０はロジック状態１と誤って読み出され得る。従って、２つの異なるロジック状態の中間であるリファレンス電圧が使用され得る。このようなリファレンス電圧は本明細書に記載の技術を用いて生成され得る。このような技術はメモリセル１０５を用いるので、いくつかのケースでは、メモリアレイ１００の特徴中の任意の変動がリファレンス電圧の生成に影響し得る。従って、デジット線と相対的なこの電圧の値は、メモリアレイ１００の変化に関係なく維持され得る。
上述のように、メモリセル１０５の読み出しは格納されたロジック状態またはロジック値を劣化もしくは破壊し得る。しかし、強誘電体メモリセル１０５は読み出し動作の後でも最初のロジック状態を保持し得る。例えば、荷電状態３０５−ｂが格納されていて読み出し動作が行われた場合、電圧３３５が除去された後に例えばパス３４０を逆方向にたどることによって、荷電状態は最初の荷電状態３０５−ｂに戻り得る。
図４は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧を生成するための回路４００の例を説明する。回路４００は、２本のデジット線１１５の電荷共有から生成されたリファレンス電圧ＶＲＥＦ４３５を出力し得る。回路４００中に示された個々のコンデンサ２０５および選択コンポーネント２２０のペアは、図２を参照しながら記載されたセル１０５の例である。２つのセル１０５だけが図示されているが、本明細書に記載された技術は任意の数のセル１０５を用いて実装され得る。より多くのセル１０５を用いると、ノイズの影響を受けにくくできる。このため、生成されたリファレンス電圧の精度を増大させることができる。回路４００は電子メモリアレイ（例えば強誘電体メモリアレイ１００）のエッジに、またはアレイのエッジの内部（例えば、回路４００の例のセルはエッジセルを除く）にセル１０５を含み得る。
回路４００はコンデンサ２０５−ａおよびコンデンサ２０５−ｂを含み得る。これらは図２を参照しながら記載した強誘電体コンデンサ２０５の例であり得る。コンデンサ２０５−ａは、選択コンポーネント２２０−ａの活性化がセル底部２１５−ａをデジット線（ＤＬ）１１５−ｂに接続し、選択コンポーネント２２０−ａの不活性化がセル底部２１５−ａをデジット線１１５−ｂから分離するように、選択コンポーネント２２０−ａと電子的に通信し得る。同様に、コンデンサ２０５−ｂは、選択コンポーネント２２０−ｂの活性化がセル底部２１５−ｂをデジット線１１５−ｃに接続し、選択コンポーネント２２０−ａの不活性化がセル底部２１５−ｂをデジット線１１５−ｃから分離するように、選択コンポーネント２２０−ｂと電子的に通信し得る。選択コンポーネント２２０は、活性化電圧をワード線１１０−ａに印加することによって活性化され得る。個々のコンデンサ２０５は、書き込み回路４０５および読み出し回路４１０と電子的に通信し得る。
書き込み回路４０５は、スイッチングコンポーネント４１５−ａおよびスイッチングコンポーネント４１５―ｂなどの、多数のスイッチングコンポーネント４１５を含み得る。活性化されると、スイッチングコンポーネント４１５は２つのコンポーネントの間での電子の流れを可能にできる。不活性化されると、スイッチングコンポーネント４１５は２つのコンポーネントの間での電子の流れを止めることができる。図４に描写された例では、スイッチングコンポーネント４１５はトランジスタ（例えば、スイッチングコンポーネント４１５−ａはＰＭＯＳトランジスタであり、スイッチングコンポーネント４１５−ｂはＮＭＯＳトランジスタである）であるが他の装置も使用され得る。従って、スイッチングコンポーネント４１５-ａは電圧（例えば、グラウンドリファレンス電圧）をスイッチングコンポーネント４１５-ａのゲートに（例えば、書き込み線ＷＲ１ ４２０−ａを介して）印加することによって活性化され得る。また、スイッチングコンポーネント４１５-ｂは電圧（例えば、正の電圧）をスイッチングコンポーネント４１５-ｂのゲートに（例えば、書き込み線ＷＲ０ ４２０−ｂを介して）印加することによって活性化され得る。書き込み線ＷＲ１ ４２０−ａおよび書き込み線ＷＲ０ ４２０−ｂに印加される電圧は個々のスイッチングコンポーネント４１５を作動（オン）させるために要求される閾値電圧を満たし得るし、書き込み電圧もしくは活性化電圧とも称される。いくつかのケースでは、コントローラは書き込み線４２０への電圧の印加を調整し得る。
書き込み回路４０５は、電圧源４２５−ａおよび電圧源４２５−ｂなどの多くの電圧源４２５も含み得る。図４に描写された例では、電圧源４２５−ａは正のレール電圧ＶＣＣであり得るし、電圧源４２５−ｂは事実上のグラウンドリファレンスＧＮＤであり得る。スイッチングコンポーネント４１５−ａは電圧源４２５−ａに接続され得るし、スイッチングコンポーネント４１５−ｂは電圧源４２５−ｂに接続され得る。スイッチングコンポーネント４１５と電圧源４２５の間の接続は、間接的であっても良く、直接（例えば、配線で接続される）であっても良い。従って、スイッチングコンポーネント４１５−ａが活性化されたとき（例えば、書き込み線ＷＲ１ ４２０−ａに活性化電圧を印加することによって）、デジット線１１５−ｂの電圧が電圧源４２５−ａの電圧に変化する。すなわち、デジット線１１５−ｂの電圧がＶＣＣになり得る。スイッチングコンポーネント４１５−ｂが活性化されたとき（例えば、書き込み線ＷＲ０ ４２０−ｂに活性化電圧を印加することによって）、デジット線１１５−ｃの電圧が電圧源４２５−ａの電圧に変化する。すなわち、デジット線１１５−ｃの電圧が０Ｖになり得る。図４に描写された例では、電圧源４２５−ａはＶＣＣであり、電圧源４２５−ｂはグラウンド（ＧＮＤ）である。しかし、異なる値の電圧源４２５が使用されても良い。いくつかの例では、電圧源４２５は書き込み回路４０５の外である。
書き込み回路４０５を活性化することにより、コンデンサ２０５−ａは第１の状態に初期化され得るし、コンデンサ２０５−ｂは第２の状態に初期化され得る。各々の状態は個々のコンデンサ２０５にわたる電圧に関連付けられ得る。いくつかのケースでは、第１の状態はロジック１を格納することと等しく、第２の状態はロジック０を格納することと等しい。従って、セル１０５が読み出されるとき、デジット線１１５−ｂは第１の電圧（格納されたロジック１に対応する）を有し得るし、デジット線１１５−ｃは第２の電圧（格納されたロジック０に対応する）を有し得る。これらの電圧は、２本のデジット線電圧の中間であるリファレンス電圧を生成するために使用され得る。例えば、読み出し回路４１０は、電荷共有を起こすために、デジット線１１５−ｂとデジット線１１５−ｃをショートさせる。デジット線１１５−ｂとデジット線１１５−ｃは、平衡電圧に達するまで電子を交換し得る。デジット線１１５の電荷共有から得られた電圧は、読み出し回路４１０から出力されることができ、回路４００を含む装置の他のコンポーネントのためのリファレンス電圧として使用されることができる。いくつかのケースでは、コントローラが回路４００の動作を調整する。
図５は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルアレイの動作のタイミング図５００の例を説明する。タイミング図５００は、軸５０５で表わされる電圧、および軸５１０で表わされる時間を含み、タイミング図５００は例示的な回路４００の書き込み動作を描写する。書き込み動作はコンデンサ２０５を交互の状態に初期化し得る。回路４００の様々なコンポーネントの電圧も、タイミング図５００に時間の関数として表わされている。例えば、タイミング図５００は、ワード線電圧５１５、プレート電圧５２０、書き込み線電圧５２５−ａ、書き込み線電圧５２５−ｂ、デジット線電圧５３０−ａ、およびデジット線電圧５３０−ｂを含む。
ワード線電圧５１５は、選択コンポーネント２２０が活性化され、コンデンサ２０５が選択されるように、選択コンポーネント２２０−ａおよび選択コンポーネント２２０−ｂに印加され得る（例えば、ワード線電圧５１５は活性化電圧５３５まで増加され得る）。従って、デジット線１１５はそれらの個々のセル底部２１５に接続され得る。ワード線電圧５１５の印加の前は、スイッチングコンポーネント４１５は不活性である。ワード線電圧５１５の印加の後は、個々のコンデンサ２０５のプレートにプレート電圧５２０が印加され得る。また、スイッチングコンポーネント４１５が活性化するように、書き込み線電圧５２５が印加され得る。スイッチングコンポーネント４１５−ｂの活性化は、デジット線電圧５３０−ａがグラウンドに引き下げられるように、電圧源４２５−ｂがデジット線１１５−ｃに印加されることを許容する。例として、選択コンポーネント２２０−ｂが活性化されると、セル底部２１５−ｂでみられる電圧はデジット線電圧５３０−ａの電圧になる。従って、書き込み線電圧５２５−ａが印加されると、デジット線電圧５３０−ａは０Ｖになる。コンデンサ２０５−ａにわたる電圧は、プレート電圧５２０とデジット線電圧５３０−ａの間の効果的な差分である。プレート電圧５２０がハイでありデジット線電圧５３０−ａがローであるので、正の電圧がコンデンサ２０５−ａにわたって印加され、コンデンサ２０５−ｂのヒステリシスに従って、ロジック０に対応する電荷状態が生成される。
コンデンサ２０５−ａでロジック１を格納するために、プレート電圧５２０は閾値（例えば、グラウンド）まで減少させられ得る。書き込み線電圧５２５−ｂが印加されたときに起こるスイッチングコンポーネント４１５−ａの活性化は、デジット線電圧５３０―ｂがハイ（例えば、ＶＣＣ）に引き上げられるように、電圧源４２５−ａの電圧がデジット線１１５―ｂに印加されることを許容する。選択コンポーネント２２０−ａが活性化されるため、セル底部２１５−ａで見られる電圧はデジット線１１５―ｂで見られる電圧（例えば、デジット線電圧５３０−ｂ）である。従って、コンデンサ２０５−ａにわたる電圧は、効果的に、プレート電圧５２０とデジット線電圧５３０−ｂの間の違いである。プレート電圧５２０がロー（例えば、グラウンド）でデジット線電圧５３０−ｂがハイであるので、負の電圧がコンデンサ２０５−ａに印加され、このため、コンデンサ２０５−ａのヒステリシスに従ってロジック１に対応する電荷の生成が起こる。
プレート電圧５２０がグラウンドまで減少するとき、コンデンサ２０５―ｂにわたる電圧は０になり、ロジック０が格納される。同様に、デジット線電圧５３０−ｂがグラウンドまで減少するとき（例えば、書き込み線電圧５２５−ａを減少し、スイッチングコンポーネント４１５−ａを不活性化することにより）、コンデンサ２０５―ａにわたる電圧は０になり、ロジック１が格納される。従って、コンデンサ２０５は交互の状態に初期化され得る。これらのロジック状態はリファレンス電圧を生成するために（例えば、読み出し回路４１０を活性化することにより）、読み出し動作の間に使用され得る。
図６は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための回路６００の例を説明する。回路６００は回路４００の例でもあり得る。回路６００のコンデンサ２０５は、図５を参照しながら記載したように交互の状態に初期化され得る。例えば、コンデンサ２０５−ａはロジック１を格納し得るし、コンデンサ２０５−ｂはロジック０を格納し得る。書き込み回路４０５は、図４を参照しながら記載した書き込み回路４０５の例であり得る。代替として、書き込み回路４０５は、書き込み回路４０５と同じ動作を行うことができる異なる構成のコンポーネントを使用して実現されても良い。
読み出し回路４１０はスイッチングコンポーネント６０５−ａおよびスイッチングコンポーネント６０５−ｂを含み得る。個々のスイッチングコンポーネント６０５は、選択コンポーネント２２０、コンデンサ２０５、および書き込み回路４０５と電子的に通信し得る。図６の例では、スイッチングコンポーネント６０５はトランジスタ（例えば、スイッチングコンポーネント６０５−ａはＰＭＯＳトランジスタであり、スイッチングコンポーネント６０５−ｂはＮＭＯＳトランジスタである）であるが、他の装置も使用され得る。従って、スイッチングコンポーネント６０５−ａは電圧をスイッチングコンポーネント６０５−ａのゲート６１０−ａに（例えば、読み出し線ＲＤ０ ６１５−ａを介して）印加することによって活性化され得る。また、スイッチングコンポーネント６０５−ｂは電圧をスイッチングコンポーネント６０５−ｂのゲート６１０−ｂに（例えば、読み出し線ＲＤ１ ６１５−ｂを介して）印加することによって活性化され得る。読み出し線ＲＤ０ ６１５−ａおよび読み出し線ＲＤ１ ６１５−ｂに印加される電圧は、読み出し電圧もしくは活性化電圧とも称される。いくつかのケースでは、コントローラは読み出し線６１５への電圧の印加を調整し得る。
スイッチングコンポーネント６０５の活性化は効果的にデジット線１１５−ｂとデジット線１１５−ｃをショートさせ得る。すなわち、スイッチングコンポーネント６０５の活性化は、２本のデジット線１１５の間での電子の交換を許容する。デジット線１１５が異なる電圧を有する場合、共通ノード６２０での電圧が個々のデジット線１１５電圧の間の平均値である平衡状態に達するまで、電子は２本のデジット線１１５の間を流れることができる。共通ノード６２０は、１つの電圧が計測され得る２つのコンポーネントの間の物理的接点に言及し得る。従って、読み出し回路４１０の活性化は、セル特性の機能である（また、そのため、様々である）リファレンス電圧ＶＲＥＦ４３５を生成し得る。いくつかの例では、コントローラが回路６００の動作を調整し得る。
従って、回路６００は、第１の電圧源４２５−ａと電子的に通信する第１の強誘電体セル２０５−ａ、および、第２の電圧源４２５−ｂと電子的に通信する第２の強誘電体セル２０５−ｂを含む電子メモリアレイの例である。図４の例では、第１の電圧源４２５−ａは正の電圧源であり、第２の電圧源４２５−ｂはグラウンドリファレンスである。回路４００は、さらに、第１の強誘電体セル２０５−ａの第１のデジット線１１５−ｂ、および、第２の強誘電体セル２０５−ｃの第２のデジット線１１５−ｃと電子的に通信する第１のスイッチングコンポーネント（例えば、スイッチングコンポーネント６０５もしくは読み出し回路４１０）も含む。回路６００は、第１の強誘電体コンデンサ２０５−ａと電子的に通信する第２のスイッチングコンポーネント４１５−ａ、および、第２の強誘電体コンデンサ２０５−ｂと電子的に通信する第３のスイッチングコンポーネント４１５−ｂも含み得る。第２のスイッチングコンポーネント４１５−ａは第１の電圧源４２５−ａに配線で接続され得るし、第３のスイッチングコンポーネント４１５−ａは第２の電圧源４２５−ｂに配線で接続され得る
図７は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートする強誘電体メモリセルアレイの動作のためのタイミング図７００の例を説明する。タイミング図７００は、軸７０５上の電圧と軸７１０上の時間を含み、回路６００の読み出し動作を表わし得る。読み出し動作は、異なる状態に初期化されたセルのデジット線電圧を用いて、リファレンス電圧ＶＲＥＦ４３５を生成し得る。回路６００の様々なコンポーネントの電圧は、タイミング図７００中に時間の関数として表わされている。例えば、タイミング図７００は、ワード線電圧５１５、プレート電圧５２０、デジット線電圧５３０−ａ、およびデジット線電圧５３０−ｂを含む。タイミング図７００はタイミング図５００に描写されたイベントの後に起こるイベントを表わし得る。従って、タイミング図７００は、コンデンサ２０５−ａがロジック１を格納し、コンデンサ２０５−ｂがロジック０を格納した後で、実行され得る。
リファレンス電圧ＶＲＥＦ４３５を生成するために、選択コンポーネント２２０が活性化されるように、ワード線電圧５１５は閾値（例えば、活性化電圧５３５）まで増大され得る。選択コンポーネント２２０の活性化はセル底部２１５をそれらの個々のデジット線１１５に接続する。プレート電圧５２０は、図３を参照しながら説明したように、コンデンサ２０５の個々の電荷状態がそれらの最終電位まで移動するように、個々のコンデンサ２０５のプレートに印加される。プレート電圧５２０は、周期的なタイミングスケジュールもしくは回路６００に含まれているアレイの温度変化に少なくとも部分的に基づいて、印加され得る。従って、第１の電圧（例えばデジット線電圧５３０−ｂ）は、格納されたロジック１に対応するコンデンサ２０５−ａのデジット線１１５−ｂで発現し得るし、第２の電圧（例えばデジット線電圧５３０−ａ）は、格納されたロジック０に対応するコンデンサ２０５−ｂのデジット線１１５−ｃで発現し得る。デジット線電圧５３０は、プレート電圧５２０の印加に少なくとも部分的に基づいて発現し得る。個々のコンデンサ２０５のセル底部２１５は、個々のコンデンサ２０５にわたる電圧を引いたプレート電圧５２０に追従（track）し得る。デジット線１１５は選択コンポーネント２２０を介してセル底部２１５に接続されているので、デジット線電圧５３０−ａは閾値電圧７１５−ｂに達し得るし、デジット線電圧５３０−ｂは閾値電圧７１５−ａに達し得る。
デジット線電圧５３０が安定化した後、読み出し回路４１０が活性化され得る（例えば、読み出し回路の活性化７２０が起こり得る）。図７の例では、読み出し回路４１０の活性化は読み出し線ＲＤ０ ６１５−ａおよび読み出し線ＲＤ１ ６１５−ｂに活性化電圧を印加することを含み得る。従って、デジット線１１５−ｂは、デジット線１１５−ｃに接続（例えば、ショート）され得る。この接続は、平衡電荷状態に達するまでデジット線１１５間での電荷共有を可能にできる。すなわち、複数のデジット線１１５で共有している共通ノード６２０において１つの電圧（例えば、リファレンス電圧ＶＲＥＦ４３５）に達するまで、複数のデジット線１１５は電子を交換できる。従って、リファレンス電圧４３５は、デジット線１１５−ｂで発現された電圧（例えばデジット線電圧５３０−ｂ）およびデジット線１１５−ｃで発現された電圧（例えばデジット線電圧５３０−ａ）から生成され得る。リファレンス電圧ＶＲＥＦ４３５は、閾値電圧７１５−ａおよび閾値電圧７１５−ｂの中間の（もしくは、ほとんど中間の）値であり得る。すなわち、リファレンス電圧ＶＲＥＦ４３５は複数のデジット線電圧５３０の間であり得る。いくつかのケースでは、リファレンス電圧は複数のデジット線電圧５３０の平均であり得る。従って、セルベースのリファレンス電圧が生成され得る。いくつかのケースでは、リファレンス電圧ＶＲＥＦ４３５は、格納（例えば保存）される前、もしくは他のコンポーネント（例えばセンスコンポーネント１２５）に使用される前に、アナログ／デジタルコンバータを通過し得る。リファレンス電圧は、数字形式もしくはアナログ形式で（例えば、ある期間）保存され得る。
図８は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするメモリアレイ１００−ａのブロック図８００を示す。いくつかのケースでは、メモリアレイ１００−ａは電子メモリ装置と称されることがある。メモリアレイ１００−ａは、メモリコントローラ１４０−ａとメモリセル１０５−ａ（図１および図２を参照しながら記載したメモリコントローラ１４０とメモリセル１０５の例であり得る）を含み得る。メモリアレイ１００−ａは、書き込み回路４０５−ａと読み出し回路４１０−ａ（図４および図６を参照しながら記載した書き込み回路４０５と読み出し回路４１０の例であり得る）を含み得る。ＶＲＥＦコントローラ８０５は書き込み回路４０５−ａおよび読み出し回路４１０−ａと電子的に通信し得る（さらに、これらの動作を制御し得る）。いくつかのケースでは、ＶＲＥＦコントローラ８０５はメモリアレイ１００−ａの特定の動作を制御し得る。メモリコントローラ１４０−ａと別に図示しているが、ＶＲＥＦコントローラ８０５はメモリコントローラ１４０−ａに統合され得るし、同じ場所に配置され得る。
メモリセル１０５−ｂは、多数のメモリセル１０５（いくつかもしくは全てがセルベースのリファレンス電圧の生成に使用される）を含む。例えば、図２および図４を参照しながら記載したように、メモリセル１０５−ｂは第１の強誘電体メモリセルおよび第２の強誘電体メモリセルを含み得る。第１の強誘電体メモリセルは第１の電圧源（例えば、ＶＣＣ等の正の電圧源）と電子的に通信し得るし、第１の強誘電体コンデンサと第１の選択コンポーネントを含み得る。第２の強誘電体メモリセルは第２の電圧源（例えば、グラウンドリファレンス）と電子的に通信し得るし、第２の強誘電体コンデンサと第２の選択コンポーネントを含み得る。
メモリセル１０５−ｂは、メモリアレイ１００−ａのエッジもしくはメモリアレイ１００−ａの内部に位置し得る。いくつかの例では、セル１０５−ｂの個々のデジット線（図示せず）は、書き込み回路４０５−ａおよび読み出し回路４１０−ａと電子的に通信する。いくつかの例では、書き込み回路４０５−ａの第１のスイッチングコンポーネントは第１の電圧源に接続され得るし、書き込み回路４０５−ａの第２のスイッチングコンポーネントは第２の電圧源に接続され得る。スイッチングコンポーネントと電圧源の間の接続は、間接的もしくは直接（例えば、配線で接続）であり得る。第１のスイッチングコンポーネントは第１の強誘電体コンデンサと電子的に通信し得るし、第２のスイッチングコンポーネントは第２の強誘電体コンデンサと電子的に通信し得る。
ＶＲＥＦコントローラ８０５は、選択コンポーネントと電子的に通信し得るし、第１の選択コンポーネントおよび第２の選択コンポーネントを活性化することができる。ＶＲＥＦコントローラ８０５は、第１の強誘電体コンデンサの第１の電圧（例えば、ロジック１電圧）、および第２の強誘電体コンデンサの第２の電圧（例えば、ロジック０電圧）を判定することもできる。判定は、少なくとも部分的に第１および第２の選択コンポーネントの活性化に基づき得る。ＶＲＥＦコントローラ８０５は、発現した第１の電圧および発現した第２の電圧からリファレンス電圧を生成し得る。リファレンス電圧は、発現した第１の電圧および発現した第２の電圧の間の値を有し得る。
いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントおよび第２の選択コンポーネントの活性化を引き起こす（トリガする）ための条件を検出することができる。従って、選択コンポーネントの活性化は、少なくとも部分的に検出されたトリガ条件に基づき得る。いくつかのケースでは、トリガ条件は温度変化である（例えば、メモリアレイ１００−ａ、もしくはメモリアレイ１００−ａの特定のコンポーネントの温度変化）。他の例では、トリガ条件はタイマの満了である。いくつかのケースでは、トリガ条件は動作閾値を超えたときであり得る。例えば、選択コンポーネントは、メモリアレイ１００−ａの他のセル１０５への読み出し動作が閾値の数だけ発生した後で選択され得る。いくつかのケースでは、選択コンポーネントは、検出されたエラーをＥＣＣが修正できないことを検出したとき、または検出されたエラー数が閾値を越えたことを検出した場合に選択され得る。選択コンポーネントの活性化は、図５および図７を参照しながら記載した読み出し動作もしくは書き込み動作を開始し得る。読み出し動作もしくは書き込み動作は、リファレンス電圧ＶＲＥＦの値をリフレッシュし得る。
いくつかのケースでは、ＶＲＥＦコントローラ８０５は、読み出し回路４１０−ａの第１のスイッチングコンポーネントおよび第２のスイッチングコンポーネントと電子的に通信し得る。ＶＲＥＦコントローラ８０５は、スイッチングコンポーネントと電子的に通信する選択コンポーネントの２本のデジット線１１５の間で電荷共有が起こるように、スイッチングコンポーネントを活性化できる。電荷共有は、リファレンス電圧をもたらし得る、もしくは生成し得る。従って、リファレンス電圧は少なくとも部分的に第１および第２のスイッチングコンポーネントの活性化に基づいて格納され得る。いくつかのケースでは、格納（例えば記憶）されるか、またはメモリアレイ１００−ａの他のコンポーネントに使用される前に、リファレンス電圧はアナログ／デジタル（Ａ／Ｄ）コンバータ８３０へ通過させられ得る。Ａ／Ｄコンバータ８３０の出力は、センスコンポーネント１２５−ａのためのリファレンスとして使用されるために、リファレンスコンポーネント８２０へ通過させられ得る。
メモリコントローラ１４０−ａは、バイアスコンポーネント８１０およびタイミングモジュール８１５を含み得るし、図１〜図７に記載したようにメモリアレイ１００−ａを操作できる。メモリコントローラ１４０−ａは、ワード線１１０−ｂ、デジット線１１５−ｄ、センスコンポーネント１２５−ａ、およびプレート２１０−ａ（図１もしくは図２を参照しながら記載したワード線１１０、デジット線１１５、センスコンポーネント１２５、およびプレート２１０の例であり得る）と電子的に通信し得る。メモリアレイ１００−ａは、リファレンスコンポーネント８２０およびラッチ８２５も含み得る。メモリアレイ１００−ａのコンポーネントは、互いに電子的に通信しうるし、図１〜図７に記載した機能を実行し得る。いくつかのケースでは、リファレンスコンポーネント８２０、センスコンポーネント１２５−ａ、およびラッチ８２５は、メモリコントローラ１４０−ａのコンポーネントであり得る。
メモリコントローラ１４０−ａは、ワード線１１０−ｂ、プレート２１０−ａ、もしくはデジット線１１５−ｄを、これらの様々なノードに電圧（例えば活性化電圧）を印加することにより活性化するように構成され得る。例えば、バイアスコンポーネント８１０は、前述のようにメモリセル１０５−ｂの読み出しもしくは書き込みを行うようにメモリセル１０５−ｂを操作するための電圧を印加するように構成され得る。いくつかのケースでは、メモリコントローラ１４０−ｂは、図１を参照しながら記載した行デコーダ、列デコーダ、もしくは両方を含み得る。このことは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセスできるようにする。バイアスコンポーネント８１０はセンスコンポーネント１２５−ａの動作のための電圧を提供できる。
いくつかのケースではメモリコントローラ１４０−ａは、タイミングモジュール８１５を用いて動作し得る。例えば、タイミングモジュール８１５は、本明細書に記載した読み出しおよび書き込みなどのメモリ機能を実行するためのスイッチングならびに電圧の印加のタイミングを含む、様々なワード線選択もしくはプレートバイアスのタイミングを制御し得る。いくつかのケースでは、タイミングモジュール８１５はバイアスコンポーネント８１０の動作を制御し得る。
いくつかのケースでは、バイアスコンポーネント８１０およびタイミングモジュール８１５の役割のいくつかもしくは全てが、ＶＲＥＦコントローラ８０５によって実行され得る。例えば、ＶＲＥＦコントローラ８０５は、書き込み回路４０５−ａ、読み出し回路４１０−ａ、およびメモリセル１０５−ｂで使用されるバイアス電圧のタイミングと印加に対して責任があり得る。ＶＲＥＦコントローラ８０５は、メモリアレイ１００−ａの第１の強誘電体コンデンサへの第１の電圧の印加、およびメモリアレイ１００−ａの第２の強誘電体コンデンサへの第２の電圧の印加を容易にし得る。いくつかのケースでは、リファレンスコンポーネント８２０は、第１の強誘電体コンデンサのデジット線に発現した第１の電圧、および第２の強誘電体コンデンサのデジット線に発現した第２の電圧から生成されたリファレンス電圧を格納し得る。リファレンス電圧の値は、２つの強誘電体コンデンサのデジット線上で発現した電圧の間であり得る。例えば、リファレンス電圧の値は、第１の電圧と第２の電圧の平均であり得る。いくつかのケースでは、リファレンス電圧はアナログ信号からデジタル信号に変換される。
いくつかの例では、ＶＲＥＦコントローラ８０５は、第１の強誘電体コンデンサと電子的に通信する第１のスイッチングコンポーネントを活性化し得る。ＶＲＥＦコントローラ８０５は、第２の強誘電体コンデンサと電子的に通信する第２のスイッチングコンポーネントも活性化し得る。このようなケースでは、第１のスイッチングコンポーネントおよび第２のスイッチングコンポーネントの活性化に少なくとも部分的に基づいて、第１の電圧が第１の強誘電体コンデンサに印加され得るし、第２の電圧が第２の強誘電体コンデンサに印加され得る。ＶＲＥＦコントローラ８０５は、第１のデジット線および第２のデジット線と電子的に通信する１つ以上の追加的なスイッチングコンポーネントも活性化できる。このようなケースでは、１つ以上の追加的なスイッチングコンポーネントの活性化に少なくとも部分的に基づいて、リファレンス電圧が検出される。
いくつかの例では、ＶＲＥＦコントローラ８０５は、第１の強誘電体コンデンサを選択するために第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化できる。ＶＲＥＦコントローラ８０５は、第２の強誘電体コンデンサを選択するために第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントも活性化できる。いくつかのケースでは、メモリアレイ１００の電源投入動作に少なくとも部分的に基づいて、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサが選択される。すなわち、リファレンス電圧を生成するために使用されるセル１０５は予め決められていても良い。他のケースでは、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサはユーザからの入力によって選択される。すなわち、ユーザは、リファレンス電圧を生成するために使用するセル１０５を選択できる。
時間が経過した後、もしくは多くの動作（例えば、メモリアレイ１００−ａの他のセル１０５の読み出し動作）の後で、リファレンス電圧は劣化し得る。従って、図５および図７を参照しながら記載した読み出し動作および書き込み動作を繰り返すことによって、リファレンス電圧はリフレッシュされ得る。従って、ＶＲＥＦコントローラは、第１の電圧を第１の強誘電体コンデンサに再度印加でき、第２の電圧を第２の強誘電体コンデンサに再度印加できる。再度の印加は、第１の強誘電体コンデンサの第１の状態（例えば、ロジック１）、および第２の強誘電体コンデンサの第２の状態（例えば、ロジック０）を修復できる。いくつかの例では、再度の印加は、周期的なタイミングスケジュールに少なくとも部分的に基づき得る。他のケースでは、再度の印加は、第１の強誘電体コンデンサの第１の状態および第２の強誘電体コンデンサの第２の状態を修復するために、アレイの温度変化に少なくとも部分的に基づき得る。
いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第１の供給電圧をメモリアレイ１００−ａの第１の強誘電体コンデンサに印加できる。ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントと電子的に通信する第１のスイッチングコンポーネントに第１の書き込み電圧を印加することもできる。従って、第１の供給電圧は少なくとも部分的に第１の書き込み電圧の印加に基づいて印加され得る。ＶＲＥＦコントローラ８０５は第２の共有電圧をメモリアレイ１００−ａの第２の強誘電体コンデンサに印加できる。第２の供給電圧は第１の供給電圧と異なる。いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第２の選択コンポーネントと電子的に通信する第２のスイッチングコンポーネントに第２の書き込み電圧を印加する。このようなケースでは、第２の供給電圧は少なくとも部分的に第２の書き込み電圧の印加に基づいて印加され得る。
ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントと第２の選択コンポーネントの共通ノードでのリファレンス電圧を決定しうる。第１の選択コンポーネントは第１の強誘電体コンデンサと電子的に通信し得るし、第２の選択コンポーネントは第２の強誘電体コンデンサと電子的に通信し得る。ＶＲＥＦコントローラ８０５は、共通ノードでのリファレンス電圧をメモリアレイ１００−ａの動作のためのリファレンス電圧として使用できる。いくつかのケースでは、ＶＲＥＦコントローラ８０５は、第１の選択コンポーネントの第１のデジット線１１５および第２の選択コンポーネントの第２のデジット線１１５と電子的に通信する１つ以上のスイッチングコンポーネントに、活性化電圧を印加できる。この印加は２本のデジット線１１５の間の電荷共有を可能にし得る。従って、共通ノードでのリファレンス電圧の決定は、少なくとも部分的に活性化電圧の印加に基づき得る。
上記のように、ＶＲＥＦコントローラ８０５は、メモリアレイ１００−ａの特定の動作を制御できる。例えば、ＶＲＥＦコントローラ８０５は、書き込み回路４０５−ａ、読み出し回路４１０−ａ、およびメモリセル１０５−ｂへの活性化電圧の印加を調整できる。活性化電圧の印加は、図５および図７を参照しながら記載した読み出し動作および書き込み動作を可能にする。ＶＲＥＦコントローラ８０５は、活性化電圧を印加する他のコンポーネントと通信することによって、これらの動作のいくつかあるいは全てのステップを促進する。代替として、ＶＲＥＦコントローラ８０５は、自身で活性化電圧の印加を行うことができる。いくつかのケースでは、ＶＲＥＦコントローラ８０５はメモリコントローラ１４０−ａと共に、本明細書に記載の動作を実行する。従って、ある例では、本明細書に記載の動作は、バイアスコンポーネント８１０、タイミングモジュール８１５、およびＶＲＥＦコントローラ８０５の１つ以上によって実行されるか、または促進される。
リファレンスコンポーネント８２０はセンスコンポーネント１２５−ａのためのリファレンス信号を生成する様々なコンポーネントを含み得る。いくつかのケースでは、リファレンスコンポーネント８２０はメモリセル１０５−ｂによって生成されたリファレンス電圧のバージョンを受信する。リファレンス電圧はアナログ形式もしくはデジタル形式であり得る。リファレンスコンポーネント８２０は、メモリセル１０５−ｂからのリファレンス電圧を用いてリファレンス信号を生成するように特に構成された回路を含み得る。いくつかの例では、リファレンスコンポーネント８２０は、図３を参照しながら記載したように、２つの検知電圧（sense voltage）の間の電圧を出力するように構成され得る。
センスコンポーネント１２５−ａはある動作を行うためにリファレンス信号を使用し得る。例えば、センスコンポーネント１２５−ａは、メモリセル１０５−ｂからの（デジット線１１５−ｂを介した）信号を、リファレンスコンポーネント８２０からのリファレンス信号と比較できる。その後、ロジック状態の判定に際して、センスコンポーネント１２５−ａは、出力をラッチ８２５に格納できる（メモリアレイ１００−ａが部品であるメモリ装置を用いた電子装置の動作に従って使用され得る）。
図９は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成をサポートするシステム９００の例を説明する。システム９００は、様々なコンポーネントに接続するためもしくは物理的にサポートするために、プリント基板であり得るかまたはプリント基板を含み得る装置９０５を含む。装置９０５は図１および図８を参照しながら記載したメモリアレイ１００の例であり得るメモリアレイ１００−ｂを含む。メモリアレイ１００−ｂは、図１および図８を参照しながら記載したメモリコントローラ１４０の例、ならびに図１、図２、図４、図６および図８を参照しながら記載したメモリセル１０５の例であり得る、メモリコントローラ１４０−ｂおよびメモリセル１０５−ｃを含み得る。装置９０５は、プロセッサ９１０、ＢＩＯＳコンポーネント９１５、周辺コンポーネント９２０、および入出力制御コンポーネント９２５も含み得る。装置９０５のコンポーネントはバス９３０を介して互いに電子的に通信し得る。
プロセッサ９１０は、メモリコントローラ１４０−ｂを介してメモリアレイ１００−ａを操作するように構成され得る。メモリコントローラ１４０−ｂは、メモリコントローラ１４０、メモリコントローラ１４０−ａ、ＶＲＥＦコントローラ８０５、もしくはこれらの組み合わせの例である。いくつかのケースでは、プロセッサ９１０は、図１および図８を参照しながら記載したメモリコントローラ１４０、あるいは、図８を参照しながら記載したＶＲＥＦコントローラ８０５の機能を実行し得る。他のケースでは、メモリコントローラ１４０−ｂはプロセッサ９１０中に統合され得る。プロセッサ９１０は汎用のプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）もしくは他のプログラム可能なロジック装置、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェアコンポーネントであっても良く、または、プロセッサ９１０はこれらの種類のコンポーネントの組み合わせであっても良く、プロセッサ９１０は、セルベースのリファレンス電圧の生成を含む、本明細書に記載した様々な種類の機能を実行できる。プロセッサ９１０は、例えば、装置９０５に様々な機能やタスクを実行させるために、メモリアレイ１００−ｂに格納されたコンピュータ読み出し可能な命令を実行するように構成され得る。
ＢＩＯＳコンポーネント９１５は、ファームウェアとして動作するベーシック・インプット／アウトプット・システム（ＢＩＯＳ）（システム９００の様々なハードウェアコンポーネントを初期化および動作させることができる）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント９１５は、プロセッサ９１０と様々なコンポーネント（例えば、周辺コンポーネント９２０、入出力制御コンポーネント９２５など）の間のデータの流れも管理できる。ＢＩＯＳコンポーネント９１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、もしくは、任意の他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含み得る。
周辺コンポーネント９２０は、任意の入力装置もしくは出力装置、または、装置９０５に統合されるこれらの装置のインタフェースであり得る。例は、ディスクコントローラ、サウンドコントローラ、グラフィックコントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、シリアルポートもしくはパラレルポート、あるいは、周辺コンポーネントインターコネクト（ＰＣＩ）またはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カードスロットを含み得る。
入出力制御コンポーネント９２５は、プロセッサ９１０と周辺コンポーネント９２０、入力装置９３５、もしくは出力装置９４０の間のデータ通信を管理することができる。入出力制御コンポーネント９２５は、装置９０５に統合されていない周辺装置を管理することもできる。いくつかのケースでは、入出力制御コンポーネント９２５は、外部周辺装置への物理的な結合もしくはポートを表す。
入力９３５は、装置９０５もしくは装置９０５のコンポーネントに入力を提供する装置または装置９０５への外部信号を表し得る。それはユーザインタフェースもしくは他の装置間のインタフェースを含み得る。いくつかのケースでは、入力９３５は周辺コンポーネント９２０を介して装置９０５と連動する周辺装置であり得、または、入出力制御コンポーネント９２５によって管理され得る。
出力装置９４０は、装置９０５もしくは装置９０５のコンポーネントから出力を受信するように構成された装置または装置９０５への外部信号を表し得る。出力９４０の例は、ディスプレイ、オーディオスピーカー、プリント装置、他のプロセッサ、もしくはプリント基板などを含み得る。いくつかのケースでは、出力９４０は周辺コンポーネント９２０を介して装置９０５と連動する周辺装置であり得、または、入出力制御コンポーネント９２５によって管理され得る。
メモリコントローラ１４０−ｂ、装置９０５、および、メモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するために設計された回路により作り上げられても良い。これは、本明細書に記載された機能を実行するように構成された様々な回路素子（例えば、導電線、トランジスタ、コンデンサ、コイル、抵抗、増幅器、または、他の能動素子もしくは受動素子）を含み得る。
図１０は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための方法１０００を説明するフローチャートを示す。方法１０００の動作は、図１、図８および図９を参照しながら説明したように、メモリアレイ１００によって実行され得る。例えば、方法１０００の動作は、図１、図８および図９を参照しながら説明したように、メモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、以下に記載する機能を実行するためにメモリアレイ１００の機能素子を制御するためのコードのセットを実行できる。追加的もしくは代替的に、メモリコントローラ１４０は、特殊用途向けハードウェアを用いて以下に記載する態様の機能を実行することができる。
ブロック１００５において、方法はアレイの第１の強誘電体コンデンサのデジット線上に第１の電圧を発現させることを含み得る。いくつかのケースでは、方法は、第１の強誘電体コンデンサのプレートに電圧を印加することを含む。このようなケースでは、第１の電圧は少なくとも部分的に印加に基づいて発現される。ある実施例では、図８を参照しながら記載したように、ブロック１００５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１０１０において、方法はアレイの第２の強誘電体コンデンサのデジット線上に第２の電圧を発現させることを含み得る。発現された第２の電圧は発現された第１の電圧とは異なり得る。いくつかのケースでは、方法は、第２の強誘電体コンデンサのプレートに電圧を印加することを含む。このようなケースでは、第２の電圧は少なくとも部分的に印加に基づいて発現される。
いくつかの実施例では、方法は、第１の強誘電体コンデンサを選択するために第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化すること、および、第２の強誘電体コンデンサを選択するために第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化することを含む。第１の強誘電体コンデンサおよび第２の強誘電体コンデンサは、強誘電体メモリセルのアレイの電源投入動作に少なくとも部分的に基づいて選択されても良い。代替的に、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサはユーザからの入力によって選択される。ある実施例では、図８を参照しながら記載したように、ブロック１０１０の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１０１５において、方法は、発現された第１の電圧および発現された第２の電圧からリファレンス電圧を生成することを含み得る。リファレンス電圧は、発現された第１の電圧と発現された第２の電圧の間の値を有し得る。リファレンス電圧の値は、第１の電圧と第２の電圧の間の平均であっても良い。いくつかのケースでは、リファレンス電圧を格納することは、第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化すること、第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化すること、ならびに、第１の選択コンポーネントの第１のデジット線および第２の選択コンポーネントの第２のデジット線が接続するノードでのリファレンス電圧を検出することを含む。
方法は、第１のデジット線および第２のデジット線と電子的に通信する１つ以上の追加的なスイッチングコンポーネントを活性化することをさらに含み得る。リファレンス電圧は、１つ以上の追加的なスイッチングコンポーネントの活性化に部分的に基づいて検出され得る。いくつかの実施例では、リファレンス電圧はアナログ信号からデジタル信号に変換される。いくつかのケースでは、方法は、第１の強誘電体コンデンサの第１の状態および第２の強誘電体コンデンサの第２の状態を復元するために、第１の強誘電体コンデンサのプレートに電圧を印加すること、および、第２の強誘電体コンデンサのプレートに電圧を印加することを含む。電圧の印加は、周期的なタイミングスケジュールに少なくとも部分的に基づき得る。電圧の印加は、アレイの温度変化に少なくとも部分的に基づき得る。ある実施例では、図８を参照しながら記載したように、ブロック１０１５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
図１１は、本開示の様々な実施形態に従ったセルベースのリファレンス電圧の生成のための方法を説明するフローチャートを示す。方法１１００の動作は、図１、図８および図９を参照しながら記載したように、メモリアレイ１００によって実行され得る。例えば、方法１１００の動作は、図１、図８および図９を参照しながら記載したように、メモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、以下に記載する機能を実行するためにメモリアレイ１００の機能素子を制御するためのコードのセットを実行できる。追加的もしくは代替的に、メモリコントローラ１４０は、特殊用途向けハードウェアを用いて以下に記載する態様の機能を実行することができる。
ブロック１１０５において、方法はメモリアレイの第１の強誘電体コンデンサに第１の供給電圧を印加することを含み得る。いくつかのケースでは、方法は、第１の選択コンポーネントと電子的に通信する第１のスイッチングコンポーネントに第１の書き込み電圧を印加することを含む。このようなケースでは、第１の書き込み電圧の印加に少なくとも部分的に基づいて第１の供給電圧が印加される。ある実施例では、図８を参照しながら記載したように、ブロック１１０５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１１１０において、方法はアレイの第２の強誘電体コンデンサに第２の供給電圧を印加することを含み得る。第２の供給電圧は第１の供給電圧と異なり得る。いくつかのケースでは、方法は、第２の選択コンポーネントと電子的に通信する第２のスイッチングコンポーネントに第２の書き込み電圧を印加することを含む。このようなケースでは、第２の書き込み電圧の印加に少なくとも部分的に基づいて第２の供給電圧が印加される。ある実施例では、図８を参照しながら記載したように、ブロック１１１０の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１１１５において、方法は、第１の選択コンポーネントおよび第２の選択コンポーネントの共通ノードでのリファレンス電圧の決定を含み得る。第１の選択コンポーネントは第１の強誘電体コンデンサと電子的に通信可能であり得るし、第２の選択コンポーネントは第２の強誘電体コンデンサと電子的に通信可能であり得る。いくつかのケースでは、方法は、第１の選択コンポーネントの第１のデジット線および第２の選択コンポーネントの第２のデジット線と電子的に通信する、１つ以上のスイッチングコンポーネントに活性化電圧を印加することを含む。このようなケースでは、共通ノードでのリファレンス電圧の決定は、活性化電圧の印加に少なくとも部分的に基づく。ある実施例では、図８を参照しながら記載したように、ブロック１１１５の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
ブロック１１２０において、方法は、共通ノードでのリファレンス電圧をメモリアレイの動作のためのリファレンスとして使用することを含み得る。ある実施例では、図８を参照しながら記載したように、ブロック１１２０の動作はＶＲＥＦコントローラ８０５もしくはバイアスコンポーネント８１０によって実行または促進され得る。
従って、方法１０００および方法１１００は、セルベースのリファレンス電圧の生成のために提供され得る。方法１０００および方法１１００は可能な実装を記述しており、他の実装が可能になるように、動作およびステップは並べ替えされ得るか、または修正され得ることは留意されるべきである。いくつかの実施例では、２つ以上の方法１０００および方法１１００が組み合わせられても良い。
強誘電体メモリセルのアレイを操作する方法が記載される。方法は、前記アレイの第１の強誘電体コンデンサのデジット線に第１の電圧を発現させることと、前記アレイの第２の強誘電体コンデンサのデジット線に、前記発現した第１の電圧とは異なる第２の電圧を発現させることと、前記発現した第１の電圧および前記発現した第２の電圧からリファレンス電圧を生成することを含むことができ、前記リファレンス電圧は、前記発現した第１の電圧と前記発現した第２の電圧の間の値を有する。
以上に記載した方法と装置のいくつかの例は、前記第１の強誘電体コンデンサのプレートに電圧を印加する（ここで、前記第１の電圧は当該印加に少なくとも部分的に基づいて発現される）ため、および、前記第２の強誘電体コンデンサのプレートに電圧を印加する（前記第２の電圧は当該印加に少なくとも部分的に基づいて発現される）ためのプロセス、機構、手段、もしくは命令を含むことができる。
以上に記載した方法と装置のいくつかの例は、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化するため、前記第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化するため、および、前記第１の選択コンポーネントの第１のデジット線、および前記第２の選択コンポーネントの第２のデジット線に接続するノードで前記リファレンス電圧を検出するためのプロセス、機構、手段、もしくは命令をさらに含むことができる。
以上に記載した方法と装置のいくつかの例は、前記第１のデジット線および前記第２のデジット線と電子的に通信する１つ以上の追加的なスイッチングコンポーネントを活性化するためのプロセス、機構、手段、もしくは命令をさらに含むことができ、前記１つ以上の追加的なスイッチングコンポーネントの活性化に少なくとも部分的に基づいて、前記リファレンス電圧が検出される。以上に記載した方法と装置のいくつかの例は、前記リファレンス電圧をアナログ信号からデジタル信号に変換するためのプロセス、機構、手段、もしくは命令をさらに含むことができる。
以上に記載した方法と装置のいくつかの例は、前記第１の強誘電体コンデンサを選択するために、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化するため、および、前記第２の強誘電体コンデンサを選択するために、前記第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化するためのプロセス、機構、手段、もしくは命令をさらに含むことができる。
以上に記載した方法のいくつかの例では、前記第１の強誘電体コンデンサおよび前記第２の強誘電体コンデンサは、強誘電体メモリセルの前記アレイの電源投入動作に少なくとも部分的に基づいて選択される。以上に記載した方法のいくつかの例では、前記第１の強誘電体コンデンサおよび前記第２の強誘電体コンデンサは、ユーザからの入力に応じて選択される。以上に記載した方法のいくつかの例では、前記リファレンス電圧の値は、前記発現した第１の電圧および前記発現した第２の電圧の平均を含む。
以上に記載した方法と装置のいくつかの例は、前記第１の強誘電体コンデンサの第１の状態および前記第２の強誘電体コンデンサの第２の状態を復元するために、周期的なタイミングスケジュールに少なくとも部分的に基づいて、前記第１の強誘電体コンデンサのプレートに電圧を印加し、前記第２の強誘電体コンデンサのプレートに電圧を印加するためのプロセス、機構、手段、もしくは命令をさらに含むことができる。以上に記載した方法と装置のいくつかの例は、前記第１の強誘電体コンデンサの第１の状態および前記第２の強誘電体コンデンサの第２の状態を復元するために、前記アレイの温度変化に少なくとも部分的に基づいて、前記第１の強誘電体コンデンサのプレートに電圧を印加し、前記第２の強誘電体コンデンサのプレートに電圧を印加するためのプロセス、機構、手段、もしくは命令をさらに含むことができる。
強誘電体メモリセルのアレイを操作する方法が記載される。方法は、前記アレイの第１の強誘電体コンデンサに第１の供給電圧を印加すること、前記アレイの第２の強誘電体コンデンサに、前記第１の供給電圧とは異なる第２の供給電圧を印加すること、第１の選択コンポーネントおよび第２の選択コンポーネントの共通ノードにおいてリファレンス電圧を決定することであって、前記第１の選択コンポーネントは前記第１の強誘電体コンデンサと電子的に通信しており、前記第２の選択コンポーネントは前記第２の強誘電体コンデンサと電子的に通信していること、および、前記共通ノードでの前記リファレンス電圧を前記アレイの動作のためのリファレンスとして使用することを含むことができる。
以上に記載した方法と装置のいくつかの例は、前記第１の選択コンポーネントと電子的に通信する第１のスイッチングコンポーネントに第１の書き込み電圧を印加する（ここで、前記第１の供給電圧は前記第１の書き込み電圧の印加に少なくとも部分的に基づいて印加され）ため、および、前記第２の選択コンポーネントと電子的に通信する第２のスイッチングコンポーネントに第２の書き込み電圧を印加する（ここで、前記第２の供給電圧は前記第２の書き込み電圧の印加に少なくとも部分的に基づいて印加される）ためのプロセス、機構、手段、もしくは命令をさらに含むことができる。
以上に記載した方法と装置のいくつかの例は、前記第１の選択コンポーネントの第１のデジット線および前記第２の選択コンポーネントの第２のデジット線と電子的に通信する１つ以上のスイッチングコンポーネントに活性化電圧を印加することであって、前記活性化電圧の印加に少なくとも部分的に基づいて、前記共通ノードでの前記リファレンス電圧を決定するためのプロセス、機構、手段、もしくは命令をさらに含むことができる。
電子メモリアレイが記載される。電子メモリアレイは、第１の強誘電体コンデンサおよび第１の選択コンポーネントを含み、第１の電圧源と電子的に通信する第１の強誘電体セル、第２の強誘電体コンデンサおよび第２の選択コンポーネントを含み、第２の電圧源と電子的に通信する第２の強誘電体セル、および、前記第１の強誘電体セルの第１のデジット線および前記第２の強誘電体セルの第２のデジット線と電子的に通信する第１のスイッチング手段を含むことができる。
以上に記載された電子メモリアレイのいくつかの例では、前記第１の電圧源は正の電圧源を含み、前記第２の電圧源はグラウンドリファレンスを含む。以上に記載された電子メモリアレイのいくつかの例では、前記第１の強誘電体コンデンサと電子的に通信する第２のスイッチングコンポーネントは前記第１の電圧源に配線で接続されており、前記第２の強誘電体コンデンサと電子的に通信する第３のスイッチングコンポーネントは前記第２の電圧源に配線で接続されている。以上に記載された電子メモリアレイのいくつかの例では、前記第１の強誘電体セルは前記第２の強誘電体セルに隣接する。
以上に記載された電子メモリアレイのいくつかの例は、前記アレイのエッジの第１のセルのセット、および前記第１のセルのセットを含まない第２のセルのセットをさらに含むことができ、前記第１のセルのセットは、前記第１の強誘電体セルおよび前記第２の強誘電体セルを含む。以上に記載された電子メモリアレイのいくつかの例は、前記アレイのエッジの第１のセルのセット、および、前記第１のセルのセットを含まない第２のセルのセットをさらに含み、前記第２のセルのセットは、前記第１の強誘電体セルおよび前記第２の強誘電体セルを含む。
電子メモリ装置が記載される。電子メモリ装置は、第１の強誘電体コンデンサ、第２の強誘電体コンデンサ、前記第１の強誘電体コンデンサおよび第１の電圧源と電子的に通信する第１の選択コンポーネント、前記第２の強誘電体コンデンサおよび前記第１の電圧源とは異なる第２の電圧源と電子的に通信する第２の選択コンポーネント、および、前記第１の選択コンポーネントおよび前記第２の選択コンポーネントと電子的に通信するコントローラを含むことができる。前記コントローラは、前記第１の選択コンポーネントおよび前記第２の選択コンポーネントを活性化し、前記第１および第２の選択コンポーネントの活性化に少なくとも部分的に基づいて、前記第１の強誘電体コンデンサの第１の電圧および前記第２の強誘電体コンデンサの第２の電圧を決定し、前記第１の電圧と前記第２の電圧の間の違いに少なくとも部分的に基づくリファレンス電圧を格納する。
装置が記載される。装置は、前記第１の選択コンポーネントおよび前記第２の選択コンポーネントを活性化するための手段（ここで、第１の選択コンポーネントは、前記第１の強誘電体コンデンサおよび第１の電圧源と電子的に通信し、第２の選択コンポーネントは、前記第２の強誘電体コンデンサおよび前記１の電圧源と異なる第２の電圧源と電子的に通信し）、前記第１および第２の選択コンポーネントの活性化に少なくとも部分的に基づいて、前記第１の強誘電体コンデンサの第１の電圧および第２の強誘電体コンデンサの第２の電圧を決定するための手段、並びに、前記第１の電圧と前記第２の電圧の違いに少なくとも部分的に基づくリファレンス電圧を格納するための手段を含むことができる。
以上に記載された装置のいくつかの例は、前記第１の強誘電体コンデンサ、前記第２の強誘電体コンデンサ、およびコントローラと電子的に通信する第１のスイッチングコンポーネント、並びに、前記第１の強誘電体コンデンサ、前記第２の強誘電体コンデンサ、および、前記コントローラと電子的に通信する第２のスイッチングコンポーネントをさらに含む。以上に記載された装置は、前記第１のスイッチングコンポーネントおよび前記第２のスイッチングコンポーネントを活性化するためのプロセス、機構、手段、もしくは命令をさらに含み、前記リファレンス電圧は、前記第１および第２のスイッチングコンポーネントの活性化に少なくとも部分的に基づいて格納される。
以上に記載された装置のいくつかの例は、トリガ条件を検出するためのプロセス、機構、手段、もしくは命令を含み、前記第１の選択コンポーネントおよび第２の選択コンポーネントの活性化は、前記トリガ条件に少なくとも部分的に基づく。
以上に記載された装置のいくつかの例では、前記トリガ条件は、温度変化、タイマの満了、動作閾値、もしくは誤り訂正符号（ＥＣＣ）イベントの少なくとも１つを含む。
以上に記載された装置のいくつかの例は、前記第１の強誘電体コンデンサの第１のデジット線および前記第２の強誘電体コンデンサの第２のデジット線と電子的に通信するアナログ／デジタルコンバータをさらに含むことができる。以上に記載された装置のいくつかの例は、前記アナログ／デジタルコンバータの出力を前記リファレンス電圧として格納するためのプロセス、機構、手段、もしくは命令を含む。
本明細書で述べたことは一例を提供するものであって、特許請求の範囲に記載された範囲、応用可能性、または例を限定するものではない。本開示の範囲から逸脱することなしに、上述した構成要素の機能や配置を変更してもよい。様々な例は、適宜、様々な手順又はコンポーネントを省略、置換、または追加するものであってもよい。また、ある例に関して述べた特徴を、他の例で組み合わせるようにしてもよい。
本明細書で添付図面と関連付けて説明したことは、例示的な構成を述べたものであって、実施可能なまたは特許請求の範囲の主旨内にある全ての実施例を示したわけではない。ここで使用した「実施例」及び「例示的な」という用語は、「実施例、実例、もしくは例としての役割をなす」という意味であって、「好ましい」や「他の実施例よりも有利な」という意味ではない。詳細な説明は、本明細書で記載する技術についての理解を提供するために、詳細な具体例を含んでいる。しかし、本開示の技術は、それらの詳細な具体例なしでも実施され得る。ある例では、記述した例の概念を不明瞭にするのを避けるために、周知の構造及び装置をブロック図の形で示してある。
添付図面において、同様なコンポーネントもしくは構造は、同じ参照符号を有し得る。さらに、同じタイプの様々なコンポーネントは、参照符号の後に、ダッシュと、同様なコンポーネント間を区別する第２の符号とを付すことによって、区別され得る。第１の参照符号が本明細書中で使用される場合、この記載は、第２の参照符号にかかわらず、同じ第１の参照符号を有する同様なコンポーネントのいずれにも適用され得る。
本明細書に記載した情報および信号は、様々な異なる技術や技法のうちのいずれかを用いて表され得る。例えば、これまでの記載の全体にわたって参照された、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光粒子、あるいはそれらの任意の組み合わせによって表され得る。ある図は、複数の信号を１つの信号として示してもよいが、当業者であれば、その信号は信号のバス（ここで、バスは様々なビット幅を有している）を表し得る、と理解するであろう。
本明細書に記載したように、「事実上のグラウンド（virtual ground）」という語は、おおよそ０ボルト（０Ｖ）の電圧を保持しているがグラウンドに直接接続されていない電子回路のノードを指す。従って、事実上のグラウンドの電圧は、一時的に変動し得るし、安定した状態でほぼ０Ｖに戻り得る。事実上のグラウンドは、操作可能な増幅器および抵抗からなる分圧器などの様々な電子回路素子を用いて実装され得る。
「電子的に通信（electronic communication）」という用語は、コンポーネント間の電子の流れをサポートする、コンポーネント間の関係を表している。これは、コンポーネント間の直接的な接続を含み得るし、あるいは、それらの中間のコンポーネントを含んでもよい。電子的に通信しているコンポーネントは、（例えば、電圧が印加された回路内で）電子または信号を動的に交換し得るし、あるいは、（例えば、電圧が印加されていない回路内で）電子または信号を動的に交換しないものであってよいが、回路に電圧が印加されることに応じて電子または信号を交換するように構成されるか、もしくはそのように動作可能であり得る。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つのコンポーネントは、そのスイッチの状態（すなわち、開状態もしくは閉状態）にかかわらず、電子的に通信している。「分離された（isolated）」という語は、現在は電子が流れないコンポーネント間でのコンポーネント間の関係を表わす。例えば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いに分離され得る。「配線で接続された（hard-wired）」という語は、中間のコンポーネントを間に含まずに直接接続されているコンポーネント間での、コンポーネント間の関係を表わす。
メモリアレイ１００を含む本明細書で論じられたデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、砒化ガリウム、窒化ガリウム等のような半導体基板上に形成されてもよい。いくつかのケースでは、基板は半導体ウェハである。他のケースでは、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）等のシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよく、または、他の基板上の半導体材料のエピキシャル層であってもよい。基板もしくはその部分領域の導電性は、リン、ホウ素、または砒素を含むがこれらには限定されない様々な化学種を用いたドーピングによって、制御され得る。ドーピングは、基板の初期の形成又は成長中に、イオン注入もしくはその他の任意のドーピング手段によって行われ得る。
本明細書で議論されたトランジスタは、電界効果トランジスタ（ＦＥＴ）をあらわしうるし、ソース、ドレインおよびゲートを含む３つの端子装置を含む。端子は、導電性物質（例えば、金属）を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性であっても良く、高濃度にドープされた（例えば、変性した）半導体領域を含み得る。ソースおよびドレインは低濃度にドープされた半導体領域もしくはチャネルから分離され得る。チャネルがｎ型（すなわち、主なキャリアは電子）である場合、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主なキャリアは正孔）である場合、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁するゲート酸化物によって覆われ得る。チャネルの導電性はゲートに電圧を印加することによって制御され得る。例えば、正の電圧もしくは負の電圧を、ｎ型ＦＥＴまたはｐ型ＦＥＴの各々に印加することは、チャネルを導電性にし得る。トランジスタは、トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されたとき、「動作開始（ｏｎ）」もしくは「活性化」される。トランジスタは、トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されたとき、「動作終了（ｏｆｆ）」もしくは「不活性化」される。
本明細書での開示に関連して記載された様々な例示的なブロック、コンポーネント、およびモジュールは、本明細書に記載された機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくはその他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいはそれらの任意の組み合わせを用いて、実施もしくは実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、いずれかの従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと共同動作する１つ以上のマイクロプロセッサ、又は任意の他の同様な構成）として実装されてもよい。
本明細書に記載された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせにおいて実装され得る。プロセッサによって実行されるソフトウェアにおいて実装される場合には、その機能は、コンピュータ読み取り可能媒体上の１つ以上の命令もしくはコードとして、記憶されるかまたは送信され得る。その他の実施例および実装も、本開示ならびに特許請求の範囲の範囲内である。例えば、ソフトウェアの性質上、上述した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、もしくはそれらのいずれかの組み合わせを用いて実施可能である。機能を実装する構造も様々な位置に物理的に配置されてよく、それは、機能の一部がそれぞれ異なる物理的位置で実施されるように分布されることを含む。また、特許請求の範囲を含む本明細書中で使用されているように、項目のリスト（例えば、「・・・のうちの少なくとも１つ」もしくは「・・・のうちの１つ以上」のようなフレーズによって始まる項目のリスト）中で使用される「ｏｒ」は、包括的なリストを示す。例えば、Ａ、Ｂ、もしくはＣのうちの少なくとも１つというリストは、Ａ、もしくはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、あるいはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。
コンピュータ読み取り可能媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムをある場所から他の場所へ転送することを容易なものにする何らかの媒体を含む通信媒体との両方を含む。非一時的記憶媒体は、汎用のもしくは特定用途向けのコンピュータによってアクセス可能な、何らかの利用可能な媒体であってよい。一例として、非一時的コンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能なプログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくはその他の光ディスク記憶デバイス、磁気ディスク記憶デバイスまたはその他の磁気記憶デバイス、あるいは、所望のプログラムコード手段を命令又はデータ構造の形式で担持しもしくは記憶するように使用可能であって、かつ、汎用もしくは特定用途向けのコンピュータ、あるいは、汎用又は特定用途向けのプロセッサによってアクセス可能である他の非一時的媒体を含み得るが、これらに限定されない。
また、任意の接続が、適切にコンピュータ読み取り可能媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は、赤外、高周波、マイクロ波等の無線技術を用いて、ウェブサイト、サーバ、又はその他のリモートソースから送信される場合には、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外、高周波、マイクロ波等の無線技術が、上記媒体の定義に含まれる。本明細書で使用されるディスク（diskおよびdisc）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピディスク、およびブルーレイディスクを含み、これらのディスクは、通常、データを磁気的に再生したり（disk）、データをレーザで光学的に再生したりする（disc）。それらの組み合わせも、コンピュータ読み取り可能媒体の範囲内に含まれ得る。
本明細書に述べたことは、当業者が本開示を実施または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者にとって容易になし得るものであり、本明細書に定義された一般的な原理も、本開示の範囲から逸脱することなく、他の変形例に適用され得る。従って、本開示は、ここに述べた例や設計に限定されるべきものではなく、本明細書に述べた原理および新規な特徴と矛盾しない最も広い範囲が本開示に認められるべきである。

Claims (25)

  1. 強誘電体メモリセルのアレイを操作する方法であって、
    前記アレイの第１の強誘電体コンデンサのデジット線に第１の電圧を発現させることと、
    前記アレイの第２の強誘電体コンデンサのデジット線に、前記発現した第１の電圧とは異なる第２の電圧を発現させることと、
    前記発現した第１の電圧および前記発現した第２の電圧からリファレンス電圧を生成すること
    を含み、
    前記リファレンス電圧は、前記発現した第１の電圧と前記発現した第２の電圧の間の値を有する
    方法。
  2. 前記第１の強誘電体コンデンサのプレートに電圧を印加することであって、前記第１の電圧は当該印加に少なくとも部分的に基づいて発現されることと、
    前記第２の強誘電体コンデンサのプレートに電圧を印加することであって、前記第２の電圧は当該印加に少なくとも部分的に基づいて発現されること
    をさらに含む請求項１に記載の方法。
  3. 前記リファレンス電圧を生成することは、
    前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化することと、
    前記第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化することと、
    前記第１の選択コンポーネントの第１のデジット線、および前記第２の選択コンポーネントの第２のデジット線に接続するノードで前記リファレンス電圧を検出すること
    を含む請求項１に記載の方法。
  4. 前記第１のデジット線および前記第２のデジット線と電子的に通信する１つ以上の追加的なスイッチングコンポーネントを活性化すること
    をさらに含み、
    前記１つ以上の追加的なスイッチングコンポーネントの活性化に少なくとも部分的に基づいて、前記リファレンス電圧が検出される
    請求項３に記載の方法。
  5. 前記リファレンス電圧をアナログ信号からデジタル信号に変換すること
    をさらに含む請求項１に記載の方法。
  6. 前記第１の強誘電体コンデンサを選択するために、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネントを活性化することと、
    前記第２の強誘電体コンデンサを選択するために、前記第２の強誘電体コンデンサと電子的に通信する第２の選択コンポーネントを活性化すること
    をさらに含む請求項１に記載の方法。
  7. 前記第１の強誘電体コンデンサおよび前記第２の強誘電体コンデンサは、強誘電体メモリセルの前記アレイの電源投入動作に少なくとも部分的に基づいて選択される
    請求項６に記載の方法。
  8. 前記第１の強誘電体コンデンサおよび前記第２の強誘電体コンデンサは、ユーザからの入力に応じて選択される
    請求項６に記載の方法。
  9. 前記第１の強誘電体コンデンサの第１の状態および前記第２の強誘電体コンデンサの第２の状態を復元するために、周期的なタイミングスケジュールに少なくとも部分的に基づいて、前記第１の強誘電体コンデンサのプレートに電圧を印加し、前記第２の強誘電体コンデンサのプレートに電圧を印加すること
    をさらに含む請求項１に記載の方法。
  10. 前記第１の強誘電体コンデンサの第１の状態および前記第２の強誘電体コンデンサの第２の状態を復元するために、前記アレイの温度変化に少なくとも部分的に基づいて、前記第１の強誘電体コンデンサのプレートに電圧を印加し、前記第２の強誘電体コンデンサのプレートに電圧を印加すること
    をさらに含む請求項１に記載の方法。
  11. 前記リファレンス電圧の前記値は、前記発現した第１の電圧および発現した第２の電圧の平均を含む
    請求項１に記載の方法。
  12. 強誘電体メモリセルのアレイを操作する方法であって、
    前記アレイの第１の強誘電体コンデンサに第１の供給電圧を印加することと、
    前記アレイの第２の強誘電体コンデンサに、前記第１の供給電圧とは異なる第２の供給電圧を印加することと、
    第１の選択コンポーネントおよび第２の選択コンポーネントの共通ノードにおいてリファレンス電圧を決定することであって、前記第１の選択コンポーネントは前記第１の強誘電体コンデンサと電子的に通信しており、前記第２の選択コンポーネントは前記第２の強誘電体コンデンサと電子的に通信していることと
    前記共通ノードでの前記リファレンス電圧を前記アレイの動作のためのリファレンスとして使用すること
    を含む方法。
  13. 前記第１の選択コンポーネントと電子的に通信する第１のスイッチングコンポーネントに第１の書き込み電圧を印加することであって、前記第１の供給電圧は前記第１の書き込み電圧の印加に少なくとも部分的に基づいて印加されることと、
    前記第２の選択コンポーネントと電子的に通信する第２のスイッチングコンポーネントに第２の書き込み電圧を印加することであって、前記第２の供給電圧は前記第２の書き込み電圧の印加に少なくとも部分的に基づいて印加されること
    をさらに含む請求項１２に記載の方法。
  14. 前記第１の選択コンポーネントの第１のデジット線および前記第２の選択コンポーネントの第２のデジット線と電子的に通信する１つ以上のスイッチングコンポーネントに活性化電圧を印加すること
    をさらに含み、
    前記活性化電圧の印加に少なくとも部分的に基づいて、前記共通ノードでの前記リファレンス電圧を決定する
    請求項１２に記載の方法。
  15. 第１の強誘電体コンデンサおよび第１の選択コンポーネントを含み、第１の電圧源と電子的に通信する第１の強誘電体セルと、
    第２の強誘電体コンデンサおよび第２の選択コンポーネントを含み、第２の電圧源と電子的に通信する第２の強誘電体セルと、
    前記第１の強誘電体セルの第１のデジット線および前記第２の強誘電体セルの第２のデジット線と電子的に通信する第１のスイッチング手段
    を含む電子メモリアレイ。
  16. 前記第１の電圧源は正の電圧源を含み、前記第２の電圧源はグラウンドリファレンスを含む
    請求項１５に記載の電子メモリアレイ。
  17. 前記第１の強誘電体コンデンサと電子的に通信する第２のスイッチングコンポーネントは前記第１の電圧源に配線で接続されており、前記第２の強誘電体コンデンサと電子的に通信する第３のスイッチングコンポーネントは前記第２の電圧源に配線で接続されている
    請求項１６に記載の電子メモリアレイ。
  18. 前記アレイのエッジの第１のセルのセット、および前記第１のセルのセットを含まない第２のセルのセット
    をさらに含み、
    前記第１のセルのセットは、前記第１の強誘電体セルおよび前記第２の強誘電体セルを含む
    請求項１５に記載の電子メモリアレイ。
  19. 前記アレイのエッジの第１のセルのセット、および、前記第１のセルのセットを含まない第２のセルのセット
    をさらに含み、
    前記第２のセルのセットは、前記第１の強誘電体セルおよび前記第２の強誘電体セルを含む
    請求項１５に記載の電子メモリアレイ。
  20. 前記第１の強誘電体セルは前記第２の強誘電体セルに隣接する
    請求項１５に記載の電子メモリアレイ。
  21. 第１の強誘電体コンデンサと、
    第２の強誘電体コンデンサと、
    前記第１の強誘電体コンデンサおよび第１の電圧源と電子的に通信する第１の選択コンポーネントと、
    前記第２の強誘電体コンデンサおよび前記第１の電圧源とは異なる第２の電圧源と電子的に通信する第２の選択コンポーネントと、
    前記第１の選択コンポーネントおよび前記第２の選択コンポーネントと電子的に通信するコントローラ
    を備え、
    前記コントローラは、
    前記第１の選択コンポーネントおよび前記第２の選択コンポーネントを活性化し、
    前記第１および第２の選択コンポーネントの活性化に少なくとも部分的に基づいて、前記第１の強誘電体コンデンサの第１の電圧および前記第２の強誘電体コンデンサの第２の電圧を決定し、
    前記第１の電圧と前記第２の電圧の間の違いに少なくとも部分的に基づくリファレンス電圧を格納する
    ことができる電子メモリ装置。
  22. 前記第１の強誘電体コンデンサ、前記第２の強誘電体コンデンサ、および、前記コントローラと電子的に通信する第１のスイッチングコンポーネントと、
    前記第１の強誘電体コンデンサ、前記第２の強誘電体コンデンサ、および、前記コントローラと電子的に通信する第２のスイッチングコンポーネント
    をさらに含み、
    前記コントローラは、前記第１のスイッチングコンポーネントおよび前記第２のスイッチングコンポーネントを活性化することができ、
    前記第１および第２のスイッチングコンポーネントの活性化に少なくとも部分的に基づいて、前記リファレンス電圧が格納される
    請求項２１に記載の電子メモリ装置。
  23. 前記コントローラは、さらに、トリガ条件を検出することができ、
    前記第１の選択コンポーネントおよび第２の選択コンポーネントの活性化は、前記トリガ条件に少なくとも部分的に基づく
    請求項２１に記載の電子メモリ装置。
  24. 前記トリガ条件は、温度変化、タイマの満了、動作閾値、もしくは誤り訂正符号（ＥＣＣ）イベントの少なくとも１つを含む
    請求項２３に記載の電子メモリ装置。
  25. 前記第１の強誘電体コンデンサの第１のデジット線および前記第２の強誘電体コンデンサの第２のデジット線と電子的に通信するアナログ／デジタルコンバータ
    をさらに含み、
    前記コントローラは前記アナログ／デジタルコンバータの出力を前記リファレンス電圧として格納することができる
    請求項２１に記載の電子メモリ装置。
JP2018539270A 2016-02-01 2017-01-25 セルベースのリファレンス電圧の生成 Pending JP2019511074A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019211766A JP6979443B2 (ja) 2016-02-01 2019-11-22 セルベースのリファレンス電圧の生成

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/012,566 2016-02-01
US15/012,566 US9734886B1 (en) 2016-02-01 2016-02-01 Cell-based reference voltage generation
PCT/US2017/014922 WO2017136203A1 (en) 2016-02-01 2017-01-25 Cell-based reference voltage generation

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019211766A Division JP6979443B2 (ja) 2016-02-01 2019-11-22 セルベースのリファレンス電圧の生成

Publications (2)

Publication Number Publication Date
JP2019511074A true JP2019511074A (ja) 2019-04-18
JP2019511074A5 JP2019511074A5 (ja) 2019-05-30

Family

ID=59386994

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2018539270A Pending JP2019511074A (ja) 2016-02-01 2017-01-25 セルベースのリファレンス電圧の生成
JP2019211766A Active JP6979443B2 (ja) 2016-02-01 2019-11-22 セルベースのリファレンス電圧の生成
JP2020210063A Pending JP2021051824A (ja) 2016-02-01 2020-12-18 セルベースのリファレンス電圧の生成

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2019211766A Active JP6979443B2 (ja) 2016-02-01 2019-11-22 セルベースのリファレンス電圧の生成
JP2020210063A Pending JP2021051824A (ja) 2016-02-01 2020-12-18 セルベースのリファレンス電圧の生成

Country Status (7)

Country Link
US (5) US9734886B1 (ja)
EP (1) EP3411878A4 (ja)
JP (3) JP2019511074A (ja)
KR (2) KR102108670B1 (ja)
CN (1) CN108701479A (ja)
SG (1) SG11201806413WA (ja)
WO (1) WO2017136203A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966127B2 (en) 2016-10-12 2018-05-08 Micron Technology, Inc. Compensating for variations in selector threshold voltages
US10290341B2 (en) * 2017-02-24 2019-05-14 Micron Technology, Inc. Self-reference for ferroelectric memory
US10395715B2 (en) 2017-08-25 2019-08-27 Micron Technology, Inc. Self-referencing memory device
US11011238B2 (en) * 2018-06-28 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Floating data line circuits and methods
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device
US11488661B2 (en) * 2021-04-01 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device including memory cells and edge cells
CN113205842B (zh) * 2021-05-28 2024-03-22 无锡舜铭存储科技有限公司 一种铁电存储器调试区的读取电路及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192476A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd 強誘電体メモリ
JPH09120700A (ja) * 1995-08-21 1997-05-06 Matsushita Electron Corp 強誘電体メモリ装置およびその検査方法
JP2002269971A (ja) * 2001-03-13 2002-09-20 Oki Electric Ind Co Ltd 半導体メモリおよび半導体メモリの駆動方法
JP2004164713A (ja) * 2002-11-11 2004-06-10 Oki Electric Ind Co Ltd 半導体記憶装置
JP2004199804A (ja) * 2002-12-19 2004-07-15 Matsushita Electric Ind Co Ltd リファレンス電位発生回路
JP2015153438A (ja) * 2014-02-14 2015-08-24 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218566A (en) * 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
SG79200A1 (en) * 1995-08-21 2001-03-20 Matsushita Electric Ind Co Ltd Ferroelectric memory devices and method for testing them
JPH09231775A (ja) 1996-02-23 1997-09-05 Hitachi Ltd 強誘電体記憶装置
US5737260A (en) 1996-03-27 1998-04-07 Sharp Kabushiki Kaisha Dual mode ferroelectric memory reference scheme
US5621680A (en) 1996-04-01 1997-04-15 Motorola, Inc. Data storage element and method for reading data therefrom
JPH11144473A (ja) * 1997-11-12 1999-05-28 Mitsubishi Electric Corp 半導体記憶装置
JP3602108B2 (ja) 2002-03-27 2004-12-15 沖電気工業株式会社 半導体記憶装置
US6704218B2 (en) * 2002-04-02 2004-03-09 Agilent Technologies, Inc. FeRAM with a single access/multiple-comparison operation
KR100500944B1 (ko) * 2002-12-11 2005-07-14 주식회사 하이닉스반도체 전류 이득 트랜지스터의 크기 조절을 통해 기준 전압을생성하는 강유전체 메모리 장치
US6856535B2 (en) * 2003-01-21 2005-02-15 Texas Instruments Incorporated Reference voltage generator for ferroelectric memory
JP2005235366A (ja) * 2004-01-20 2005-09-02 Matsushita Electric Ind Co Ltd 強誘電体記憶装置
JP4038731B2 (ja) 2004-06-18 2008-01-30 セイコーエプソン株式会社 強誘電体記憶装置、電子機器
KR100621766B1 (ko) * 2004-08-09 2006-09-13 삼성전자주식회사 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법
US7116572B2 (en) * 2004-11-09 2006-10-03 Ramtron International Corporation Circuit for generating a centered reference voltage for a 1T/1C ferroelectric memory
JP2010123218A (ja) * 2008-11-21 2010-06-03 Toshiba Corp 半導体記憶装置
JP2010160851A (ja) * 2009-01-08 2010-07-22 Toshiba Corp 参照電圧発生回路および半導体記憶装置
JP5284225B2 (ja) * 2009-09-01 2013-09-11 株式会社東芝 不揮発性半導体記憶装置とその読み出し方法
CN101819811B (zh) * 2010-03-31 2013-10-16 清华大学 三值铁电存储器电路
US9361965B2 (en) * 2013-10-11 2016-06-07 Texas Instruments Incorporated Circuit and method for imprint reduction in FRAM memories
US9786346B2 (en) * 2015-05-20 2017-10-10 Micron Technology, Inc. Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192476A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd 強誘電体メモリ
JPH09120700A (ja) * 1995-08-21 1997-05-06 Matsushita Electron Corp 強誘電体メモリ装置およびその検査方法
JP2002269971A (ja) * 2001-03-13 2002-09-20 Oki Electric Ind Co Ltd 半導体メモリおよび半導体メモリの駆動方法
JP2004164713A (ja) * 2002-11-11 2004-06-10 Oki Electric Ind Co Ltd 半導体記憶装置
JP2004199804A (ja) * 2002-12-19 2004-07-15 Matsushita Electric Ind Co Ltd リファレンス電位発生回路
JP2015153438A (ja) * 2014-02-14 2015-08-24 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法

Also Published As

Publication number Publication date
WO2017136203A1 (en) 2017-08-10
SG11201806413WA (en) 2018-08-30
EP3411878A4 (en) 2020-02-19
JP6979443B2 (ja) 2021-12-15
CN108701479A (zh) 2018-10-23
US20180144783A1 (en) 2018-05-24
US20190074046A1 (en) 2019-03-07
KR102108670B1 (ko) 2020-05-08
JP2020042893A (ja) 2020-03-19
KR102359857B1 (ko) 2022-02-08
US20170221542A1 (en) 2017-08-03
US20200202917A1 (en) 2020-06-25
US10607677B2 (en) 2020-03-31
JP2021051824A (ja) 2021-04-01
EP3411878A1 (en) 2018-12-12
US9734886B1 (en) 2017-08-15
US20170358339A1 (en) 2017-12-14
US11238913B2 (en) 2022-02-01
US10153023B2 (en) 2018-12-11
US9892777B2 (en) 2018-02-13
KR20180100451A (ko) 2018-09-10
KR20200044151A (ko) 2020-04-28

Similar Documents

Publication Publication Date Title
JP6844823B2 (ja) 強誘電体メモリセルのセンシングのためのオフセット補償
EP3472838B1 (en) Memory cell imprint avoidance
CN109074840B (zh) 铁电存储器单元感测
JP6884158B2 (ja) 強誘電体メモリセルからの電荷抽出
JP6979443B2 (ja) セルベースのリファレンス電圧の生成
JP2020091935A (ja) アレイのデータビットの反転
JP7022071B2 (ja) メモリセル用のグラウンド・リファレンス・スキーム
TWI622050B (zh) 記憶體單元板之間的電荷共享
KR20180114230A (ko) 저장 구성 요소와 절연된 상태에서의 메모리 셀의 센싱

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181023

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190318

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20190318

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190326

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190409

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191122

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20191122

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20191202

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20191203

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20191220

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20191224

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200714

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200804

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20200929

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20201104

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20201104