TW201805945A - 具有儲存元件隔離之記憶體單元感測 - Google Patents

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Abstract

本發明描述用於操作一或若干鐵電記憶體單元之方法、系統及裝置。使用與一鐵電記憶體單元之一感測放大器及一鐵電電容器電子連通之一選擇元件來選擇一鐵電記憶體單元。經施加至該鐵電電容器之一電壓可經定大小以增大在一讀取操作期間感測之信號。在該讀取操作期間可將該鐵電電容器與該感測放大器隔離。此隔離可避免加壓力(stress)於該鐵電電容器，此原本可歸因於該施加之讀取電壓及在該讀取操作期間由該感測放大器引入之電壓而發生。

Description

具有儲存元件隔離之記憶體單元感測
下文大體上係關於記憶體裝置且更具體言之係關於具有儲存元件隔離之記憶體單元感測。 記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、攝影機、數位顯示器及類似物。藉由程式化一記憶體裝置之不同狀態而儲存資訊。例如，二進位裝置具有兩個狀態，其等通常藉由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為存取所儲存之資訊，電子裝置可讀取(或感測)記憶體裝置中之儲存狀態。為儲存資訊，電子裝置可將狀態寫入(或程式化)於記憶體裝置中。 存在各種類型之記憶體裝置，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體等等。記憶體裝置可係揮發性或非揮發性。非揮發性記憶體(例如，快閃記憶體)可甚至在不存在一外部電源的情況下儲存資料達延長時段。揮發性記憶體裝置(例如，DRAM)可隨時間丟失其等儲存狀態，除非其等藉由一外部電源週期性刷新。一二進位記憶體裝置可(例如)包含一充電或放電電容器。一充電電容器可隨時間變得透過洩漏電流放電，導致儲存資訊之丟失。揮發性記憶體之特定態樣可提供效能優勢，諸如更快之讀取或寫入速度，而非揮發性記憶體之態樣(諸如在無週期性刷新的情況下儲存資料之能力)可係有利的。 FeRAM可使用類似於揮發性記憶體之裝置架構，但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性性質。因此，相較於其他非揮發性及揮發性記憶體裝置，FeRAM裝置可具有改良效能。可藉由增加自用於一FeRAM陣列中之電容器提取之信號而進一步改良FeRAM效能。但增加自電容器提取之信號可加壓力於電容器(例如，經由過量充電)，此可損害FeRAM。
交叉參考 本專利申請案主張2016年3月11日申請之Vimercati之標題為「Memory Cell Sensing with Storage Component Isolation」之美國專利申請案第15/067,954號之優先權，該案讓渡給其受讓人且以引用的方式明確併入本文中。 可藉由採用防止記憶體單元電容器被過度充電之一感測方案在不加壓力於單元之情況下改良記憶體單元感測精確度。例如，一記憶體單元電容器可在一讀取操作期間與一記憶體單元陣列之一數位線電隔離，此可限制在讀取操作期間施加至電容器之電壓且因此降低過度充電之可能性。 一記憶體陣列內之記憶體單元(包含鐵電記憶體單元)可藉由一字線及一數位線存取。存取可包含寫入至一單元(例如，儲存一邏輯狀態)或讀取一單元(例如，讀取一經儲存邏輯狀態)。各單元可具有用於儲存單元之一邏輯值之一鐵電電容器或其他儲存元件。一單一數位線可連接多個記憶體單元且可經連接至一感測放大器，該感測放大器在一讀取操作期間被啟動時用於判定一記憶體單元之經儲存邏輯狀態。例如，一經啟動感測放大器可比較自單元提取之信號(例如，電壓)與一參考信號。 自單元提取之電荷愈大，可用於讀取以判定經儲存狀態之信號愈大。一更大之信號可增加讀取精確度。可藉由在讀取操作期間施加更高(例如，升壓)電壓至一鐵電電容器之一板極而增大自一單元之電容器提取之電荷量。但高板極電壓可在啟動感測放大器時使電容器更易受過度充電影響。例如，歸因於當啟動感測放大器時跨電容器之電壓之一尖峰及一升壓板極電壓，跨電容器之總電壓可超過一額定電壓臨限值。在一些情況中，可超過鐵電材料之崩潰額定值，此可導致對電容器之損害(例如，經由內部短路)。一經加壓力之電容器可展現不可預測之行為或遭受縮減之壽命。為避免以此一方式加壓力於單元電容器，可在啟動感測放大器之前使該電容器與數位線隔離。 如下文描述，一鐵電記憶體單元電容器可在一讀取操作期間與數位線隔離且因此與感測放大器隔離。可藉由撤銷啟動記憶體單元之一選擇元件(例如，一電晶體)而隔離電容器，此可防止數位線與電容器共用電荷。隔離電容器可在不加壓力於電容器的情況下容許更大電壓用於讀取操作中，且因此可容許讀取精確度增加而更少顧慮損害或危害記憶體單元。 下文中在一記憶體陣列之內容背景中進一步描述上文引入之本發明之特徵。接著針對具有儲存元件隔離之記憶體單元感測描述特定實例。本發明之此等及其他特徵進一步藉由與一讀取操作期間之儲存元件隔離有關之設備圖、系統圖及流程圖繪示且參考其等描述。 圖1繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一例示性記憶體陣列100。記憶體陣列100亦可被稱為一電子記憶體設備。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。在一些情況中，一記憶體單元105經組態以儲存兩個以上邏輯狀態。一記憶體單元105可包含一電容器來儲存表示可程式化狀態之一電荷；例如，一充電及未充電電容器可表示兩個邏輯狀態。DRAM架構通常可使用此一設計，且所採用之電容器可包含具有線性電極化性質之一介電材料。相比而言，一鐵電記憶體單元可包含具有作為介電材料之一鐵電體之一電容器。一鐵電電容器之電荷之不同位準可表示不同邏輯狀態。鐵電材料具有非線性極化性質且在下文論述一鐵電記憶體單元105之一些細節及優勢。 可藉由啟動或選擇適當字線110及數位線115對記憶體單元105執行操作(諸如讀取及寫入)。啟動或選擇一字線110或一數位線115可包含施加一電壓電位至各自線。在一些情況中，一數位線115可被稱為一位元線。字線110及數位線115可由導電材料製成。在一些實例中，字線110及數位線115由金屬(例如，銅、鋁、金、鎢等)製成。根據圖1之實例，記憶體單元105之各列經連接至一單一字線110，且記憶體單元105之各行經連接至一單一數位線115。藉由啟動一個字線110及一個數位線115，可在其等之交叉處存取一單一記憶體單元105。一字線110及數位線115之交叉可被稱為一記憶體單元之一位址。 在一些架構中，一單元之儲存元件(例如，一電容器)可藉由一選擇裝置與數位線電隔離。字線110可經連接至選擇裝置且可控制該選擇裝置。例如，選擇裝置可係一電晶體且字線110可經連接至電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與其對應數位線115之間的一電連接。接著，可存取數位線以讀取或寫入記憶體單元105。在一些情況中，在已針對一讀取操作選擇一特定記憶體單元105之後，可在該讀取操作期間撤銷啟動一字線110。如下文進一步詳細描述，此技術可藉由在藉由啟動感測元件125而修改數位線電壓之前將記憶體單元105之一儲存元件(例如，一電容器)與其對應數位線115隔離而防止加壓力於記憶體單元105。 可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。例如，一列解碼器120可從記憶體控制器140接收一列位址且基於所接收之列位址啟動適當字線110。類似地，一行解碼器130從記憶體控制器140接收一行位址且啟動適當數位線115。因此，藉由啟動一字線110及一數位線115，可存取一記憶體單元105。 在存取之後，可藉由感測元件125讀取或感測一記憶體單元105。例如，感測元件125可比較相關數位線115之一信號(例如，一電壓)與一參考信號(未展示)以便判定記憶體單元105之經儲存狀態。若數位線115具有高於參考電壓之一電壓，則感測元件125可將記憶體單元105中之經儲存狀態判定為一邏輯1，且反之亦然。感測元件125可包含各種電晶體或放大器以便偵測且放大一信號差，此可被稱為鎖存。在一些情況中，感測元件125可包含或被稱為一感測放大器。記憶體單元105之經偵測邏輯狀態可接著透過行解碼器130輸出為輸出135。當表示一記憶體單元105之經儲存狀態之信號之間的差較大時，感測元件125之效能可更精確。因此，可採用一感測方案，其增大對應於一記憶體單元105之經儲存狀態之信號之間的差。 可藉由啟動相關字線110及數位線115設定或寫入一記憶體單元105。如上文論述，啟動一字線110將記憶體單元105之對應列電連接至其等各自數位線115。藉由在啟動字線110時控制相關數位線115，可寫入一記憶體單元105，即，可將一邏輯值儲存於記憶體單元105中。行解碼器130可接受將寫入至記憶體單元105之資料(例如，輸入135)。在一鐵電電容器的情況中，藉由跨鐵電電容器施加一電壓而寫入一記憶體單元105。在下文中更詳細論述此程序。 在一些記憶體架構中，存取記憶體單元105可使經儲存之邏輯狀態降級或損毀經儲存之邏輯狀態且可執行重寫或刷新操作以將原始邏輯狀態返回至記憶體單元105。在DRAM中，例如，電容器可在一感測操作期間部分或完全放電，損壞經儲存之邏輯狀態。故可在一感測操作之後重寫邏輯狀態。另外，啟動一單一字線110可導致列中之所有記憶體單元放電；因此，可需要重寫列中之若干或所有記憶體單元105。 一些記憶體架構(包含DRAM)可隨時間丟失其等儲存狀態，除非其等藉由一外部電源週期性刷新。例如，一充電電容器可隨時間變得透過洩漏電流放電，導致經儲存資訊之丟失。此等所謂的揮發性記憶體裝置之刷新速率可係相對高的-例如，對於DRAM可採用每秒數十個刷新操作，此可導致明顯的電力消耗。隨著記憶體陣列愈來愈大，尤其對於依靠一有限電源(諸如一電池)之行動裝置而言，增大之電力消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱產生、材料限制等)。 然而，鐵電記憶體單元可具有可導致相對於其他記憶體架構之改良效能之有益性質。例如，因為鐵電記憶體單元傾向於較不易受經儲存電荷之降級影響，故採用鐵電記憶體單元105之一記憶體陣列100可需要更少或無需刷新操作且因此可需要更少之電力進行操作。另外，採用本文描述之感測方案(其中將更大信號用於感測)可容許減小記憶體單元105之大小，此繼而可容許電力消耗相對於採用其他感測方案之其他陣列減小。 記憶體控制器140可透過各種元件(例如，列解碼器120、行解碼器130及感測元件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、刷新等)。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生且控制在記憶體陣列100之操作期間使用之各種電壓電位。例如，記憶體控制器140可操作一選擇元件以在感測期間將一數位線115(例如，與一對應電容器)隔離。一般言之，本文所論述之一經施加電壓之振幅、形狀或持續時間可經調整或變化且可針對用於操作記憶體陣列100之各種操作而不同。此外，可同時存取記憶體陣列100內之一個、多個或所有記憶體單元105；例如，在其中將所有記憶體單元105或一群組記憶體單元105設定至一單一邏輯狀態之一重設操作期間可同時存取記憶體陣列100之多個或所有單元。 如本文中揭示，可選擇已經初始化至一邏輯狀態之一鐵電記憶體單元105。一數位線115可增加至將藉由感測元件125使用之一臨限電壓。在感測元件125之啟動之前，可將用於儲存單元105之邏輯狀態之電容器與數位線115隔離。因此，在一讀取操作期間(例如，當使用更高讀取電壓時)可防止記憶體單元105之電容器過度充電。此類型之感測方案可增大藉由一感測放大器感測之信號(而不加壓力於電容器)且改良讀取操作精確度。 圖2繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一例示性電路200。電路200包含一鐵電記憶體單元105-a、字線110-a、數位線115-a及感測元件125-a，其等可分別係如參考圖1描述之一記憶體單元105、字線110、數位線115及感測元件125之實例。電路200包含一邏輯儲存元件(諸如電容器205)，其可包含導電終端(包含板極210及電容器底部215)。此等終端可藉由一絕緣鐵電材料分離。如上文描述，可藉由將電容器205充電或放電(即，使電容器205之鐵電材料極化)儲存各種狀態。需要使電容器205極化之總電荷可被稱為殘餘極化(PR)值，達到電容器205之總電荷之一半之電容器205之一電壓可被稱為矯頑電壓(VC)。 可藉由操作在電路200中所表示之各種元件而讀取或感測電容器205之經儲存狀態。電容器205可與數位線115-a電子連通。因此，電容器205可在撤銷啟動選擇元件220時與數位線115-a隔離，且電容器205可在啟動選擇元件220以選擇鐵電記憶體單元105-a時經由選擇元件220連接至數位線115-a。換言之，可使用與鐵電電容器205電子連通之選擇元件220來選擇鐵電記憶體單元105-a，其中鐵電記憶體單元105-a包含選擇元件220及鐵電電容器205。在一些情況中，選擇元件220可係一電晶體且其操作可藉由施加一電壓(例如，一啟動電壓)至電晶體閘極而控制，其中電壓量值大於電晶體之臨限量值。字線110-a可啟動選擇元件220；例如，經施加至字線110-a之一電壓可經施加至電晶體閘極，從而將電容器205與數位線115-a連接。 在圖2中描繪之實例中，電容器205係一鐵電電容器。歸因於電容器205之板極之間的鐵電材料，且如下文更詳細論述，電容器205在連接至數位線115-a之後無法放電。代替地，可藉由一外部電壓加偏壓於板極210，從而導致電容器205上所儲存之電荷之一改變。經儲存電荷之改變取決於電容器205之初始狀態，即，究竟初始狀態係儲存一邏輯1或一邏輯0。接著，可藉由感測元件125-a比較所儲存電荷之改變與一參考(例如，一參考電壓)以便判定記憶體單元105-a中之所儲存邏輯狀態。 特定感測方案或程序可採用許多形式。在一個實例中，數位線115-a可具有一固有電容且隨著電容器205回應於施加至板極210之電壓充電或放電而產生一非零電壓。固有電容可取決於數位線115-a之實體特性(包含尺寸)。數位線115-a可連接許多記憶體單元105，使得數位線115-a可具有導致一不可忽略電容(例如，在pF之數量級上)之一長度。數位線115-a之後續電壓可取決於電容器205之初始邏輯狀態，且感測元件125-a可比較此電壓與藉由參考元件225提供之一參考電壓。例如，可施加一電壓至板極210且電容器底部215處之一電壓可相對於經儲存之電荷改變。可比較電容器底部215處之電壓與感測元件125-a處之一參考電壓，且與參考電壓之一比較可指示源自所施加電壓之電容器205之電荷之一改變且因此指示儲存於記憶體單元105-a中之一邏輯狀態。參考圖3進一步詳細描述電容器205中之電荷與電壓之間的關係。 為寫入記憶體單元105-a，可跨電容器205施加一電壓。可使用各種方法。在一個實例中，可透過字線110-a啟動選擇元件220以便將電容器205電連接至數位線115-a。可藉由透過數位線115-a控制板極210及電容器底部215之電壓而跨電容器205施加一電壓。為寫入一邏輯0，板極210可為高(即，可施加一正電壓)且電容器底部215可為低(即，連接至接地，實際上接地，或可施加負電壓)。執行相反程序來寫入一邏輯1，即，板極210為低且電容器底部215為高。在板極210處施加之電壓可被稱為寫入電壓。 電容器205之讀取及寫入操作可解釋與一鐵電裝置相關聯之非線性性質。圖3使用根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一鐵電記憶體單元之磁滯曲線300繪示此等非線性性質之實例。磁滯曲線300-a及300-b分別繪示一例示性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據電壓V而變化之儲存於一鐵電電容器(圖2之電容器205)上之電荷Q。 一鐵電材料之特徵為一自發電極化，即，其在不存在一電場的情況下維持一非零電極化。例示性鐵電材料包含鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鋯鈦酸鉛(PZT)及鉍鉭酸(SBT)。本文描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面處之一淨電荷且透過電容器終端吸引相反電荷。因此，電荷經儲存於鐵電材料與電容器終端之介面處。因為可在不存在一外部施加之電場的情況下相對長時間甚至無限地維持電極化，故相較於(例如)用於DRAM陣列中之電容器，可顯著減少電荷洩漏。此可降低對執行如上文針對一些DRAM架構描述之刷新操作之需要。 可從一電容器之一單一終端之視角瞭解磁滯曲線300。藉由實例，若鐵電材料具有一負極化，則正電荷將累積在終端處。同樣地，若鐵電材料具有一正極化，則負電荷將累積在終端處。另外，應瞭解，磁滯曲線300中之電壓表示跨電容器之一電壓差且係方向性的。例如，可藉由施加一正電壓至所述終端且維持第二終端接地而施加一正電壓。可藉由維持所述終端接地且施加一正電壓至第二終端而施加一負電壓，即，可施加正電壓以使所述終端負極化。類似地，可施加兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合至適當電容器終端以產生在磁滯曲線300中展示之電壓差。 如在磁滯曲線300-a中描繪，鐵電材料可使用一零電壓差維持一正或負極化，從而導致兩個可能充電狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯0且電荷狀態310表示一邏輯1。在一些實例中，可反轉各自電荷狀態之邏輯值以適應用於操作一記憶體單元之其他方案。 可藉由控制鐵電材料之電極化及因此電容器終端上之電荷(藉由施加電壓)而將一邏輯0或1寫入記憶體單元。例如，跨電容器施加一淨正電壓315導致電荷累積，直至達到電荷狀態305-a。在移除電壓315之後，電荷狀態305-a遵循路徑320直至其達到零電壓電位之電荷狀態305。類似地，藉由施加一淨負電壓325寫入電荷狀態310，此導致電荷狀態310-a。在移除負電壓325之後，電荷狀態310-a遵循路徑330直至其達到零電壓之電荷狀態310。 為讀取或感測鐵電電容器之經儲存狀態，可跨電容器施加一電壓。作為回應，經儲存電荷改變，且改變程度取決於初始電荷狀態，即，電容器之經儲存電荷改變之程度取決於電荷狀態305-b或310-b是否係最初儲存而變化。例如，磁滯曲線300-b繪示兩個可能經儲存電荷狀態305-b或310-b。可跨電容器施加淨電壓335-a。雖然描繪為一正電壓，但電壓335-a可係負的。回應於電壓335-a，電荷狀態305-b可遵循路徑340。類似地，若最初儲存電荷狀態310-b，則其遵循路徑345。電荷狀態305-c及310-c之最終位置取決於數個因數，包含特定感測操作及電路及跨電容器施加之電壓。例如，若跨電容器施加電壓335-b而非電壓335-a，則電荷狀態305-b可遵循路徑340至電荷狀態305-c而非電荷狀態305-d之最終位置。類似地，電荷狀態310-b可遵循路徑345至電荷狀態310-c而非電荷狀態310-d之最終位置。 在一些情況中，最終電荷可取決於一記憶體單元之數位線之固有電容。例如，若電容器經電連接至數位線且施加電壓335，則數位線之電壓歸因於其固有電容可升高。故在一感測元件處量測之一電壓可不等於電壓335且代替地可取決於數位線之電壓。因此，磁滯曲線300-b上之最終電荷狀態305-c及310-c (或305-d及310-d)之位置可取決於數位線之電容且可透過一負載線分析判定，即，可相對於數位線電容定義電荷狀態305-c及310-c (或305-d及310-d)。因此，電容器之電壓(例如，當施加電壓335-a時之電壓350-a或355-a或當施加電壓335-b時之電壓350-b或355-b)可係不同的且可取決於電容器之初始狀態。當電容器儲存一邏輯0時，電壓350-a及電壓350-b可分別表示在施加電壓335-a及電壓335-b時跨電容器之電壓。當電容器儲存一邏輯1時，電壓355-a及電壓355-b可分別表示在施加電壓335-a及電壓335-b時跨電容器之電壓。 藉由使用電容器之電壓(例如，電壓350-a、電壓355-a、電壓350-b或電壓355-b)與一參考電壓比較，可判定電容器之初始狀態。例如，參考電壓可係經施加電壓335及電壓350之總和與經施加電壓335及電壓355之總和之一平均值。在比較之後，經感測電壓(例如，經施加電壓335及電壓350之總和或經施加電壓335及電壓355之總和)可經判定為高於或低於參考電壓。接著可基於比較判定鐵電單元之一值(即，一邏輯0或1)。 在一些情況中，電壓350-a與電壓355-a之間或電壓350-b與電壓355-b之間可不存在巨大差。在此等案例中，經感測電壓與參考電壓之間的比較可易於出錯。如從磁滯曲線300-b可見，電壓350與355之間的差可依據經施加電壓335而變化。例如，電壓350-a與電壓355-a之間的差360-a (其對應於一高讀取電壓335-a)可大於電壓350-b與電壓355-b之間的差360-b (其對應於一低電壓335-b)。因此，增大施加至單元之電壓335可增大與邏輯1及邏輯0之電荷狀態相關聯之電壓之間的差，此繼而可減少讀取錯誤。差360可被稱為一感測或邊限窗。 然而，(例如，在一讀取操作期間)施加至單元之電壓335可使跨電容器之電壓(例如，電壓355-a)超過一臨限值。例如，若使用一較大讀取電壓且啟動感測放大器，則可超過電容器經設計以執行之一範圍之最大電壓(諸如一崩潰電壓)。此等相對高之電壓可加壓力於電容器，此可損害元件、使效能降級、減少壽命或類似物。 如上文論述，讀取一記憶體單元105可使經儲存邏輯降級或損毀經儲存邏輯。但一鐵電記憶體單元105可在一讀取操作之後維持初始邏輯狀態。例如，若儲存電荷狀態305-b且執行讀取操作，則電荷狀態可在移除電壓335之後例如藉由在相反方向上遵循路徑340而返回至初始電荷狀態305-b。 圖4繪示根據本發明之各種實施例之用於操作支援具有儲存元件隔離之感測之一鐵電記憶體單元之一時序圖400。時序圖400包含電壓軸405及時間軸410且可表示一讀取操作之至少一部分。在時序圖400上亦表示依據時間而變化之各種元件之電壓。例如，時序圖400包含字線電壓415、板極電壓420、數位線電壓425-a、數位線電壓425-b、電容器底部電壓430-a及電容器底部電壓430-b。 藉由實例，數位線電壓425-a可表示當儲存一數字0時一單元之數位線處之電壓，且數位線電壓425-b表示當儲存一邏輯1時該單元之數位線之電壓。電容器底部電壓430-a可表示當儲存一邏輯0時電容器底部處之電壓(即，電容器底部電壓430-a可對應於數位線電壓425-a)及電容器底部電壓430-b可表示當儲存一邏輯1時電容器底部處之電壓(即，電容器底部電壓430-b可對應於數位線電壓425-b)。時序圖400可源自操作參考圖2描述之電路200，且下列論述係在圖2中描繪之元件之內容背景中。 如上文論述，可藉由電容器205儲存各種狀態；電容器205可經初始化至一第一狀態或一第二狀態。例如，可藉由啟動選擇元件220且施加一電壓(例如，一寫入電壓)至電容器205 (例如，經由字線110-a)而將電容器205初始化至一第一或第二狀態。施加電壓至電容器205可至少部分基於選擇元件220之啟動。為讀取藉由電容器205儲存之狀態，可藉由數位線共用跨電容器205之電壓(例如，藉由啟動選擇元件220)，其繼而藉由感測元件125-a取樣。啟動選擇元件220可包含施加一啟動電壓至選擇元件220；例如，可藉由施加字線電壓415至選擇元件220之閘極而選擇單元105-a。啟動選擇元件220可將電容器底部215電連接至數位線115-a，使得數位線電壓425 (例如，數位線電壓425-a或數位線電壓425-b)追蹤電容器底部電壓430 (例如，電容器底部電壓430-a或電容器底部電壓430-b)。電容器底部電壓430可在其被施加時遵循板極電壓420之路徑減去跨電容器205之電壓(其表示一經儲存狀態)。 可施加板極電壓420使得其達到一臨限電壓(例如，讀取電壓440)。一臨限讀取值可大於用於寫入單元之一臨限寫入值。板極電壓420可係參考圖2描述之經施加電壓355之一實例。因此，當施加板極電壓420至單元板極210時，跨電容器205之電壓可達到一平衡狀態或臨限值，其可對應於一電荷狀態305或310，且因此對應於一邏輯0或1，如參考圖2描述。例如，若最初藉由電容器205儲存一邏輯0，則在讀取操作期間跨電容器205之電壓可藉由電容器電壓435-a表示。電容器電壓435-a可係參考圖3描述之一電壓350之一實例。若最初藉由電容器205儲存一邏輯1，則在讀取操作期間跨電容器205之電壓可藉由電容器電壓435-b表示。電容器電壓435-b可係參考圖3描述之一電壓355之一實例。感測窗455可係參考圖3描述之一差360之一實例。 一旦數位線電壓425已穩定，則可將電容器205與數位線115-a隔離；例如，可改變字線電壓415使得撤銷啟動選擇元件220。因此，電容器205之隔離可基於數位線電壓已達到一臨限值之判定。隔離可包含中斷電容器205之一終端(例如，電容器底部215)與數位線115-a之間的一連接。在圖4之實例中，字線電壓415下降至低於一臨限值以撤銷啟動選擇元件220。因此，隔離電容器205可涉及撤銷啟動選擇元件220之字線110-a；然而，可使用其他隔離技術。在啟動感測元件125-a之前，可將電容器205與數位線115-a隔離。 感測元件125-a之啟動450可起始藉由感測元件125-a比較數位線電壓425與一參考電壓460。在一些實例中，參考電壓460可實質上為數位線電壓425-a與數位線電壓425-b之一平均值。感測元件125-a比較之精確度可依據感測窗455之大小而變化。例如，當參考電壓460與數位線425之間的距離較大時，感測元件125-a較不可能誤讀一經儲存邏輯狀態。在一些情況中，可藉由使用一大感測窗455增大此距離。因此，增大感測窗455之大小之感測技術(諸如在本文中描述之技術)與使用一較小感測窗455之感測技術比較時可改良讀取精確度。 可在藉由感測元件125-a之啟動450起始之比較程序期間修改數位線電壓425。例如，數位線電壓425-a可在經啟動感測元件125-a之操作期間被拉至一第一臨限電壓(例如，用於寫入電容器205之電壓)且數位線電壓425-b可被拉至一第二臨限電壓(例如，接地)。因為電容器205與數位線115-a隔離，故電容器底部電壓430可保持不變而非跟隨數位線電壓425。因此，電容器底部電壓430可視為浮動。即，可不考慮數位線電壓425之改變而維持跨電容器205之電壓。故當藉由電容器205儲存一邏輯1時，在感測元件125-a之啟動450之後跨電容器205之電壓可為電容器電壓435-b而非電容器電壓435-c。維持跨電容器205之一較低電壓可降低電容器205上之壓力，此繼而可增加單元105-a之壽命，如上文描述。 在一些情況中，在時序圖400中展示之讀取操作可損毀電容器205之初始狀態(例如，邏輯狀態)。因此，可重選單元105-a，此可包含重新施加字線電壓415，且電容器205可經重新初始化至其原始狀態，此可包含施加一寫入電壓445至板極210。 因此，時序圖400繪示在一讀取操作期間感測元件之啟動450之前一儲存元件(例如，電容器205)與一對應數位線(及相關聯感測元件)之隔離。此類型的時序方案可容許在一讀取操作期間施加之板極電壓(例如，讀取電壓440)大於在寫入操作期間施加之一板極電壓(例如，寫入電壓445)而不加壓力於單元。 在一替代方法中，可藉由修改板極電壓420而非字線電壓415而防止電容器205上之壓力。例如，可實質上在啟動感測元件125-a的同時降低板極電壓420。因為跨電容器205之電壓可係板極電壓420與數位線電壓425之間的一差，故在藉由感測操作修改數位線電壓425時降低板極電壓420可防止電容器205過度充電。 圖5繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之記憶體陣列100-a之一方塊圖500。記憶體陣列100-a可含有記憶體控制器140-a及記憶體單元105-b，其等可係參考圖1至圖2描述之記憶體控制器140及記憶體單元105之實例。記憶體控制器140-a可包含偏壓元件510及時序元件515，且可如在圖1至圖4中描述般操作記憶體陣列100-a。記憶體控制器140-a可與字線110-b、數位線115-b、感測元件125-b及板極210-a電子連通，其等可係參考圖1或圖2描述之字線110、數位線115、感測元件125及板極210之實例。記憶體陣列100-a亦可包含參考元件520及鎖存器525。記憶體陣列100-a之元件可彼此電子連通且可執行參考圖1至圖4描述之功能。在一些情況中，参考元件520、感測元件125-b及鎖存器525可係記憶體控制器140-a之元件。 記憶體控制器140-a可經組態以藉由施加電壓至字線110-b、板極210-a或數位線115-b而啟動該等各種節點。例如，偏壓元件510可經組態以施加一電壓以操作記憶體單元105-a以讀取或寫入記憶體單元105-a，如上文描述。在一些情況中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1描述。此可使記憶體控制器140-a能夠存取一或多個記憶體單元105。在一些情況中，記憶體控制器140-a可與一選擇元件電子連通且可操作以透過選擇元件選擇一單元。記憶體控制器140-a亦可操作以透過選擇元件取消選擇該單元以將一對應電容器與一對應感測元件(例如，感測元件125-b)隔離。在一些情況中，當電容器與感測元件隔離時，記憶體控制器140-a可啟動感測元件。 偏壓元件510亦可施加電壓至參考元件520以便產生感測元件125-b之一參考信號。另外，偏壓元件510可施加電壓用於感測元件125-b之操作。偏壓元件510可與時序元件515連通或協作。 偏壓元件510可促進將一電壓施加至與一鐵電電容器電子連通之一選擇元件之一字線110-b。例如，偏壓元件510可控制經施加至字線110-b之電壓之持續時間及量值。偏壓元件510亦可促進將字線110-b電壓降低至一第一臨限值。第一臨限值可係撤銷啟動對應於字線110-b之一選擇元件之一電壓值。在一些情況中，降低可基於達到或下降至低於第一臨限值之字線110-b之電壓，且可藉由時序元件515起始。在一些實例中，偏壓元件可促進將電壓重新施加至選擇元件之字線。偏壓元件510亦可促進將一電壓施加至電容器。施加可基於將電壓施加至字線110-b且可藉由時序元件515起始。在一些情況中，施加可基於將電壓重新施加至字線110-b。 在一些情況中，記憶體控制器140-a可使用時序元件515執行其操作。例如，時序元件515可控制各種字線110-b選擇或板極210-a偏壓之時序(包含用於切換及電壓施加之時序)以執行本文論述之記憶體功能(諸如讀取及寫入)。例如，時序元件515可判定一數位線之電壓已達到一臨限值且至少部分基於該判定(例如，藉由與偏壓元件510連通)促進一對應電容器之隔離。時序元件515亦可在已隔離電容器之後促進一相關聯感測元件(例如，感測元件125-b)之啟動。在此或其他實例中，時序元件515可判定將在何時重選一單元(例如，以用於重新初始化該單元)。例如，時序元件515可偵測感測元件之啟動且基於該偵測起始單元之重選。 在一些實例中，時序元件515可判定一字線110-b電壓已達到一第一臨限值且至少部分基於該判定促進電容器與感測元件隔離。時序元件515可判定數位線之電壓已達到一第二臨限值達一臨限時間且至少部分基於該判定促進字線110-b電壓之降低。在此或其他情況中，時序元件515可基於將一電壓施加至字線而起始將一電壓施加至電容器。 在一些實例中，時序元件515可基於將電壓重新施加至字線而促進將一電壓施加至電容器。時序元件515亦可在施加電壓至字線之後且在隔離感測元件之前起始將一第一電壓施加至電容器。在此或其他實例中，在感測元件電壓與一參考電壓之一比較之後，時序元件515可促進將第一電壓降低至一第二電壓。第二電壓可等於感測元件之電壓。在一些案例中，時序元件515可基於單元之實體特性而判定該比較之一時序。在一些情況中，時序元件515可控制偏壓元件510之操作。 參考元件520可包含各種元件來產生感測元件125-b之一參考信號。參考元件520可包含經具體組態以產生一參考信號之電路。在一些情況中，參考元件520可係其他鐵電記憶體單元105。在一些實例中，參考元件520可經組態以輸出具有在兩個感測電壓之間的一值之一電壓，如參考圖3描述。或參考元件520可經設計以輸出一虛擬接地電壓(即，約0 V)。 感測元件125-b可比較透過數位線115-b來自記憶體單元105-b之一信號與來自參考元件520之一參考信號。在判定邏輯狀態之後，感測元件接著可將輸出儲存於鎖存器525中，其中其可根據使用記憶體裝置(記憶體陣列100-a係其之一部分)之一電子裝置之操作而使用。在一些情況中，感測元件125-b係一感測放大器。 圖6繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一系統600。系統600包含一裝置605，其可係或包含一印刷電路板來連接或實體支撐各種元件。裝置605包含一記憶體陣列100-b，其可係參考圖1及圖5描述之記憶體陣列100之一實例。記憶體陣列100-b可含有記憶體控制器140-b及(若干)記憶體單元105-c，其等可係參考圖1及圖5描述之記憶體控制器140及參考圖1、圖2至圖5描述之記憶體單元105之實例。裝置605亦可包含一處理器610、BIOS元件615、(若干)周邊元件620及輸入/輸出控制元件625。裝置605之元件可透過匯流排630彼此電子連通。 處理器610可經組態以透過記憶體控制器140-b操作記憶體陣列100-b。在一些情況中，處理器610可執行參考圖1及圖5描述之記憶體控制器140之功能。在其他情況中，記憶體控制器140-b可經整合至處理器610中。處理器610可係一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體元件，或其可係此等類型之元件之一組合，且處理器610可執行本文描述之各種功能，包含在一感測元件(例如，一感測放大器)之啟動之前將一儲存元件與其對應數位線隔離。例如，處理器610可經組態以執行儲存於記憶體陣列100-b中之電腦可讀指令以引起裝置605執行各種功能或任務。 BIOS元件615可係包含經操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體元件，其可初始化且運行系統600之各種硬體元件。BIOS元件615亦可管理處理器610與各種元件(例如，周邊元件620、輸入/輸出控制元件625等)之間的資料流。BIOS元件615可包含經儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。 (若干)周邊元件620可係經整合至裝置605中之任何輸入或輸出裝置，或此等裝置之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、USB控制器、一串列或並列埠或周邊卡槽(諸如周邊元件互連(PCI)或加速圖形埠(AGP)槽)。 輸入/輸出控制元件625可管理處理器610與(若干)周邊元件620、輸入635裝置或輸出640裝置之間的資料連通。輸入/輸出控制元件625亦可管理未經整合至裝置605中之周邊設備。在一些情況中，輸入/輸出控制元件625可表示至外部周邊設備之一實體連接或埠。 輸入635可表示裝置605外部之一裝置或信號，其提供輸入至裝置605或裝置605之元件。此可包含一使用者介面或與其他裝置或其他裝置之間的介面。在一些情況中，輸入635可係經由(若干)周邊元件620與裝置605介接或可藉由輸入/輸出控制元件625管理之一周邊設備。 輸出640裝置可表示裝置605外部之一裝置或信號，其經組態以從裝置605或裝置605之元件之任一者接收輸出。輸出640裝置之實例可包含一顯示器、音頻揚聲器、一印刷裝置、另一處理器或印刷電路板等。在一些情況中，輸出640可係經由(若干)周邊元件620與裝置605介接或可藉由輸入/輸出控制元件625管理之一周邊設備。 記憶體控制器140-b、裝置605及記憶體陣列100-b之元件可由經設計以執行其等功能之電路組成。此可包含經組態以執行本文描述之功能之各種電路元件，例如，導電線、電晶體、電容器、電感器、電阻器、放大器或其他作用或非作用元件。 圖7展示一流程圖，其繪示根據本發明之各種實施例之用於具有數位線隔離之記憶體單元感測之一方法700。方法700之操作可藉由如參考圖1至圖6描述之一記憶體陣列100實施。例如，可藉由一記憶體控制器140執行方法700之操作，如參考圖1、圖5及圖6描述。在一些實例中，一記憶體控制器140可執行一組碼來控制記憶體陣列100之功能元件以執行下文描述之功能。另外或替代地，記憶體控制器140可使用專用硬體來執行下文描述之功能。 在方塊705，方法可包含使用一選擇元件選擇一鐵電記憶體單元，該選擇元件與該鐵電記憶體單元之鐵電電容器電子連通，如參考圖1至圖6描述。在一些情況中，選擇鐵電記憶體單元包含啟動選擇元件之一字線。在選擇之前，可將鐵電電容器初始化至一第一狀態或一第二狀態。在特定實例中，可藉由偏壓元件510執行或促進方塊705之操作，如參考圖5及圖6描述。 在方塊710，方法可包含將鐵電記憶體單元之鐵電電容器與與選擇元件電子連通之一感測放大器隔離，如參考圖1至圖6描述。在一些情況中，可判定選擇元件與感測放大器之間的一數位線之一電壓已達到一臨限值。在此等情況中，可至少部分基於判定隔離鐵電電容器。在一些實例中，隔離鐵電電容器包含中斷鐵電電容器之一終端(例如，電容器底部)與選擇元件之數位線之間的一連接。例如，可藉由撤銷啟動選擇元件之字線而隔離鐵電電容器。在特定實例中，可藉由偏壓元件510執行或促進方塊710之操作，如參考圖5及圖6描述。 在方塊715，方法可包含在鐵電電容器與感測放大器隔離時啟動感測放大器，如參考圖1至圖6描述。在一些情況中，在隔離鐵電電容器之後啟動感測放大器。啟動感測放大器可包含修改選擇元件與感測放大器之間的數位線之一電壓。在一些情況中，可在感測放大器啟動之後不考慮數位線之電壓而維持跨鐵電電容器之一電壓。在一些實例中，啟動感測放大器後可進行鐵電記憶體單元之重選。在此等情況中，重選可基於感測放大器之啟動。另外，可將鐵電電容器重新初始化至第一狀態或第二狀態。在特定實例中，可藉由偏壓元件510執行或促進方塊715之操作，如參考圖5及圖6描述。 圖8展示一流程圖，其繪示根據本發明之各種實施例之用於具有數位線隔離之記憶體單元感測之一方法800。方法800之操作可藉由如參考圖1至圖6描述之一記憶體陣列100實施。例如，可藉由一記憶體控制器140執行方法800之操作，如參考圖1、圖5及圖6描述。在一些實例中，一記憶體控制器140可執行一組碼來控制記憶體陣列100之功能元件以執行下文描述之功能。另外或替代地，記憶體控制器140可使用專用硬體來執行下文描述之功能。 在方塊805，方法可包含施加一電壓至與一鐵電電容器及一感測放大器電子連通之一選擇元件之一字線，如參考圖1至圖6描述。在一些實例中，可至少部分基於施加電壓至字線而施加一電壓至鐵電電容器(例如，至板極)。在一些情況中，在施加電壓之前可將鐵電電容器初始化至一第一或第二狀態。在此等案例中，可施加一電壓至字線且可施加一電壓(例如，一寫入電壓)至鐵電電容器(例如，在板極處)。在特定實例中，可藉由偏壓元件510執行或促進方塊805之操作，如參考圖5及圖6描述。 在方塊810，方法可包含降低字線之電壓(例如，至一第一臨限值，諸如一撤銷啟動值)。可至少部分基於字線之電壓之降低而將鐵電電容器與感測放大器隔離(例如，可至少部分基於達到第一臨限值之電壓而隔離鐵電電容器)，如參考圖1至圖6描述。在一些實例中，可判定選擇元件之數位線電壓已達到一第二臨限值達一臨限時間。在此一案例中，字線電壓之降低可至少部分基於判定數位線電壓已達到第二臨限值。可不考慮字線電壓之降低而維持選擇元件數位線之電壓。在一些情況中，可在施加電壓至字線之後且在隔離感測放大器之前施加一第一電壓至鐵電電容器(例如，在板極處)。在此等情況中，在比較感測放大器之電壓與參考電壓之後可將第一電壓修改(例如，降低)至一第二電壓。第二電壓可等於感測放大器之電壓。在特定實例中，可藉由偏壓元件510執行或促進方塊810之操作，如參考圖5及圖6描述。 在方塊815，方法可包含在隔離鐵電電容器時比較感測放大器之一電壓與一參考電壓，如參考圖1至圖6描述。在一些實例中，比較之時序可至少部分基於鐵電記憶體單元之一實體特性。在特定實例中，可藉由偏壓元件510執行或促進方塊815之操作，如參考圖5及圖6描述。 因此，方法700及800可提供具有儲存元件隔離之記憶體單元感測。應注意，方法700及800描述可能的實施方案，且操作及步驟可經重新配置或以其他方式經修改使得其他實施方案係可能的。在一些實例中，可組合來自方法700及800之兩個或兩個以上態樣。 本文之描述提供實例且不限制發明申請專利範圍中陳述之範疇、適用性或實例。在不脫離本發明之範疇的情況下可對所論述之元件之功能及配置進行改變。各種實例可視情況省略、替換或添加各種程序或元件。又，可在其他實例中組合關於一些實例描述之特徵。 本文陳述之描述以及附圖描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之所有實例。如本文使用之術語「實例」及「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式出於提供對所描述技術之理解而包含具體細節。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以避免模糊所描述實例之概念。 在附圖中，類似元件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加破折號及區分類似元件之第二標籤來區分相同類型之各種元件。當在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似元件之任一者，而無關於第二參考標籤。 可使用各種不同科技及技術之任一者來表示本文描述之資訊及信號。例如，可藉由電壓、電流、電磁波、磁場或磁性微粒、光場或光學微粒或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，熟習此項技術者將理解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。 如本文使用，術語「虛擬接地」係指保持在約零伏特(0 V)之一電壓但不與接地直接連接之一電路之一節點。因此，一虛擬接地之電壓可臨時波動且在穩定狀態返回至約0 V。可使用各種電子電路元件來實施一虛擬接地，諸如由運算放大器及電阻器構成之一分壓器。其他實施方案亦係可能的。 術語「電子連通」係指元件之間的一關係，其支援元件之間的電子流。此可包含元件之間的一直接連接或可包含中間元件。電子連通中之元件可係主動交換之電子或信號(例如，在一通電電路中)或可不係主動交換之電子或信號(例如，在一斷電電路中)，但可經組態且可操作以在使一電路通電之後交換電子或信號。藉由實例，經由一開關(例如，一電晶體)實體連接之兩個元件電子連通，而不管開關之狀態(即，斷開或閉合)為何。術語「隔離」係指元件之間的一關係，其不支援元件之間的電子流。例如，藉由一開關實體連接之兩個元件可在開關斷開時彼此隔離。 本文論述之裝置(包含記憶體陣列100)可形成在一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可係一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)之摻雜控制基板或基板之子區域之導電率。可藉由離子植入或藉由任何其他摻雜方法在基板之初始形成或生長期間執行摻雜。 本文論述之一或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一三終端裝置。該等終端可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由施加一電壓至閘極而控制通道導電率。例如，分別施加一正電壓或一負電壓至一n型FET或一p型FET可導致通道變得導電。當施加大於或等於一電晶體之臨限電壓之一電壓至電晶體閘極時，可「開啟」或「啟動」電晶體。當施加小於電晶體之臨限電壓之一電壓至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。 結合本文之揭示內容描述之各種闡釋性方塊、元件及模組可使用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體元件或其等之任何組合而實施或執行。一通用處理器可係一微處理器，但在替代例中，處理器可係任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，DSP及微處理器之一組合、多個微處理器、結合DSP核心之一或多個微處理器或任何其他此組態)。 可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施本文描述之功能。若實施於藉由一處理器執行之軟體中，該等功能可作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由該電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用藉由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施上文描述之功能。實施功能之特徵亦可實體定位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。又，如本文使用(包含在發明申請專利範圍中)，如在一項目清單(例如，以諸如「…之至少一者」或「…之一或多者」片語開始之一項目清單)中使用之「或」指示一包含清單，使得例如A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。 電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，包含促進一電腦程式從一個位置傳送至另一位置之任何媒體。一非暫時性儲存媒體可係可藉由一通用或專用電腦存取之任何可用媒體。藉由實例但非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電子可抹除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置、或可用於攜載或儲存呈指令或資料結構形式之所需程式碼構件且可藉由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。 又，任何連接被適當地稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線技術從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線技術包含於媒體之定義中。如在本文中使用之磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟磁碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟使用雷射光學地重現資料。上文之組合亦包含於電腦可讀媒體之範疇內。 提供本文之描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者可容易地明白對本發明之各種修改，且在不背離本發明之範疇之情況下，在本文中定義之一般原理可適用於其他變體。因此，本發明不限於在本文中描述之實例及設計，而應符合與本文中揭示之原則及新穎特徵一致之最廣範疇。
100‧‧‧記憶體陣列
100-a‧‧‧記憶體陣列
100-b‧‧‧記憶體陣列
105‧‧‧記憶體單元
105-a‧‧‧鐵電記憶體單元
105-b‧‧‧記憶體單元
105-c‧‧‧記憶體單元
110‧‧‧字線
110-a‧‧‧字線
110-b‧‧‧字線
115‧‧‧數位線
115-a‧‧‧數位線
115-b‧‧‧數位線
120‧‧‧列解碼器
125‧‧‧感測元件
125-a‧‧‧感測元件
125-b‧‧‧感測元件
130‧‧‧行解碼器
135‧‧‧輸入/輸出
140‧‧‧記憶體控制器
140-a‧‧‧記憶體控制器
140-b‧‧‧記憶體控制器
200‧‧‧電路
205‧‧‧電容器
210‧‧‧板極
210-a‧‧‧板極
215‧‧‧電容器底部
220‧‧‧選擇元件
225‧‧‧參考元件
300‧‧‧磁滯曲線
300-a‧‧‧磁滯曲線
300-b‧‧‧磁滯曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態
305-c‧‧‧電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態
310-c‧‧‧電荷狀態
310-d‧‧‧電荷狀態
315‧‧‧正電壓
320‧‧‧路徑
325‧‧‧負電壓
330‧‧‧路徑
335-a‧‧‧電壓
335-b‧‧‧電壓
340‧‧‧路徑
345‧‧‧路徑
350-a‧‧‧電壓
350-b‧‧‧電壓
355-a‧‧‧電壓
355-b‧‧‧電壓
360-a‧‧‧差
360-b‧‧‧差
400‧‧‧時序圖
405‧‧‧電壓軸
410‧‧‧時間軸
415‧‧‧字線電壓
420‧‧‧板極電壓
425-a‧‧‧數位線電壓
425-b‧‧‧數位線電壓
430-a‧‧‧電容器底部電壓
430-b‧‧‧電容器底部電壓
435-a‧‧‧電容器電壓
435-b‧‧‧電容器電壓
435-c‧‧‧電容器電壓
440‧‧‧讀取電壓
445‧‧‧寫入電壓
450‧‧‧啟動
455‧‧‧感測窗
460‧‧‧參考電壓
500‧‧‧方塊圖
510‧‧‧偏壓元件
515‧‧‧時序元件
520‧‧‧參考元件
525‧‧‧鎖存器
600‧‧‧系統
605‧‧‧裝置
610‧‧‧處理器
615‧‧‧基本輸入/輸出系統(BIOS)元件
620‧‧‧周邊元件
625‧‧‧輸入/輸出控制元件
630‧‧‧匯流排
635‧‧‧輸入
640‧‧‧輸出
700‧‧‧方法
705‧‧‧方塊
710‧‧‧方塊
715‧‧‧方塊
800‧‧‧方法
805‧‧‧方塊
810‧‧‧方塊
815‧‧‧方塊
本文之揭示內容係指且包含下列圖： 圖1繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一例示性記憶體陣列； 圖2繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一記憶體單元之一例示性電路； 圖3繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一鐵電記憶體單元之例示性磁滯曲線； 圖4繪示根據本發明之各種實施例之用於操作支援具有儲存元件隔離之感測之一鐵電記憶體單元之一圖； 圖5繪示根據本發明之各種實施例之支援具有儲存元件隔離之記憶體單元感測之一記憶體陣列； 圖6繪示根據本發明之各種實施例之包含支援具有數位線隔離之記憶體單元感測之一記憶體陣列之一系統；及 圖7至圖8係繪示根據本發明之各種實施例之用於具有數位線隔離之記憶體單元感測之一或若干方法之流程圖。
100‧‧‧記憶體陣列
105‧‧‧記憶體單元
110‧‧‧字線
115‧‧‧數位線
120‧‧‧列解碼器
125‧‧‧感測元件
130‧‧‧行解碼器
135‧‧‧輸入/輸出
140‧‧‧記憶體控制器

Claims (20)

  1. 一種操作一鐵電記憶體單元之方法，其包括： 使用與該鐵電記憶體單元之一鐵電電容器電子連通之一選擇元件來選擇該鐵電記憶體單元； 將該鐵電記憶體單元之該鐵電電容器與與該選擇元件電子連通之一感測放大器隔離；及 在該鐵電電容器與該感測放大器隔離時啟動該感測放大器。
  2. 如請求項1之方法，其進一步包括： 判定該選擇元件與該感測放大器之間的一數位線之一電壓亦達到一臨限值，其中至少部分基於該判定隔離該鐵電電容器。
  3. 如請求項1之方法，其中使用該選擇元件來選擇該鐵電記憶體單元包括啟動該選擇元件之一字線，且其中隔離該鐵電電容器包括撤銷啟動該字線。
  4. 如請求項1之方法，其中隔離該鐵電電容器包括： 中斷該鐵電電容器之一終端與該選擇元件之數位線之間的一連接。
  5. 如請求項1之方法，其中啟動該感測放大器包括： 修改該選擇元件與該感測放大器之間的一數位線之一電壓；及 不考慮該數位線之該電壓而維持跨該鐵電電容器之一電壓。
  6. 如請求項1之方法，其進一步包括： 將該鐵電電容器初始化至一第一狀態或一第二狀態。
  7. 如請求項1之方法，其進一步包括： 重選該鐵電記憶體單元，其中該重選至少部分基於該感測放大器之該啟動；及 將該鐵電電容器重新初始化至一第一狀態或一第二狀態。
  8. 如請求項1之方法，其中在隔離該鐵電電容器之後啟動該感測放大器。
  9. 一種操作包括一鐵電電容器及一選擇元件之一鐵電記憶體單元之方法，該方法包括： 施加一電壓至該選擇元件之一字線，其中該選擇元件與該鐵電電容器及一感測放大器電子連通； 降低該字線之該電壓，其中至少部分基於該字線之該電壓之該降低而將該鐵電電容器與該感測放大器隔離；及 當隔離該鐵電電容器時比較該感測放大器之一電壓與一參考電壓。
  10. 如請求項9之方法，其進一步包括： 判定該選擇元件之一數位線之一電壓已達到一臨限值達一臨限時間，其中至少部分基於判定該數位線之該電壓已達到該臨限值而降低該數位線之該電壓。
  11. 如請求項9之方法，其進一步包括： 可至少部分基於施加該電壓至該字線而施加一電壓至該鐵電電容器。
  12. 如請求項9之方法，其進一步包括： 不考慮該字線之該電壓之該降低而維持該選擇元件之一數位線之一電壓。
  13. 如請求項9之方法，其進一步包括： 啟動該選擇元件；及 至少部分基於該選擇元件之該啟動而施加一電壓至該鐵電電容器，其中施加該電壓至該鐵電電容器將該鐵電電容器初始化至一第一狀態或一第二狀態。
  14. 如請求項9之方法，其進一步包括： 重新施加該電壓至該選擇元件之該字線；及 至少部分基於將該電壓重新施加至該字線而施加一電壓至該鐵電電容器，其中施加該電壓至該鐵電電容器將該鐵電電容器還原至一第一狀態或一第二狀態。
  15. 如請求項9之方法，其進一步包括： 在施加該電壓至該字線之後且在隔離該感測放大器之前施加一第一電壓至該鐵電電容器；及 在比較該感測放大器之該電壓與該參考電壓之後將該第一電壓降低至一第二電壓。
  16. 如請求項15之方法，其中該第二電壓等於該感測放大器之該電壓。
  17. 如請求項9之方法，其進一步包括： 至少部分基於該鐵電記憶體單元之一實體特性而判定比較該感測放大器之該電壓與該參考電壓之一時序。
  18. 一種電子記憶體設備，其包括： 一鐵電記憶體單元，其包括與一選擇元件電子連通之一鐵電電容器； 一感測放大器，其與該選擇元件電子連通；及 一控制器，其與該選擇元件及該感測放大器電子連通，其中該控制器可操作以： 透過該選擇元件選擇該鐵電記憶體單元； 透過該選擇元件取消選擇該鐵電記憶體單元以將該鐵電電容器與該感測放大器隔離；及 在該鐵電電容器與該感測放大器隔離時啟動該感測放大器。
  19. 如請求項18之電子記憶體設備，其中該選擇元件包括與該感測放大器電子連通之一電晶體及一數位線，且其中該控制器可操作以： 啟動該電晶體之一字線以選擇該鐵電記憶體單元；及 當該數位線之一電壓達到一臨限值時撤銷啟動該電晶體之該字線以取消選擇該鐵電電容器。
  20. 如請求項18之電子記憶體設備，其中該控制器可操作以： 在隔離該鐵電電容器時比較該感測放大器之一電壓與一參考電壓，其中該比較之一時序至少部分基於該鐵電記憶體單元之一實體特性。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110400585A (zh) * 2018-04-25 2019-11-01 美光科技公司 感测存储器单元
US11221797B2 (en) 2018-12-21 2022-01-11 Micron Technology, Inc. Domain-based access in a memory device
US11594272B2 (en) 2018-04-25 2023-02-28 Micron Technology, Inc. Sensing a memory cell

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899073B2 (en) * 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory
US10529410B2 (en) * 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US10762944B2 (en) 2017-12-18 2020-09-01 Micron Technology, Inc. Single plate configuration and memory array operation
US10381101B2 (en) * 2017-12-20 2019-08-13 Micron Technology, Inc. Non-contact measurement of memory cell threshold voltage
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10566052B2 (en) * 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10636469B2 (en) 2018-05-09 2020-04-28 Micron Technology, Inc. Cell voltage accumulation discharge
US11017831B2 (en) 2019-07-15 2021-05-25 Micron Technology, Inc. Ferroelectric memory cell access
US20240212736A1 (en) * 2022-12-22 2024-06-27 Micron Technology, Inc. Word line charge integration

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1340340C (en) 1987-06-02 1999-01-26 Joseph T. Evans, Jr. Non-volatile memory circuit using ferroelectric capacitor storage element
KR100297874B1 (ko) * 1997-09-08 2001-10-24 윤종용 강유전체랜덤액세스메모리장치
US5880989A (en) * 1997-11-14 1999-03-09 Ramtron International Corporation Sensing methodology for a 1T/1C ferroelectric memory
JP3813715B2 (ja) * 1997-11-18 2006-08-23 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法
JP4421009B2 (ja) * 1999-06-02 2010-02-24 株式会社東芝 強誘電体メモリ
KR100335133B1 (ko) * 2000-01-28 2002-05-04 박종섭 불휘발성 강유전체 메모리 장치 및 그에 따른 구동방법
JP2002008390A (ja) * 2000-06-16 2002-01-11 Fujitsu Ltd 冗長セルを有するメモリデバイス
US6924997B2 (en) * 2000-09-25 2005-08-02 Symetrix Corporation Ferroelectric memory and method of operating same
JP3728194B2 (ja) * 2000-09-26 2005-12-21 沖電気工業株式会社 読み出し回路
KR100379513B1 (ko) * 2000-10-24 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
KR100379520B1 (ko) * 2000-11-16 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 구동방법
JP3856424B2 (ja) * 2000-12-25 2006-12-13 株式会社東芝 半導体記憶装置
JP2005503632A (ja) * 2001-04-19 2005-02-03 三洋電機株式会社 強誘電体メモリおよびその動作方法
US6804140B2 (en) 2002-04-17 2004-10-12 Macronix International Co., Ltd. Capacitance sensing method of reading a ferroelectric RAM
KR100512168B1 (ko) 2002-09-11 2005-09-02 삼성전자주식회사 미소 전압차를 감지하는 감지증폭기 및 감지 증폭 방법
US6898104B2 (en) 2002-11-12 2005-05-24 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor memory with sense amplifier
JP2004303293A (ja) * 2003-03-28 2004-10-28 Seiko Epson Corp 強誘電体記憶装置のデータ読み出し方法及び強誘電体記憶装置
JP2006228291A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP4295253B2 (ja) * 2005-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 強誘電体記憶装置
JP4637865B2 (ja) * 2007-01-31 2011-02-23 株式会社日立製作所 半導体記憶装置
EP2149884B1 (en) * 2007-05-18 2013-06-19 Fujitsu Semiconductor Limited Semiconductor memory
DE102010007629B4 (de) * 2010-02-11 2013-08-14 Texas Instruments Deutschland Gmbh Integrierte Schaltung mit einem FRAM-Speicher und Verfahren zum Gewähren eines Lesezugriffs auf einen FRAM-Speicher
US8310856B2 (en) * 2010-06-09 2012-11-13 Radiant Technology Ferroelectric memories based on arrays of autonomous memory bits
JP2013531860A (ja) 2010-06-10 2013-08-08 モサイド・テクノロジーズ・インコーポレーテッド センス増幅器およびビット線分離を備える半導体メモリデバイス
US8300446B2 (en) * 2010-12-13 2012-10-30 Texas Instruments Incorporated Ferroelectric random access memory with single plate line pulse during read
US8477522B2 (en) * 2010-12-30 2013-07-02 Texas Instruments Incorporated Ferroelectric memory write-back
KR20130022540A (ko) * 2011-08-25 2013-03-07 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
US20140029326A1 (en) * 2012-07-26 2014-01-30 Texas Instruments Incorporated Ferroelectric random access memory with a non-destructive read
US8867256B2 (en) * 2012-09-25 2014-10-21 Palo Alto Research Center Incorporated Systems and methods for writing and non-destructively reading ferroelectric memories

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110400585A (zh) * 2018-04-25 2019-11-01 美光科技公司 感测存储器单元
US11594272B2 (en) 2018-04-25 2023-02-28 Micron Technology, Inc. Sensing a memory cell
US11520529B2 (en) 2018-12-21 2022-12-06 Micron Technology, Inc. Signal development caching in a memory device
US11340833B2 (en) 2018-12-21 2022-05-24 Micron Technology, Inc. Systems and methods for data relocation using a signal development cache
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device
US11372595B2 (en) 2018-12-21 2022-06-28 Micron Technology, Inc. Read broadcast operations associated with a memory device
TWI762840B (zh) * 2018-12-21 2022-05-01 美商美光科技公司 電子設備及用於記憶體裝置中之多工信號開發之方法
US11221797B2 (en) 2018-12-21 2022-01-11 Micron Technology, Inc. Domain-based access in a memory device
US11656801B2 (en) 2018-12-21 2023-05-23 Micron Technology, Inc. Systems and methods for data relocation using a signal development cache
US11669278B2 (en) 2018-12-21 2023-06-06 Micron Technology, Inc. Page policies for signal development caching in a memory device
US11693599B2 (en) 2018-12-21 2023-07-04 Micron Technology, Inc. Domain-based access in a memory device
US11709634B2 (en) 2018-12-21 2023-07-25 Micron Technology, Inc. Multiplexed signal development in a memory device
US11726714B2 (en) 2018-12-21 2023-08-15 Micron Technology, Inc. Content-addressable memory for signal development caching in a memory device
US11934703B2 (en) 2018-12-21 2024-03-19 Micron Technology, Inc. Read broadcast operations associated with a memory device
US11989450B2 (en) 2018-12-21 2024-05-21 Micron Technology, Inc. Signal development caching in a memory device

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