TWI623935B - 用於記憶體單元之接地參考架構 - Google Patents

Abstract

本發明闡述用於操作一或若干鐵電記憶體單元之方法、系統及裝置。在一數位線電壓感測操作中，可採用一接地參考架構。可將一正電壓施加至一記憶體單元；且在該單元之數位線之一電壓已達到一臨限值之後，可施加一負電壓以致使該等數位線電壓在一讀取操作之前以接地為中心。在另一實例中，可將一第一電壓施加至一記憶體單元，且然後可將等於該第一電壓之一反相之一第二電壓施加至與該記憶體單元之一數位線進行電子通信之一參考電容器，以致使該等數位線電壓在一讀取操作之前以接地為中心。

Description

用於記憶體單元之接地參考架構

以下內容一般而言係關於記憶體裝置，且更具體而言係關於用於一鐵電記憶體單元之一接地參考架構。 記憶體裝置廣泛地用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及諸如此類。資訊藉由程式化一記憶體裝置之不同狀態而儲存。舉例而言，二進制裝置具有兩種狀態，通常由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存多於兩種狀態。為存取所儲存資訊，電子裝置可讀取或感測記憶體裝置中之所儲存狀態。為儲存資訊，電子裝置可寫入或程式化記憶體裝置中之狀態。 存在各種類型之記憶體裝置，該等記憶體裝置包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體及其他記憶體裝置。記憶體裝置可係揮發性或非揮發性的。非揮發性記憶體(例如，快閃記憶體)甚至在缺少一外部電源之情況下亦可儲存資料達延長之時間週期。揮發性記憶體裝置(例如，DRAM)可隨時間失去其所儲存狀態，除非該等揮發性記憶體裝置藉由一外部電源而週期性地再新。一二進制記憶體裝置可係一揮發性記憶體裝置之一實例且可藉由對一電容器進行充電或放電而儲存一邏輯狀態。然而，一經充電電容器可隨時間透過漏電電流而放電，從而導致所儲存資訊之損失。揮發性記憶體之某些特徵可提供效能優點，諸如較快讀取或寫入速度，而非揮發性記憶體之特徵(諸如，在不需要週期性再新之情況下儲存資料之能力)可係有利的。 FeRAM可使用與揮發性記憶體類似之裝置構造，但可具有非揮發性性質，此歸因於使用一鐵電電容器作為一儲存裝置。因此，與其他非揮發性及揮發性記憶體裝置相比，FeRAM裝置可具有經改良效能。FeRAM感測架構可依賴於一非零參考電壓以與一數位線電壓相比較以便判定一記憶體單元中所儲存之一狀態。然而，使用一非零參考電壓可無法適應數位線電壓中之變化且在讀取操作中可進一步引入誤差。

交叉參考 本專利申請案主張維梅爾卡蒂(Vimercati)等人於2016年3月1日提出申請且受讓於其受讓人之美國專利申請案第15/057,914號之優先權，該美國專利申請案標題為「用於記憶體單元之接地參考架構(Ground Reference Scheme for a Memory Cell)」、，其以引用方式明確地併入本文中。 一記憶體裝置可使用一接地參考架構來增加一數位線電壓感測操作之可靠性。本文中所闡述之接地參考架構可採用致使一數位線之可能讀取電壓(亦即，表示一記憶體單元之一邏輯「1」或一邏輯「0」之電壓)以接地為中心之技法。因此，在一讀取操作期間所感測之數位線電壓可被輸入至一感測放大器且與一接地參考相比較。在缺少接地參考架構之情況下，可需要比較數位線在一讀取操作期間之電壓與某一非零值，該非零值對於不同單元或陣列或者兩者可係不同的。因此，與一非零值之比較可產生對數位線變化較敏感且因此較易於出現更多錯誤之一讀取操作。 以實例方式，可將一正電壓施加至一記憶體單元之一鐵電電容器之一極板，且該單元可經選擇以將鐵電電容器放電至一數位線。一旦已過去一特定時間或一旦數位線電壓已達到一特定臨限值，便可將一負電壓施加至鐵電電容器之極板。負電壓之施加可致使數位線電壓降低，使得表示記憶體單元之邏輯狀態(亦即，一邏輯「1」或「0」)的數位線之兩個可能值以零伏為中心。數位線之電壓然後可被讀取且與等於零伏之一參考電壓相比較。舉例而言，一正數位線電壓可表示一邏輯「1」，而一負數位線電壓可表示一邏輯「0」。 一接地參考架構之益處亦可在不需要一負電壓源之情況下達成。舉例而言，包含一參考電容器之一參考電路可與一記憶體單元一起使用。可選擇記憶體單元且將一電壓施加至記憶體單元之一電容器之極板，同時(或幾乎同時)，可將該電壓之一反相施加至參考電容器。單元中所儲存之電荷可轉移至數位線，而參考電容器可自數位線汲取所儲存電荷。因此，如下文所闡述，參考電容器可自數位線移除一電荷且致使表示記憶體單元之邏輯狀態(亦即，一邏輯「1」或「0」)的數位線之兩個可能值以零伏為中心。因此可達成上文所論述之接地參考架構之益處。 以下在一記憶體陣列之內容脈絡中進一步闡述以上所介紹之本發明之特徵。然後參考可用於一接地參考架構之電路而闡述特定實例。參考與用於一記憶體單元之一或若干接地參考架構相關之設備圖、系統圖及流程圖進一步圖解說明及闡述本發明之此等及其他特徵。 圖1圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一實例性記憶體陣列100。記憶體陣列100亦可稱為一電子記憶體設備。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。每一記憶體單元105可係可程式化的以儲存表示為一邏輯「0」及一邏輯「1」之兩種狀態。在某些情形中，記憶體單元105經組態以儲存多於兩種邏輯狀態。一記憶體單元105可包含一電容器以儲存表示可程式化狀態之一電荷；舉例而言，一經充電電容器及一未充電電容器可分別表示兩種邏輯狀態。DRAM構造通常可使用此一設計，且所採用之電容器可包含具有線性電極化性質之一介電材料。相比而言，一鐵電記憶體單元可包含具有一鐵電作為介電材料之一電容器。一鐵電電容器之電荷之不同位準可表示不同邏輯狀態。鐵電材料具有非線性極化性質；以下論述一鐵電記憶體單元105之某些細節及優點。 可藉由啟動或選擇適當字線110或數位線115 (其亦可稱為存取線)而對記憶體單元105執行諸如讀取及寫入等操作。啟動或選擇一字線110或一數位線115可包含將一電壓施加至各別線。在某些情形中，一數位線115可稱為一位元線。字線110及數位線115由導電材料製成。舉例而言，字線110及數位線115可由諸如銅、鋁、金、鎢或諸如此類之金屬製成。根據圖1之實例，記憶體單元105之每一列連接至一單個字線110，且記憶體單元105之每一行連接至一單個數位線115。藉由啟動(亦即，將一電壓施加至)字線110中之一者及數位線115中之一者，可在其交叉點處存取一單個記憶體單元105。一字線110與數位線115之交叉點可稱為一記憶體單元之一位址。 在某些構造中，一單元之邏輯儲存裝置(例如，一電容器)可藉由一選擇組件而與數位線電隔離。字線110可連接至且可控制選擇組件。舉例而言，選擇組件可係一電晶體，且字線110可連接至電晶體之閘極。啟動字線110產生一記憶體單元105之電容器與其對應數位線115之間的一電連接。然後可存取數位線以讀取或寫入記憶體單元105。 存取記憶體單元105可透過一列解碼器120及一行解碼器130而控制。在某些實例中，一列解碼器120自記憶體控制器140接收一列位址且基於所接收列位址而啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。因此，藉由啟動一字線110及一數位線115，可存取記憶體單元105。舉例而言，記憶體陣列100可藉由啟動DL_1及WL_3而存取記憶體單元105。 在進行存取後，記憶體單元105旋即可被感測組件125讀取或感測以判定記憶體單元105之所儲存狀態。舉例而言，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可放電至對應數位線115上，從而在數位線115上感應出一電壓。數位線115之電壓可輸入至感測組件125，其中可比較數位線115之電壓與一參考電壓。相對於包含一鐵電電容器之一記憶體單元105，讀取記憶體單元可包含偏壓(例如，將一電壓施加至)鐵電電容器之一極板。 感測組件125可包含各種電晶體或放大器以偵測及放大信號中之一差異，此可稱為鎖存。感測組件125可包含接收並比較一數位線115之一電壓與一參考電壓之一感測放大器。感測放大器之輸出可至少部分地基於該比較而被驅動為一較高(例如，一正)或較低(例如，負或接地)供應電壓。舉例而言，若數位線115具有比參考電壓高之一電壓，則感測放大器輸出可被驅動為一正供應電壓。在某些情形中，感測放大器另外可將數位線115之輸出驅動為供應電壓。感測組件125然後可鎖存感測放大器之輸出及/或數位線115之電壓，此可用於判定記憶體單元105中之所儲存狀態為一邏輯「1」。另一選擇為，若數位線115具有比參考電壓低之一電壓，則感測放大器輸出可被驅動為一負或接地電壓。感測組件125然後可鎖存感測放大器之輸出，此可用於判定記憶體單元105中之所儲存狀態為一邏輯「0」。記憶體單元105之所偵測邏輯狀態然後可作為輸出135透過行解碼器130而輸出。 記憶體陣列100可使用任何或幾乎任何電壓作為一參考電壓，且感測組件125可比較一數位線115之一電壓與參考電壓以判定記憶體單元105之一邏輯狀態。但藉由選擇記憶體單元105而導致的數位線115上之電壓之量值可基於多種因素而變化，該等因素包含所儲存狀態(亦即，邏輯「1」或邏輯「0」)、鐵電電容器之特性、一所施加讀取電壓及諸如此類。由於此等變化，因此一所感測電壓在量值上可相對接近參考電壓，此可降低感測裕量(亦即，表示一邏輯「1」或「0」之一數位線電壓與一參考電壓之間的「裕量」)。此可致使讀取電路變得較感測且因此較複雜以便準確地讀取記憶體單元105之狀態；或一小感測裕量可增加讀取誤差。此外，電壓參考自身中可存在一誤差。舉例而言，一供應電壓、溫度、用作一參考線之一數位線115之特性(例如，長度、跡線寬度等)、記憶體單元105 (例如，寄生元件)之特性等之變化可影響(例如，增加或降低)一參考線上之一電壓之量值。若參考電壓藉由使用其他記憶體單元105而產生，則記憶體單元105之一鐵電電容器之特性可進一步影響參考線上所產生之所得電壓。 與使用一非零參考相關聯之額外問題可包含參考數位線115自身之充電(例如，寄生電路元件可影響所得參考電壓)及施加至一記憶體單元105之一極板之讀取電壓中之誤差(例如，一較高極板電壓可與因不同邏輯狀態而產生之增大之電壓相關聯)。亦即，在某些情形中，一較高極板電壓可施加至一記憶體單元105以增加自一鐵電電容器提取之電荷量且增加一感測窗，例如，因一邏輯「1」及一邏輯「0」而產生之電壓之間的差異。然而，施加一較高極板電壓亦可相對於一參考電壓而增加針對兩種邏輯狀態之所得電壓。因此，所得電壓可不以一所產生參考電壓為中心，且可降低感測裕量。 使用零伏(0 V)作為一參考(例如，其中參考電壓處於接地或虛擬接地之一感測架構)可簡化感測操作。如本文中所闡述，使用0 V作為一參考之一感測架構稱為一接地參考架構。在具有一類似感測窗(例如，因一邏輯狀態「0」及一邏輯狀態「1」而產生之電壓之間的電壓差)及/或感測裕量之情況下，與使用一非零電壓參考相比，一接地參考可產生更準確結果。舉例而言，在一接地參考架構中，一正數位線電壓可對應於一種邏輯狀態，且一負數位電壓可對應於一不同邏輯狀態；且與一數位線電壓係高於還是低於某一非零電壓相比，一數位線電壓係正還是負可更易於確定。一接地參考架構亦可減小與產生一非零參考電壓相關聯之誤差且可不使用額外電路來產生參考電壓。此外，使用一接地參考可減少與首先選擇一較佳參考電壓相關聯之測試，該測試可逐記憶體陣列而變化。 為採用一接地參考架構，可調整因不同邏輯狀態而產生的數位線115之可能讀取電壓，使得與一邏輯「1」及一邏輯「0」相關聯之電壓以接地為中心。下文進一步詳細闡述可經實施以調整數位線115之電壓之電路及伴隨方法。如參考圖4及圖5所闡述，在某些實例中，可將一負電壓施加至一鐵電單元之極板以調整數位線115之電壓。在其他實例(包含參考圖6及圖7所闡述之實例)中，可使用一參考電路來調整數位線115之電壓；舉例而言，可將反相或互補電壓施加至一鐵電單元之極板及參考電容器之一極板。 藉由啟動相關字線110及數位線115可設定或寫入一記憶體單元105。如上文所論述，啟動一字線110將記憶體單元105之對應列電連接至其各別數位線115。在啟動字線110之同時藉由控制相關數位線115，可寫入一記憶體單元105—亦即，一邏輯值可儲存於記憶體單元105中。行解碼器130可接受將寫入至記憶體單元105之資料(舉例而言，輸入135)。在一鐵電電容器之情形中，藉由跨越鐵電電容器而施加一電壓而寫入一記憶體單元105。下文更詳細地論述此程序。 在某些記憶體構造中，存取記憶體單元105可使所儲存邏輯狀態降級或毀壞，且可執行重新寫入或再新操作以使記憶體單元105返回原始邏輯狀態。在DRAM中，舉例而言，電容器在一感測操作期間可部分地或完全地放電，從而損壞所儲存邏輯狀態。因此，在一感測操作之後可重新寫入邏輯狀態。另外，啟動一單個字線110可導致列中之所有記憶體單元放電；因此，可需要重新寫入列中之數個或全部記憶體單元105。 包含DRAM之某些記憶體構造可隨時間失去其所儲存狀態，除非該等記憶體構造藉由一外部電源而週期性地再新。舉例而言，一經充電電容器可隨時間透過漏電電流而放電，從而導致所儲存資訊之損失。此等所謂的揮發性記憶體裝置之再新速率可係相對高的，例如針對DRAM為每秒數十次再新操作，此可導致顯著電力消耗。隨著記憶體陣列愈來愈大，增加之電力消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱量產生、材料限制等)，尤其係對於依靠一有限電源(諸如一電池)之行動裝置更係如此。然而，鐵電記憶體單元可具有相對於其他記憶體構造可產生經改良效能之有益性質。舉例而言，由於鐵電記憶體單元通常不太易受所儲存電荷之降級影響，因此採用鐵電記憶體單元105之一記憶體陣列100可需要較少或不需要再新操作且因此可需要較少電力來操作。 記憶體控制器140可透過各種組件(舉例而言，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重新寫入、再新等)。記憶體控制器140可產生列位址信號及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制在記憶體陣列100之操作期間所使用之各種電壓電位。一般而言，本文中所論述之一所施加電壓之振幅、形狀或持續時間可被調整或變化且針對用於操作記憶體陣列100之各種操作可係不同的。此外，可同時存取記憶體陣列100內之一個、多個或全部記憶體單元105；舉例而言，在其中所有記憶體單元105或記憶體單元105之一群組設定為一單個邏輯狀態之一重設操作期間，可同時存取記憶體陣列100之多個或全部單元。 在某些情形中，記憶體控制器140可用於實施接地參考架構之特徵。舉例而言，記憶體控制器140可向一放大裝置提供一輸入，該放大裝置用於將一讀取電壓施加至一記憶體單元105中之一鐵電電容器之極板。在某些實例中，記憶體控制器140可向放大裝置提供一負電壓，該放大裝置又可將負電壓施加至鐵電電容器之極板。在其他實例中，記憶體控制器140可向一或多個放大裝置提供選擇電壓以選擇一記憶體單元及一參考電容器，且隨後可將互補電壓施加至相關聯鐵電單元之極板及參考電容器之極板。 圖2圖解說明根據本發明之各種實施例之支援一接地參考架構之一記憶體單元之一實例性電路200。電路200包含一鐵電記憶體單元105-a、字線110-a (其亦可稱為存取線110-a)、數位線115-a及感測組件125-a，其等可分別係如參考圖1所闡述之一記憶體單元105、字線110、數位線115及感測組件125之實例。記憶體單元105-a可包含一邏輯儲存組件(諸如電容器205)，該邏輯儲存組件具有電容耦合之一第一極板及一第二極板，該第一極板可稱為單元極板230且該第二極板可稱為單元底部215。在某些實例中，在不改變記憶體單元105-a之操作之情況下可使電容器之定向翻轉，亦即，第一極板可對應於單元底部215且第二極板可對應於單元極板230。在圖2之實例中，單元極板230可經由極板線210而存取，且單元底部215可經由數位線115-a而存取。此外，在圖2之實例中，電容器205之端子被一絕緣鐵電材料分開。如上文所闡述，各種狀態可藉由對電容器205進行充電或放電(亦即，將電容器205之鐵電材料極化)而儲存。將電容器205極化所需之總電荷可稱為剩餘極化(PR)值，且在達到電容器205之總電荷之一半時電容器205之一電壓可稱為矯頑電壓(VC)。 可藉由操作電路200中所表示之各種元件來讀取或感測電容器205之儲存狀態。電容器205可與數位線115-a進行電子通信。舉例而言，電容器205可在選擇組件220被去啟動時與數位線115-a隔離，且在選擇組件220經啟動以選擇鐵電記憶體單元105-a時經連接至數位線115-a。換言之，可使用與鐵電電容器205進行電子通信之選擇組件220來選擇鐵電記憶體單元105-a，其中鐵電記憶體單元105-a包含選擇組件220及鐵電電容器205。在某些情形中，選擇組件220係一電晶體，且其操作係藉由將一電壓施加至電晶體閘極來控制，其中電壓量值大於電晶體之臨限量值。字線110-a可啟動選擇組件220；舉例而言，施加至字線110-a之一電壓被施加至電晶體閘極，從而連接電容器205與數位線115-a。在一替代實施例中，選擇組件220與電容器205之位置係可切換，使得選擇組件220介於極板線210與單元極板230之間，且使得電容器205介於數位線115-a與選擇組件220之其他端子之間。在此實施例中，選擇組件220可透過電容器205來與數位線115-a保持電子通信。此組態可係與讀取及寫入操作之替代計時及偏壓相關聯。 由於介於電容器205之極板之間的鐵電材料，且如下文較詳細論述，電容器205在被連接至數位線115-a後可不旋即放電。在一個架構中，為感測鐵電電容器205在一讀取期間所儲存的狀態，極板線210及字線110-a可藉由一外部電壓來偏壓。在某些情形中，數位線115-a在將外部電壓施加至極板線210及字線110-a之前係與一虛擬接地隔離。選擇鐵電記憶體單元105-a可跨越電容器205來產生一電壓差(例如，極板線210電壓減去數位線115-a電壓)。所施加電壓差可產生電容器205上之所儲存電荷之一改變，此可取決於電容器205之初始狀態(例如，初始狀態係儲存為一邏輯「1」還是一邏輯「0」)，且可基於電容器205上所儲存之所得電荷而在數位線115-a上感應出一電壓。然後可藉由感測組件125-a來比較數位線115-a上之所感應電壓與一參考(例如，參考線225之一電壓)，以便判定記憶體單元105-a中之儲存的邏輯狀態。 特定感測架構或程序可採取諸多形式。在一項實例中，數位線115-a可具有一固有電容，且在電容器205回應於施加至極板線210之電壓而充電或放電時生成一非零電壓。固有電容可取決於數位線115-a之實體特性(包含尺寸)。數位線115-a可連接諸多記憶體單元105，因此數位線115-a可具有產生一不可忽略電容(例如，大約數微微法拉(pF))之一長度。數位線115-a之後續電壓可取決於電容器205之初始邏輯狀態，且感測組件125-a可比較此電壓與由一參考組件提供之參考線225上之一電壓。可操作電路200，使得在一讀取操作期間之可能數位線115電壓以0 V為中心。亦即，可將一負電壓施加至極板線210或可採用一參考電路(未展示)以有效地降低數位線115之電壓，使得其可在一讀取操作期間與接地相比較。 在某些實例中，參考線225係一未使用數位線，此可係接地的。舉例而言，可將一電壓施加至極板線210，且電容器底部215處之一電壓可與所儲存電荷相關地改變。可比較電容器底部215處之電壓與感測組件125-a處之一參考電壓，且與參考電壓之一比較可指示電容器205之電荷因所施加電壓而產生之一改變，且因此指示記憶體單元105-a中所儲存之一邏輯狀態。參考電壓可為0 V (亦即，接地或虛擬接地)。參考圖3來進一步詳細闡述電容器205中之電荷與電壓之間的關係。 為寫入記憶體單元105-a，可跨越電容器205施加一電壓。可使用各種方法。在一項實例中，可透過字線110-a來啟動選擇組件220，以便將電容器205電連接至數位線115-a。藉由使用極板線210來控制單元極板230之電壓及使用數位線115-a來控制單元底部215之電壓，可跨越電容器205施加一電壓。為寫入一邏輯「0」，單元極板230可被處置為高，亦即，可將一正電壓施加至極板線210，且單元底部215可被處置為低，例如，使用數位線115-a來虛擬接地。為寫入一邏輯「1」，執行相反程序，亦即，單元極板230可被處置為低，且單元底部215可被處置為高。電容器205之讀取及寫入操作可考量與一鐵電裝置相關聯之非線性性質。 圖3圖解說明根據本發明之各種實施例之具有針對支援一接地參考架構之一記憶體單元之滯後曲線300-a及300-b之此等非線性性質的實例。滯後曲線300-a及300-b分別圖解說明一實例性鐵電記憶體單元之寫入及讀取程序。滯後曲線300繪示隨一電壓V而變之一鐵電電容器(例如，圖2之電容器205)上所儲存的電荷Q。 一鐵電材料係由一自發電極化表徵，亦即，鐵電材料在缺少一電場之情況下維持一非零電極化。實例性鐵電材料包含鈦酸鋇(BaTiO₃ )、鈦酸鉛(PbTiO₃ )、鈦酸鉛鋯(PZT)及鉭酸鍶鉍(SBT)。本文中所闡述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化在鐵電材料之表面處產生一淨電荷，且透過電容器端子來吸引相反電荷。因此，電荷被儲存於鐵電材料與電容器端子之界面處。由於在缺少一外部所施加電場之情況下可維持電極化達相對長之時間，甚至可無限期地維持電極化，因此與(舉例而言) DRAM陣列中所採用之電容器相比，電荷漏電可被顯著降低。此可降低對執行如上文針對某些DRAM構造所闡述之再新操作的需要。 自一電容器之一單個端子之角度可理解滯後曲線300。以實例方式，若鐵電材料具有一負極化，則正電荷將累積在該端子處。同樣地，若鐵電材料具有一正極化，則負電荷將累積在該端子處。另外，應理解，滯後曲線300中之電壓表示跨越電容器之一電壓差且係定向的。舉例而言，一正電壓可藉由以下方式而施加：將一正電壓施加至討論中之端子，且使第二端子維持處於接地。一負電壓可藉由以下方式而施加：使討論中之端子維持處於接地，且將一正電壓施加至第二端子—亦即，可施加正電壓以使討論中之端子負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓與負電壓之任何組合施加至適當電容器端子以產生滯後曲線300中所展示之電壓差。 如滯後曲線300-a中所繪示，鐵電材料可維持具有一零電壓差之一正或負極化，從而產生兩種可能經充電狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯「0」且電荷狀態310表示一邏輯「1」。在某些實例中，各別電荷狀態之邏輯值可被顛倒以適應用於操作一記憶體單元之其他架構。 一邏輯「0」或「1」可藉由以下方式而寫入至記憶體單元：藉由施加電壓而控制鐵電材料之電極化及因此控制電容器端子上之電荷。舉例而言，跨越電容器施加一淨正電壓315產生電荷累積，直至達到電荷狀態305-a為止。在移除電壓315後，電荷狀態305-a旋即遵循路徑320，直至其達到處於零電壓電位之電荷狀態305為止。類似地，電荷狀態310藉由施加一淨負電壓325 (此產生電荷狀態310-a)而寫入。在移除負電壓325之後，電荷狀態310-a遵循路徑330，直至其達到處於零電壓之電荷狀態310為止。 為讀取或感測鐵電電容器之所儲存狀態，可跨越電容器施加一電壓。作為回應，所儲存電荷改變，且改變之程度取決於初始電荷狀態—亦即，電容器之所儲存電荷改變之程度取決於最初係儲存電荷狀態305-b還是310-b而變化。舉例而言，滯後曲線300-b圖解說明兩種可能所儲存電荷狀態305-b及310-b。淨電壓335可施加至電容器之單元極板(例如，參考圖2，單元極板230)。儘管繪示為一正電壓，但電壓335可為負。回應於電壓335，電荷狀態305-b可遵循路徑340。同樣地，若最初儲存電荷狀態310-b，則電荷狀態310-b遵循路徑345。電荷狀態305-c及電荷狀態310-c之最終位置取決於若干因素，該等因素包含特定感測操作及電路。 在某些情形中，最終電荷可取決於一記憶體單元之數位線之固有電容。舉例而言，若電容器電連接至數位線且施加電壓335，則數位線之電壓可因其固有電容而升高，且在一感測組件處所量測之電壓可取決於數位線之所得電壓。因此，滯後曲線300-b上之最終電荷狀態305-c及310-c之位置可取決於數位線之電容且可透過一負載線分析而判定—亦即，電荷狀態305-c及310-c可相對於數位線電容而定義。因此，電容器之電壓、電壓350或電壓355可不同且可取決於電容器之初始狀態。 藉由比較施加至單元極板之電壓(例如，電壓335)和跨越電容器之電壓(例如，電壓350或電壓355)之差與一參考電壓，可判定電容器之初始狀態。如參考圖2可理解，數位線之電壓可表示為施加至極板線210之電壓與跨越電容器205之所得電壓之差。如上文所論述，數位線之電壓係至少部分地基於電容器處所儲存之電荷之改變，且電荷之改變與跨越電容器而施加之電壓之量值相關聯。在某些實例中，參考電壓可係因電壓350及355而產生之數位線電壓之一平均值，且在比較後，可判定所感測數位線電壓係高於還是低於參考電壓。然後，可基於該比較而判定鐵電單元之一值(亦即，一邏輯「0」或「1」)。 然而，如上文所論述，數位線及參考電壓可至少部分地基於單元特性(例如，壽命)、環境因素(例如，溫度)、所施加極板電壓等而變化。在特定情景中，使用數位線電壓之平均值作為參考電壓可降低感測裕量。舉例而言，因兩種邏輯狀態而產生之數位線電壓之變化可增加數位線電壓之平均值，且參考電壓可朝向數位線電壓中之一者而偏壓。代替一非零電壓參考(例如，數位線電壓之平均值)而使用一接地參考可減小與參考電壓相關聯之誤差、簡化參考電壓之產生且減小與感測操作相關聯之複雜性。 如上文所論述，讀取不使用一鐵電電容器之一記憶體單元可使所儲存邏輯狀態降級或毀壞。然而，一鐵電記憶體單元可在一讀取操作之後維持初始邏輯狀態。舉例而言，若儲存電荷狀態305-b且執行讀取操作，則電荷狀態可遵循路徑340而達到電荷狀態305-c，且在移除電壓335之後，電荷狀態可(舉例而言)藉由沿反相方向遵循路徑340而返回至初始電荷狀態305-b。 圖4圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一實例性電路400。電路400包含記憶體單元105-b、字線110-b (其亦可稱為存取線110-b)、數位線115-b及感測組件125-b，其等可分別係參考圖1及圖2所闡述之一記憶體單元105、字線110、數位線115及感測組件125之實例。電路400亦包含極板線210-a及參考線225-a其等分別可係參考圖2所闡述之極板線210及參考線225之實例。電路400亦包含電壓源405、電壓源410及切換組件420。 數位線115-b及參考線225-a可分別具有各別固有電容415-a及415-b。固有電容415-a及415-b可不係電裝置—亦即，可不係兩端子電容器。而是，固有電容415-a及415-b可取決於數位線115-b及參考線225-a之實體特性(包含尺寸)。在某些情形中，參考線225-a係一未使用或非作用數位線。在某些實例中，儘管未繪示，但數位線115-b經由一切換組件而連接至一虛擬接地。一虛擬接地可用作電路400之一共同參考且亦可稱為接地或0 V，但在與一地面接地相比時，虛擬接地可浮動至不同於(例如，大於或小於)零伏之一電壓。 參考線225-a之電壓可被感測組件125-b用作一參考以用於與數位線115-b之電壓相比較。在某些實例中，參考線225-a連接至一虛擬接地以提供一接地參考以用於與數位線115-b之電壓相比較。參考線225-a可透過一切換組件420與虛擬接地分離，該切換組件可實施為一電晶體(例如，一p型場效電晶體(FET))。在其他情形中，參考線225-a可直接連接至虛擬接地。 如所繪示，記憶體單元105-b與數位線115-b進行電子通信。記憶體單元105-b可使用一選擇組件而選擇，該選擇組件經由字線110-b與一鐵電電容器進行電子通信，如參考圖2所闡述。啟動選擇組件可將鐵電電容器連接至數位線115-b。 極板線210-a可與鐵電電容器(例如，鐵電電容器之一極板)進行電子通信。為讀取記憶體單元105-b，可將一電壓施加至記憶體單元105-b之鐵電電容器之極板線210-a。將一正電壓施加至極板線210-a連同將一電壓施加至字線110-b一起可致使鐵電電容器對數位線115-b進行充電。在施加正電壓之後，可將一負電壓施加至極板線210-a以調整數位線115-b之電壓。在某些情形中，在回應於所施加正電壓而判定數位線115-b之電壓已達到一臨限值之後，施加負電壓。該負電壓可經選擇以將因鐵電電容器中所儲存之一邏輯狀態「0」而產生之一電壓及因一所儲存邏輯狀態「1」而產生之電壓調整為以虛擬接地為中心。以實例方式，可(例如)藉由施加變化之極板電壓、溫度等而測試一鐵電記憶體陣列之鐵電記憶體單元以判定一平均邏輯「1」電壓及一平均邏輯「0」電壓，且可相應地選擇負電壓。在其他情形中，負電壓可基於針對一鐵電記憶體陣列已開發之一數學模型或基於所確立測試結果而選擇。在某些情形中，可經由一外部電壓源、放大器、一線驅動器或諸如此類而將一電壓施加至極板線210-a及字線110-a。 感測組件125-b可用於判定記憶體單元105-b之所儲存狀態。在某些情形中，感測組件125-b可係或可包含一感測放大器。感測組件125-b可藉由電壓源405及電壓源410而操作。在某些實例中，電壓源405係一正供應電壓，而電壓源410係一負供應電壓或一虛擬接地。感測組件125-b可用於至少部分地基於數位線115-b之電壓及參考線225-a之電壓而判定鐵電記憶體單元105-b之一邏輯值。感測組件125-b可由一控制器啟動或去啟動。在某些情形中，感測組件125-b被啟動或被「激發」以觸發數位線115-b之電壓與參考線225-a之電壓之間的一比較。感測組件125-b可將一感測放大器之輸出鎖存為由電壓源405或電壓源410提供之電壓。舉例而言，若數位線115-b之電壓大於參考線225-a之電壓，則感測組件125-b可將感測放大器之輸出鎖存於自電壓源405供應之一正電壓處。 圖5圖解說明根據本發明之各種實施例之用於一記憶體單元之一接地參考架構之一時序圖500。時序圖500在軸505上繪示電壓且在軸510上繪示時間。因此時序圖500上可表示各種組件隨時間而變之電壓。舉例而言，時序圖500包含字線電壓515、極板電壓520以及數位線電壓530-a及530-b。時序圖500亦包含一讀取電壓535、一電壓臨限值540、一參考電壓545及一計時臨限值550。時序圖500繪示參考圖4所闡述之電路400之一實例性操作。下文參考前述各圖之組件而闡述圖5。為便於表示可使接近零之電壓與軸510偏移；在某些情形中，此等電壓可等於或實質上等於零。 如圖4中所論述，可將一電壓施加至極板線210-a。在某些實例中，可將一讀取電壓(亦即，用於讀取一鐵電電容器之狀態之電壓)施加至極板線210-a，從而偏壓鐵電電容器。可在鐵電電容器之極板處量測之極板電壓520可隨所施加讀取電壓而升高。在施加讀取電壓之後，記憶體單元105-b可藉由將另一電壓施加至字線110-b而存取。可在記憶體單元105-a之一選擇組件之閘極處量測之字線電壓515可隨施加至字線110-b之電壓而升高。當字線電壓515升高時，選擇組件可在記憶體單元105-b之經偏壓鐵電電容器與數位線115-b之間提供一導電路徑。相應地，數位線電壓530可隨著鐵電電容器放電至數位線115-b上而升高。在執行一讀取操作之前，可使數位線電壓530虛擬接地。在一項實例中，一切換組件(諸如一電晶體)可用於將數位線115-c連接至接地。 在選擇字線110-b後，記憶體單元105-b之鐵電電容器與固有電容415-a共用電荷，直至記憶體單元105-b之鐵電電容器之單元底部(例如，單元底部215，如參考圖2所闡述)之電壓與跨越固有電容415-a之電壓相等為止。數位線電壓530可升高至基於所儲存狀態之兩個電壓中之一者。但如上文所論述，此兩個電壓可隨記憶體單元105-b之特性、溫度等而變化。若鐵電電容器儲存一邏輯「1」，則可產生數位線電壓530-a，而若儲存一邏輯「0」，則可產生數位線電壓530-b。當與數位線電壓530-b相比時，數位線電壓530-a可與鐵電單元內之一較小電壓降及因此一較高數位線電壓相關聯，如參考圖3所闡述。 根據圖5中所繪示之實例，在數位線電壓530達到一電壓臨限值或一計時臨限值550或者兩者之後，將一負電壓施加至極板線210-a，從而將極板電壓520驅動為負。在某些情形中，在判定已施加正電壓達一預定持續時間(例如，達超過計時臨限值550之一持續時間)之後，可施加負電壓。該預定持續時間可至少部分地基於鐵電電容器之一特性、數位線之一特性、與對鐵電記憶體單元之讀取或寫入相關聯之一時序或者其任何組合而判定。在其他情形中，可基於判定數位線已達到一臨限值而施加負電壓。或在某些情形中，基於判定數位線電壓530已穩定(例如，數位線之電壓之改變速率已達到一臨限值)而施加負電壓。舉例而言，可判定改變速率低於一臨限值(例如，小於10 mV/ns)。在其他實例中，可基於判定數位線電壓530處於數位線電壓530-a或530-b之一預期穩定電壓之一百分比範圍內(例如，在5%內)而施加負電壓。在某些情形中，預期穩定電壓可使用實驗資料、一預測模型或諸如此類而判定。 當極板電壓520轉變為一負電壓時，數位線電壓530可使電荷返回至鐵電電容器，且數位線電壓530亦可降低。數位線電壓530之降低可係取決於所施加負電壓之量值。在某些情形中，負電壓之量值係至少部分地基於數位線電壓530-a及530-b之所得降低而選擇。在某些實例中，負電壓經選擇而使數位線電壓530-a及530-b (亦即，因選擇記憶體單元而產生之可能數位線電壓)以一參考電壓545為中心，該參考電壓可係處於一虛擬接地(例如，0 V，如時序圖500中所展示)。在某些情形中，參考電壓545可藉由經由切換組件420將參考線225-a連接至虛擬接地而產生。在因所施加負電壓而產生之數位線電壓530已穩定之後，在時間555處激發感測組件125-b。 感測組件125-b可比較數位線電壓530與參考電壓545，且可相應地鎖存感測組件125-b之輸出。舉例而言，若鐵電電容器儲存一邏輯值「1」，則感測組件125-b可比較數位線電壓530-a與參考電壓545且可判定數位線電壓530-a高於參考電壓545。因此，感測組件125-b之輸出可被驅動為一正供應電壓且被鎖存。在此實例中，當感測組件125-b輸出正供應電壓時，數位線115-b亦被驅動為供應電壓。 圖6圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一實例性電路600。電路600包含記憶體單元105-c、字線110-c (其亦可稱為存取線110-c)、數位線115-c及感測組件125-c，其等可分別係參考圖1、圖2、圖4及圖5所闡述之記憶體單元105、字線110、數位線115及感測組件125之實例。電路600亦可包含極板線210-b及參考線225-b，其等可分別係參考圖2及圖4所闡述之極板線210及參考線225之實例。另外，電路600包含電壓源405-a、電壓源410-a、固有電容415-c及415-d以及切換組件420-a及420-b，其等可係參考圖4所闡述之電壓源405、電壓源410及固有電容415以及切換組件420之實例。電路600亦可包含參考電路605，該參考電路可與數位線115-c進行電子通信且可包含參考電容器615、選擇組件610、選擇線620及參考極板線625。 選擇組件610可用於連接數位線115-c與參考電容器615。參考電容器615可實施為一介電電容器、陶瓷電容器、電解電容器或一鐵電電容器。在某些情形中，選擇組件610可係一電晶體，諸如一p型FET。選擇線620可與選擇組件610進行電子通信且用於啟動選擇組件610。舉例而言，參考電容器615可藉由將一電壓施加至選擇線620而存取，該選擇線在一鐵電電容器之情形中可實施為一字線。參考電容器615之大小可經選擇使得因一邏輯「0」及一邏輯「1」而產生的數位線115-c之電壓以一接地參考為中心。在一項實例中，電容器之大小選定為約80毫微微法拉(fF)。在某些情形中，參考電容器615之大小可選定為與儲存一邏輯「0」之一鐵電電容器相關聯之電容及與儲存一邏輯「1」之一鐵電電容器相關聯之電容的平均值。在另一實例中，若使用一鐵電電容器，則鐵電電容器之大小可選定為大於記憶體單元105-c之鐵電電容器之大小。在某些實例中，參考電容器可藉由使用儲存一邏輯「0」之一第一鐵電電容器及儲存一邏輯「0」之一第二鐵電電容器而實施。 參考極板線625可與參考電容器615及數位線115-c進行電子通信。首先，可將一正電壓施加至參考極板線625且可將一零電壓施加至極板線210-b以偏壓記憶體單元105-c之一鐵電電容器且偏壓參考電容器615。在某些情形中，參考電容器615之另一側可經由切換組件420-b維持處於一接地參考以使得能夠對參考電容器615進行充電。隨後，可將選擇電壓施加至字線110-c及選擇線620以存取記憶體單元105-c及參考電路605。將選擇電壓施加至字線110-c及選擇線620可分別將記憶體單元105-c之鐵電電容器及參考電容器615連接至數位線115-c。在某些情形中，數位線115-c可在已施加選擇電壓之後維持至虛擬接地之一連接達一持續時間且隨後可與接地隔離。在一稍後時間點，可將一零電壓施加至參考極板線625且可將一正電壓施加至極板線210-b。在某些情形中，施加至極板線210-b之正電壓之量值可不同於先前施加至參考電容器615之正電壓之量值。 施加反相或互補電壓(亦即，將零電壓施加至參考極板線625且將正電壓施加至極板線210-b)可致使鐵電電容器放電至數位線115-c上，同時參考電容器615自數位線115-c汲取電荷。當電荷堆積於數位線115-c上時，數位線115-c之電壓可增加；且當自數位線115-c汲取電荷時，數位線115-c之電壓可降低。此等互補功能可用於使所得邏輯「1」及邏輯「0」電壓(亦即，因選擇記憶體單元105-c而產生的數位線115-c之可能電壓)以零伏為中心。可比較數位線115-c之電壓與參考線225-b之電壓以判定記憶體單元105-c所儲存之邏輯值。在某些情形中，參考線225-b之電壓可處於虛擬接地，如上文所論述。在某些情形中，可經由一外部電壓源、一放大器、一線驅動器或諸如此類將一電壓施加至極板線210-b、字線110-b、選擇線620及參考極板線625。 圖7圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一時序圖700。時序圖700在軸505-a上繪示電壓，且在軸510-a上繪示時間。時序圖700上表示各種組件隨時間而變之電壓。舉例而言，時序圖700包含字線電壓515-a、極板電壓520-a以及數位線電壓530-c及530-d，其等可係參考圖5所闡述之字線電壓515、極板電壓520及數位線電壓530之實例。時序圖700亦可包含一讀取電壓535-a及一參考電壓545-a，其等可係參考圖5所闡述之讀取電壓535及參考電壓545之實例。時序圖700可因操作參考圖6所闡述之電路600而產生。下文參考前述各圖之組件來闡述圖7。為便於表示可使接近零之電壓與軸510-a偏移，在某些情形中，此等電壓可等於或實質上等於零。 如參考圖6所論述，可將一參考極板電壓710施加至參考極板線625以給參考電容器615充電，同時可使施加至極板線210-b之極板電壓520-a及參考電容器之另一側維持處於虛擬接地。在某些情形中，所施加電壓之量值可係與一讀取操作相關聯之一電壓。隨後，可將選擇電壓705施加至選擇線620，以經由選擇組件610在參考電容器615與數位線115-c之間形成一導電路徑。實質上與施加選擇電壓705同時地，可將字線電壓515-a施加至字線110-c，以在記憶體單元105-c之一鐵電電容器與數位線115-c之間形成一導電路徑。在某些情形中，使用相同電壓來存取記憶體單元105-c之鐵電電容器及參考電路605之參考電容器兩者，而在其他情形中，使用不同電壓。在某些情形中，在已施加選擇電壓705及字線電壓515-a之前及在此之後，數位線電壓530可經由切換組件415-c來維持處於一接地參考。 然後可將參考極板電壓710及極板電壓520-a反相地施加(例如，可將該等電壓沿互補方向移動)至參考極板線625及極板線210-b。相應地，參考極板電壓710可降低，且極板電壓520-a可增加。亦即，可移除施加至參考極板線625之電壓以變為零伏，且實質上同時地，可將一電壓(例如，一讀取電壓)施加至極板線210-b。實質上同時地施加電壓意指同時或大約同時地施加電壓。實質上同時地施加電壓亦可意指：在施加一個電壓之一特定時間週期內，施加一第二電壓—例如，在施加一第一電壓之0.5奈秒(ns)內，施加第二電壓。舉例而言，參考極板電壓710之降低可與極板電壓520-a之增加同時發生。在某些情形中，在字線110-c及參考極板線625處所施加之電壓之間的時間週期因一記憶體陣列之特性(例如，傳播延遲)而增加。在此等情形中，參考極板電壓710及極板電壓520-a之增加及降低可不是同時發生的，且施加電壓之間的時間週期可與3 ns一樣大。如所繪示，增加極板電壓520-a可致使記憶體單元105-c之鐵電電容器放電至數位線115-c上，而降低參考極板電壓710可自數位線115-c抽取電荷。 將電荷提供至數位線115-c可提高數位線電壓530，且移除電荷可降低數位線電壓530。自數位線115-c移除之電荷量可係與參考極板電壓710之改變速率、參考電容器615之大小、電容器615當前所儲存之電荷、參考極板電壓710之量值或其任何組合相關聯。在某些情形中，參考極板電壓710及參考電容器615之大小經選擇，以使所得數位線電壓530-c及530-d以一虛擬接地為中心。在時間555-a處，可激發感測組件125-c以比較數位線電壓530與參考電壓545-a。若所感測數位線電壓530為高(例如，數位線電壓530-c)且與參考545-a相比較，則感測組件125-c之輸出及數位線電壓530-c可升高至電壓源405-a所供應之電壓。否則，若所感測數位線電壓530為低(例如，數位線電壓530-d)且與參考相比較，則感測組件125-c之輸出及數位線電壓可升高至電壓源410-a所供應之電壓。感測組件125-c之輸出可被鎖存且用於判定與記憶體單元105-c相關聯之所儲存的狀態。 圖8展示根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一記憶體陣列100-a之一方塊圖800。記憶體陣列100-a可含有記憶體控制器140-a及記憶體單元105-d，其等可係參考圖1及圖2所闡述之記憶體控制器140及記憶體單元105之實例。記憶體控制器140-a可包含偏壓組件810、計時組件815，及數位線(DL)電壓調整組件830，且可如圖1至圖7中所闡述來操作記憶體陣列100-a。 記憶體控制器140-a可係與字線110-d (其亦可稱為存取線110-d)、數位線115-d、感測組件125-d、極板線210-c、參考線225-c、參考電路605-a，以及記憶體單元105-d進行電子通信，其等可係如參考圖1、圖2、圖4或圖6所闡述之字線110、數位線115、感測組件125、極板線210、參考線225、參考電路605及記憶體單元之實例。記憶體陣列100-a亦可包含參考組件820、鎖存器825及控制線835。記憶體陣列100-a之組件可彼此進行電子通信，且可執行參考圖1至圖7所闡述之功能。在某些情形中，參考組件820、感測組件125-a及鎖存器825皆可係記憶體控制器140-a之組件。 記憶體控制器140-a可經組態以藉由將電壓施加至彼等各個節點而啟動字線110-d、極板線210-a或數位線115-d。在某些情形中，記憶體控制器140-a可使用偏壓組件810來執行其操作。舉例而言，偏壓組件810可經組態以施加用以操作記憶體單元105-d之一電壓以讀取或寫入記憶體單元105-d，如上文所闡述。在某些情形中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1所闡述。此可使得記憶體控制器140-a能夠存取一或多個記憶體單元105。偏壓組件810亦可給參考組件820提供電壓以便產生用於感測組件125-a之一參考信號。另外，偏壓組件810可提供用於感測組件125-a之操作之電壓。 在某些情形中，記憶體控制器140-a可使用計時組件815來執行其操作。舉例而言，計時組件815可控制各種字線選擇或極板偏壓之時序，該時序包含用於進行切換及電壓施加以執行諸如本文中所論述之讀取及寫入等記憶體功能之時序。在某些情形中，計時組件815可控制偏壓組件810之操作。在某些情形中，計時組件815可用於選擇用於一讀取操作之記憶體單元105-d及觸發參考電路605-a。 參考組件820可包含用以產生用於感測組件125-a之一參考信號之各種組件。參考組件820可包含特定而言經組態以產生一參考信號之電路。在某些情形中，參考組件820可係其他鐵電記憶體單元105。在某些實例中，參考組件820可經組態以輸出具有兩個感測電壓之間的一值之一電壓，如參考圖3所闡述。或參考組件820可經設計以輸出一虛擬接地。感測組件125-a可比較來自記憶體單元105-d (透過數位線115-d)之一信號與來自參考組件820之一參考信號。在判定邏輯狀態後，感測組件然後可旋即將輸出儲存於鎖存器825中，其中鎖存器可根據一電子裝置使用記憶體裝置進行之操作而使用，記憶體陣列100-a為該記憶體裝置之一部分。 在某些情形中，記憶體控制器140-a可經由控制線835而調整數位線115-d之電壓。舉例而言，DL電壓調整組件830可用於調整數位線115-d之電壓，使得可利用一接地參考。在某些情形中，DL電壓調整組件830可用於確定因一初始邏輯狀態「1」或「0」而產生之數位線電壓之中心。舉例而言，DL電壓調整組件830連同偏壓組件810及計時組件815一起可用於將一正電壓施加至極板線210-c、判定數位線115-d之一電壓已達到一臨限值，及在數位線115-d之電壓已達到一臨限值之後將一負電壓施加至極板線210-c。在某些實例中，記憶體控制器140-a可使用控制線835來偏壓極板線210-c。 舉例而言，偏壓組件810可將記憶體單元105-d之鐵電電容器連接至一第一電壓源(例如，一正電壓源)或一第二電壓源(例如，一負電壓源)或者兩者。計時組件815及/或DL電壓調整組件830可用於回應於一所施加正電壓而判定數位線115-d之一電壓已達到一臨限值。在某些情形中，判定數位線115-d之電壓已達到一臨限值可係至少部分地基於判定已施加正電壓達一預定持續時間、判定數位線之電壓已達到一臨限電壓、判定數位線之電壓之一改變速率已達到臨限值，或其任何組合。記憶體控制器140-a可用於觸發感測組件125-a以在施加負電壓之後比較數位線115-d之電壓與一接地參考。在某些情形中，記憶體控制器140-a可使用感測組件125-a之一輸出至少部分地基於數位線之電壓與接地參考之比較而判定鐵電記憶體單元之一邏輯值。 在另一實例中，DL電壓調整組件830可結合偏壓組件810、計時組件815及參考電路605-a一起用於將一第一電壓施加至極板線210-c且將一第二電壓施加至參考電路605-a，其中第二電壓係第一電壓之一反相。在某些實例中，記憶體控制器140-a利用偏壓組件810及控制線835來觸發參考電路605-a及偏壓極板線210-c。 舉例而言，偏壓組件810可用於將一第一電壓源連接至鐵電記憶體單元105-d之一鐵電電容器，其中鐵電電容器經由一第一選擇組件與數位線115-d進行電子通信。偏壓組件810亦可用於將一第二電壓源連接至參考電路605-a之一參考電容器，其中參考電容器經由一第二選擇組件與數位線進行電子通信，其中第二電壓係第一電壓之一反相且至少部分地基於施加第一電壓而被施加。在某些情形中，計時組件815可觸發偏壓組件810以實質上同時地施加第一電壓及第二電壓。偏壓組件810亦可用於啟動第一選擇組件以執行對鐵電記憶體單元之一讀取操作且啟動第二選擇組件以在該讀取操作期間將參考電容器之一電荷轉移至數位線115-d。偏壓組件810亦可用於在將第一電壓源連接至鐵電電容器或將第二電壓源連接至參考電容器之前使數位線虛擬接地。如上，感測組件125-a可比較來自記憶體單元105-d (透過數位線115-d)之一信號與來自參考組件820之一參考信號。在某些情形中，記憶體控制器140-a可使用感測組件125-a之一輸出至少部分地基於數位線之電壓與接地參考之比較而判定鐵電記憶體單元之一邏輯值。 圖9圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一系統900。系統900包含一裝置905，該裝置可係或包含一印刷電路板以連接或實體支撐各種組件。裝置905包含一記憶體陣列100-b，該記憶體陣列可係參考圖1及圖6所闡述之記憶體陣列100之一實例。記憶體陣列100-b可含有記憶體控制器140-b及記憶體單元105-e，其等可係參考圖1及圖6所闡述之記憶體控制器140以及參考圖1、圖2、圖4、圖6及圖8所闡述之記憶體單元105之實例。裝置905亦可包含一處理器910、BIOS組件915、周邊組件920、輸入/輸出控制組件925及DL電壓調整組件940。DL電壓調整組件940可係如參考圖8所闡述之DL電壓調整組件830之一實例。裝置905之組件可透過匯流排930彼此進行電子通信。 處理器910可經組態以透過記憶體控制器140-b進行操作。在某些情形中，處理器910可執行參考圖1及圖6所闡述之記憶體控制器140之功能。在其他情形中，記憶體控制器140-b可整合至處理器910中。處理器910可係一個一般用途處理器、一數位信號處理器(DSP)、一特殊應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件，或者處理器910可係此等類型之組件之一組合，且處理器910可執行本文中所闡述之各種功能，該等功能包含支援用於一記憶體單元之一接地參考架構。舉例而言，處理器910可經組態以執行所儲存之電腦可讀指令以致使裝置905執行各種功能或任務。 BIOS組件915可係包含操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體組件，該組件可使系統900之各種硬體組件初始化且運行。BIOS組件915亦可管理處理器910與各種組件(例如，周邊組件920、輸入/輸出控制組件925等)之間的資料流。BIOS組件915可包含唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中所儲存之一程式或軟體。 周邊組件920可係任何輸入或輸出裝置或整合至裝置905中的用於此等裝置之一介面。實例可包含磁碟控制器、音響控制器、圖形控制器、乙太網路控制器、數據機、USB控制器、一串列或並列埠或者周邊卡插槽，諸如周邊組件互連(PCI)或加速圖形埠(AGP)插槽。 輸入/輸出控制組件925可管理處理器910與周邊組件920、輸入裝置或輸出裝置之間的資料通信，該等輸入裝置或輸出裝置經由輸入935或輸出945而接納。輸入/輸出控制組件925亦可管理未整合至裝置905中之周邊設備。在某些情形中，輸入/輸出控制組件925可表示至外部周邊設備之一實體連接或埠。 輸入935可表示在裝置905外部為裝置905或其組件提供輸入的一裝置或信號。此輸入可包含一使用者介面或者與其他裝置之介面或其他裝置之間的介面。在某些情形中，輸入935可係經由周邊組件920與裝置905介接之一周邊設備或可受輸入/輸出控制組件925管理。 輸出945可實施為在裝置905外部之經組態以接收來自裝置905或其組件中之任一者之輸出的一裝置或信號。一輸出裝置之實例可包含一顯示器、音訊揚聲器、一印刷裝置、另一處理器或印刷電路板等。在某些情形中，輸出945可係經由周邊組件920與裝置905介接之一周邊設備或可受輸入/輸出控制組件925管理。 記憶體控制器140-b、裝置905及記憶體陣列100-b之組件可由經設計以實施其功能之電路構成。此可包含經組態以實施本文中所闡述之功能之各種電路元件，舉例而言，導電線、電晶體、電容器、電感器、電阻器、放大器或者其他主動或被動元件。 圖10展示根據本發明之各種實施例之圖解說明利用用於一記憶體單元之一接地參考架構之一方法1000之一流程圖。方法1000之操作可藉由一記憶體陣列100而實施，如參考圖1至圖9所闡述。舉例而言，方法1000之操作可藉由一記憶體控制器140而執行，如參考圖1、圖8及圖9所闡述。在某些實例中，一記憶體控制器140可執行用以控制記憶體陣列100之功能元件之一組碼以執行下文所闡述之功能。另外或另一選擇為，記憶體控制器140可執行下文所闡述之使用特殊用途硬體之功能之特徵。 在方塊1005處，方法可包含將一正電壓施加至鐵電記憶體單元之一鐵電電容器，其中鐵電電容器與一數位線進行電子通信。在某些實例中，方塊1005之操作可藉由偏壓組件810而執行或促進，如參考圖8所闡述。 在方塊1010處，方法可包含回應於施加正電壓而判定數位線之一電壓已達到一臨限值。在某些實例中，方塊1010之操作可藉由計時組件815而執行或促進，如參考圖8所闡述。在某些情形中，判定數位線之電壓已達到臨限值包含判定數位線之電壓已達到一臨限電壓。另外或另一選擇為，判定數位線之電壓已達到臨限值可包含判定數位線之電壓之一改變速率已達到臨限值。 在方塊1015處，方法可包含在數位線之電壓達到臨限值之後將一負電壓施加至鐵電電容器。在某些實例中，方塊1015之操作可藉由偏壓組件810而執行或促進，如參考圖8所闡述。在某些情形中，施加至鐵電電容器之負電壓之一量值係至少部分地基於該臨限值。判定數位線之電壓已達到臨限值可包含判定已施加正電壓達一預定持續時間。預定持續時間可係至少部分地基於以下各項中之至少一者：鐵電電容器之一特性、數位線之一特性、與對鐵電記憶體單元之讀取或寫入相關聯之一時序或者其任何組合。在某些情形中，方法包含在施加負電壓之後比較數位線之電壓與一接地參考。在某些情形中，鐵電記憶體單元之一邏輯值係至少部分地基於數位線之電壓與接地參考之比較而判定。 圖11展示根據本發明之各種實施例之圖解說明利用用於一記憶體單元之一接地參考架構之一方法1100之一流程圖。方法1100之操作可藉由一記憶體陣列100而實施，如參考圖1至圖9所闡述。舉例而言，方法1100之操作可藉由一記憶體控制器140而執行，如參考圖1、圖8及圖9所闡述。在某些實例中，一記憶體控制器140可執行用以控制記憶體陣列100之功能元件之一組碼以執行下文所闡述之功能。另外或另一選擇為，記憶體控制器140可執行下文所闡述之使用特殊用途硬體之功能之特徵。 在方塊1105處，方法可包含將一第一電壓施加至鐵電記憶體單元之一鐵電電容器，其中鐵電電容器與一數位線進行電子通信。在某些實例中，方塊1105之操作可藉由偏壓組件810而執行或促進，如參考圖8所闡述。在某些實例中，方法可包含：藉由啟動與鐵電電容器及數位線進行電子通信之一第一選擇組件而選擇用於一讀取操作之鐵電記憶體單元；及啟動與參考電容器及數位線進行電子通信之一第二選擇組件。在某些情形中，在施加第一電壓之前啟動第一選擇組件及第二選擇組件。 在方塊1110處，方法可包含將一第二電壓施加至與數位線進行電子通信之一參考電容器，其中第二電壓係第一電壓之一反相且至少部分地基於施加第一電壓而被施加。在某些實例中，方塊1110之操作可藉由偏壓組件810而執行或促進，如參考圖8所闡述。在某些實例中，實質上同時施加第一電壓及第二電壓。在某些情形中，在施加第一電壓及/或第二電壓之前啟動第一選擇組件及第二選擇組件。在某些實例中，方法可包含在施加第一電壓或第二電壓之前使數位線虛擬接地。在某些實例中，方法包含在將第二電壓施加至參考電容器之後比較數位線之一電壓與一接地參考。判定鐵電記憶體單元之一邏輯值可係至少部分地基於數位線之電壓與接地參考之比較。 因此，可提供用於利用一接地參考架構之方法1000及1100。應注意，方法1000及1100闡述可能實施方案，且可重新配置或以其他方式修改操作及步驟，使得其他實施方案係可能的。在某些實例中，可組合方法1000及1100中之兩者或多於兩者之特徵。 本文中之說明提供若干實例且不限制申請專利範圍中所陳述之範疇、適用性或實例。可對所論述之元件之功能及配置做出改變，此並不背離本發明之範疇。視需要，各種實例可省略、替代或添加各種程序或組件。此外，關於某些實例所闡述之特徵可組合於其他實例中。 本文中所陳述之說明連同附圖一起闡述實例性組態且不表示可實施之或處於申請專利範圍之範疇內之所有實例。如本文中所使用，術語「實例」及「例示性」意指「用作一實例、例項、實施例或圖解」且並非係「較佳」的或「比其他實例有利的」。出於提供對所闡述技法之一理解之目的，詳細說明包含特定細節。然而，此等技法可在不具有此等具體細節之情況下實踐。在某些例項中，以方塊圖形式展示眾所周知之結構及裝置以便避免使所闡述實例之概念模糊。 在所附各圖中，類似組件或特徵可具有相同參考標記。此外，相同類型之各組件可藉由以下方式進行區分：在參考標記後面加上一短劃線及在類似組件當中進行區分之一第二標記。當說明書中使用第一參考標記時，不管第二參考標記為何，該說明適用於具有相同第一參考標記之類似組件中之任一者。 本文中所闡述之資訊及信號可使用多種不同技術及技法中之任一者而表示。舉例而言，在以上說明通篇中可提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或粒子、光學場或粒子或者其任何組合表示。某些圖式可將信號圖解說明為一單個信號；然而，熟習此項技術者將理解，該信號可表示信號之一匯流排，其中匯流排可具有多種位元寬度。 如本文中所使用，術語「虛擬接地」係指保持處於約零伏(0 V)之一電壓但並不與接地直接連接的一電路之一節點。相應地，一虛擬接地之電壓可臨時波動並返回至處於穩定狀態之約0 V。一虛擬接地可使用各種電子電路元件(諸如，由操作放大器及電阻器組成之一分壓器)而實施。其他實施方式亦係可能的。「虛擬接地」或「經虛擬接地」意指連接至約0 V。 術語「電子通信」係指組件之間的支援組件之間的電子流之一關係。此可包含組件之間的一直接連接或可包含中間組件。電子通信之組件可主動地交換電子或信號(例如，在一激勵電路中)或可不主動地交換電子或信號(例如，在一去激勵電路中)，但可在一電路被激勵後旋即經組態且可操作以交換電子或信號。以實例方式，經由一切換器(例如，一電晶體)實體連接之兩個組件係電子通信的，而不管切換器之狀態(亦即，斷開或閉合)如何。術語「經隔離」係指組件之間的其中電子目前不在組件之間流動之一關係。舉例而言，藉由一切換器實體連接之兩個組件在切換器斷開時可彼此隔離。 本文中所論述之裝置(包含記憶體陣列100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在某些情形中，基板係一半導體晶圓。在其他情形中，基板可係一絕緣體上覆矽(SOI)基板(諸如玻璃上覆矽(SOG)或藍寶石上覆矽 (SOP))或另一基板上之半導體材料之磊晶層。基板或基板之子區域之導電性可使用各種化學物種(包含但不限於磷、硼或砷)透過摻雜進行控制。摻雜可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行。 本文中所論述之一或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。該等端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一重摻雜(例如，退化)半導體區域。源極及汲極可被一輕摻雜半導體區域或通道分離。若通道為n型(亦即，多數載流子為電子)，則FET可稱為一n型FET。若通道為p型(亦即，多數載流子為電洞)，則FET可稱為一p型FET。通道可被一絕緣閘極氧化物覆蓋。通道導電性可藉由將一電壓施加至閘極而控制。舉例而言，分別將一正電壓或負電壓施加至一n型FET或一p型FET可致使通道變為導電的。當將大於或等於電晶體之臨限電壓之一電壓施加至電晶體閘極時，一電晶體可被「接通」或「啟動」。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，電晶體可被「關斷」或「去啟動」。 連同本文中之揭示內容一起所闡述之各種說明性方塊、組件及模組可利用經設計以執行本文中所闡述之功能之以下各項而實施或執行：一個一般用途處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或者其任何組合。一個一般用途處理器可係一微處理器，但在替代方案中，處理器可係任何習用處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一DSP與一微處理器之一組合、多個微處理器之一組合、一或多個微處理器與一DSP核心之一組合、或任何其他此類組態)。 本文中所闡述之功能可以硬體、一處理器所執行之軟體、韌體或其任何組合而實施。若以一處理器所執行之軟體實施，則可將功能作為一或多個指令或碼儲存於電腦可讀媒體上或經由電腦可讀媒體傳輸。其他實例及實施方案亦在本發明及隨附申請專利範圍之範疇內。舉例而言，由於軟體之本質，因此上文所闡述之功能可使用一處理器所執行之軟體、硬體、韌體、硬連線或此等中之任何者之組合而實施。實施若干功能之特徵亦可實體上位於各種位置處，包含經分佈使得功能之若干部分在不同實體位置處實施。此外，如本文中(包含申請專利範圍中)所使用，如一物項清單(舉例而言，以諸如「…中之至少一者」或「…中之一或多者」之一片語開頭之一物項清單)中所使用之「或」指示一包含性清單，使得(舉例而言) A、B或C中之至少一者之一清單意指A或B或C或者AB或AC或BC或者ABC (亦即，A及B及C)。 電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，該等通信媒體包含促進將一電腦程式自一個地點傳送至另一地點之任何媒體。一非暫時性儲存媒體可係可由一個一般用途或特殊用途電腦存取之任何可用媒體。以實例方式而非以限制方式，非暫時性電腦可讀媒體可包括RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、壓縮碟片(CD) ROM或者其他光碟儲存裝置、磁碟儲存裝置或其他磁性儲存裝置，或者可用於以指令或資料結構形式載運或儲存所要程式碼手段且可由一個一般用途或特殊用途電腦或者一個一般用途或特殊用途處理器存取的任何其他非暫時性媒體。 此外，可將任何連接適當地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(例如紅外線、無線電及微波)自一網站、伺服器或其他遠端源傳輸軟體，則所述同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(例如紅外線、無線電及微波)皆包含於媒體之定義中。如本文中所使用，磁碟及碟片包含：CD、雷射碟片、光碟、數位多功能碟片(DVD)、軟碟及藍光碟片，其中磁碟通常磁性地複製資料而碟片則藉助雷射光學地複製資料。以上各項之組合亦包含於電腦可讀媒體之範疇內。 本文中之說明經提供以使得熟習此項技術者能夠做出或使用本發明。熟習此項技術者將易於明瞭對本發明之各種修改，且本文中所定義之一般原理可應用於其他變化形式而不背離本發明之範疇。因此，本發明不限於本文中所闡述之實例及設計，而是被賦予與本文中所揭示之原理及新穎特徵一致之最寬廣範疇。

100‧‧‧實例性記憶體陣列/記憶體陣列
100-a‧‧‧記憶體陣列
100-b‧‧‧記憶體陣列
105‧‧‧記憶體單元/鐵電記憶體單元
105-a‧‧‧鐵電記憶體單元/記憶體單元
105-b‧‧‧記憶體單元/鐵電記憶體單元
105-c‧‧‧記憶體單元
105-d‧‧‧記憶體單元/鐵電記憶體單元
105-e‧‧‧記憶體單元
110‧‧‧字線/適當字線/相關字線/所要字線
110-a‧‧‧字線/存取線
110-b‧‧‧字線/存取線
110-c‧‧‧字線/存取線
110-d‧‧‧字線/存取線
115‧‧‧數位線/對應數位線/適當數位線/參考數位線/相關數位線
115-a‧‧‧數位線
115-b‧‧‧數位線
115-c‧‧‧數位線
115-d‧‧‧數位線
120‧‧‧列解碼器
125‧‧‧感測組件
125-a‧‧‧感測組件
125-b‧‧‧感測組件
125-c‧‧‧感測組件
125-d‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸出/輸入
140‧‧‧記憶體控制器
140-a‧‧‧記憶體控制器
140-b‧‧‧記憶體控制器
200‧‧‧實例性電路/電路
205‧‧‧電容器/鐵電電容器
210‧‧‧極板線
210-a‧‧‧極板線
210-b‧‧‧極板線
210-c‧‧‧極板線
215‧‧‧單元底部/電容器底部
220‧‧‧選擇組件
225‧‧‧參考線
225-a‧‧‧參考線
225-b‧‧‧參考線
230‧‧‧單元極板
300-a‧‧‧滯後曲線
300-b‧‧‧滯後曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態/所儲存電荷狀態/初始電荷狀態
305-c‧‧‧電荷狀態/最終電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態/所儲存電荷狀態
310-c‧‧‧電荷狀態/最終電荷狀態
315‧‧‧淨正電壓/電壓
320‧‧‧路徑
325‧‧‧淨負電壓/負電壓
330‧‧‧路徑
335‧‧‧淨電壓/電壓
340‧‧‧路徑
345‧‧‧路徑
350‧‧‧電壓
355‧‧‧電壓
400‧‧‧實例性電路/電路
405‧‧‧電壓源
405-a‧‧‧電壓源
410‧‧‧電壓源
410-a‧‧‧電壓源
415-a‧‧‧固有電容
415-b‧‧‧固有電容
415-c‧‧‧固有電容/切換組件
415-d‧‧‧固有電容
420‧‧‧切換組件
420-a‧‧‧切換組件
420-b‧‧‧切換組件
500‧‧‧時序圖
505‧‧‧軸
505-a‧‧‧軸
510‧‧‧軸
510-a‧‧‧軸
515‧‧‧字線電壓
515-a‧‧‧字線電壓
520‧‧‧極板電壓
520-a‧‧‧極板電壓
530-a‧‧‧數位線電壓
530-b‧‧‧數位線電壓
530-c‧‧‧數位線電壓
530-d‧‧‧數位線電壓
535‧‧‧讀取電壓
535-a‧‧‧讀取電壓
540‧‧‧電壓臨限值
545‧‧‧參考電壓
545-a‧‧‧參考電壓/參考
550‧‧‧計時臨限值
555‧‧‧時間
555-a‧‧‧時間
600‧‧‧實例性電路/電路
605‧‧‧參考電路
605-a‧‧‧參考電路
610‧‧‧選擇組件
615‧‧‧參考電容器/電容器
620‧‧‧選擇線
625‧‧‧參考極板線
700‧‧‧時序圖
705‧‧‧選擇電壓
710‧‧‧參考極板電壓
800‧‧‧方塊圖
810‧‧‧偏壓組件
815‧‧‧計時組件
820‧‧‧參考組件
825‧‧‧鎖存器
830‧‧‧數位線電壓調整組件
835‧‧‧控制線
900‧‧‧系統
905‧‧‧裝置
910‧‧‧處理器
915‧‧‧基本輸入/輸出系統組件
920‧‧‧周邊組件
925‧‧‧輸入/輸出控制組件
930‧‧‧匯流排
935‧‧‧輸入
940‧‧‧數位線電壓調整組件
945‧‧‧輸出

本文中之揭示內容係指且包含以下各圖： 圖1圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一實例性記憶體陣列； 圖2圖解說明根據本發明之各種實施例之支援一接地參考架構之一記憶體單元之一實例性電路； 圖3圖解說明根據本發明之各種實施例之操作支援一接地參考架構之一鐵電記憶體單元之實例性滯後曲線； 圖4圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一實例性電路； 圖5圖解說明根據本發明之各種實施例之操作用於一記憶體單元之一接地參考架構之一時序圖； 圖6圖解說明根據本發明之各種實施例之支援用於一記憶體單元之一接地參考架構之一實例性電路； 圖7圖解說明根據本發明之各種實施例之操作用於一記憶體單元之一接地參考架構之一時序圖； 圖8圖解說明根據本發明之各種實施例之支援一接地參考架構之一實例性鐵電記憶體陣列； 圖9圖解說明根據本發明之各種實施例之支援一接地參考架構的包含一記憶體陣列之一裝置；且 圖10至圖11係根據本發明之各種實施例之圖解說明用於一記憶體單元之一接地參考架構之一或若干種方法之流程圖。

Claims (12)

1. 一種操作一鐵電記憶體單元之方法，其包括：將一正電壓施加至該鐵電記憶體單元之一鐵電電容器，其中該鐵電電容器與一數位線進行電子通信；回應於施加該正電壓而判定該數位線之一電壓之一改變速率已達到一臨限值；及在該數位線之該電壓達到該臨限值之後，將一負電壓施加至該鐵電電容器。
2. 如請求項1之方法，進一步包括：在施加該負電壓之後，比較該數位線之該電壓與一接地參考。
3. 如請求項2之方法，進一步包括：至少部分地基於該數位線之該電壓與該接地參考之該比較來判定該鐵電記憶體單元之一邏輯值。
4. 如請求項1之方法，其中經施加至該鐵電電容器之該負電壓之一量值係至少部分地基於該臨限值。
5. 如請求項1之方法，其中判定該數位線之該電壓已達到該臨限值包括：判定已施加該正電壓達一預定持續時間。
6. 如請求項5之方法，其中該預定持續時間係至少部分地基於以下各項中之至少一者：該鐵電電容器之一特性、該數位線之一特性、與對該鐵電記憶體單元之讀取或寫入相關聯之一時序，或者其任何組合。
7. 如請求項1之方法，其中判定該數位線之該電壓已達到該臨限值包括：判定該數位線之該電壓已達到一臨限電壓。
8. 一種電子記憶體設備，其包括：一鐵電記憶體單元，其包括與一數位線進行電子通信之一鐵電電容器；及一控制器，其與該鐵電記憶體單元進行電子通信，且可操作以：將一正電壓源連接至該鐵電電容器；判定該數位線之一電壓之一改變速率已達到一臨限值；及在該數位線之該電壓達到該臨限值之後，將一負電壓源連接至該鐵電電容器。
9. 如請求項8之電子記憶體設備，其中該控制器可操作以：在將一負電壓施加至該鐵電電容器之後，比較該數位線之該電壓與一接地參考。
10. 如請求項9之電子記憶體設備，其中該控制器可操作以：至少部分地基於該數位線之該電壓與該接地參考之一比較來判定該鐵電記憶體單元之一邏輯值。
11. 如請求項8之電子記憶體設備，其中該控制器可操作以：回應於將一正電壓施加至該鐵電電容器，而判定該數位線之一電壓已達到該臨限值。
12. 如請求項11之電子記憶體設備，其中該控制器可操作以：判定已將該正電壓源之一電壓施加至該鐵電電容器達一預定持續時間；及至少部分地基於判定已施加該正電壓源之該電壓達該預定持續時間來判定該數位線之該電壓已達到該臨限值。