KR20180110682A - 메모리 셀에 대한 접지 기준 기법 - Google Patents

Abstract

강유전성 메모리 셀 또는 셀들을 동작시키는 방법, 시스템 및 장치가 설명된다. 접지 기준 기법은 디지트 라인 전압 감지 동작에 사용될 수 있다. 양의 전압이 메모리 셀에 인가될 수 있고, 셀의 디지트 라인의 전압이 임계 값에 도달한 후에, 판독 동작 전에 디지트 라인 전압이 접지를 중심으로 집중되도록 음의 전압이 인가될 수 있다. 다른 예에서, 제 1 전압이 메모리 셀에 인가된 다음, 제 1 전압의 역수와 동일한 제 2 전압이 메모리 셀의 디지트 라인과 전자 통신하는 기준 커패시터에 인가 되어, 판독 동작 전에 디지트 라인 전압을 접지를 중심으로 집중시킨다.

Description

메모리 셀에 대한 접지 기준 기법

교차 참조

본 특허 출원은 본 양수인에게 양도된 Vimercati 등의 2016년 3월 1일자 미국 특허 출원 제 15/057,914 호(발명의 명칭: "Ground Reference Scheme for a Memory Cell")에 기초한 우선권을 주장한다.

기술 분야

다음은 일반적으로 메모리 디바이스들에 관한 것이고, 보다 상세하게는 강유전성 메모리 셀에 대한 접지 기준 기법에 관한 것이다.

메모리 디바이스는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 바이너리 디바이스는 2 개의 상태를 가지며, 흔히 논리 "1" 또는 논리 "0"으로 표시된다. 다른 시스템에서는 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치는 메모리 디바이스에서 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 장치는 메모리 디바이스에 상태를 기입하거나 프로그래밍할 수 있다.

RAM(random access memory), ROM(read only memory), DRAM(dynamic RAM), SDRAM(synchronous dynamic RAM), FeRAM(ferroelectric RAM), MRAM(magnetic RAM), RRAM(resistive RAM), 플래시 메모리, 등을 포함한 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어 플래시 메모리는 외부 전원이 없은 경우에도 장시간 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는 한, 시간에 따라 저장된 상태를 잃을 수 있다. 이진 메모리 디바이스는 휘발성 메모리 디바이스의 일 예일 수 있으며, 커패시터를 충전 또는 방전시킴으로써 논리 상태를 저장할 수 있다. 그러나 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전될 수 있으며, 이로 인해 저장된 정보가 손실될 수 있다. 휘발성 메모리의 특정 기능은 빠른 읽기 또는 쓰기 속도와 같은 성능 이점을 제공할 수 있지만, 주기적 리프레싱없이 데이터를 저장하는 기능과 같은 비휘발성 메모리의 기능이 유리할 수 있다.

FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만, 저장 디바이스로서 강유전성 커패시터의 사용으로 인해 비휘발성 특성을 가질 수 있다. FeRAM 디바이스는 다른 비휘발성 및 휘발성 메모리 디바이스와 비교하여 성능이 향상될 수 있다. FeRAM 감지 기법은 메모리 셀에 저장된 상태를 결정하기 위해 디지트 라인 전압과 비교하고자 0이 아닌 기준 전압에 의존할 수 있다. 그러나, 0이 아닌 기준 전압을 사용하는 것은 디지트 라인 전압의 변동을 수용하는데 실패할 수 있고, 또한 판독 동작에서 에러를 초래할 수 있다.

본 명세서의 개시 내용은 다음의 도면을 참조하고 포함한다:
도 1은 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 지원하는 예시적인 메모리 어레이를 도시한다.
도 2는 본 발명의 다양한 실시예에 따른 접지 기준 기법을 지원하는 메모리 셀의 회로 예를 도시한다.
도 3은 본 발명의 다양한 실시예에 따라 접지 기준 기법을 지원하는 강유전성 메모리 셀을 동작시키는 예시적인 히스테리시스 플롯을 도시한다.
도 4는 본 발명의 다양한 실시예에 따른 메모리 셀에 대한 접지 기준 기법을 지원하는 예시적인 회로를 도시한다.
도 5는 본 발명의 다양한 실시예에 따라 동작되는 메모리 셀에 대한 접지 기준 기법의 타이밍도를 도시한다.
도 6은 본 발명의 다양한 실시예에 따른 메모리 셀에 대한 접지 기준 기법을 지원하는 예시적인 회로를 도시한다.
도 7은 본 발명의 다양한 실시예에 따라 동작되는 메모리 셀에 대한 접지 기준 기법에 대한 타이밍도를 도시한다.
도 8은 본 발명의 다양한 실시예에 따른 접지 기준 기법을 지원하는 예시적인 강유전성 메모리 어레이를 도시한다.
도 9는 본 발명의 다양한 실시예에 따른 접지 기준 기법을 지원하는 메모리 어레이를 포함하는 디바이스를 도시한다.
도 10-11은 본 발명의 다양한 실시예에 따른 메모리 셀에 대한 접지 기준 기법을 위한 방법(들)을 도시한 흐름도이다.

메모리 디바이스는 디지트 라인 전압 감지 동작의 신뢰성을 증가시키기 위해 접지 기준 기법을 사용할 수 있다. 본 명세서에서 설명되는 접지 참조 기법은 디지트 라인의 가능한 판독 전압, 즉 메모리 셀의 논리 "1"및 논리 "0"을 나타내는 전압을 접지에 대해 중심에 두게하는 기술을 사용할 수 있다. 판독 동작 동안 감지된 디지트 라인 전압은 따라서 감지 증폭기에 입력되어 접지 기준과 비교될 수 있다. 접지 기준 기법이 없는 경우, 판독 동작 동안 디지트 라인의 전압은 상이한 셀 또는 어레이 또는 상이한 셀 및 어레이와 상이할 수 있는 일부 비-제로 값과 비교될 필요가 있을 수 있다. 따라서, 0이 아닌 값과의 비교는 디지트 라인 변동에 더 민감한 판독 동작을 초래할 수 있고, 따라서 더 많은 에러가 발생하기 쉽다.

예로서, 메모리 셀의 강유전성 커패시터의 플레이트에 양의 전압이 인가될 수 있고, 셀은 강유전성 커패시터를 디지트 라인으로 방전하도록 선택될 수 있다. 일정 시간이 경과하거나 디지트 라인 전압이 특정 임계 값에 도달하면, 음의 전압이 강유전성 커패시터의 플레이트에 인가될 수 있다. 음의 전압의 인가는 메모리 셀의 논리 상태를 나타내는 디지트 라인의 2 개의 가능한 값(즉, 논리 "1" 또는 "0")이 0볼트 부근에 집중되도록 디지트 라인 전압을 떨어뜨릴 수 있다. 그런 다음 디지트 라인의 전압을 읽고 0 볼트와 같은 기준 전압과 비교할 수 있다. 예를 들어, 양의 디지트 라인 전압은 논리 "1"을 나타낼 수 있는 반면, 음의 디지트 라인 전압은 논리 "0"을 나타낼 수 있다.

접지 기준 기법의 이점은 음 전압원을 필요로하지 않으면서 또한 실현될 수 있다. 예를 들어, 기준 커패시터를 포함하는 기준 회로는 메모리 셀과 함께 사용될 수 있다. 메모리 셀은 선택될 수 있고, 전압의 역인 동시에(또는 거의 동일한 시간에) 메모리 셀의 커패시터의 플레이트에 인가된 전압이 기준 커패시터에 인가될 수 있다. 셀에 저장된 전하가 디지트 라인으로 전달될 수 있는 반면, 기준 커패시터는 저장된 전하를 디지트 라인으로부터 끌어낼 수 있다. 따라서, 후술하는 바와 같이, 기준 커패시터는 디지트 라인으로부터 전하를 제거하고 메모리 셀의 논리 상태(즉, 논리 "1"또는 "0")를 나타내는 디지트 라인의 2 개의 가능한 값을 제로 볼트 주위로 집중되게 할 수 있다. 위에서 논의된 접지 기준 기법의 이점이 따라서 실현될 수 있다.

위에서 소개된 개시의 특징은 메모리 어레이와 관련하여 이하에서 더 설명된다. 접지 기준 기법에 사용될 수 있는 회로를 참조하여 구체적인 예를 설명한다. 본 개시의 이들 및 다른 특징은 메모리 셀의 접지 기준 기법(들)과 관련된 장치도, 시스템도 및 흐름도를 참조하여 더 예시 및 설명된다.

도 1은 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 지원하는 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 각 메모리 셀(105)은 논리 "0"및 논리 "1"로 표시된 2 개의 상태를 저장하도록 프로그램될 수 있다. 어떤 경우에, 메모리 셀(105)은 2개보다 많은 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능 상태를 나타내는 전하를 저장하는 커패시터를 포함할 수 있다. 예를 들어, 충전된 및 충전되지 않은 커패시터는 각각 2개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처는 일반적으로 그러한 디자인을 사용할 수 있으며, 채용된 커패시터는 선형 전기 분극 특성을 갖는 유전체 재료를 포함할 수 있다. 대조적으로, 강유전성 메모리 셀은 유전체 재료로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 전하 레벨은 상이한 논리 상태를 나타낼 수 있다. 강유전성 재료는 비선형 분극 특성을 갖는다. 강유전성 메모리 셀(105)의 몇몇 세부 사항들 및 이점들이 아래에서 논의된다.

판독 및 기입과 같은 동작은 액세스 라인이라고도 칭하는 적절한 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)상에서 수행될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 단계는 각각의 라인에 전압을 인가하는 단계를 포함할 수 있다. 어떤 경우들에서, 디지트 라인(115)은 비트 라인으로 지칭될 수 있다. 워드 라인(110) 및 디지트 라인(115)은 도전성 재료로 제조된다. 예를 들어, 워드 라인(110) 및 디지트 라인(115)은 구리, 알루미늄, 금, 텅스텐 등과 같은 금속으로 제조될 수 있다. 도 1의 예에 따르면, 메모리 셀(105)의 각 행은 단일 워드 라인(110)에 접속되고, 메모리 셀(105)의 각 열은 단일 디지트 라인(115)에 접속된다. 워드 라인(110) 중 하나 및 디지트 라인(115) 중 하나를 활성화(즉, ~에 전압을 인가)함으로써, 그 교차점에서 단일 메모리 셀(105)에 액세스할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교점은 메모리 셀의 어드레스로 지칭될 수 있다.

일부 아키텍처에서, 셀의 논리 저장 디바이스, 예를 들어 커패시터는 선택 구성요소에 의해 디지트 라인으로부터 전기적으로 단절될 수 있다. 워드 라인(110)은 선택 구성요소에 접속될 수 있고 선택 구성요소를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 접속될 수 있다. 워드 라인(110)을 활성화 시키면 메모리 셀(105)의 커패시터와 그 대응하는 디지트 라인(115) 사이에 전기적 접속이 이루어진다. 디지트 라인은 메모리 셀(105) 판독 또는 기입을 위해 액세스될 수 있다.

메모리 셀(105) 액세스는 로우 디코더(120) 및 칼럼 디코더(130)를 통해 제어될 수 있다. 일부 실시예에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화한다. 마찬가지로, 칼럼 디코더(130)는 메모리 제어기(140)로부터 칼럼 어드레스를 수신하여 적절한 디지트 라인(115)을 활성화시킨다. 따라서, 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써 메모리 셀(105)에 액세스할 수 있다. 예를 들어, 메모리 어레이(100)는 DL_1 및 WL_3을 활성화시킴으로써 메모리 셀(105)에 액세스할 수 있다.

액세스하면, 메모리 셀(105)은 감지 구성요소(125)에 의해 판독 또는 감지되어, 메모리 셀(105)의 저장 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후에, 메모리 셀(105)의 강유전성 커패시터는 대응하는 디지트 라인(115)으로 방전되어, 디지트 라인(115) 상에 전압을 유도할 수 있다. 디지트 라인(115)의 전압은 감지 구성요소(125)에 입력될 수 있으며, 여기서 디지트 라인(115)의 전압은 기준 전압과 비교될 수 있다. 강유전성 커패시터를 포함하는 메모리 셀(105)에 관하여, 메모리 셀을 판독하는 것은 강유전성 커패시터의 플레이트를 바이어싱 - 예를 들어, 강유전성 커패시터의 플레이트에 전압을 인가 - 하는 단계를 포함할 수 있다.

감지 구성요소(125)는 래칭(latching)으로 지칭될 수 있는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성요소(125)는 디지트 라인(115)의 전압을 수신하여 기준 전압과 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기의 출력은 이러한 비교에 적어도 부분적으로 기초하여 더 높은(예를 들어, 포지티브저부또는 더 낮은(예를 들어, 네거티브 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는다면, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다. 일부 경우, 감지 증폭기는 디지트 라인(115)의 출력을 공급 전압으로 추가적으로 구동할 수 있다. 감지 구성요소(125)는 감지 증폭기의 출력 및/또는 디지트 라인(115)의 전압을 래칭할 수 있고, 이는 메모리 셀(105)의 저장된 상태가 논리 "1"이었다는 것을 결정하는데 사용될 수 있다. 대안으로서, 디지트 라인(115)이 기준 전압보다 낮은 전압을 가지면, 감지 증폭기 출력은 음 또는 접지 전압으로 구동될 수 있다. 감지 구성요소(125)는 그 후, 메모리 셀(105)의 저장된 상태가 논리 "0"이라는 것을 결정하는데 사용될 수 있는 감지 증폭기의 출력을 래치할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 칼럼 디코더(130)를 통해 출력(135)으로서 출력될 수 있다.

메모리 어레이(100)는 임의의 또는 거의 모든 전압을 기준 전압으로서 사용할 수 있고, 감지 구성요소(125)는 메모리 셀(105)의 논리 상태를 결정하기 위해 디지트 라인(115)의 전압을 기준 전압과 비교할 수 있다. 메모리 셀(105)을 선택함으로써 야기되는 디지트 라인(115)상의 전압의 크기는, 저장된 상태(즉, 논리 "1" 또는 논리 "0"), 강유전성 커패시터의 특성, 인가된 판독 전압, 등을 포함한, 다양한 요인들에 기초하여 변할 수 있다. 이러한 변화 때문에, 감지된 전압은 기준 전압에 상대적으로 근접할 수 있어 감지 마진을 감소시킬 수 있다(즉, 논리 "1"또는 "0"을 나타내는 디지트 라인 전압과 기준 전압 간의 "마진"(margin)). 이것은 메모리 셀(105)의 상태를 정확하게 판독하기 위해 판독 회로가 더 민감 해지고, 따라서 더 복잡해질 수 있다. 또는 감지 마진이 좁으면 읽기 오류가 증가할 수 있다. 또한 전압 기준 그 자체에 오류가 있을 수 있다. 예를 들어, 공급 전압의 변화, 온도, 기준 라인으로 사용되는 디지트 라인(115)의 특성(가령, 길이, 트레이스 폭, 등), 메모리 셀(105)의 특성(가령, 기생 요소), 등이 기준 라인 상에서의 전압의 크기에 영향을 미칠 수 있다(가령, 증가 또는 감소). 다른 메모리 셀(105)을 사용하여 기준 전압을 생성하면, 메모리 셀(105)의 강유전성 커패시터의 특성이 기준 라인 상에서 생성되는 결과 전압에 더 영향을 줄 수 있다.

비-제로 기준을 사용하는 것과 관련된 추가적인 문제는 기준 디지트 라인(115) 자체의 충전을 포함할 수 있다 - 예를 들어, 기생 회로 요소는 결과 기준 전압에 영향을 미칠 수 있음 - 메모리 셀의(105)의 플레이트에 인가된 판독 전압의 오차 - 예를 들어, 더 높은 플레이트 전압은 상이한 논리 상태들로부터 초래된 증가된 전압들과 관련될 수 있다. 즉, 어떤 경우에는 강유전성 커패시터로부터 추출되는 전하량을 증가시키고 감지 윈도우를 증가시키기 위해, 보다 높은 플레이트 전압이 메모리 셀(105)에 인가될 수 있다. 예를 들어, 전압 간의 차이가 논리 "1" 및 논리 "0"으로부터 나타날 수 있다. 그러나, 보다 높은 플레이트 전압을 인가하는 것은 기준 전압에 대한 두 논리 상태에 대한 최종 전압을 또한 증가시킬 수 있다. 따라서, 생성된 전압은 발생된 기준 전압을 중심으로하지 않을 수 있으며, 감지 마진이 감소될 수 있다.

0 볼트(0V)를 기준으로 이용하면 - 예를 들어, 기준 전압이 접지 또는 가상 접지에 있는 감지 기법 - 감지 동작을 단순화할 수 있다. 본 명세서에 설명된 바와 같이, 0V를 기준으로 사용하는 감지 기법은 접지 기준 기법으로 불린다. 접지 기준은 유사한 감지 구간 - 가령, 논리 상태 "0"과 논리 상태 "1"로 인한 전압 차이 - 및/또는 감지 마진으로 0이 아닌 전압 기준의 이용에 비해 더욱 정확한 결과를 생성할 수 있다. 예를 들어, 접지 기준 기법에서, 양의 디지트 라인 전압은 하나의 논리 상태에 대응할 수 있고 음의 디지트 전압은 상이한 논리 상태에 대응할 수 있다; 디지트 라인 전압이 양 또는 음인지 여부는 디지트 라인 전압이 일부 비-제로 전압보다 높거나 낮은 지 여부보다 쉽게 판별될 수 있다. 접지 기준 기법은 또한 0이 아닌 기준 전압을 생성하는 것과 관련된 오류를 줄이고 기준 전압 생성을 위한 추가 회로를 사용할 수 없다. 또한, 접지 기준 전압을 사용하면 메모리 어레이마다 다를 수 있는 바람직한 기준 전압을 초기에 선택하는 것과 관련된 테스트가 감소될 수 있다.

접지 기준 기법을 사용하기 위해, 논리 "1" 및 논리 "0"과 관련된 전압들이 접지에 집중되도록 상이한 논리 상태들로부터 초래된 디지트 라인(115)의 가능한 판독 전압들이 조정될 수 있다. 디지트 라인(115)의 전압을 조정하기 위해 구현될 수 있는 회로들 및 수반되는 방법들은 하기에서 더 상세히 설명된다. 도 4 및 도 5를 참조하여 기술된 바와 같이, 일부 예들에서, 음 전압이 강유전성 셀의 플레이트에 인가 되어 디지트 라인(115)의 전압을 조정할 수 있다. 도 6 및 도 7을 참조하여 설명되는 것을 포함한, 다른 예에서, 기준 회로는 디지트 라인(115)의 전압을 조정하는데 사용될 수 있다. 예를 들어, 반대 전압 또는 상보적 전압이 강유전성 셀의 플레이트 및 기준 커패시터의 플레이트에 인가될 수 있다.

메모리 셀(105)은 관련된 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써 설정되거나 기입될 수 있다. 전술한 바와 같이, 워드 라인(110)을 활성화하면 메모리 셀(105)의 대응하는 행이 각각의 디지트 라인(115)에 전기적으로 연결된다. 워드 라인(110)이 활성화되는 동안 관련된 디지트 라인(115)을 제어함으로써, 메모리 셀(105)이 기입될 수 있다 - 즉, 로직 값이 메모리 셀(105)에 저장될 수 있다. 칼럼 디코더(130)는 메모리 셀(105)에 기입될 데이터, 예를 들어, 입력(135)을 수용할 수 있다. 강유전성 커패시터의 경우, 강유전성 커패시터 양단에 전압을 인가함으로써 메모리 셀(105)이 기입된다. 이 프로세스에 대해서는 아래에서 자세히 설명한다.

일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있고, 재기입 또는 리프레시 동작은 원래의 논리 상태를 메모리 셀(105)로 복귀 시키도록 수행될 수 있다. DRAM에서, 예를 들어, 커패시터는 감지 동작 중 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있다. 따라서 논리 상태는 감지 동작 후에 다시 쓰여질 수 있다. 또한, 단일 워드 라인(110)을 활성화하면 그 행의 모든 메모리 셀이 방전될 수 있다. 따라서, 행 내의 몇몇 또는 모든 메모리 셀(105)이 재 기입될 필요가 있을 수 있다.

DRAM을 포함하여 일부 메모리 아키텍처는 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전될 수 있으며, 이로 인해 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 속도는 비교적 높을 수 있는데, 예를 들어, DRAM에 대해 초당 수십 회의 리프레시 동작이 있어서, 상당한 전력 소비를 초래할 수 있다. 메모리 어레이가 점점 더 커짐에 따라 전력 소비가 증가하면, 특히, 배터리와 같은 유한 전원에 의존하는 모바일 장치의 경우, 메모리 어레이의 배치 또는 작동(예: 전원 공급 장치, 발열량, 재료 제한 등)이 방해될 수 있다. 그러나, 강유전성 메모리 셀은 다른 메모리 아키텍처에 비해 성능이 향상될 수 있는 유리한 특성을 가질 수 있다. 예를 들어, 강유전성 메모리 셀은 저장된 전하의 열화에 덜 민감하기 때문에, 강유전성 메모리 셀(105)을 채용하는 메모리 어레이(100)는 리프레시 동작을 거의 또는 전혀 요구하지 않을 수 있으므로, 동작하는데 필요한 전력이 더 적을 수 있다.

메모리 제어기(140)는 다양한 구성요소, 예를 들어 로우 디코더(120), 칼럼 디코더(130) 및 감지 구성요소(125)와 같은 다양한 구성요소를 통해 메모리 셀(105)의 동작(가령, 판독, 기입, 재기입, 리프레시, 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 로우 및 칼럼 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수 있다. 일반적으로, 여기서 논의되는 인가 전압의 진폭, 형상, 또는 지속시간은 조정 또는 변경될 수 있고, 메모리 어레이(100) 동작을 위한 다양한 동작에 대해 상이할 수 있다. 더욱이, 메모리 어레이(100) 내의 하나, 다수, 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있다. 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작 중에 동시에 액세스될 수 있다.

몇몇 경우에, 메모리 제어기(140)는 접지 기준 기법의 특징을 구현하는데 사용될 수 있다. 예를 들어, 메모리 제어기(140)는 메모리 셀(105)의 강유전성 커패시터의 플레이트에 판독 전압을 인가하는 데 사용되는 증폭 장치에 입력을 제공할 수 있다. 일부 예에서, 메모리 제어기(140)는 증폭 디바이스에 음 전압을 제공할 수 있고, 증폭 디바이스는 강유전성 커패시터의 플레이트에 음의 전압을 인가할 수 있다. 다른 예들에서, 메모리 제어기(140)는 메모리 셀 및 기준 커패시터를 선택하기 위해 하나 이상의 증폭 장치에 선택 전압을 제공할 수 있고, 이어서 관련 강유전성 셀의 플레이트 및 기준 커패시터의 플레이트에 상보적인 전압을 인가할 수 있다.

도 2는 본 발명의 다양한 실시예에 따른 접지 기준 기법을 지원하는 메모리 셀의 예시적인 회로(200)를 도시한다. 회로(200)는 강유전성 메모리 셀(105-a), 워드 라인(110-a)(액세스 라인(110-a)으로도 지칭될 수 있음), 디지트 라인(115-a) 및 감지 구성요소(125-a)를 포함하며, 이들은 각각 도 1과 관련하여 기술된 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예일 수 있다. 메모리 셀(105-a)은 용량성으로 결합되는 제 1 플레이트 및 제 2 플레이트를 갖는 커패시터(205)와 같은 논리 저장 구성요소를 포함할 수 있으며, 제 1 플레이트는 셀 플레이트(230)로 지칭될 수 있고 제 2 플레이트는 셀 저부(215)로 지칭될 수 있다. 일부 실시예에서, 커패시터의 방향은 메모리 셀(105-a)의 동작을 변경하지 않고 뒤집을 수 있다. 즉, 제 1 플레이트는 셀 저부(215)에 대응할 수 있고 제 2 플레이트는 셀 플레이트(230)에 대응할 수 있다. 도 2의 예에서, 셀 플레이트(230)는 플레이트 라인(210)를 통해 액세스할 수 있고, 셀 저부(215)는 디지트 라인(115-a)을 통해 액세스될 수 있다. 또한, 도 2의 예에서, 커패시터(205)의 단자들은 절연성 강유전성 재료에 의해 분리되어 있다. 상술한 바와 같이, 커패시터(205)를 충전 또는 방전함으로써, 즉 커패시터(205)의 강유전성 재료를 분극화함으로써 다양한 상태가 저장될 수 있다. 커패시터(205)를 분극 시키는데 필요한 총 전하는 잔여 분극(PR) 값으로 지칭될 수 있고, 커패시터(205)의 전체 전하의 절반에 도달할 때의 커패시터(205)의 전위는 항 전압(coercive voltage)(VC)으로 지칭될 수 있다.

커패시터(205)의 저장된 상태는 회로(200)에 나타난 다양한 소자를 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 커패시터(205)는 선택 구성요소(220)가 비활성화될 때 디지트 라인(115-a)으로부터 분리될 수 있고 선택 구성요소(220)가 강유전성 메모리 셀(105-a)을 선택하도록 활성화될 때 디지트 라인(115-a)에 연결될 수 있다. 다시 말해, 강유전성 메모리 셀(105-a)은 강유전성 커패시터(205)와 전자 통신하는 선택 구성요소(220)를 사용하여 선택될 수 있으며, 강유전성 메모리 셀(105-a)은 선택 구성요소(220) 및 강유전성 커패시터(205)를 포함한다. 일부 경우에, 선택 구성요소(220)는 트랜지스터이고 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어되며, 전압 크기는 트랜지스터의 임계 크기보다 크다. 워드 라인(110-a)은 선택 구성요소(220)를 활성화할 수 있고; 예를 들어, 워드 라인(110-a)에 인가된 전압이 트랜지스터 게이트에 인가 되어, 커패시터(205)를 디지트 라인(115-a)과 접속시킬 수 있다. 다른 실시예에서, 선택 구성요소(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 있도록, 그리고, 커패시터(205)가 디지트 라인(115-a)과 선택 구성요소(220)의 다른 단자 사이에 있도록, 선택 구성요소(220) 및 커패시터(205)의 위치를 스위칭할 수 있다. 이 실시예에서, 선택 구성요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신 상태를 유지할 수 있다. 이러한 구성은 판독 및 기입 동작을 위한 대안적인 타이밍 및 바이어싱과 관련될 수 있다.

커패시터(205)의 플레이트들 사이의 강유전성 재료로 인해, 그리고 아래에서 보다 상세히 설명되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)에 연결될 때 방전되지 않을 수 있다. 일 구성에서, 판독 동안 강유전성 커패시터(205)에 의해 저장된 상태를 감지하기 위해, 플레이트 라인(210) 및 워드 라인(110-a)이 외부 전압에 의해 바이어스될 수 있다. 일부 경우, 디지트 라인(115-a)은 플레이트 라인(210) 및 워드 라인(110-a)에 외부 전압을 인가하기 전에 가상 접지로부터 단절된다. 강유전성 메모리 셀(105-a)을 선택하면 커패시터(205) 양단에 전압 차이(예를 들어, 플레이트 라인(210) 전압에서 디지트 라인(115-a)을 뺀 전압)이 발생할 수 있다. 인가된 전압 차는 커패시터(205)의 초기 상태 - 가령, 초기 상태가 논리 "1" 또는 논리 "0"을 저장하였는지 여부 - 에 좌우될 수 있는 커패시터(205) 상에 저장된 전하의 변화를 야기할 수 있고, 커패시터(205) 상에 결과적으로 저장된 전하에 기초하여 디지트 라인(115-a) 상에 전압을 유도할 수 있다. 디지트 라인(115-a)상의 유도 전압은 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 구성요소(125-a)에 의해 기준(예를 들어 기준 라인(225)의 전압)과 비교될 수 있다.

특정 감지 체계 또는 처리는 많은 형태를 취할 수 있다. 일 실시예에서, 디지트 라인(115-a)은 고유의 커패시턴스를 가질 수 있고, 커패시터(205)가 플레이트 라인(210)에 인가된 전압에 응답하여 충전 또는 방전할 때 비-제로 전압을 발생시킬 수 있다. 고유 커패시턴스는, 디지트 라인(115-a)의 치수를 포함한 물리적 특성에 좌우될 수 있다. 디지트 라인(115-a)은 다수의 메모리 셀(105)을 연결할 수 있으므로, 디지트 라인(115-a)은 무시할 수 없는 커패시턴스(예를 들어, 피코패럿(pF) 정도)를 초래하는 길이를 가질 수 있다. 이후의 디지트 라인(115-a)의 전압은 커패시터(205)의 초기 논리 상태에 의존할 수 있고, 감지 구성요소(125-a)는 이 전압을 기준 구성요소에 의해 제공된 기준 라인(225)상의 전압과 비교할 수 있다. 회로(200)는 판독 동작 동안 가능한 디지트 라인(115) 전압이 약 0V에 집중되도록 동작될 수 있다. 즉, 음의 전압이 플레이트 라인(210)에 인가될 수 있거나 기준 회로(도시되지 않음)가 판독 동작 동안 접지와 비교될 수 있도록 디지트 라인(115)의 전압을 효과적으로 낮추기 위해 사용될 수 있다.

일부 예에서, 기준 라인(225)은 접지될 수 있는 사용되지 않는 디지트 라인이다. 예를 들어, 플레이트 라인(210)에 전압이 인가될 수 있고, 커패시터 하부(215)에서의 전압이 저장된 전하와 관련하여 변화할 수 있다. 커패시터 하부(215)에서의 전압은 감지 구성요소(125-a)에서의 기준 전압과 비교될 수 있고, 기준 전압과의 비교는 인가된 전압으로부터 생기는 커패시터(205)의 전하의 변화를 나타낼 수 있고, 따라서, 메모리 셀(105-a)에 저장된 논리 상태를 표시할 수 있다. 기준 전압은 0V(즉, 접지 또는 가상 접지)일 수 있다. 커패시터(205)에서의 전하와 전압 사이의 관계는 도 3을 참조하여 더 상세히 설명된다.

메모리 셀(105-a)에 기입하기 위해, 전압이 커패시터(205) 양단에 인가될 수 있다. 다양한 방법이 사용될 수 있다. 일 예시에서, 선택 구성요소(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화될 수 있다. 플레이트 라인(210)을 사용하여 셀 플레이트(230)의 전압을 제어함으로써, 그리고 디지트 라인(115-a)을 사용하여 셀 저부(215)의 전압을 제어함으로써, 전압이 커패시터(205) 양단에 인가될 수 있다. 논리 "0"을 기입하기 위해, 셀 플레이트(230)는 높게 취해질 수 있고, 즉 양의 전압이 플레이트 라인(210)에 인가될 수 있고, 셀 저부(215)는 로우로 취해질 수 있다. 예를 들어 디지트 라인(115-a)을 사용하여 가상 접지될 수 있다. 논리 "1"을 기입하기 위해 반대 공정이 수행된다. 즉, 셀 플레이트(230)는 로우로 취해질 수 있고 셀 저부(215)는 하이로 취할 수 있다. 커패시터(205)의 판독 및 기입 동작은 강유전성 디바이스와 관련된 비선형 성질을 설명할 수 있다.

도 3은 본 발명의 다양한 실시예에 따른 접지 기준 기법을 지원하는 메모리 셀에 대한 히스테리시스 곡선(300-a 및 300-b)을 갖는 이러한 비선형 특성의 예를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 예시적인 강유전성 메모리 셀 기입 및 판독 프로세스를 각각 도시한다. 히스테리시스 곡선(300)은 전압 V의 함수로서 강유전성 커패시터(예를 들어, 도 2의 커패시터(205))에 저장된 전하 Q를 나타낸다.

강유전성 물질은 자발적 전기 분극을 특징으로하며, 즉 전계가 없을 때 비-제로 전기 분극을 유지한다. 예시적인 강유전성 재료는 티탄산 바륨(BaTiO₃), 티탄산 납(PbTiO₃), 티탄산 지르콘 산납(PZT) 및 탄 산 스트론튬 비스무스(SBT)를 포함한다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 다른 강유전성 재료를 포함할 수 있다. 강유전성 커패시터 내의 전기 분극은 강유전성 재료의 표면에서의 순 전하를 초래하고, 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서, 전하가 강유전성 재료와 커패시터 단자의 계면에 저장된다. 전기적 분극은 외부에서인가된 전기장이 없을 때 비교적 긴 시간, 심지어 무기한으로 유지될 수 있기 때문에, 예를 들어 DRAM 어레이에 채용된 커패시터와 비교하여 충전 누설이 상당히 감소될 수 있다. 이는 일부 DRAM 아키텍처에 대해 상술한 바와 같이 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.

히스테리시스 곡선(300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예를 들어, 강유전체 재료가 음의 분극을 갖는다면, 양전하가 단자에 축적될 것이다. 마찬가지로, 강유전성 재료가 양의 분극을 갖는다면, 음전하가 단자에 축적될 것이다. 또한, 히스테리시스 곡선(300)의 전압은 커패시터 양단의 전압 차를 나타내고 방향성을 갖는다는 것을 이해해야 한다. 예를 들어, 문제의 단자에 양 전압을 인가하고 제 2 단자를 접지 상태로 유지함으로써 양 전압이 인가될 수 있다. 문제의 단자를 접지 상태로 유지하고 제 2 단자에 양의 전압을 인가함으로써 음의 전압이 인가될 수 있다. 즉, 양의 전압이 문제의 단자를 음극으로 분극하도록 인가될 수 있다. 유사하게, 히스테리시스 곡선(300)에 도시된 전압 차를 생성하기 위해 적절한 커패시터 단자에 2개의 양 전압, 2개의 음 전압 또는 양 및 음 전압의 임의의 조합이 인가될 수 있다.

히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전체 재료는 제로 전압 차이로 양 또는 음의 분극을 유지할 수 있어서, 충전 상태(305)와 충전 상태(310)의 두 가지 가능한 충전 상태를 초래한다. 도 3의 예에 따르면, 충전 상태(305)는 논리 "0"을 나타내고 충전 상태(310)는 논리 "1"을 나타낸다. 일부 예에서, 각 충전 상태의 논리 값은 메모리 셀을 동작시키기 위한 다른 기법을 수용하도록 반전될 수 있다.

전압을 인가함으로써 강유전성 재료의 전기 분극, 즉 커패시터 단자상의 전하를 제어함으로써 논리 "0" 또는 "1"이 메모리 셀에 기입될 수 있다. 예를 들어, 커패시터 양단에 순(net) 양 전압(315)을 인가하면 충전 상태(305-a)에 도달할 때까지 전하가 축적된다. 전압(315)을 제거하면, 충전 상태(305-a)는 제로 전위에서 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 순 음의 전압(325)을 인가함으로써 기입되며, 충전 상태(310-a)가 된다. 음의 전압(325)을 제거한 후에, 충전 상태(310-a)는 제로 전압에서 충전 상태(310)에 도달할 때까지 경로(330)를 따른다.

강유전성 커패시터의 저장된 상태를 판독하거나 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 응답하여, 저장된 전하가 변화하고, 변화의 정도는 초기 전하 상태에 의존한다 - 즉, 커패시터의 저장된 전하가 변화하는 정도는 전하 상태(305-b 또는 310-b)가 초기에 저장되었는지 여부에 따라 다르다. 예를 들어, 히스테리시스 곡선(300-b)은 2 개의 가능한 저장 전하 상태(305-b 및 310-b)를 도시한다. 순 전압(335)은 커패시터의 셀 플레이트(예를 들어, 도 2를 참조하여 셀 플레이트(230))에 인가될 수 있다. 양 전압으로 도시되었지만, 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 전하 상태(305-b)가 경로(340)를 따를 수 있다. 마찬가지로, 충전 상태(310-b)가 초기에 저장되었다면, 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c)의 최종 위치는 특정 감지 동작 및 회로를 비롯한 여러 가지 요인에 따라 달라진다.

몇몇 경우에, 최종 전하는 메모리 셀의 디지트 라인의 고유 커패시턴스에 의존할 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가 되면, 디지트 라인의 전압은 그 고유 캐패시턴스로 인해 상승할 수 있고, 감지 구성요소에서 측정된 전압은 결과 디지트 라인의 결과적 전압에 좌우될 수 있다. 따라서, 히스테리시스 곡선(300-b)상의 최종 충전 상태(305-c 및 310-c)의 위치는 디지트 라인의 커패시턴스에 의존할 수 있고, 부하 라인 분석을 통해 결정될 수 있다. 즉, 충전 상태(305-c 및 310-c)는 디지트 라인 커패시턴스에 대해 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압(350) 또는 전압(355)은 상이할 수 있고, 커패시터의 초기 상태에 의존할 수 있다.

셀 플레이트에 인가된 전압(예를 들어, 전압 335)과 커패시터 양단의 전압(예를 들어, 전압 350 또는 전압 355)의 차이를 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 도 2를 참조하여 이해할 수 있는 바와 같이, 디지트 라인의 전압은 플레이트 라인(210)에 인가 되는 전압과 커패시터(205)에 걸린 최종 전압의 차이로서 표현될 수 있다. 상술한 바와 같이, 디지트 라인의 전압은 커패시터에 저장된 전하의 변화에 적어도 부분적으로 기초하며, 전하의 변화는 커패시터 양단에 인가된 전압의 크기와 관련된다. 일부 예에서, 기준 전압은 전압(350 및 355)으로부터 초래된 디지트 라인 전압의 평균일 수 있고, 비교시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮도록 결정될 수 있다. 이어서, 비교에 기초하여 강유전성 셀의 값(즉, 논리 "0"또는 "1")이 결정될 수 있다.

그러나, 상술한 바와 같이, 디지트 라인 및 기준 전압은 셀 특성(예를 들어, 수명), 환경 인자(예를 들어, 온도), 인가된 플레이트 전압 등에 적어도 부분적으로 기초하여 변화할 수 있다. 소정의 시나리오에서, 디지트 라인 전압의 평균을 기준 전압으로 이용하면 감지 마진이 감소할 수 있다. 예를 들어, 2 개의 논리 상태들에 기인한 디지트 라인 전압들의 변화는 디지트 라인 전압들의 평균을 증가시킬 수 있고, 기준 전압은 디지트 라인 전압들 중 하나를 향해 바이어싱될 수 있다. 0이 아닌 기준 전압(예를 들어, 디지트 라인 전압의 평균) 대신에 접지 기준을 사용하면, 기준 전압과 관련된 에러가 감소하고, 기준 전압의 생성이 단순화되어, 감지 동작과 관련된 복잡성을 감소시킬 수 있다.

전술한 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀을 판독하는 것은 저장된 논리 상태를 저하 시키거나 파괴시킬 수 있다. 그러나, 강유전성 메모리 셀은 판독 동작 후에 초기 논리 상태를 유지할 수 있다. 예를 들어, 충전 상태(305-b)가 저장되고 판독 동작이 수행되면, 충전 상태는 경로(340)를 따라 충전 상태(305-c)로 이어질 수 있고, 전압(335)을 제거한 후에, 충전 상태는, 예를 들어 반대 방향으로 경로(340)를 따름으로서, 초기 충전 상태(305-b)로 복귀할 수 있다.

도 4는 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 지원하는 예시적인 회로(400)를 도시한다. 회로(400)는 도 1 및 도 2와 관련하여 기술된 각각 메모리 셀(105), 워드 라인(110), 디지트 라인(115), 및 감지 구성요소(125)의 예일 수 있는 메모리 셀(105-b), 워드 라인(110-b)(액세스 라인(110-b)이라고도 지칭됨), 디지트 라인(115-b), 및 감지 구성요소(125-b)를 포함한다. 또한, 회로(400)는 플레이트 라인(210-a) 및 기준 라인(225-a)을 포함하는데, 이는 도 2를 참조하여 각각 기술된, 플레이트 라인(210) 및 기준 라인(225)의 예일 수 있다. 회로(400)는 또한 전압원(405), 전압원(410) 및 스위칭 구성요소(420)를 포함한다.

디지트 라인(115-b) 및 기준 라인(225-a)은 각각 고유의 커패시턴스(415-a 및 415-b)를 각각 가질 수 있다. 고유 커패시턴스(415-a 및 415-b)는 전기 디바이스가 아닐 수 있다. 즉, 2-단자 커패시터가 아닐 수도 있다. 대신에, 고유 커패시턴스(415-a 및 415-b)는 디지트 라인(115-b) 및 기준 라인(225-a)의, 치수를 포함한, 물리적 특성에 의존할 수 있다. 몇몇 경우에, 기준 라인(225-a)은 사용되지 않거나 비활성인 디지트 라인이다. 일부 예에서, 비록 도시되지는 않았지만, 디지트 라인(115-b)은 스위칭 구성요소를 통해 가상 접지에 연결된다. 가상 접지는 회로(400)에 대한 공통 기준으로서 작용할 수 있고, 접지 또는 0V라고도 지칭될 수 있지만, 가상 접지는 접지와 비교할 때 0볼트와는 다른(예를 들어, 0보다 크거나 작은) 전압으로 부동할 수 있다.

기준 라인(225-a)의 전압은 디지트 라인(115-b)의 전압에 대한 비교를 위한 기준으로서 감지 구성요소(125-b)에 의해 사용될 수 있다. 일부 예에서, 기준 라인(225-a)은 가상 접지에 연결되어 디지트 라인(115-b)의 전압과 비교하기 위한 접지 기준을 제공한다. 기준 라인(225-a)은 트랜지스터(예를 들어, p-형 전계 효과 트랜지스터(FET))로 구현될 수 있는 스위칭 구성요소(420)를 통해 가상 접지로부터 분리될 수 있다. 다른 경우, 기준 라인(225-a)은 가상 접지에 직접 연결될 수 있다.

도시된 바와 같이, 메모리 셀(105-b)은 디지트 라인(115-b)과 전자 통신한다. 메모리 셀(105-b)은 도 2를 참조하여 기술된 바와 같이, 워드 라인(110-b)을 통해 강유전성 커패시터와 전자 통신하는 선택 구성요소를 사용하여 선택될 수 있다. 선택 구성요소를 활성화시키는 것은 강유전성 커패시터를 디지트 라인(115-b)에 접속시킬 수 있다.

플레이트 라인(210-a)은 강유전성 커패시터(예를 들어, 강유전성 커패시터의 플레이트)와 전자 통신할 수 있다. 메모리 셀(105-b)을 판독하기 위해, 메모리 셀(105-b)의 강유전성 커패시터의 플레이트 라인(210-a)에 전압이 인가될 수 있다. 워드 라인(110-b)에 전압을 인가하는 것과 함께 플레이트 라인(210-a)에 양 전압을 인가하면 강유전성 커패시터가 디지트 라인(115-b)을 충전하게 될 수 있다. 양의 전압을 인가한 후에, 음의 전압이 디지트 라인(115-b)의 전압을 조정하기 위해 플레이트 라인(210-a)에 인가될 수 있다. 몇몇 경우에, 음의 전압은 디지트 라인(115-b)의 전압이 인가 양의 전압에 응답하여 임계 값에 도달했는지를 결정한 후에 인가된다. 음의 전압은 강유전성 커패시터에 저장된 논리 상태 "0" 으로부터 나타나는 전압과, 저장된 논리 상태 "1"에 기인한 전압을, 가상 접지 주위에 집중되도록, 조정하도록 선택될 수 있다. 예로서, 강유전성 메모리 어레이로부터의 강유전성 메모리 셀들은 평균 논리 "1" 전압 및 평균 논리 "0" 전압을 결정하기 위해, 예를 들어 변동하는 플레이트 전압, 온도 등을 인가함으로써, 테스트될 수 있고, 음의 전압은 그에 따라 선택될 수 있다. 다른 경우에, 음의 전압은 강유전성 메모리 어레이를 위해 발전된 수학 모델에 기초하여 또는 구축된 테스트 결과에 기초하여 선택될 수 있다. 어떤 경우에는, 전압이 외부 전압원, 증폭기, 라인 드라이버 등을 통해 플레이트 라인(210-a) 및 워드 라인(110-a)에 인가될 수 있다.

감지 구성요소(125-b)는 메모리 셀(105-b)의 저장 상태를 결정하는데 사용될 수 있다. 몇몇 경우들에서, 감지 구성요소(125-b)는 감지 증폭기일 수 있거나 감지 증폭기를 포함할 수 있다. 감지 구성요소(125-b)는 전압원(405) 및 전압원(410)에 의해 동작될 수 있다. 일부 예에서, 전압원(405)은 양의 공급 전압이고, 전압원(410)은 음의 공급 전압 또는 가상 접지이다. 감지 구성요소(125-b)는 디지트 라인(115-b)의 전압 및 기준 라인(225-a)의 전압에 적어도 부분적으로 기초하여 강유전성 메모리 셀(105-b)의 논리 값을 결정하는데 사용될 수 있다. 감지 구성요소(125-b)는 제어기에 의해 활성화 또는 비활성화될 수 있다. 몇몇 경우에, 감지 구성요소(125-b)는 디지트 라인(115-b)의 전압과 기준 라인(225-a)의 전압 사이의 비교를 트리거하도록 활성화되거나 "발화"(fire)된다. 감지 구성요소(125-b)는 감지 증폭기의 출력을 전압원(405) 또는 전압원(410)에 의해 제공된 전압에 래치할 수 있다. 예를 들어, 디지트 라인(115-b)의 전압이 기준 라인(225-a)의 전압보다 클 경우, 감지 구성요소(125-b)는 감지 증폭기의 출력을 전압원(405)으로부터 공급된 양의 전압으로 래치할 수 있다.

도 5는 본 발명의 다양한 실시예에 따른 메모리 셀에 대한 접지 기준 기법에 대한 타이밍도(500)를 도시한다. 타이밍도(500)는 축(505) 상의 전압 및 축(510) 상의 전압을 도시한다. 따라서 시간의 함수로 다양한 구성요소의 전압이 타이밍도(500) 상에 표현될 수 있다. 예를 들어, 타이밍도(500)는 워드 라인 전압(515), 플레이트 전압(520), 및 디지트 라인 전압(530-a, 530-b)을 포함한다. 타이밍도(500)는 판독 전압(535), 전압 임계 값(540), 기준 전압(545) 및 타이밍 임계 값(550)을 또한 포함한다. 타이밍도(500)는 도 4를 참조하여 기술된 회로(400) 의 예시적 작동을 설명한다 도 5는 선행 도면의 구성요소를 참조하여 아래에서 설명된다. 제로에 접근하는 전압은 표현하기 쉽도록 축(510)으로부터 오프셋될 수 있다; 몇몇 경우에, 이들 전압은 0과 동일하거나 실질적으로 동일할 수 있다.

도 4에서 논의된 바와 같이, 플레이트 라인(210-a)에 전압이 인가될 수 있다. 일부 예들에서, 판독 전압, 즉 강유전성 커패시터의 상태를 판독하는데 사용되는 전압이 강유전성 커패시터를 바이어싱하도록 플레이트 라인(210-a)에 인가될 수 있다. 강유전성 커패시터의 플레이트에서 측정될 수 있는 플레이트 전압(520)은 인가된 판독 전압에 따라 상승할 수 있다. 판독 전압을 인가한 후에, 메모리 셀(105-b)은 워드 라인(110-b)에 다른 전압을 인가함으로써 액세스될 수 있다. 메모리 셀(105-a)의 선택 구성요소의 게이트에서 측정될 수 있는 워드 라인 전압(515)은 워드 라인(110-b)에 인가된 전압과 함께 상승할 수 있다. 워드 라인 전압(515)이 상승함에 따라, 선택 구성요소는 메모리 셀(105-b)의 바이어스된 강유전성 커패시터와 디지트 라인(115-b) 사이에 도전 경로를 제공할 수 있다. 따라서, 강유전성 커패시터가 디지트 라인(115-b)으로 방전됨에 따라 디지트 라인 전압(530)이 상승할 수 있다. 디지트 라인 전압(530)은 판독 동작이 수행되기 전에 가상적으로 접지될 수 있다. 일 예시에서, 트랜지스터와 같은 스위칭 구성요소는 디지트 라인(115-c)을 접지에 연결하는데 사용될 수 있다.

워드 라인(110-b)을 선택할 때, 메모리 셀(105-b)의 강유전성 커패시터는 메모리 셀(105-b)의 강유전성 커패시터의 셀 저부(예를 들어, 도 2와 관련하여 기술된 셀 저부(215))의 전압과 고유 커패시턴스(415-a) 양단의 전압이 동일할 때까지 고유 커패시턴스(415-a)와 함께 전하를 공유한다. 디지트 라인 전압(530)은 저장된 상태에 기초하여 2 개의 전압 중 하나로 상승할 수 있다. 전술한 바와 같이, 이 두 전압은 메모리 셀(105-b)의 특성, 온도 등에 따라 변할 수 있지만, 강유전성 커패시터에 의해 논리 "1"이 저장되면, 디지트 라인 전압(530-a)이 나타날 수 있고, 논리 "0"이 저장되면 디지트 라인 전압(530-b)이 발생할 수 있다. 디지트 라인 전압(530-a)은 강유전성 셀에 걸쳐 보다 작은 전압 강하에 관련될 수 있고, 따라서, 도 3을 참조하여 기술된 바와 같이, 디지트 라인 전압(530-b)과 비교할 때 보다 높은 디지트 라인 전압과 관련될 수 있다. 삼.

도 5에 도시된 예에 따르면, 디지트 라인 전압(530)이 전압 문턱 값 또는 타이밍 문턱 값(550)에, 또는 두 값 모두에 도달한 후, 음 전압이 플레이트 라인(210-a)에 인가 되어, 플레이트 전압(520)을 음의 값으로 구동시킨다. 몇몇 경우에, 음 전압은, 양의 전압이 소정의 지속시간 동안(예를 들어, 타이밍 임계치(550)를 초과하는 지속시간 동안) 인가 되었는지를 결정한 후에 인가될 수 있다. 기결정된 지속시간은 적어도 부분적으로 강유전성 커패시터의 특성, 디지트 라인의 특성, 강유전성 메모리 셀에 대한 판독 또는 기입과 관련된 타이밍, 또는 이들의 임의의 조합에 기초하여 결정될 수 있다. 다른 경우에, 음 전압은 디지트 라인이 임계 값에 도달했는지를 결정하는 것에 기초하여 인가될 수 있다. 또는 몇몇 경우에, 음 전압은 디지트 라인 전압(530)이 안정화되었음을 결정하는 것에 기초하여, 예를 들어 디지트 라인의 전압 변화율이 임계 값에 도달했는지에 기초하여 인가된다. 예를 들어, 변화율이 임계 값(예를 들어, 10 mV/ns 미만)보다 낮은 것으로 결정될 수 있다. 다른 예에서, 음 전압은 디지트 라인 전압(530)이 디지트 라인 전압(530-a 또는 530-b)의 예상된 안정 전압의 퍼센트 범위(예를 들어, 5 % 이내)에 있는지를 결정하는 것에 기초하여 인가될 수 있다. 일부 경우, 예상되는 안정화 전압(settling voltage)은 실험 데이터, 예측 모델 등을 사용하여 결정될 수 있다.

플레이트 전압(520)이 음의 전압으로 전이함에 따라, 디지트 라인 전압(530)은 강유전성 커패시터에 전하를 되돌릴 수 있고, 디지트 라인 전압(530) 또한 감소할 수 있다. 디지트 라인 전압(530)의 감소는 인가된 음 전압의 크기에 의존할 수 있다. 일부 경우에, 음 전압의 크기는 디지트 라인 전압(530-a 및 530-b)의 최종 감소에 적어도 부분적으로 기초하여 선택된다. 일부 예에서, 음의 전압은 가상 접지(예컨대, 타이밍도(500)에 도시된 바와 같이 0V)일 수 있는 기준 전압(545) 주위로 디지트 라인 전압들(530-a 및 530-b), 즉, 메모리 셀 선택으로부터 나타나는 가능한 디지트 라인 전압들을 집중시키도록 선택된다. 몇몇 경우들에서, 기준 전압(545)은 기준 라인(225-a)을 스위칭 구성요소(420)를 통해 가상 접지에 접속시킴으로써 생성될 수 있다. 인가된 음의 전압으로부터 발생된 디지트 라인 전압들(530)이 안정화된 후에, 감지 구성요소(125-b)가 시간(555)에서 파이어링(fire)된다.

감지 구성요소(125-b)는 디지트 라인 전압(530)을 기준 전압(545)과 비교할 수 있고, 따라서 감지 구성요소(125-b)의 출력이 래치될 수 있다. 예를 들어, 강유전성 커패시터에 의해 논리 값 "1"이 저장되면, 감지 구성요소(125-b)는 디지트 라인 전압(530-a)을 기준 전압(545)과 비교할 수 있고, 디지트 라인 전압(530-a)이 기준 전압(545)보다 높다고 결정할 수 있다. 따라서, 감지 구성요소(125-b)의 출력은 양의 공급 전압으로 구동되고 래칭될 수 있다. 이 예에서, 감지 구성요소(125-b)가 양의 공급 전압을 출력할 때, 디지트 라인(115-b)도 공급 전압으로 또한 구동된다.

도 6은 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 지원하는 예시적인 회로(600)를 도시한다. 회로(600)는 도 1, 2, 4, 5를 참조하여 기술된, 각각 메모리 셀(105), 워드 라인(110), 디지트 라인(115), 및 감지 구성요소(125)의 예일 수 있는, 메모리 셀(105-c), 워드 라인(110-c)(액세스 라인(110-c)으로도 지칭 됨), 디지트 라인(115-c) 및 감지 구성요소(125-c)를 포함한다. 또한, 회로(600)는 도 2 및 도 4를 참조하여 기술된, 각각 플레이트 라인(210) 및 기준 라인(225)의 예일 수 있는, 플레이트 라인(210-b) 및 기준 라인(225-b)을 포함할 수 있다. 부가적으로, 회로(600)는 도 4를 참조하여 기술된 전압원(405), 전압원(410), 및 고유 커패시턴스(415) 및 스위칭 구성요소(420)의 예일 수 있는, 전압원(405-a), 전압원(410-a), 고유 커패시턴스(415-c 및 415-d), 및 스위칭 구성요소(420-a 및 420-b)를 포함한다. 회로(600)는 기준 회로(605)를 또한 포함할 수 있는데, 이는 디지트 라인(115-c)과 전자 통신할 수 있고, 기준 커패시터(615), 선택 구성요소(610), 선택 라인(620) 및 기준 플레이트 라인(625)을 포함할 수 있다.

선택 구성요소(610)는 디지트 라인(115-c) 및 기준 커패시터(615)를 접속하는데 사용될 수 있다. 기준 커패시터(615)는 유전체, 세라믹, 전해질 또는 강유전성 커패시터로서 구현될 수 있다. 일부 경우, 선택 구성요소(610)는 p-형 FET와 같은 트랜지스터일 수 있다. 선택 라인(620)은 선택 구성요소(610)와 전자 통신하면서 이를 활성화시키는데 사용될 수 있다. 예를 들어, 기준 커패시터(615)는 강유전성 커패시터의 경우에 워드라인으로 구현도리 수 있는 선택 라인(620)에 전압을 인가함으로써 액세스할 수 있다. 기준 커패시터(615)의 크기는 로직 "0" 및 로직 "1"에 기인하는 디지트 라인(115-c)의 전압이 접지 기준을 중심으로 집중되도록 선택될 수 있다. 일 예시에서, 커패시터의 크기는 약 80 펨토패럿(fF)으로 선택된다. 일부 경우, 기준 커패시터(615)의 크기는 논리 "0"을 저장하는 강유전성 커패시터와 관련된 커패시턴스 및 논리 "1"을 저장하는 강유전성 커패시터와 관련된 커패시턴스의 평균이도록 선택될 수 있다. 다른 예에서, 강유전성 커패시터가 사용되는 경우, 강유전성 커패시터의 크기는 메모리 셀(105-c)의 강유전성 커패시터의 크기보다 크게 선택될 수 있다. 일부 예에서, 기준 커패시터는 논리 "0"을 저장하는 제 1 강유전성 커패시터 및 논리 "0"을 저장하는 제 2 강유전성 커패시터를 사용함으로써 구현될 수 있다.

기준 플레이트 라인(625)은 기준 커패시터(615) 및 디지트 라인(115-c)과 전자 통신할 수 있다. 초기에, 양의 전압이 기준 플레이트 라인(625)에 인가될 수 있고 영 전압이 플레이트 라인(210-b)에 인가 되어 메모리 셀(105-c)의 강유전성 커패시터를 바이어스하고 기준 커패시터(615)를 바이어싱할 수 있다. 몇몇 경우에, 기준 커패시터(615)의 다른 측이 스위칭 구성요소(420-b)를 통해 접지 기준에서 유지되어, 기준 커패시터(615)의 충전을 실현할 수 있다. 이어서, 선택 전압이 워드 라인(110-c) 및 선택 라인(620)에 인가 되어 메모리 셀(105-c) 및 기준 회로(605)에 액세스할 수 있다. 선택 전압을 워드 라인(110-c) 및 선택 라인(620)에 인가하는 것은 메모리 셀(105-c)의 강유전성 커패시터 및 기준 커패시터(615)를 각각 디지트 라인(115-c)에 접속시킬 수 있다. 어떤 경우에, 디지트 라인(115-c)은 선택 전압이 인가된 후 소정의 지속시간 동안 가상 접지에 대한 접속을 유지할 수 있고, 이후에 접지로부터 단절될 수 있다. 나중 시점에서, 제로 전압이 기준 플레이트 라인(625)에 인가될 수 있고, 양 전압이 플레이트 라인(210-b)에 인가될 수 있다. 일부 경우, 플레이트 라인(210-b)에 인가된 양의 전압의 크기는 기준 커패시터(615)에 이전에 인가된 양의 전압의 크기와 다를 수 있다.

역 전압 또는 상보적인 전압(즉, 기준 플레이트 라인(625)에 대한 영 전압 및 플레이트 라인(210-b)에 대한 양 전압)을 인가하면, 강유전성 커패시터가 디지트 라인(115-c)으로 방전되고, 기준 커패시터(615)는 디지트 라인(115-c)으로부터 전하를 끌어낸다. 전하가 디지트 라인(115-c) 상에 축적됨에 따라, 디지트 라인(115-c)의 전압은 증가할 수 있다. 전하가 디지트 라인(115-c)으로부터 인출될 때, 디지트 라인(115-c)의 전압은 감소할 수 있다. 이러한 상보적인 기능은 최종 논리 "1" 및 논리 "0" 전압 - 메모리 셀(105-c)을 선택함으로써 생기는 디지트 라인(115-c)의 가능한 전압 - 을 0 볼트를 중심으로 집중시키는데 사용될 수 있다. 디지트 라인(115-c)의 전압은 메모리 셀(105-c)에 의해 저장되는 논리 값을 결정하기 위해 기준 라인(225-b)의 전압과 비교될 수 있다. 몇몇 경우에, 기준 라인(225-b)의 전압은 상술한 바와 같이 가상 접지에 있을 수 있다. 어떤 경우에는, 외부 전압원, 증폭기, 라인 드라이버 등을 통해 플레이트 라인(210-b), 워드 라인(110-b), 선택 라인(620) 및 기준 플레이트 라인(625)에 전압이 인가될 수 있다.

도 7은 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 지원하는 타이밍도(700)를 도시한다. 타이밍도(700)는 축(505-a)상의 전압 및 축(510-a)상의 시간을 도시한다. 시간의 함수로 다양한 구성요소의 전압이 타이밍도(700) 상에서 표현된다. 타이밍도(700)는 워드 라인 전압(515-a), 플레이트 전압(520-a) 및 디지트 라인 전압(530-c 및 530-d)을 포함하며, 이는 도 5를 참조하여 기술된 워드 라인 전압(515), 플레이트 전압(520) 및 디지트 라인 전압(530)의 예일 수 있다. 타이밍도(700)는 또한 도 5를 참조하여 기술된 판독 전압(535) 및 기준 전압(545)의 예일 수 있는 판독 전압(535-a) 및 기준 전압(545-a)을 포함할 수 있다. 타이밍도(700)는 도 6을 참조하여 기술된 동작 회로(600)로부터 발생할 수 있다. 도 7은 선행 도면의 구성요소를 참조하여 아래에서 설명된다. 제로에 접근하는 전압은 표현의 용이함을 위해 축(510-a)으로부터 오프셋될 수 있으며, 일부 경우에, 이들 전압은 제로와 동일하거나 실질적으로 동일할 수 있다.

도 6을 참조하여 설명한 바와 같이, 기준 플레이트 전압(710)은 기준 커패시터(615)를 충전하기 위해 기준 플레이트 라인(625)에 인가될 수 있고, 플레이트 라인(210-b) 및 기준 커패시터의 다른쪽에 인가 되는 플레이트 전압(520-a)은 가상 접지에서 유지될 수 있다. 몇몇 경우들에서, 인가된 전압의 크기는 판독 동작과 관련된 전압일 수 있다. 이어서, 선택 구성요소(610)를 통해 기준 커패시터(615) 및 디지트 라인(115-c) 사이에서 전도 경로를 생성하기 위해 선택 전압(705)이 선택 라인(620)에 인가될 수 있다. 결과적으로, 선택 전압(705)을 인가하는 것과 실질적으로 동시에, 워드 라인 전압(515-a)이 워드 라인(110-c)에 인가 되어, 메모리 셀(105-c)의 강유전성 커패시터와 디지트 라인(115-c) 사이에 도전 경로를 생성할 수 있다. 어떤 경우에는, 동일한 전압이 메모리 셀(105-c) 및 기준 회로(605)의 강유전성 커패시터 및 기준 커패시터에 액세스하는 데 사용되고, 다른 경우에는 다른 전압이 사용된다. 일부 경우, 디지트 라인 전압(530)은 선택 전압(705) 및 워드 라인 전압(515-a)이 인가 되기 전후 스위칭 구성요소(415-c)를 통해 접지 기준으로 유지될 수 있다.

그 후 기준 플레이트 전압(710) 및 플레이트 전압(520-a)이 기준 플레이트 라인(625) 및 플레이트 라인(210-b)에 대해 역으로 인가될 수 있다 - 가령, 전압이 상보적 방향으로 이동할 수 있다. 따라서, 기준 전압(710)이 감소하고, 플레이트 전압(520-a)이 증가할 수 있다. 즉, 기준 플레이트 라인(625)에 인가된 전압은 제로 볼트가 되도록 제거될 수 있고, 실질적으로 동시에, 플레이트 라인(210-b)에 전압(예를 들어, 판독 전압)이 인가될 수 있다. 전압을 실질적으로 동시에 인가하는 것은 전압을 동시에 또는 거의 동시에 인가하는 것을 의미한다. 실질적으로 동시에 전압을 인가하는 것은 또한 하나의 전압을 인가하는 특정 시간 기간 내에 제 2 전압이 인가 되는 것을 의미할 수 있다 - 예를 들어, 제 1 전압을 인가하는 1/2 나노초(ns) 내에 제 2 전압이 인가된다. 예를 들어, 기준 플레이트 전압(710)의 감소는 플레이트 전압(520-a)의 증가와 중첩될 수 있다. 몇몇 경우에, 워드 라인(110-c) 및 기준 플레이트 라인(625)에 인가된 전압 사이의 시간 기간은 메모리 어레이의 특성(예를 들어, 전파 지연)으로 인해 증가한다. 이러한 경우에, 기준 플레이트 전압(710) 및 플레이트 전압(520-a)의 증가 및 감소는 중첩되지 않을 수 있고, 전압을 인가하는 사이의 시간 간격은 3 ns만큼의 크기일 수 있다. 도시된 바와 같이, 플레이트 전압(520-a)을 증가시키면 메모리 셀(105-c)의 강유전성 커패시터가 디지트 라인(115-c)으로 방전되고, 기준 플레이트 전압(710)을 감소시키면 디지트 라인(115-c)으로부터 전하를 끌어당길 수 있다.

디지트 라인(115-c)에 전하를 제공하면 디지트 라인 전압(530)을 상승시키고, 전하를 제거함으로써 디지트 라인 전압(530)을 낮출 수 있다. 디지트 라인(115-c)으로부터 제거된 전하량은 기준 플레이트 전압(710)의 변화율, 기준 커패시터(615)의 크기, 기준 커패시터(615)에 의해 현재 저장된 전하, 기준 플레이트 전압(710)의 크기, 또는 이들의 임의의 조합과 관련될 수 있다. 몇몇 경우에, 기준 플레이트 전압(710) 및 기준 커패시터(615) 크기는 결과적인 디지트 라인 전압(530-c 및 530-d)을 가상 접지를 중심으로 집중시키도록 선택된다. 감지 구성요소(125-c)는 시간(555-a)에서 발화되어 디지트 라인 전압(530)을 기준 전압(545-a)과 비교할 수 있다. 감지된 디지트 라인 전압(530)이 높고(예를 들어, 디지트 라인 전압(530-c)) 기준 전압(545-a)과 비교하면, 감지 구성요소(125-c) 및 디지트 라인 전압(530-c)의 출력은 전압원(405-a)에 의해 공급된 전압으로 상승할 수 있다. 그렇지 않으면, 감지된 디지트 라인 전압(530)이 낮고(예컨대, 디지트 라인 전압(530-d)) 기준 값과 비교되는 경우, 감지 구성요소(125-c)의 출력 및 디지트 라인 전압은 전압원(410-a)에 의해 공급되는 전압으로 상승할 수 있다. 감지 구성요소(125-c)의 출력은 래치되어 메모리 셀(105-c)과 연관된 저장된 상태를 결정하는데 사용될 수 있다.

도 8은 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 지원하는 메모리 어레이(100-a)의 블록도(800)를 도시한다. 메모리 어레이(100-a)는 도 1 및 도 2를 참조하여 기술된 메모리 제어기(140) 및 메모리 셀(105)의 예일 수 있는 메모리 제어기(140-a) 및 메모리 셀(105-d)을 포함할 수 있다. 메모리 제어기(140-a)는 바이어싱 구성요소(810), 타이밍 구성요소(815) 및 디지트 라인(DL) 전압 조정 구성요소(830)를 포함할 수 있으며, 도 1-7에서 기술한 바와 같이 메모리 어레이(100-a)를 동작시킬 수 있다.

메모리 제어기(140-a)는 도 1, 2, 4, 또는 6을 참조하여 기술된 워드 라인(110), 디지트 라인(115), 감지 구성요소(125), 플레이트 라인(210), 기준 회로(605) 및 메모리 셀의 예일 수 있는 워드 라인(110-d)(액세스 라인(110-d)으로도 지칭될 수 있음), 디지트 라인(115-d), 감지 구성요소(125-d), 플레이트 라인(210-c), 및 기준 회로(605-a) 및 메모리 셀(105-d)과 전자 통신할 수 있다. 또한, 메모리 어레이(100-a)는 기준 구성요소(820), 래치(825) 및 제어 라인(835)을 포함할 수 있다. 메모리 어레이(100-a)의 구성요소는 서로 전자 통신할 수 있고, 도 1-7과 관련하여 기술된 기능들을 수행할 수 있다. 어떤 경우에, 기준 구성요소(820), 감지 구성요소(125-a) 및 래치(825)는 메모리 제어기(140-a)의 구성요소일 수 있다.

메모리 제어기(140-a)는 이들 다양한 노드에 전압을 인가함으로써 워드 라인(110-d), 플레이트 라인(210-a) 또는 디지트 라인(115-d)을 활성화하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(140-a)는 바이어싱 구성요소(810)를 이용하여 동작을 수행할 수 있다. 예를 들어, 바이어싱 구성요소(810)는 상술한 바와 같이 메모리 셀(105-d)을 판독 또는 기입하도록 메모리 셀(105-d)을 동작시키는 전압을 인가하도록 구성될 수 있다. 어떤 경우에, 메모리 제어기(140-a)는 도 1을 참조하여 기술된 바와 같이, 로우 디코더, 칼럼 디코더, 또는 둘 모두를 포함할 수 있다. 이것은 메모리 제어기(140-a)가 하나 이상의 메모리 셀(105)에 액세스할 수 있게 한다. 바이어싱 구성요소(810)는 또한 감지 구성요소(125-a)에 대한 기준 신호를 생성하기 위해 기준 구성요소(820)에 전압을 제공할 수 있다. 부가적으로, 바이어싱 구성요소(810)는 감지 구성요소(125-a)의 동작을 위한 전압을 제공할 수 있다.

일부 경우에, 메모리 제어기(140-a)는 타이밍 구성요소(815)를 이용하여 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(815)는 여기서 기술되는 판독 및 기입과 같은 메모리 기능을 수행하기 위해 스위칭 및 전압 인가 타이밍을 포함한 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우에, 타이밍 구성요소(815)는 바이어싱 구성요소(810)의 동작을 제어할 수 있다. 몇몇 경우에, 타이밍 구성요소(815)는 판독 동작을 위해 메모리 셀(105-d)을 선택하고 기준 회로(605-a)를 트리거링하는데 사용될 수 있다.

기준 구성요소(820)는 감지 구성요소(125-a)에 대한 기준 신호를 생성하기 위한 다양한 구성요소를 포함할 수 있다. 기준 구성요소(820)는 기준 신호를 생성하도록 특별히 구성된 회로를 포함할 수 있다. 몇몇 경우에, 기준 구성요소(820)는 다른 강유전성 메모리 셀(105)일 수 있다. 일부 예에서, 기준 구성요소(820)는 도 3을 참조하여 기술된 바와 같이 두 감지 전압 사이의 값을 갖는 전압을 출력하도록 구성될 수 있다. 또는 기준 구성요소(820)가 가상 접지를 출력하도록 설계될 수 있다. 감지 구성요소(125-a)는 메모리 셀(105-d)로부터의 신호(디지트 라인(115-d)을 통함)를 기준 구성요소(820)로부터의 기준 신호와 비교할 수 있다. 로직 상태 결정시, 그 후 감지 구성요소가 래치(825)에 출력을 저장할 수 있고, 이는 메모리 어레이(100-a)가 일부인 메모리 디바이스를 사용하는 전자 디바이스의 동작에 따라 사용될 수 있다.

일부 경우, 메모리 제어기(140-a)는 제어 라인(835)을 통해 디지트 라인(115-d)의 전압을 조정할 수 있다. 예를 들어, DL 전압 조정 구성요소(830)는 디지트 라인(115-d)의 전압을 조정하여, 접지 기준을 이용할 수 있다. 몇몇 경우에, DL 전압 조정 구성요소(830)는 초기 논리 상태 "1" 또는 "0"으로부터 결과되는 디지트 라인 전압들을 집중시키기 위해 사용될 수 있다. 예를 들어, 바이어싱 구성요소(810) 및 타이밍 구성요소(815)와 연계하여 DL 전압 조정 구성요소(830)를 이용하여, 플레이트 라인(210-c)에 양 전압을 인가하고, 디지트 라인(115-d)의 전압이 임계 값에 도달했는지를 결정하며, 디지트 라인(115-a)의 전압이 임계 값에 도달한 후에 플레이트 라인(210-c)에 음의 전압을 인가할 수 있다. 특정 예에서, 메모리 제어기(140-a)는 제어 라인(835)을 사용하여 플레이트 라인(210-c)을 바이어스할 수 있다.

예를 들어, 바이어싱 구성요소(810)는 메모리 셀(105-d)의 강유전성 커패시터를 제 1 전압원(예를 들어, 양 전압원) 또는 제 2 전압원(예를 들어, 음 전압원) 또는 둘 모두에 연결할 수 있다. 타이밍 구성요소(815) 및/또는 DL 전압 조정 구성요소(830)는 디지트 라인(115-d)의 전압이 양의 전압 인가에 응답하여 임계 값에 도달했는지를 결정하는데 사용될 수 있다. 어떤 경우에, 디지트 라인(115-d)의 전압이 임계 값에 도달했는지 결정하는 것은 적어도 부분적으로 양의 전압이 기결정된 지속시간 동안 인가 되었는지를 결정하는 것과, 디지트 라인의 전압이 소정의 임계 전압에 도달하였는지를 결정하는 것과, 디지트 라인 전압의 변화율이 임계 값에 도달했는지를 결정하는 것과, 또는 이들의 임의의 조합에 기초할 수 있다. 메모리 제어기(140-a)는 음 전압이 인가된 후에 디지트 라인(115-d)의 전압을 접지 기준과 비교하기 위해 감지 구성요소(125-a)를 트리거하는데 사용될 수 있다. 어떤 경우에, 메모리 제어기(140-a)는 감지 구성요소(125-a)의 출력을 사용하여, 디지트 라인의 전압과 접지 기준의 비교에 적어도 부분적으로 기초하여 강유전성 메모리 셀의 논리 값을 결정할 수 있다.

다른 예에서, DL 전압 조정 구성요소(830)는 바이어싱 구성요소(810), 타이밍 구성요소(815) 및 기준 회로(605-a)와 조합하여 제 1 전압을 플레이트 라인(210-c)에 인가하고 제 2 전압을 기준 회로(605-a)에 인가하는데 사용될 수 있고, 이 경우 제 2 전압은 제 1 전압의 역이다. 특정 예에서, 메모리 제어기(140-a)는 바이어싱 구성요소(810)를 사용하고 제어 라인(835)은 기준 회로(605-a)를 트리거하고 플레이트 라인(210-c)을 바이어싱한다.

예를 들어, 바이어싱 구성요소(810)는 제 1 전압원을 강유전성 메모리 셀(105-d)의 강유전성 커패시터에 연결하는데 사용될 수 있으며, 강유전성 커패시터는 제 1 선택 구성요소를 통해 디지트 라인(115-d)과 전자 통신한다. 바이어싱 구성요소(810)는 또한 제 2 전압원을 제 2 선택 구성요소를 통해 디지트 라인과 전자 통신하는 기준 회로(605-a)의 기준 커패시터에 연결하는데 사용될 수 있으며, 제 2 전압은 제 1 전압의 역이고, 상기 제 1 전압의 인가에 적어도 부분적으로 기초하여 인가된다. 일부 경우에, 타이밍 구성요소(815)는 제 1 전압 및 제 2 전압을 실질적으로 동시에 인가하도록 바이어싱 구성요소(810)를 트리거링할 수 있다. 바이어싱 구성요소(810)는 또한 판독 동작 동안 제 1 구성요소를 활성화하여 강유전성 메모리 셀의 판독 동작을 수행하고 제 2 선택 구성요소를 활성화하여 기준 커패시터의 전하를 디지트 라인(115-d)으로 전달하는데 사용될 수 있다. 바이어싱 구성요소(810)는 또한 제 1 전압원을 강유전성 커패시터 또는 제 2 전압원을 기준 커패시터에 연결하기 전에 디지트 라인을 가상 접지하는 데 사용될 수 있다. 전술한 바와 같이, 감지 구성요소(125-a)는 메모리 셀(105-d)로부터의 신호(디지트 라인(115-d)을 통함)를 기준 구성요소(820)로부터의 기준 신호와 비교할 수 있다. 일부 경우에, 메모리 제어기(140a)는 구성요소(125-a)는 적어도 부분적으로 접지 기준에 대한 디지트 라인의 전압의 비교에 기초하여 강유전성 메모리 셀의 로직 값을 결정하는데 감지 구성요소(125-a)의 출력을 이용할 수 있다.

도 9는 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 지원하는 시스템(900)을 도시한다. 시스템(900)은 다양한 구성요소들을 연결하거나 물리적으로 지원하기 위한 인쇄 회로 기판이거나 이를 포함할 수 있는 디바이스(905)를 포함한다. 디바이스(905)는 도 1 및 도 6을 참조하여 기술된 메모리 어레이(100)의 예일 수 있는 메모리 어레이(100-b)를 포함한다. 메모리 어레이(100-b)는 도 1 및 도 6을 참조하여 기술된 메모리 제어기(140)와, 도 1, 2, 4, 6, 8을 참조하여 기술된 메모리 셀(105)의 예일 수 있는, 메모리 제어기(140-b) 및 메모리 셀(105-e)을 포함할 수 있다. 또한, 디바이스(905)는 프로세서(910), BIOS 구성요소(915), 주변 구성요소(920), 입력/출력 제어 구성요소(925), 및 DL 전압 조정 구성요소(940)를 포함할 수 있다. DL 전압 조정 구성요소(940)는 도 8을 참조하여 기술된 DL 전압 조정 구성요소(830)의 일 예일 수 있다. 디바이스(905)의 구성요소는 버스(930)를 통해 서로 전자 통신할 수 있다.

프로세서(910)는 메모리 제어기(140-b)를 통해 동작하도록 구성될 수 있다. 몇몇 경우들에서, 프로세서(910)는 도 1 및 도 6을 참조하여 기술된 메모리 제어기(140)의 기능들을 수행할 수 있다. 다른 경우에, 메모리 제어기(140-b)는 프로세서(910)에 통합될 수 있다. 프로세서(910)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드-프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들일 수 있으며 또는 이러한 유형의 구성요소들의 조합일 수 있고, 프로세서(910)는 메모리 셀을 위한 접지 기준 기법의 지원을 포함한 본 명세서에 설명된 다양한 기능들을 수행할 수 있다. 예를 들어, 프로세서(910)는 디바이스(905)가 다양한 기능 또는 태스크를 수행하도록 저장되는 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.

BIOS 구성요소(915)는 시스템(900)의 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있는 펌웨어로서 동작하는 BIOS(basic input/output system)를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(915)는 또한 프로세서(910)와 다양한 구성요소(가령, 주변 구성요소(920), 입/출력 제어 구성요소(925), 등) 간의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(915)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.

주변 구성요소(들)(920)는 디바이스(905)에 통합되는 임의의 입력 또는 출력 디바이스 또는 이러한 디바이스 용의 인터페이스일 수 있다. 예로는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 포트 또는 병렬 포트, 또는 주변 구성요소 상호 연결(PCI)과 같은 주변 카드 슬롯 또는 AGP(Accelerated Graphics Port) 슬롯이 포함된다.

입력/출력 제어 구성요소(925)는 입력(935) 또는 출력(945)을 통해 수신되는, 프로세서(910) 및 주변 구성요소(920), 입력 디바이스 또는 출력 디바이스 간의 데이터 통신을 관리할 수 있다. 입/출력 제어 구성요소(925)는 디바이스(905)에 통합되지 않은 주변 구성요소들을 또한 관리할 수 있다. 몇몇 경우들에서, 입/출력 제어 구성요소(925)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다.

입력(935)은 디바이스(905) 또는 그 구성요소에 입력을 제공하는 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 여기에는 다른 장치와의 인터페이스 또는 사용자 인터페이스가 포함될 수 있다. 몇몇 경우들에서, 입력(935)은 주변 장치(들)(920)을 통해 디바이스(905)와 인터페이스하는 주변 장치일 수 있거나 입력/출력 제어 구성요소(925)에 의해 관리될 수 있다.

출력(945)은 디바이스(905) 또는 그 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(905) 외부의 디바이스 또는 신호로서 구현될 수 있다. 출력 장치의 예는 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 일부 경우, 출력(945)은 주변 구성요소(920)를 통해 디바이스(905)와 인터페이스하는 주변 구성요소이거나, 입/출력 제어 구성요소(925)에 의해 관리될 수 있다.

메모리 제어기(140-b), 디바이스(905) 및 메모리 어레이(100-b)의 구성요소는 그들의 기능을 수행하도록 설계된 회로로 구성될 수 있다. 여기에 설명된 기능을 수행하도록 구성된, 예를 들어 도전 선, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 다른 능동 소자 또는 수동 소자와 같은 다양한 회로 소자를 포함할 수 있다.

도 10은 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 이용하는 방법(1000)을 나타내는 흐름도이다. 방법(1000)의 동작들은 도 1-9를 참조하여 기술된 바와 같이 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 1, 8, 9를 참조하여 기술된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소를 제어하여 이하에 설명되는 기능을 수행하도록 코드 세트를 실행할 수 있다. 부가적으로 또는 대안으로, 메모리 제어기(140)는 전용 하드웨어를 사용하여 이하에서 설명되는 기능의 특징을 수행할 수 있다.

블록(1005)에서, 상기 방법은 강유전성 메모리 셀의 강유전성 커패시터에 양 전압을 인가하는 단계를 포함할 수 있으며, 상기 강유전성 커패시터는 디지트 라인과 전자 통신한다. 특정 예들에서, 블록(1005)의 동작은 도 8을 참조하여 기술된 바와 같이 바이어싱 구성요소(810)에 의해 수행되거나 촉진될 수 있다.

블록(1010)에서, 상기 방법은 양의 전압 인가에 응답하여 디지트 라인 전압이 임계 값에 도달했는지를 결정하는 단계를 포함할 수 있다. 어떤 예들에서, 블록(1010)의 동작은 도 8을 참조하여 기술된 바와 같이 타이밍 구성요소(815)에 의해 수행되거나 촉진될 수 있다. 일부 경우, 디지트 라인의 전압이 임계 값에 도달했는지를 결정하는 것은 디지트 라인의 전압이 임계 전압에 도달했는지를 결정하는 것을 포함한다. 추가적으로 또는 대안으로, 디지트 라인의 전압이 임계 값에 도달했는지를 결정하는 단계는 디지트 라인의 전압 변화율이 임계 값에 도달했는지를 결정하는 단계를 포함할 수 있다.

블록(1015)에서, 상기 방법은 상기 디지트 라인의 전압이 상기 임계치에 도달한 후에 상기 강유전성 커패시터에 음의 전압을 인가하는 단계를 포함할 수 있다. 특정 예들에서, 블록(1015)의 동작은 도 8을 참조하여 기술된 바와 같이 바이어싱 구성요소(810)에 의해 수행되거나 촉진될 수 있다. 몇몇 경우들에서, 강유전성 커패시터에 인가된 음 전압의 크기는 임계 값에 적어도 부분적으로 기초한다. 디지트 라인의 전압이 임계 값에 도달했는지를 결정하는 단계는 양의 전압이 기결정된 지속시간 동안 인가 되었는지를 결정하는 단계를 포함할 수 있다. 소정의 지속시간은 강유전성 커패시터의 특성, 디지트 라인의 특성, 강유전성 메모리 셀에 대한 판독 또는 기입과 관련된 타이밍, 또는 이들의 임의의 조합 중 적어도 하나에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 상기 방법은 음 전압이 인가된 후 디지트 라인의 전압을 접지 기준과 비교하는 단계를 포함한다. 몇몇 경우에, 강유전성 메모리 셀의 논리 값은 접지 기준에 대한 디지트 라인의 전압의 비교에 적어도 부분적으로 기초하여 결정된다.

도 11은 본 발명의 다양한 실시예에 따라 메모리 셀에 대한 접지 기준 기법을 이용하는 방법(1100)을 나타내는 흐름도이다. 방법(1100)의 동작은 도 1-9를 참조하여 기술된 바와 같이 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 1, 8, 9를 참조하여 기술된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소를 제어하여 이하에 설명되는 기능을 수행하도록 코드 세트를 실행할 수 있다. 부가적으로 또는 대안으로, 메모리 제어기(140)는 전용 하드웨어를 사용하여 이하에서 설명되는 기능의 특징을 수행할 수 있다.

블록(1105)에서, 상기 방법은 강유전성 메모리 셀의 강유전성 커패시터에 제 1 전압을 인가하는 단계를 포함할 수 있으며, 상기 강유전성 커패시터는 디지트 라인과 전자 통신한다. 특정 예에서, 블록(1105)의 동작은 도 8을 참조하여 기술된 바와 같이 바이어싱 구성요소(810)에 의해 수행되거나 촉진될 수 있다. 일부 예에서, 상기 방법은 강유전성 커패시터 및 디지트 라인과 전자 통신하는 제 1 선택 구성요소를 활성화시킴으로써 판독 동작을 위한 강유전성 메모리 셀을 선택하는 단계; 및 상기 기준 커패시터 및 상기 디지트 라인과 전자 통신하는 제 2 선택 구성요소를 활성화하는 단계를 포함할 수 있다. 일부 경우에, 제 1 선택 구성요소 및 제 2 선택 구성요소는 제 1 전압을 인가하기 전에 활성화된다.

블록(1110)에서, 상기 방법은 상기 디지트 라인과 전자 통신하는 기준 커패시터에 제 2 전압을 인가하는 단계를 포함할 수 있으며, 상기 제 2 전압은 상기 제 1 전압의 역이며, 제 1 전압의 인가에 적어도 부분적으로 기초하여 인가된다. 어떤 예들에서, 블록(1110)의 동작은 도 8을 참조하여 기술된 바와 같이 바이어싱 구성요소(810)에 의해 수행되거나 촉진될 수 있다. 일부 예에서, 제 1 전압 및 제 2 전압은 실질적으로 동시에 인가된다. 일부 경우, 제 1 선택 구성요소 및 제 2 선택 구성요소는 제 1 전압 및/또는 제 2 전압을 인가하기 전에 활성화된다. 일부 예에서, 상기 방법은 제 1 전압 또는 제 2 전압을 인가하기 전에 디지트 라인을 가상 접지하는 단계를 포함할 수 있다. 일부 예에서, 상기 방법은 상기 제 2 전압이 상기 기준 커패시터에 인가된 후에 상기 디지트 라인의 전압을 접지 기준과 비교하는 단계를 포함한다. 강유전성 메모리 셀의 논리 값을 결정하는 것은 디지트 라인의 전압과 접지 기준의 비교에 적어도 부분적으로 기초할 수 있다

따라서, 방법들(1000 및 1100)은 접지 기준 기법을 이용하는 것을 제공할 수 있다. 방법들(1000 및 1100)은 가능한 구현예들을 기술하고, 동작들 및 단계들은 다른 구현예들이 가능하도록 재배치되거나 수정될 수 있음에 유의해야 한다. 일부 예들에서, 방법들(1000 및 1100) 중 둘 이상으로부터의 특징들이 결합될 수 있다.

본 명세서의 설명은 예들을 제공하고, 청구 범위에 설명된 범위, 적용 가능성 또는 예들을 제한하지 않는다. 본 발명의 범위를 벗어나지 않고 논의된 구성요소들의 기능 및 배열에서 변경이 이루어질 수 있다. 여러 가지 예는 적절하게 다양한 절차 또는 구성요소를 생략, 대체 또는 추가할 수 있다. 또한, 일부 예와 관련하여 설명된 특징은 다른 예에서 결합될 수 있다.

첨부된 도면과 관련하여 여기에 설명된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내지는 않는다. 본 명세서에서 사용되는 "예" 및 "예시적인"이라는 용어는 "예, 사례, 실시예 또는 예시로서의 역할을 하는 것"을 의미하는 것이지 "바람직한" 또는 "다른 예들에 비하여 유리한" 것이 아니다. 발명의 설명은 설명된 기술에 대한 이해를 제공하기 위한 목적으로 구체적 세부사항들을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이도 실행될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게하는 것을 피하기 위해 블록도 형태로 도시된다.

첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 유사한 구성요소를 구별하는 대시(dash) 및 제 2 레이블에 의해 참조 라벨을 따라 가면서 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용되는 경우, 제 2 참조 라벨과 관계없이 동일한 제 1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 하나에 설명이 적용될 수 있다.

여기에 기술된 정보 및 신호는 임의의 다양한 상이한 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 그 조합에 의해 표현될 수 있다. 일부 도면은 신호들을 단일 신호로 나타낼 수 있다. 그러나, 신호가 신호들의 버스를 나타낼 수 있음을 당 업자는 이해할 것이며, 버스는 다양한 비트 폭을 가질 수 있다.

본 명세서에 사용된 바와 같이, "가상 접지"(virtual ground)라는 용어는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 약 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기 및 저항으로 구성된 분압기와 같은 다양한 전자 회로 소자를 사용하여 구현될 수 있다. 다른 구현도 가능하다. "가상 접지함" 또는 "가상 접지됨"은 약 0V에 연결됨을 의미한다.

"전자 통신"이라는 용어는 구성요소들 간의 전자 흐름을 지원하는 구성요소들 사이의 관계를 말한다. 이것은 구성요소 간의 직접 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 전자 통신의 구성요소는 능동적으로 전자 또는 신호를 교환하거나(예: 전원 회로에서) 전자 또는 신호를 활발히 교환하지 않을 수 있지만(예: 전원이 차단된 회로에서) 회로가 통전될 때 전자 또는 신호를 교환하도록 구성 및 작동할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2 개의 구성요소는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신한다. "단절된(isolated)"이라는 용어는 전자들이 현재 구성요소들 사이에서 흐르지 않는 구성요소들 사이의 관계를 말한다. 예를 들어 스위치로 물리적으로 연결된 두 개의 구성요소는 스위치가 열려있을 때 서로 단절될 수 있다.

메모리 어레이(100)를 포함하여 본 명세서에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 어떤 경우에, 기판은 반도체 웨이퍼 . 다른 경우에, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-인설레이터(SOI) 기판, 또는 다른 기판상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브영역의 도전성은 인, 붕소 또는 비소를 포함하나 이에 한정되지 않는 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 중에, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.

본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예컨대 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 다수 캐리어가 전자) 인 경우, FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형(즉, 다수 캐리어가 홀) 인 경우, FET는 p-형입 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 도전성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 각각 양 전압 또는 음 전압을 인가하면 채널이 전도 상태가 될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "켜지거나" "활성화"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.

본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록들, 구성요소들, 및 모듈들은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래머블 로직 디바이스, 개별 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소 또는 여기에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)로서 구현될 수 있다.

여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현 예는 본 개시 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해, 상술한 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 또한 배치될 수 있다. 또한, 청구항에 포함된 "또는"은 항목 목록(예를 들어, "적어도 하나"또는 "하나 이상"과 같은 구문으로 시작되는 항목의 목록)에 사용된 바와 같이, 예를 들어 A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록을 나타낸다.

컴퓨터 판독 가능 매체는 컴퓨터 프로그램의 한 장소에서 다른 장소로의 전송을 용이하게하는 임의의 매체를 포함하는 비-일시적인 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예를 들어, 제한없이, 비-일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치 또는 지시 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다.

또한, 임의의 접속은 적절하게 컴퓨터 판독 가능 매체로 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 전파 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 소프트웨어를 전송한 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선(DSL) 또는 적외선, 전파 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 디스크(Disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, DVD(digital versatile disc), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크(disks)는 일반적으로 데이터를 자기적으로 재생하는 반면 디스크(disc)는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.

본 명세서의 설명은 당 업자가 본 개시 물을 제조 또는 사용할 수 있도록 제공된다. 당해 기술 분야의 당 업자는 본 개시 내용에 대한 다양한 수정을 쉽게 알 수 있을 것이며, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예 및 설계에 한정되지 않고 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위를 부여 받는다.

Claims (25)

1. 강유전성 메모리 셀의 동작 방법에 있어서,
   상기 강유전성 메모리 셀의 강유전성 커패시터에 양의 전압을 인가하는 단계 - 상기 강유전성 커패시터는 디지트 라인과 전자 통신함 - 와,
   상기 양의 전압의 인가에 응답하여 상기 디지트 라인의 전압이 임계 값에 도달했는지를 결정하는 단계와,
   상기 디지트 라인의 전압이 상기 임계 값에 도달한 후에 상기 강유전성 커패시터에 음의 전압을 인가하는 단계를 포함하는,
   강유전성 메모리 셀 동작 방법.
2. 제 1 항에 있어서,
   상기 음의 전압이 인가된 후에 상기 디지트 라인의 전압을 접지 기준과 비교하는 단계를 더 포함하는 강유전성 메모리 셀 동작 방법.
3. 제 2 항에 있어서,
   상기 디지트 라인의 전압과 상기 접지 기준의 비교에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀의 논리 값을 결정하는 단계를 더 포함하는 강유전성 메모리 셀 동작 방법.
4. 제 1 항에 있어서, 상기 강유전성 커패시터에 인가된 상기 음의 전압의 크기는 상기 임계 값에 적어도 부분적으로 기초하는 강유전성 메모리 셀 동작 방법.
5. 제 1 항에 있어서, 상기 디지트 라인의 전압이 상기 임계 값에 도달했는지를 결정하는 단계는,
   상기 양의 전압이 기결정된 지속시간 동안 인가 되었는지를 결정하는 단계를 포함하는 강유전성 메모리 셀 동작 방법.
6. 제 5 항에 있어서, 상기 기결정된 지속시간은 적어도 부분적으로는:
   상기 강유전성 커패시터의 특성, 상기 디지트 라인의 특성, 상기 강유전성 메모리 셀에 대한 판독 또는 기입과 관련된 타이밍 중 적어도 하나, 또는 이들의 임의의 조합에 기초하는
   강유전성 메모리 셀 동작 방법.
7. 제 1 항에 있어서, 상기 디지트 라인의 전압이 상기 임계 값에 도달했는지를 결정하는 단계는,
   상기 디지트 라인의 전압이 임계 전압에 도달했는지를 결정하는 단계를 포함하는 강유전성 메모리 셀 동작 방법.
8. 제 1 항에 있어서, 상기 디지트 라인의 전압이 상기 임계 값에 도달했는지를 결정하는 단계는,
   상기 디지트 라인의 상기 전압의 변화율이 상기 임계 값에 도달했는지를 결정하는 단계를 포함하는 강유전성 메모리 셀 동작 방법.
9. 강유전성 메모리 셀을 동작시키는 방법에 있어서,
   상기 강유전성 메모리 셀의 강유전성 커패시터에 제 1 전압을 인가하는 단계 - 상기 강유전성 커패시터는 디지트 라인과 전자 통신함 - 와,
   상기 디지트 라인과 전자 통신하는 기준 커패시터에 제 2 전압을 인가하는 단계 - 상기 제 2 전압은 상기 제 1 전압의 역수이고, 상기 제 1 전압의 인가에 적어도 부분적으로 기초하여 인가됨 - 를 포함하는
   강유전성 메모리 셀 동작 방법.
10. 제 9 항에 있어서,
    판독 동작을 위해 상기 강유전성 메모리 셀을 선택하는 단계로서, 상기 선택하는 단계는,
    상기 강유전성 커패시터 및 상기 디지트 라인과 전자 통신하는 제 1 선택 구성요소를 활성화하는 단계와,
    상기 기준 커패시터 및 상기 디지트 라인과 전자 통신하는 제 2 선택 구성요소를 활성화하는 단계를 더 포함하는 강유전성 메모리 셀 동작 방법.
11. 제 9 항에 있어서,
    상기 제 2 전압이 상기 기준 커패시터에 인가된 후에 상기 디지트 라인의 전압을 접지 기준과 비교하는 단계를 더 포함하는 강유전성 메모리 셀 동작 방법.
12. 제 11 항에 있어서,
    상기 디지트 라인의 전압과 상기 접지 기준의 비교에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀의 논리 값을 결정하는 단계를 더 포함하는 강유전성 메모리 셀 동작 방법.
13. 제 9 항에 있어서, 상기 제 1 전압 및 제 2 전압은 실질적으로 동시에 인가 되는 강유전성 메모리 셀 동작 방법.
14. 제 9 항에 있어서,
    제 1 전압 또는 제 2 전압을 인가하기 전에 상기 디지트 라인을 가상 접지시키는 단계를 더 포함하는 강유전성 메모리 셀 동작 방법.
15. 전자 메모리 장치에 있어서,
    디지트 라인과 전자 통신하는 강유전성 커패시터를 포함하는 강유전성 메모리 셀과,
    강유전성 메모리 셀과 전자 통신하는 제어기를 포함하되, 상기 제어기는,
    양의 전압원을 강유전성 커패시터에 연결하도록 동작가능하고,
    상기 디지트 라인의 전압이 임계 값에 도달한 후 상기 강유전성 커패시터에 음의 전압원을 연결하도록 작동가능한
    전자 메모리 장치.
16. 제 15 항에 있어서, 상기 제어기는,
    음의 전압이 상기 강유전성 커패시터에 인가된 후, 상기 디지트 라인의 전압을 접지 기준과 비교하도록 동작가능한, 전자 메모리 장치.
17. 제 16 항에 있어서, 상기 제어기는,
    상기 디지트 라인의 전압과 상기 접지 기준의 비교에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀의 논리 값을 결정하는 전자 메모리 장치.
18. 제 15 항에 있어서, 상기 제어기는,
    상기 강유전성 커패시터에 양의 전압이 인가됨에 응답하여 상기 디지트 라인의 전압이 상기 임계 값에 도달했는지를 결정하도록 작동가능한 전자 메모리 장치.
19. 제 18 항에 있어서, 상기 제어기는,
    상기 양의 전압원의 전압이 기결정된 지속시간 동안 상기 강유전성 커패시터에 인가되었는지를 결정하도록 동작가능하고,
    상기 양의 전압원의 전압이 상기 기결정된 지속시간 동안 인가되었는지를 결정하는 것에 적어도 부분적으로 기초하여 상기 디지트 라인의 전압이 상기 임계 값에 도달했는지를 결정하도록 동작가능한 전자 메모리 장치.
20. 제 18 항에 있어서, 상기 제어기는,
    상기 디지트 라인의 전압 변화율이 상기 임계 값에 도달했는지를 결정하도록 작동가능한 전자 메모리 장치.
21. 전자 메모리 장치에 있어서,
    디지트 라인 및 제 1 선택 구성요소와 전자 통신하는 강유전성 커패시터를 포함하는 강유전성 메모리 셀과,
    제 2 선택 구성요소를 통해 상기 디지트 라인과 전자 통신하는 기준 커패시터와,
    상기 제 1 선택 구성요소 및 상기 제 2 선택 구성요소와 전자 통신하는 제어기를 포함하되, 상기 제어기는,
    상기 강유전성 커패시터에 제 1 전압원을 연결하도록 동작가능하고,
    제 2 전압원을 상기 기준 커패시터에 연결하도록 동작가능하며, 상기 제 2 전압원의 출력은 상기 제 1 전압원의 출력의 역인
    전자 메모리 장치.
22. 제 21 항에 있어서, 상기 제어기는,
    상기 강유전성 메모리 셀의 판독 동작을 수행하기 위해 상기 제 1 선택 구성요소를 활성화하도록 동작가능하고,
    상기 판독 동작 동안 상기 기준 커패시터의 전하를 상기 디지트 라인으로 전달하도록 상기 제 2 선택 구성요소를 활성화하도록 동작가능한 전자 메모리 장치.
23. 제 21 항에 있어서, 상기 제어기는,
    상기 제 2 전압원의 전압이 상기 기준 커패시터에 인가된 후에 상기 디지트 라인의 전압을 접지 기준과 비교하도록 동작가능한 전자 메모리 장치.
24. 제 23 항에 있어서, 상기 제어기는,
    상기 디지트 라인의 전압과 상기 접지 기준의 비교에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀의 논리 값을 결정하도록 동작가능한 전자 메모리 장치.
25. 제 21 항에 있어서, 상기 제어기는,
    상기 제 1 전압원을 강유전성 커패시터에, 또는 상기 제 2 전압원을 상기 기준 커패시터에 연결하기 전에 상기 디지트 라인을 가상 접지하도록 동작가능한 전자 메모리 장치.

Images