KR102311984B1 - 메모리 디바이스에서의 래칭을 위한 오프셋 제거 - Google Patents

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다니엘레 비메르카티
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스에서의 래칭을 위한 오프셋 제거를 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 디바이스는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 감지 컴포넌트를 포함할 수 있다. 일부 경우에, 메모리 디바이스는 제 1 트랜지스터에 결합된 제 1 커패시터 및 제 2 트랜지스터에 결합된 제 2 커패시터, 및 전압원 및 제 1 커패시터와 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 더 포함할 수 있다. 예를 들어, 제 1 스위칭 컴포넌트가 활성화될 수 있고, 기준 전압이 감지 컴포넌트에 인가될 수 있고, 이어서 제 1 스위칭 컴포넌트가 비활성화될 수 있다. 일부 예들에서, 전압 오프셋은 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸쳐 측정될 수 있다.

Description

메모리 디바이스에서의 래칭을 위한 오프셋 제거
상호 참조
본 특허 출원은 각각 본 출원의 양수인에게 양도되고 2017 년 7 월 20 일자로 출원된 "Offset Cancellation for Latching in a Memory Device"라는 제목의 Vimercati의 미국 특허 출원 번호 15/655,644에 우선권을 주장하는 2018 년 7 월 18 일자로 출원된 "OFFSET CANCELLATION FOR LATCHING IN A MEMORY DEVICE"라는 제목의 Vimercati의 PCT 출원 번호 PCT/US2018/042584에 우선권을 주장하며, 본 출원에 각각 참고로 명시적으로 통합된다.
이하는 전반적으로 메모리 어레이의 동작에 관한 것으로, 보다 구체적으로는 메모리 디바이스에서의 래칭(latching)을 위한 오프셋 제거(offset cancellation)에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 및 유사한 것과 같은 다양한 전자 디바이스에 정보를 저장하는데 널리 사용된다. 정보는 메모리 디바이스의 다른 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1” 또는 논리 "0"으로 표시되는 2 개의 상태를 갖는다. 다른 시스템에서, 2 개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 상태를 기록 또는 프로그램할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 동적 RAM (DRAM), 동기식 동적 RAM (SDRAM), 강유전성 RAM (FeRAM), 자기 RAM (MRAM), 저항성 RAM (RRAM), 플래시 메모리, 상 변화 메모리 (PCM) 등을 포함한 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비 휘발성일 수 있다. 비 휘발성 메모리, 예를 들어 FeRAM은 외부 전원이 없는 경우에도 장기간 저장된 논리 상태를 유지할 수 있다. DRAM과 같은 휘발성 메모리 디바이스는 외부 전원에 의해 주기적으로 리프레쉬(refresh) 되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 구조를 사용할 수 있지만, 스토리지 디바이스로서 강유전성 커패시터를 사용하기 때문에 비 휘발성 특성을 가질 수 있다. 따라서, FeRAM 디바이스는 다른 비 휘발성 및 휘발성 메모리 디바이스에 비해 성능이 향상될 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로 다른 메트릭 중에서 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다. 일부 메모리 디바이스들에서, 입력 노드들 사이에서 메모리 셀의 감지 컴포넌트로의 전압 격차(disparity)가 있을 수 있다. 이 전압 격차는 감지 컴포넌트에 결합된 커패시터들 사이의 전압 오프셋(voltage offset)을 초래할 수 있다. 일부 경우에, 전압 격차로 인해 커패시터에서 전류가 누출되고 저장된 정보가 손실될 수 있다. 일부 예들에서, 전압 오프셋은 또한 메모리 셀에서의 액세스 동작 동안 생성된 신호를 감소시킬 수 있다.
도 1은 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 메모리 어레이의 예를 예시한다.
도 2는 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 예시적인 회로를 예시한다.
도 3은 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 강유전성 메모리 셀에 대한 제 히스테리시스 커브의 비선형 전기 특성의 예를 예시한다.
도 4는 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 예시적인 회로를 예시한다.
도 5는 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 타이밍도의 일 예를 예시한다.
도 6은 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 타이밍도의 일 예를 예시한다.
도 7 내지 도 8은 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 디바이스의 블록도를 도시한다.
도 9는 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 디바이스를 포함하는 시스템의 다이어그램을 도시한다.
도 10은 본 개시의 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 위한 방법을 예시한 흐름도를 도시한다.
일부 경우들에서, 감지 컴포넌트의 입력 노드들 사이의 전압에서의 차이가 있을 수 있다. 따라서, 감지 컴포넌트에 걸친 전압의 차이는 감지 컴포넌트의 트랜지스터로부터 절연되지 않을 수 있다. 즉, 감지 컴포넌트내의 제 1 트랜지스터 및 제 2 트랜지스터의 게이트 전압은 메모리 셀로부터 상이한 전류를 드레인(drain)할 수 있다. 일부 경우에, 제 1 커패시터 및 제 2 커패시터는 감지 컴포넌트의 입력 노드 사이에서 구현될 수 있다. 감지 컴포넌트 내의 제 1 트랜지스터 및 제 2 트랜지스터의 전압이 일치하더라도, 감지 컴포넌트에 결합된 외부 트랜지스터 사이의 전압 격차로 인해 제 1 커패시터 및 제 2 커패시터에 걸쳐 전압이 생성될 수 있다. 예를 들어, 감지 컴포넌트의 입력 노드 사이의 전압 차이는 감지 컴포넌트의 제 1 트랜지스터 및 제 2 트랜지스터의 전압 격차에 무관할 수 있고, 감지 컴포넌트에 결합된 외부 트랜지스터 사이의 전압 격차에 관련될 수 있다.
오프셋 제거 기술은 감지 컴포넌트에 대한 전압 오프셋 (예를 들어, 전압 격차(voltage disparity))의 영향을 감소시키고 보다 정확한 액세스 동작을 가능하게 하기 위해 사용될 수 있다. 일부 경우에, 메모리 디바이스의 성능에 영향을 미치지 않으면서 신호 발생(signal development)과 병행하여 오프셋 제거가 수행될 수 있다. 전압 오프셋을 감소시키기 위해, 제 1 커패시터 및 제 2 커패시터는 각각 감지 컴포넌트의 제 1 트랜지스터 및 제 2 트랜지스터에 결합될 수 있다. 추가하여, 제 1 커패시터 및 제 2 커패시터를 전압원에 연결하기 위해 제 1 커패시터와 제 2 커패시터 사이에 스위칭 컴포넌트가 구현될 수 있다. 예를 들어, 전압 오프셋은 제 1 커패시터와 제 2 커패시터 사이에 스위칭 컴포넌트를 결합하여 감지 컴포넌트에 전압을 공급함으로써 감소될 수 있으며, 일부 경우에는 전압 오프셋을 감소시킨다.
일부 경우에, 제 1 커패시터 및 제 2 커패시터에 걸친 전압은 감지 컴포넌트의 제 1 트랜지스터와 제 2 트랜지스터 사이의 전압 차이에 비례할 수 있다. 결과적으로, 제 1 커패시터 및 제 2 커패시터에 걸친 전압은 스위칭 컴포넌트의 격차 전압의 영향을 받지 않을 수 있으며, 이는 보다 정확한 액세스 동작을 가능하게 할 수 있다.
오프셋 제거 기술은 감지 컴포넌트 내의 두 트랜지스터 사이의 전압 오프셋을 감소시키기 위해 적용될 수 있다. 메모리 디바이스의 전체 면적 및 소모가 전압 격차를 야기하는 메모리 디바이스의 면적을 증가시키는 것보다 낮은 경우 오프셋 제거 기술이 효과적일 수 있다. 일부 경우에, 대안적인 오프셋 제거 기술을 사용할 수 있는 FeRAM 디바이스는 고전압 디바이스의 사용으로 인해 DRAM 디바이스와 동일한 결과 또는 효능을 달성하지 못 할 수 있다.
상기에서 소개된 본 개시의 특징들은 도 1의 상황하에서 아래에 추가로 설명된다. 그런 다음 특정 예가 도면들 2 -7에 대해 설명된다. 본 개시의 이들 및 다른 특징들은 메모리 디바이스에서의 래칭을 위한 오프셋 제거에 관한 디바이스 다이어그램, 시스템 다이어그램 및 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1은 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 메모리 어레이(100)의 일 예를 예시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1으로 표시되는 두개의 상태를 저장하도록 프로그램 가능할 수 있다. 일부 경우들에서, 메모리 셀(105)은 2개 보다 많은 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 커패시터의 프로그래밍 상태를 나타내는 전하들을 저장할 수 있다; 예를 들어, 충전 및 비충전 커패시터는 각각 2 개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처는 이러한 디자인을 일반적으로 사용할 수 있으며, 사용되는 커패시터는 절연체로서 선형 또는 파라-전기 전기 분극 특성을 갖는 유전체 재료를 포함할 수 있다. 대조적으로, 강유전성 메모리 셀은 절연 재료로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 레벨의 전하는 상이한 논리 상태를 나타낼 수 있다. 강유전성 재료는 비선형 편광 특성을 갖는다; 강유전성 메모리 셀(105)의 일부 세부 사항 및 장점은 아래에서 논의된다.
예컨대 판독 및 기록과 같은 동작은 액세스 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 대해 수행될 수 있다. 액세스 라인(110)는 또한 워드 라인(110)로도 알려져 있고, 비트 라인(115)은 또한 디지트 라인 (115)으로도 알려져 있다. 워드 라인과 비트 라인 또는 그 유사체에 대한 언급은 이해나 동작 손실없이 상호 교환 가능하다. 워드 라인(110) 또는 디지트 라인(115)의 활성화 또는 선택은 개별 라인에 전압을 인가하는 단계를 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)은 전도성 재료 예컨대 금속 (예를 들어, 구리 (Cu), 알루미늄 (Al), 금 (Au), 텅스텐 (W) 등), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 재료, 합금, 화합물 또는 유사한 것)으로 제조될 수 있다.
도 1의 예에 따르면, 메모리 셀(105)의 각각의 행은 단일 워드 라인(110)에 연결되고, 메모리 셀(105)의 각각의 열은 단일 디지트 라인(115)에 연결된다. 하나의 워드 라인 (110) 및 하나의 디지트 라인 (115)을 활성화함으로써 (예를 들어, 워드 라인 (110) 또는 디지트 라인 (115)에 전압을 인가함), 단일 메모리 셀 (105)은 그들의 인터섹션에서 액세스 될 수 있다. 메모리 셀 (105)에 액세스하는 것은 메모리 셀 (105)을 판독하거나 기록하는 것을 포함할 수 있다. 워드 라인 (110)과 디지트 라인 (115)의 인터섹션은 메모리 셀의 어드레스(address)로 지칭될 수 있다. 일부 예들에서, 논리 상태는 하나 이상의 다른 컴포넌트와 전자 통신하는 메모리 셀(105)로부터 판독될 수 있다. 일부 예들에서, 논리 상태는 제 1 커패시터 및 제 2 커패시터 모두에 걸친 전압 오프셋을 측정하는 것에 기초하여 제 1 커패시터 및 제 2 커패시터 (도 1에 도시되지 않음)와 전자 통신하는 메모리 셀로부터 판독될 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스, 예를 들어 커패시터는 선택 컴포넌트에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 연결되어 선택 컴포넌트를 제어할 수 있다. 예를 들어, 선택 컴포넌트는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인 (110)을 활성화하면 메모리 셀 (105)의 커패시터와 그에 대응하는 디지트 라인 (115) 사이에 전기적 연결 또는 폐쇄 회로(closed circuit)로 귀결된다. 이어서, 디지트 라인은 메모리 셀 (105)을 판독하거나 기록하기 위해 액세스될 수 있다.
메모리 셀들 (105)의 액세스는 행 디코더 (120) 및 열 디코더 (130)를 통해 제어될 수 있다. 예를 들어, 행 디코더 (120)는 메모리 제어기(140)로부터 행 어드레스를 수신할 수 있고, 수신된 행 어드레스에 기초하여 적절한 워드 라인 (110)을 활성화 시킬 수 있다. 유사하게, 열 디코더 (130)는 메모리 제어기 (140)로부터 열 어드레스를 수신할 수 있고, 적절한 디지트 라인 (115)을 활성화시킨다. 예를 들어, 메모리 어레이 (100)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인 (110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인 (115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인 (110) 및 디지트 라인 (115), 예를 들어 WL_2 및 DL_3을 활성화함으로써, 그들의 인터섹션에서 메모리 셀 (105)이 액세스될 수 있다.
액세스 할 때, 메모리 셀 (105)은 메모리 셀 (105)의 저장된 상태를 결정하기 위해 감지 컴포넌트 (125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 메모리 셀 (105)에 액세스 한 후, 메모리 셀 (105)의 강유전성 커패시터는 대응하는 디지트 라인 (115) 상으로 방전될 수 있다. 강유전성 커패시터를 방전시키는 것은 강유전성 커패시터에 전압을 바이어스(bias) 또는 인가함으로써 야기될 수 있다. 방전은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 컴포넌트(125)는 기준 전압(미도시)과 비교할 수 있는 디지트 라인(115)의 전압 변화를 야기할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 더 높은 전압을 갖는다면, 감지 컴포넌트(125)는 메모리 셀(105)의 저장된 상태가 논리 1이고 그리고 반대로 결정할 수 있다. 감지 컴포넌트(125)는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭 (latching)으로 지칭될 수 있다. 메모리 셀(105)의 감지된 논리 상태는 그런 다음 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더 (130) 또는 행 디코더 (120)와 연결되거나 전자 통신할 수 있다. 일부 예들에서, 감지 컴포넌트(125)는 제 1 커패시터 및 제 2 커패시터에 결합될 수 있다.
관련 워드 라인 (110) 및 디지트 라인 (115)을 유사하게 활성화함으로써 메모리 셀 (105)이 설정되거나 기록될 수 있다 - 즉, 논리 값이 메모리 셀 (105)에 저장될 수 있다. 열 디코더 (130) 또는 행 디코더 (120)는 메모리 셀들 (105)에 기록될 데이터, 예를 들어 입력/출력 (135)을 수용할 수 있다. 강유전성 메모리 셀 (105)은 강유전성 커패시터에 걸쳐 전압을 인가함으로써 기록될 수 있다. 이 프로세스는 이하에서 더 상세하게 설명된다.
일부 메모리 아키텍처에서, 메모리 셀 (105)에 액세스하는 것은 저장된 논리 상태를 열화시키거나 파괴할 수 있고, 원래의 논리 상태를 메모리 셀 (105)로 복귀시키기 위해 재기록 또는 리프레쉬(refresh) 동작이 수행될 수 있다. DRAM에서, 예를 들어, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있다. 따라서, 감지 동작 후 논리 상태가 재기록될 수 있다. 또한, 단일 워드 라인(110)을 활성화하면 행의 모든 메모리 셀이 방전될 수 있다; 따라서, 행 내의 몇몇 또는 모든 메모리 셀(105)은 재기록될 필요가 있을 수 있다.
DRAM을 포함한 일부 메모리 아키텍처는 외부 전원에 의해 주기적으로 리프레쉬되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어, 저장된 정보가 손실될 수 있다. 이들 소위 휘발성 메모리 디바이스의 리프레쉬 레이트(refresh rate)는 비교적 높을 수 있으며 예를 들어, DRAM 어레이에 대해 초당 수십 개의 리프레쉬 동작, 이는 상당한 전력 소비를 초래할 수 있다. 점점 더 큰 메모리 어레이로 인해 전력 소비가 증가하면 특히 배터리와 같은 유한한 전원을 사용하는 모바일 디바이스의 경우 메모리 어레이 (예를 들어, 파워 서플라이, 열 생성, 재료 제한 등)의 배치 또는 동작을 방해할 수 있다. 후술하는 바와 같이, 강유전성 메모리 셀 (105)은 다른 메모리 아키텍처에 비해 개선된 성능을 초래할 수 있는 유리한 특성을 가질 수 있다.
메모리 제어기(140)는 다양한 컴포넌트, 예를 들어 행 디코더 (120), 열 디코더 (130) 및 감지 컴포넌트 (125)를 통해 메모리 셀들 (105)의 동작 (예를 들어, 판독, 기록, 재기록, 리프레쉬, 방전 등)을 제어할 수 있다. 일부 경우에, 하나 이상의 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)가 메모리 제어기(140)와 같은 장소에 위치될 수 있다(co-located). 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기 (140)는 또한 메모리 어레이 (100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 하나 이상의 메모리 셀 (105)에 액세스한 후 워드 라인 (110) 또는 디지트 라인 (115)에 방전 전압을 인가할 수 있다. 일반적으로, 본 출원에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 기간은 조정되거나 변경될 수 있고, 메모리 어레이(100)를 동작시키는데 논의된 다양한 동작에 대해 상이할 수 있다. 더욱이, 메모리 어레이(100) 내의 하나, 다수 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있다; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작 중에 동시에 액세스될 수 있다.
도 2는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서의 오프셋 제거를 지원하는 예시적인 회로(200)의 일 예를 예시한다. 회로 (200)는 메모리 셀 (105-a), 워드 라인 (110-a), 디지트 라인 (115-a) 및 감지 컴포넌트 (125-a)를 포함하고, 이는 도 1를 참고하여 설명된 메모리 셀 (105), 워드 라인 (110), 디지트 라인 (115) 및 감지 컴포넌트(125) 각각의 예일 수 있다. 메모리 셀(105-a)는 제 1 플레이트, 셀 플레이트(cell plate)(230) 및 제 2 플레이트, 셀 바닥(cell bottom)(215)을 갖는 논리 저장 컴포넌트 예컨대, 커패시터(205)를 포함할 수 있다. 셀 플레이트(230) 및 셀 바닥(215)은 그것들 사이에 배치된 강유전성 재료를 통해 용량성으로(capacitively) 결합된다. 셀 플레이트 (230) 및 셀 바닥(215)의 방위는 메모리 셀 (105-a)의 동작 변경없이 플립(flip)될 수 있다. 회로 (200)는 선택 컴포넌트 (220) 및 기준 라인 (225)을 또한 포함한다. 셀 플레이트 (230)는 플레이트 라인 (210)을 통해 액세스될 수 있고, 셀 바닥 (215)은 디지트 라인 (115-a)을 통해 액세스될 수 있다. 전술한 바와 같이, 다양한 상태가 충전 또는 방전 커패시터(205)에 의해 저장될 수 있다.
커패시터 (205)의 저장된 상태는 회로 (200)에 표현된 다양한 엘리먼트들을 동작시킴으로써 판독 또는 감지될 수 있다. 커패시터 (205)는 디지트 라인 (115-a)과 전자 통신할 수 있다. 예를 들어, 커패시터 (205)는 선택 컴포넌트 (220)가 비활성화될 때 디지트 라인 (115-a)으로부터 절연될 수 있고, 커패시터 (205)는 선택 컴포넌트 (220)가 활성화 될 때 디지트 라인 (115-a)에 연결될 수 있다. 선택 컴포넌트 (220)를 활성화시키는 것은 메모리 셀 (105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우에, 선택 컴포넌트 (220)는 트랜지스터이고, 그것의 동작은 전압을 트랜지스터 게이트에 인가함으로써 제어되며, 전압 크기는 트랜지스터의 임계 크기보다 크다. 워드 라인 (110-a)은 선택 컴포넌트 (220)를 활성화 시킬 수 있고; 예를 들어, 워드 라인 (110-a)에 인가된 전압이 트랜지스터 게이트에 인가되어 커패시터 (205)를 디지트 라인 (115-a)과 연결한다.
다른 예들에서, 선택 컴포넌트 (220)가 플레이트 라인 (210)과 셀 플레이트 (230) 사이에 연결되어 커패시터 (205)가 디지트 라인 (115-a)과 선택 컴포넌트(220)의 다른 단자 사이에 있도록 선택 컴포넌트 (220)와 커패시터 (205)의 위치가 스위칭될 수 있다. 이 실시예에서, 선택 컴포넌트 (220)는 커패시터 (205)를 통해 디지트 라인 (115-a)과 전자 통신 상태를 유지할 수 있다. 이 구성은 판독 및 기록 동작을 위한 대안적인 타이밍 및 바이어싱과 관련될 수 있다.
커패시터 (205)의 플레이트들 사이의 강유전성 재료로 인해, 그리고 이하에서 더 상세히 논의되는 바와 같이, 커패시터 (205)는 디지트 라인 (115-a)에 연결될 때 방전되지 않을 수 있다. 하나의 방식에서, 강유전성 캐패시터 (205)에 저장된 논리 상태를 감지하기 위해, 워드 라인 (110-a)은 메모리 셀 (105-a)을 선택하도록 바이어스될 수 있고, 전압이 플레이트 라인(210)에 인가될 수 있다. 일부 경우들에서, 플레이트 라인 (210) 및 워드 라인 (110-a)을 바이어싱 하기 전에, 디지트 라인 (115-a)은 가상적으로 접지되고 가상 접지(virtual ground)로부터 절연되고, 이는 ”플로팅 (floating)"으로 지칭될 수 있다. 플레이트 라인 (210)을 바이어싱하는 것은 캐패시터 (205)에 걸쳐 전압 차이 (예를 들어, 플레이트 라인 (210) 전압 - 디지트 라인 (115-a) 전압)를 발생시킬 수 있다. 전압 차이는 캐패시터 (205)상의 저장된 전하의 변화를 얻을 수 있으며, 여기서 저장된 전하의 변화의 크기는 예를 들어, 초기 상태가 논리 1 또는 논리 0을 저장하는지 여부와 같은 커패시터 (205)의 초기 상태에 의존할 수 있다. 이것은 커패시터 (205)에 저장된 전하에 기초하여 디지트 라인 (115-a)의 전압을 변화시킬 수 있다. 셀 플레이트(230)에 대한 전압을 변화시킴으로써 메모리 셀 (105-a)의 동작은 "셀 플레이트를 움직이는 것(moving cell plate)"으로 지칭될 수 있다.
디지트 라인(115-a)의 전압의 차이는 그것의 고유한 정전 용량(capacitance)에 의존할 수 있다. 즉, 디지트 라인 (115-a)을 통해 전하가 흐르기 때문에, 일부 한정된 전하가 디지트 라인 (115-a)에 저장될 수 있고 결과적인 전압은 고유 정전 용량에 의존한다. 고유 정전 용량은 디지트 라인(1 15-a)의 크기를 포함한 물리적 특성에 의존할 수 있다. 디지트 라인(115-a)은 메모리 셀(105)을 연결할 수 있으므로 디지트 라인(115-a)은 무시할 수 없은 정전 용량을 야기하는 길이를 가질 수 있다 (예를 들어, 피코 패럿 (pF) 정도). 디지트 라인 (115-a)의 결과 전압은 그런 다음 메모리 셀 (105-a)에 저장된 논리 상태를 결정하기 위해 감지 컴포넌트 (125-a)에 의해 기준 (예를 들어, 기준 라인 (225)의 전압)과 비교될 수 있다. 다른 감지 프로세스가 사용될 수 있다.
감지 컴포넌트(125-a)는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭 (latching)으로 지칭될 수 있다. 감지 컴포넌트 (125-a)는 디지트 라인 (115-a)의 전압 및 기준 전압일 수 있는 기준 라인 (225 )의 전압을 수신하여 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교에 기초하여 더 높은 (예를 들어, 양(positive)의) 또는 더 낮은 (예를 들어, 음(negative)의 또는 접지) 서플라이 전압으로 구동될 수 있다. 예를 들어, 만약 디지트 라인 (115-a)이 기준 라인 (225)보다 높은 전압을 갖는다면, 감지 증폭기 출력은 양의 서플라이 전압으로 구동될 수 있다. 일부 경우, 감지 증폭기는 추가적으로 서플라이 전압까지 디지트 라인 (115-a)를 구동시킬 수 있다. 감지 컴포넌트 (125-a)는 그런 다음 메모리 셀 (105-a)의 저장 상태, 예를 들어, 논리 1를 결정하는데 사용될 수 있는 디지트 라인 (115-a)의 전압 및/또는 감지 증폭기의 출력을 래칭할 수 있다. 대안적으로, 디지트 라인 (115-a)이 기준 라인 (225)보다 낮은 전압을 가지면, 감지 증폭기 출력은 음 또는 접지 전압으로 구동될 수 있다. 감지 컴포넌트(125-a)는, 유사하게 메모리 셀(105-a)에 저장된 상태 예를 들어, 논리 0를 결정하기 위해 감지 증폭기 출력을 래칭할 수 있다. 메모리 셀(105-a)의 래치된 논리 상태는 그런 다음 예를 들어, 도 1을 참고로 하여 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105-a)을 기록하기 위해, 전압이 커패시터(205)에 걸쳐 인가될 수 있다. 다양한 방법들이 사용될 수 있다. 일 예에서, 선택 컴포넌트 (220)는 커패시터 (205)를 디지트 라인 (115-a)에 전기적으로 연결하기 위해 워드 라인 (110-a)을 통해 활성화될 수 있다. 셀 플레이트 (230) (플레이트 라인 (210)을 통해) 및 셀 바닥 (215) (디지트 라인 (115-a)을 통해)의 전압을 제어함으로써 커패시터 (205)에 전압이 인가될 수 있다. 논리 0을 기록하기 위해, 셀 플레이트 (230)는 하이(high)로 취해질 수 있고, 즉 양의 전압이 플레이트 라인 (210)에 인가될 수 있고, 셀 바닥 (215)은 예를 들어, 사실상 접지 또는 음의 전압을 디지트 라인 (115-a)에 인가함으로써 로우(low)를 취할 수 있다. 논리 1을 기록하기 위해 반대 프로세스가 수행되고, 여기서는 셀 플레이트(230)는 로우를 취하고, 셀 바닥 (215)은 하이를 취한다.
회로 (200)는 또한 커패시터 (235-a), 커패시터 (235-b) 및 스위칭 컴포넌트 (240)를 포함할 수 있다. 일부 경우에, 감지 컴포넌트 (125-a)는 커패시터 (235-a) 및 커패시터 (235-b)에 결합될 수 있다. 커패시터 (235-a) 및 커패시터 (235-b)는 스위칭 컴포넌트 (240)에 결합될 수 있다. 일부 경우에, 스위칭 컴포넌트 (240)는 nMOS 트랜지스터이거나 이를 포함할 수 있다. 예를 들어, 스위칭 컴포넌트 (240)는 감지 컴포넌트 (125-a)에 전압을 공급할 수 있고, 커패시터 (235-a 및 235-b)는 스위칭 컴포넌트 (240)와 감지 컴포넌트 (125-a) 사이에 위치될 수 있다. 본 출원에 설명된 바와 같이, 커패시터 (235-a 및 235-b)에 저장된 전하는 감지 컴포넌트 (125-a)에 걸친 임계 전압에 의존할 수 있다. 일부 경우에, 커패시터 (235-a 및 235-b)에 걸친 전압은 감지 컴포넌트 (125-a)에 걸친 전압 차이에 비례할 수 있다. 일부 경우에, 전압 오프셋은 커패시터 (235-a 및 235-b) 양단에 걸쳐 결정될 수 있다. 예를 들어, 전압 오프셋은 커패시터(235-a 및 235-b) 양단에 걸쳐 측정될 수 있다. 일부 예들에서, 전압 오프셋은 컴포넌트(125-a)를 감지하기 위해 커패시터(235-a), 커패시터(235-b) 및 스위칭 컴포넌트(240)를 결합함으로써 감소될 수 있다. 예를 들어, 커패시터 (235-a 및 235-b) 사이에 스위칭 컴포넌트 (240)를 결합하여 감지 컴포넌트 (125-a)에 전압을 공급함으로써 전압 오프셋이 감소될 수 있으며, 일부 경우에 전압 오프셋을 감소시키고 보다 정확한 액세스 동작을 가능하게 한다.
도 3은 본 개시의 다양한 실시예에 따라 동작되는 강유전성 메모리 셀에 대한 히스테리시스 곡선 (300-a 및 300-b)을 갖는 비선형 전기적 특성의 예를 예시한다. 히스테리시스 곡선 (300-a 및 300-b)은 예시적인 강유전성 메모리 셀 기록 및 판독 프로세스를 각각 예시한다. 히스테리시스 곡선 (300-a 및 300-b)은 전압 차이 V의 함수로서 강유전성 커패시터 (예를 들어, 도 2의 커패시터 (205))에 저장된 전하 Q를 도시한다.
강유전성 재료는 자발적인 전기 분극을 특징으로 하는데, 즉 전기장의 부존재시에 비제로 전기 분극을 유지한다. 예시적인 강유전성 재료는 티탄산 바륨 (BaTiO3), 티탄산 납 (PbTiO3), 티탄산 납 지르코늄 (PZT) 및 탄탈산 스트론튬 비스무트 (SBT)를 포함한다. 본 출원에 설명된 강유전성 커패시터는 이들 또는 다른 강유전성 재료를 포함할 수 있다. 강유전성 커패시터 내의 전기 분극은 강유전성 재료의 표면에서 순 전하를 야기하고 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서, 전하는 강유전성 재료와 커패시터 단자의 계면에 저장된다. 전기 분극은 외부에서 인가된 전기장이 없을 때 비교적 긴 시간, 심지어 무제한으로 유지될 수 있기 때문에, 예를 들어 DRAM 어레이에 사용되는 커패시터와 비교하여 전하 누설이 상당히 감소될 수 있다. 이것은 일부 DRAM 아키텍처에 대해 상술한 바와 같이 리프레쉬 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선 (300-a 및 300-b)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전성 재료가 음의 분극을 갖는 경우, 양 전하(positive charge)가 단자에 축적된다. 마찬가지로, 강유전성 재료가 양의 분극을 갖는다면, 음 전하가 단자에 축적된다. 추가적으로, 히스테리시스 곡선 (300-a 및 300-b)내의 전압은 커패시터 양단의 전압 차를 나타내며 방향성을 갖는다는 것이 이해되어야 한다. 예를 들어, 양 전압은 문제의 단자 (예를 들어, 셀 플레이트 (230))에 양의 전압을 인가하고, 접지 (또는 대략 제로 볼트(0 V))에서 제 2 단자 (예를 들어, 셀 바닥 (215) )를 유지함으로써 실현될 수 있다. 문제의 단자를 접지 상태로 유지하고 양 전압을 제 2 단자에 인가함으로써 음의 전압을 인가할 수 있고, 즉, 양의 전압이 인가되어 문제의 단자를 음으로 분극시킨다. 유사하게, 히스테리시스 곡선 (300-a 및 300-b)에 도시된 전압 차이를 생성하기 위해 두개의 양 전압, 두 개의 음 전압 또는 양 및 음 전압의 임의의 조합이 적절한 커패시터 단자에 인가될 수 있다.
히스테리시스 곡선 (300-a)에 도시된 바와 같이, 강유전성 재료는 제로 전압 차이에서 양의 또는 음의 분극을 유지할 수 있어서, 두개의 충전 상태 : 충전 상태 (305) 및 충전 상태 (310)를 초래할 수 있다. 도 3의 예에 따라, 충전 상태 (305)는 논리 0를 나타내고, 충전 상태 (310)는 논리 1를 나타낸다. 일부 예들에서, 각각의 충전 상태들의 논리 값들은 메모리 셀을 동작시키기 위한 다른 기법들을 수용하도록 역전될 수 있다.
논리 0 또는 1이 강유전성 재료의 전기 분극을, 따라서 전압을 인가함으로써 커패시터 단자상에 전하를 제어함으로써 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 순 양의 전압 (315)을 인가하는 것은 충전 상태 (305-a)에 도달할 때까지 전하를 축적하는 것으로 귀결된다. 전압 (315)을 제거하면, 충전 상태 (305-a)는 제로 전압에서 충전 상태 (305)에 도달할 때까지 경로 (320)를 따른다. 유사하게, 충전 상태 (310)는 순 음의 전압 (325)을 인가함으로써 기록되며, 이는 충전 상태 (310-a)로 귀결된다. 음의 전압 (325)을 제거한 후에, 충전 상태 (310-a)는 제로 전압에서 충전 상태 (310)에 도달할 때까지 경로 (330)를 따른다. 충전 상태 (305-a 및 310-a)는 또한 잔여 분극 (Pr) 값, 즉 외부 바이어스 (예를 들어, 전압)를 제거할 때 잔존하는 분극 (또는 전하) 으로 지칭될 수 있다. 보자 전압(coercive voltage)은 전하 (또는 분극)가 0 인 전압이다.
강유전성 캐패시터의 저장된 상태를 판독 또는 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 응답하여, 저장된 전하, Q가 변화하고 변화의 정도는 초기 충전 상태에 의존하고 - 즉, 최종 저장된 전하(Q)는 충전 상태(305-b 또는 310-b)가 처음에 저장되었는지 여부에 의존한다. 예를 들어, 히스테리시스 곡선(300-b)는 두개의 가능한 저장된 충전 상태들 (305-b 및 310-b)을 도시한다. 도 2를 참고로 하여 논의된 것과 같이 전압 (335)가 커패시터 양단에 인가될 수 있다. 다른 경우에, 고정된 전압이 셀 플레이트에 인가될 수 있고, 비록 양의 전압으로 도시되었지만, 전압(335)는 음일 수 있다. 전압(335)에 응답하여, 충전 상태(305-b)는 경로(340)를 따른다. 마찬가지로, 충전 상태 (310-b)가 처음에 저장되었다면, 그것은 경로 (345)를 따른다. 충전 상태 (305-c) 및 충전 상태 (310-c)의 최종 위치는 특정 감지 기법 및 회로부를 포함한 여러 가지 요인에 따라 의존할 수 있다.
일부 경우들에서, 최종 전하는 메모리 셀에 연결된 디지트 라인의 고유한 정전 용량에 의존할 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압 (335)이 인가되면, 디지트 라인의 전압은 그 고유 정전 용량으로 인해 상승할 수 있다. 따라서, 감지 컴포넌트에서 측정된 전압은 전압 (335)과 동일하지 않을 수 있고 대신에 디지트 라인의 전압에 의존할 수 있다. 따라서, 히스테리시스 곡선 (300-b)상의 최종 충전 상태 (305-c 및 310-c)의 위치는 디지트 라인의 정전 용량에 의존할 수 있고, 부하 라인 분석(load-line analysis)을 통하여 결정될 수 있고 - 즉 충전 상태 (305-c 및 310-c)는 디지트 라인 정전 용량에 대해 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압(350) 또는 전압 (355)는 상이할 수 있고, 커패시터의 초기 상태에 의존할 수 있다.
기준 전압에 디지트 라인의 전압을 비교하여, 캐패시터의 초기 상태가 결정될 수 있다. 디지트 라인의 전압이 전압 (335)과 커패시터 양단의 최종 전압, 전압(350) 또는 전압(355) 사이의 차이, 즉, (전압 (335) - 전압 (350)) 또는 (전압 (335) - 전압 (355))일 수 있다. 기준 전압은 그 크기가 저장된 논리 상태 -즉, 만약 디지트 라인의 전압이 기준 전압보다 높은지 또는 낮은지를 결정하기 위해 두개의 가능한 디지트 라인 전압의 두개의 가능한 전압 사이가 되도록 생성될 수 있다. 예를 들어, 기준 전압은 2 개의 수량(quantity) (전압 (335) - 전압 (350)) 및 (전압 (335) - 전압 (355))의 평균일 수 있다. 감지 컴포넌트에 의한 비교시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮게 결정될 수 있고, 강유전성 메모리 셀의 저장된 논리 값 (즉, 논리 0 또는 1)이 결정될 수 있다.
상기에서 논의된 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀은 저장된 논리 상태를 열화시키거나 파괴시킬 수 있다. 강유전성 메모리 셀은, 그러나, 판독 동작이후에 처음 논리 상태를 유지할 수 있다. 예를 들어, 충전 상태 (305-b)가 저장되면, 판독 동작 동안 충전 상태 (305-c)로 충전 상태는 경로 (340)를 따를 수 있고, 전압 (335)을 제거한 후에, 경로 (340)를 반대 방향으로 따르게 함으로써 충전 상태는 초기 충전 상태(305-b)로 복귀할 수 있다.
도 4는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 오프셋 제거를 지원하는 예시적인 회로 (400)를 도시한다. 일부 예들에서, 회로(400)는 오프셋 전압을 생성하는 메모리 어레이의 일부일 수 있다. 일부 경우에, 회로(400)는 도 2를 참조하여 회로(200)의 일부이거나 또는 예일 수 있다. 회로(400)는 다수의 컴포넌트를 포함할 수 있으며, 그 컴포넌트의 상태 (예를 들어, 이들이 활성화 또는 비활성화 여부 )가 본 출원에서 설명된다. 회로 (400)에 도시된 컴포넌트의 상태는 회로 (400)를 기록 또는 판독하기 전에 발생하는 하나 이상의 감지 동작을 사용하여 감지될 수 있다.
회로 (400)는 감지 컴포넌트 (405), 커패시터 (410-a 및 410-b), 스위칭 컴포넌트 (415-a 내지 415-g), 기준 전압 컴포넌트 (420-a 및 420-b) 및 전압원 (425-a 내지 425-e)를 포함할 수 있다. 감지 컴포넌트 (405)는 도 1을 참조하여 설명된 감지 컴포넌트 (125)의 실시예들의 예일 수 있다. 커패시터들 (410) 및 스위칭 컴포넌트들 (415)은 도 2를 참조하여 설명된 커패시터 (235) 및 스위칭 컴포넌트 (240)의 실시예들의 예일 수 있다.
회로(400)는 감지 컴포넌트(405)를 포함할 수 있다. 감지 컴포넌트 (405)는 노드 (430-a) 및 전압원 (425-a) (예를 들어, 제 1 전압원)를 통해 강유전성 메모리 어레이와 전자 통신하는 감지 컴포넌트 (405)를 나타낼 수 있다. 감지 컴포넌트 (405)는 트랜지스터 (435-a) (예를 들어, 제 1 트랜지스터), 트랜지스터 (435-b) (예를 들어, 제 2 트랜지스터), 트랜지스터 (435-c) 및 트랜지스터 (435-d)를 포함할 수 있다. 일부 예들에서, 트랜지스터들 (435-a 및 435-b)은 nMOS 트랜지스터들의 예일 수 있다. 일부 예에서, 트랜지스터 (435-c) 및 트랜지스터 (435-d)는 pMOS 트랜지스터의 예일 수 있다. 감지 컴포넌트 (405)는 일부 예들에서 노드들 (430-c 내지 430-f)을 통해 연결된 교차 결합된(cross-coupled) nMOS 트랜지스터 및 pMOS 트랜지스터 쌍을 포함할 수 있다.
회로 (400)는 다수의 스위칭 컴포넌트 (415-a 내지 415-g)를 포함할 수 있다. 일부 경우에, 스위칭 컴포넌트 (415)는 트랜지스터의 예일 수 있거나 트랜지스터를 포함할 수 있다. 일부 예들에서, 스위칭 컴포넌트 (415)는 스위치의 예일 수 있거나 스위치를 포함할 수 있다. 트랜지스터 또는 스위치를 참조하여 설명되었지만, 본 출원에서 설명된 기술은 다른 유형의 컴포넌트를 사용하여 구현될 수 있다. 추가적으로, 사용되는 트랜지스터의 유형이 다를 수 있다. 각각의 스위칭 컴포넌트는 스위칭 컴포넌트의 게이트에 인가된 전압을 제어함으로써 활성화 (예를 들어, 턴 온)될 수 있다. 예를 들어, 스위칭 컴포넌트 (415-a) (예를 들어, 제 1 스위칭 컴포넌트)는 스위칭 컴포넌트 (415-a)의 게이트에 신호를 인가한 다음에 스위칭 컴포넌트 (415-a)를 통한 전압원 (425-b) (예를 들어, 제 2 전압원) 의해 공급되는 전압 (일부 경우에 양의 전압일 수 있음)을 통과시킴으로써 활성화될 수 있고, 스위칭 컴포넌트 (415-b) (예를 들어, 제 2 스위칭 컴포넌트)는 스위칭 컴포넌트 (415-b)의 게이트에 신호를 인가한 다음에 스위칭 컴포넌트 (415-b)를 통한 기준 전압 컴포넌트 (420-a) (예를 들어, 제 1 기준 전압 컴포넌트) 의해 공급되는 전압 (일부 경우에 기준 전압일 수 있음)을 통과시킴으로써 활성화될 수 있다. 전압원에 의해 공급된 전압은 개별 스위칭 컴포넌트를 턴 온시키기 위해 임계 전압 요건들을 충족시킬 수 있다. 일부 경우에, 제어기는 회로(400)내 스위칭 컴포넌트에 전압의 인가를 조정할 수 있다.
스위칭 컴포넌트 (415)는 노드 (430-g)(예를 들어, 제 3 노드)를 통해 전압원 (425-b) 및 커패시터 (410-a) (예를 들어, 제 1 커패시터)와 커패시터 (410-b) (예를 들어, 제 2 커패시터) 사이에 연결된 스위칭 컴포넌트 (415-a)를 나타낼 수 있다. 일부 경우에, 스위칭 컴포넌트 (415-a)는 nMOS 트랜지스터이거나 이를 포함할 수 있다. 일부 경우에, 스위칭 컴포넌트 (415-c) (예를 들어, 제 3 스위칭 컴포넌트)는 기준 전압 컴포넌트 (420-b) (예를 들어, 제 2 기준 전압 컴포넌트)에 결합될 수 있다. 일부 경우에, 스위칭 컴포넌트 (415-c)는 절연 기준 디바이스 컴포넌트(isolation reference device component)이거나 이를 포함할 수 있다. 스위칭 컴포넌트 (415-d) (예를 들어, 제 4 스위칭 컴포넌트)는 노드 (430-h) (예를 들어, 제 1 노드)를 통해 커패시터 (410-a)에 결합될 수 있다. 일부 경우에, 스위칭 컴포넌트 (415-d)는 nMOS 트랜지스터이거나 이를 포함할 수 있다. 스위칭 컴포넌트 (415-e) (예를 들어, 제 5 스위칭 컴포넌트)는 노드 (430-i) (예를 들어, 제 2 노드)를 통해 커패시터 (410-b)에 연결될 수 있다. 일부 경우에, 스위칭 컴포넌트 (415-e)는 nMOS 트랜지스터이거나 이를 포함할 수 있다. 스위칭 컴포넌트 (415-f) (예를 들어, 제 6 스위칭 컴포넌트)는 트랜지스터 (435-a) 및 트랜지스터 (435-b)에 결합될 수 있다. 일부 경우에, 스위칭 컴포넌트(415-f)는 pMOS 트랜지스터 이거나 이를 포함할 수 있다.
일부 경우에, 하나 이상의 전압원이 스위칭 컴포넌트의 게이트에 인가된 전압을 제어하기 위해 사용될 수 있다 (예를 들어, 각각의 스위칭 컴포넌트의 게이트는 예를 들어 유선 연결을 통해 전압 서플라이에 연결될 수 있다). 활성화되면 스위칭 컴포넌트가 두 컴포넌트 간의 전류 흐름을 가능하게 한다; 비활성화되면, 스위칭 컴포넌트는 두 컴포넌트 사이의 전류 흐름을 방지할 수 있다. 전압원 (425-a)은 양의 전압 (예를 들어, 1.6V)의 전압을 스위칭 컴포넌트 (415-f)에 공급할 수 있다. 일부 예에서, 전압원 (425-b)은 양의 전압 (예를 들어, 1.2V)을 스위칭 컴포넌트 (415-a)에 공급할 수 있거나 또는 전압원 (425-c)은 접지 전압 (예를 들어, 0V)을 스위칭 컴포넌트 (415-a)에 공급할 수 있다. 전압원 (425-d 및 425-e)은 개별적으로 스위칭 컴포넌트 (415-d 및 415-e)에 접지 전압을 공급할 수 있다. 일부 경우에, 기준 전압 컴포넌트 (420-a 및 420-b)는 개별적으로 스위칭 컴포넌트 (415-b 및 415-c)에 기준 전압을 공급할 수 있다. 노드 (430-a)는 메모리 어레이로부터의 신호를 스위칭 컴포넌트 (415-g)에 인가할 수 있다. 회로(400)의 스위칭 컴포넌트의 게이트에 인가되는 전압은 제어기에 의해 제어될 수 있고 동일하거나 상이한 전압원에 의해 공급될 수 있다. 각각의 스위칭 컴포넌트의 소스는 양의 전압원 (예를 들어, 전압원(425-b)) 또는 가상 접지 기준 소스 (예를 들어, 전압원 (425-c))에 연결될 수 있다 (예를 들어, 전자 통신으로 또는 하드웨어에 내장된(hard-wired)).
기준 전압 컴포넌트 (420-a)는 노드 (430-e)를 통해 감지 컴포넌트 (405)의 트랜지스터 (435-a)에 결합될 수 있다. 일부 경우에, 기준 전압 컴포넌트 (420-a)는 스위칭 컴포넌트 (415-b)를 포함할 수 있다. 스위칭 컴포넌트(415-b)는 등화 디바이스 컴포넌트의 예일 수 있다. 기준 전압 컴포넌트 (420-b)는 430-c를 통해 감지 컴포넌트 (405)의 트랜지스터 (435-b)에 결합될 수 있다. 기준 전압 컴포넌트 (420-b)는 스위칭 컴포넌트 (415-c)를 포함할 수 있다. 스위칭 컴포넌트(415-c)는 절연 기준 디바이스 컴포넌트의 예일 수 있다.
회로 (400)는 또한 감지 컴포넌트 (405)와 전자 통신하는 커패시터 (410-a 및 410-b) (예를 들어, 유전성 커패시터, 강유전성 커패시터)를 포함할 수 있다. 이산 커패시터를 참조하여 설명되었지만, 일부 경우에, 메모리 셀로부터의 전하는 트랜지스터 (435-a)와 트랜지스터 (435-b) 사이의 전도성 라인의 고유 정전 용량을 사용하여 노드(430-h 및 430-i) (예를 들어, 제 1 노드 및 제 2 노드)에 저장될 수 있다. 일부 예들에서, 전하는 제 1 스위칭 컴포넌트와 감지 컴포넌트(405) 사이의 전도성 라인의 고유 정전 용량을 사용하여 노드(430-g)에 저장될 수 있다.
커패시터 (410-a)는 노드 (430-h)를 통해 트랜지스터 (435-a)에 결합될 수 있다. 일부 예들에서, 전압은 트랜지스터(435-a)의 임계 전압에 의존할 수 있는 노드(430-h)에서 결정될 수 있다. 예를 들어, 전압은 노드(430-h)에서 측정될 수 있다. 커패시터 (410-b)는 노드 (430-i)를 통해 트랜지스터 (435-b)에 결합될 수 있다. 일부 예들에서, 전압은 트랜지스터(435-b)의 임계 전압에 의존할 수 있는 노드(430-i)에서 결정될 수 있다. 예를 들어, 전압은 노드(430-i)에서 측정될 수 있다. 일부 경우에, 커패시터 (410-a)는 노드 (430-h)와 노드 (430-g) 사이에 위치될 수 있고, 커패시터 (410-b)는 노드 (430-i)와 노드 (430-g) 사이에 위치될 수 있다.
본 출원에 설명된 바와 같이, 회로(400)는 사전 충전 동작을 경험할 수 있다. 사전 충전 동작 동안, 노드 (430-h 및 430-i)에서의 전압은 특정 컴포넌트를 활성화 및 비활성화시킴으로써 제로로 감소될 수 있다. 예를 들어, 노드(430-h)는 스위칭 컴포넌트(415-a)를 활성화하고 스위칭 컴포넌트(4 15-d)를 활성화하여 노드(430-h)를 접지에 연결함으로써 0V로 사전 충전될 수 있다. 예를 들어, 스위칭 컴포넌트(415-a)는 접지 전압 (예를 들어, 0V)을 공급하기 위해 전압원(425-c)에 결합될 수 있다. 일부 예들에서, 노드 (430-i)는 또한 스위칭 컴포넌트(415-a)를 활성화하고 스위칭 컴포넌트(415-e)를 활성화하여 노드 (430-i)를 접지에 연결함으로써 0V로 사전 충전될 수 있다. 예를 들어, 스위칭 컴포넌트(415-e)는 접지 전압 (예를 들어, 0V)을 공급하기 위해 전압원(425-e)에 결합될 수 있다. 유사하게, 노드 (430-g)는 스위칭 컴포넌트 (415-a)를 전압원 (425-b)으로 활성화시킴으로써 1.2V로 사전 충전될 수 있다. 일부 경우에, 노드 (430-a) 및 전압원 (425-a)은 개별적으로 스위칭 컴포넌트 (415-g) 및 스위칭 컴포넌트 (415-f)를 비활성화함으로써 감지 컴포넌트 (405)로부터 각각 절연될 수 있다. 회로(400)에 도시된 사전 충전 동작은 오프셋 전압을 조정하는데 사용될 수 있는 전압의 생성을 용이하게 할 수 있다.
본 출원에 설명된 바와 같이, 회로(400)는 사전 충전 동작을 경험할 수 있다. 감지 동작 동안, 노드 (430-h) 및 노드 (430-i)는 스위칭 컴포넌트들(415-b 및 415-c )을 활성화함으로써 기준 전압 (예를 들어, 2.3 V)으로 충전될 수 있다. 즉, 노드 (430-h) 및 노드 (430-i)의 전압은 스위칭 컴포넌트 비활성화 (415-a)에 기초하여 사전 충전 전압 (예를 들어, 0V)과 기준 전압 (예를 들어, 2.3V) 사이의 전압으로 증가할 수 있다 . 일부 경우에, 노드 (430-g)는 전압원 (425-b)에 연결된 스위칭 컴포넌트 (415-a)를 활성화함으로써 양의 전압 (예를 들어, 1.2V)으로 충전될 수 있다.
일부 경우에, 노드 (430-h)의 전압은 트랜지스터 (435-a)의 임계 전압에 의존할 수 있다. 유사하게, 노드 (430-i)의 전압은 트랜지스터 (435-b)의 임계 전압에 의존할 수 있다. 즉, 커패시터 (410-a)에 저장된 전하는 감지 컴포넌트(405)의 트랜지스터 (435-a)의 임계 전압에 의존할 수 있다. 일부 예들에서, 커패시터 (410-b)에 저장된 전하는 감지 컴포넌트(405)의 트랜지스터 (435-b)의 임계 전압에 의존할 수 있다. 일부 경우에, 커패시터 (410-a 및 410-b) 양단의 전압은 감지 컴포넌트(405)의 트랜지스터 (435-a) 및 (435-b) 둘 모두의 전압 차이에 비례할 수 있다. 결과적으로, 커패시터 (410-a 및 410-b) 양단의 전압은 스위칭 컴포넌트 (415-a, 415-d 및 415-e)의 격차 전압에 의해 영향을 받지 않을 수 있고, 이는 보다 정확한 액세스 동작을 가능하게 한다. 일부 경우에, 감지 컴포넌트(405)의 트랜지스터(435-a)와 트랜지스터(435-b) 사이에 전압 격차가 존재할 수 있다. 트랜지스터(435-a)와 트랜지스터(435-b) 사이의 전압 격차를 감소시키기 위해, 커패시터(410-a) 및 커패시터(410-b)는 감지 컴포넌트(405)에 결합될 수 있다.
본 출원에 설명된 바와 같이, 일부 예에서, 회로 (400)는 감지 컴포넌트 (405) 상에 신호를 구축하기 위해 증폭 동작을 진행할 수 있다. 증폭 동작 동안, 스위칭 컴포넌트들 (415-g 및 415-c)은 메모리 어레이로부터의 신호 및 기준 전압 컴포넌트 (420-b)로부터의 감지 전압을 감지 컴포넌트 (405)로 공급하기 위해 활성화될 수 있다. 그런 다음, 노드 (430-a) 및 기준 전압 컴포넌트 (420-b)는 스위칭 컴포넌트 (415-g 및 415-c)를 개별적으로 비활성화함으로써 감지 컴포넌트 (405)로부터 절연될 수 있다. 일부 경우에, 전압원 (425-c)에 연결된 스위칭 컴포넌트 (415-a)를 활성화함으로써 노드 (430-g)는 0V로 충전될 수 있다. 예를 들어, 스위칭 컴포넌트 (415-a)를 활성화 시키면 노드들 (430-h, 430-i 및 430-g)의 전압이 감소될 수 있고, 트랜지스터 (435-a) 및 트랜지스터 (435-b)를 통해 전류가 흐르는 것을 허용할 수 있다. 증폭 프로세스를 완료하기 위해, 스위칭 컴포넌트들 (415-d 및 415-e)이 그런 다음 활성화될 수 있다. 일부 경우에, 스위칭 컴포넌트(415-f)는 감지 컴포넌트(405)에 데이터를 래치하고 래치에 데이터를 저장하도록 활성화될 수 있다.
도 5는 본 개시의 다양한 실시예들에 따라 메모리 디바이스에서 오프셋 제거를 지원하는 감지 동작동안 타이밍도 (500)의 예를 예시한다. 타이밍도 (500)는 축 (505)에 표시된 전압 및 축 (510)에 표시된 시간을 포함하고, 타이밍도 (500)는 회로 (400)의 제 1 논리 상태 (예를 들어, "1" 감지)의 예시적인 감지 동작을 도시한다.
회로 (400)의 다양한 컴포넌트에 인가된 전압은 타이밍도 (500)에서 시간의 함수로서 표현된다. 예를 들어, 타이밍도 (500)는 전압 Vref, V1, V2 및 V0을 포함한다. 일부 예에서, Vref는 2.3V 일 수 있고, V1은 1.6V 일 수 있고, V2는 1.2V 일 수 있으며, V0은 0V 일 수 있다. 회로 (400)의 다양한 노드의 전압은 또한 타이밍도 (500)에서 시간의 함수로서 표현된다. 예를 들어, 타이밍도는 노드 (430-h)에서의 전압에 대응할 수 있는 전압 (515-a), 노드 (430-i)에서의 전압에 대응할 수 있는 전압 (515-b) 및 노드(430-g)에서의 전압에 대응할 수 있는 전압 (515-c)을 포함할 수 있다. 타이밍도 (500)는 또한 노드 (430-b)에서의 전압에 대응할 수 있는 전압 (515-d) 및 노드 (430-c)에서의 전압에 대응할 수 있는 전압 (515-e)을 포함할 수 있다. 신호 전압 (520)은 일부 예들에서, 메모리 어레이로부터 노드 (430-a)를 통해 공급된 신호의 전압의 예일 수 있다. 기준 전압 (525)은 감지 컴포넌트에 인가된 기준 전압의 예일 수 있다. 일부 예들에서, 이해의 용이성을 위해 타이밍도 (500)에서 전압들이 서로 오프셋되어 도시될 수 있지만, 이러한 전압들은 적어도 시간 길이동안 다른 식으로 중첩되거나 동일할 수 있다. 타이밍도(500)는 또한 다양한 스위칭 컴포넌트의 전압을 도시한다. 일부 예들에서, 신호 (예를 들어, SA_N1 )가 스위칭 컴포넌트(415-a)의 게이트에 공급될 수 있다. 일부 예들에서, 신호 (예를 들어, ISO)가 스위칭 컴포넌트 (415-g)의 게이트에 공급될 수 있다. 일부 경우에, 신호 (예를 들어, SA_N2)가 스위칭 컴포넌트 (415-d 및 415-e)의 게이트에 공급될 수 있다. 일부 다른 예들에서, 신호 (예를 들어, SA_P)가 스위칭 컴포넌트 (415-f)의 게이트에 공급될 수 있다.
감지 동작은 회로 (400)에서 하나 이상의 스위칭 컴포넌트를 활성화 및 비활성화시키는 단계를 포함할 수 있다. 예를 들어, 시간 t1에서, 기준 전압 (525)이 감지 컴포넌트에 인가되고, Vref가 감지 컴포넌트에 인가될 때 증가할 수 있다. 즉, 노드들(430-b 및 430-c)의 전압은 기준 전압일 수 있다. 시간 t2에서, 활성화 신호 SA_N1를 스위칭 컴포넌트 (415-a)에 인가함으로써 노드 (430-g)와 전압원 (425-b) 사이에 전도성 경로가 수립될 수 있다. 따라서, 개별적으로 감지 컴포넌트 (405)의 트랜지스터 (435-a 및 435-b)를 통한 전류 흐름으로 인해 전압 (515-a 및 515-b)이 각각 감소할 수 있다. 유사하게, 전압 (515-c)은 신호 SA_N1에 기초하여 V2로 감소할 수 있다. 기준 전압 (525)과 전압 (515-a)의 차이는 일부 예에서 트랜지스터 (435-a)의 임계 전압에 대응할 수 있다 (예를 들어, 화살표 (530-a)로 도시됨). 유사하게, 기준 전압 (525)과 전압 (515-b)의 차이는 트랜지스터 (435-b)의 임계 전압에 대응할 수 있다 (예를 들어, 화살표 (530-b)로 도시됨). 일부 경우에, 트랜지스터(435-a 및 435-b)의 개별 임계 전압은 프로세스 변동으로 인해 상이할 수 있다. 또한, 시간 t3에서, 신호 SA_N1은 노드(430-g)로부터 절연될 수 있다 (즉, 스위칭 컴포넌트(415-a)는 비활성화된다). 감지 컴포넌트 (405)를 통해 신호를 증폭시키기 위해, 메모리 어레이를 감지 컴포넌트에 연결하기 위해 시간 t4에서 신호 ISO를 공급함으로써 신호 전압 (520)이 도입될 수 있다. 따라서, 전압 (515-d)은 신호 전압 (520)으로 증가할 수 있다.
증폭 동작은 일부 예들에서 활성화 신호 및 비활성화 신호 SA_N1 및 SA_N2를 공급하는 단계를 포함할 수 있다. 일부 경우들에서, 신호 SA_N1는 시간 t6에서 스위칭 컴포넌트 (415-a)에 공급될 수 있다. 즉, V0 이 노드(430-g)에 공급될 수 있다. 따라서, 전압(515-a, 515-b 및 515-c)는 감소할 수 있다. 신호의 증폭을 완료하기 위해, 신호 SA_N2는 시간 t7에서 노드(430-h) 및 노드(430- i)에 V0을 공급할 수 있다. 따라서, 전압 (515-a, 515-b 및 515-c)는 V0으로 감소할 수 있다. 일부 경우에, 화살표 (530-c, 530-d 및 530-e)는 감지 컴포넌트 (405)를 가로지르는 신호의 증폭에 대응할 수 있다. 따라서, 화살표 (530-c, 530-d 및 530-e)는 감지 컴포넌트 (405)가 하이 신호를 포함할 때 증폭 신호에 대응할 수 있다. 일부 경우에, 노드(430-h)와 노드(430-i) 사이의 전압 격차는 감지 컴포넌트(405)를 가로 지른 신호가 임의의 전압 격차를 극복하기에 충분히 클 수 있기 때문에 오프셋 전압에 덜 기여할 수 있다.
도 6은 본 개시의 다양한 실시예들에 따라 메모리 디바이스에서 오프셋 제거를 지원하는 감지 동작동안 타이밍도 (600)의 예를 예시한다. 타이밍도 (600)는 축 (605)에 표시된 전압 및 축 (610)에 표시된 시간을 포함하고, 타이밍도 (600)는 회로 (400)의 제 2 논리 상태 (예를 들어, "0" 감지)의 예시적인 감지 동작을 도시한다.
회로 (400)의 다양한 컴포넌트에 인가된 전압은 타이밍도 (600)에서 시간의 함수로서 표현된다. 예를 들어, 타이밍도 (600)는 전압 Vref, V1, V2 및 V0을 포함한다. 전압들 Vref, V1, V2, 및 V0은 각각 도 5를 참조하여 설명된 바와 같이 전압들 Vref, V1, V2 및 V0의 실시예의 예일 수 있다. 회로 (400)의 다양한 노드의 전압은 또한 타이밍도 (600)에서 시간의 함수로서 표현된다. 예를 들어, 타이밍도는 노드 (430-h)에서의 전압에 대응할 수 있는 전압 (615-a), 노드 (430-i)에서의 전압에 대응할 수 있는 전압 (615-b) 및 노드(430-g)에서의 전압에 대응할 수 있는 전압 (615-c)을 포함할 수 있다. 타이밍도 (600)는 또한 노드 (430-b)에서의 전압에 대응할 수 있는 전압 (615-d) 및 노드 (430-c)에서의 전압에 대응할 수 있는 전압 (615-e)을 포함할 수 있다. 신호 전압 (620)은 일부 예들에서, 메모리 어레이로부터 노드 (430-a)를 통해 공급된 신호의 전압의 예일 수 있다. 기준 전압 (625)은 감지 컴포넌트에 인가된 기준 전압의 예일 수 있다. 일부 예들에서, 이해의 용이성을 위해 타이밍도 (600)에서 전압들이 서로 오프셋되어 도시될 수 있지만, 이러한 전압들은 적어도 시간 길이동안 다른 식으로 중첩되거나 동일할 수 있다. 타이밍도(600)는 또한 다양한 스위칭 컴포넌트의 전압을 도시한다. 일부 예들에서, 신호 (예를 들어, SA_N1 )가 스위칭 컴포넌트(415-a)의 게이트에 공급될 수 있다. 일부 예들에서, 신호 (예를 들어, ISO)가 스위칭 컴포넌트 (415-g)의 게이트에 공급될 수 있다. 일부 경우에, 신호 (예를 들어, SA_N2)가 스위칭 컴포넌트 (415-d 및 415-e)의 게이트에 공급될 수 있다. 일부 다른 예들에서, 신호 (예를 들어, SA_P)가 스위칭 컴포넌트 (415-f)의 게이트에 공급될 수 있다.
감지 동작은 회로 (400)에서 하나 이상의 스위칭 컴포넌트를 활성화 및 비활성화시키는 단계를 포함할 수 있다. 예를 들어, 시간 t1에서, 기준 전압 (625)은 Vref가 감지 컴포넌트에 인가될 때 증가할 수 있다. 즉, 노드들(430-b 및 430-c)의 전압은 기준 전압일 수 있다. 활성화 신호 SA_N1는 시간 t2에서 공급되어 노드(430-g)와 전압원(425-b) 사이에 전도성 경로 를 수립할 수 있다. 따라서, 개별적으로 감지 컴포넌트 (405)의 트랜지스터 (435-a 및 435-b)를 통한 전류 흐름으로 인해 전압 (615-a 및 615-b)이 각각 감소할 수 있다. 유사하게, 전압 (615-c)은 신호 SA_N1에 기초하여 V2로 감소할 수 있다. 기준 전압 (625)과 전압 (615-a)의 차이는 일부 예에서 트랜지스터 (435-a)의 임계 전압에 대응할 수 있다 (예를 들어, 화살표 (630-a)로 도시됨). 유사하게, 기준 전압 (625)과 전압 (615-b)의 차이는 트랜지스터 (435-b)의 임계 전압에 대응할 수 있다 (예를 들어, 화살표 (630-b)로 도시됨). 또한, 시간 t3에서, 스위칭 컴포넌트(415-a)는 노드(430-g)를 절연시키기 위해 비활성화될 수 있다. 감지 컴포넌트 (405)를 통해 신호를 증폭시키기 위해, 메모리 어레이로부터 감지 컴포넌트로 신호를 연결하기 위해 시간 t4에서 신호 ISO에 의해 신호 전압 (620)가 공급될 수 있다. 따라서, 전압 (615-d)은 신호 전압 (620)으로 감소할 수 있다.
증폭 동작은 일부 예들에서 하나 이상의 스위칭 컴포넌트 (예를 들어, 회로(400)에서 스위칭 컴포넌트(415-a, 415-d, 및 415-e))를 활성화 및 비활성화시키는 단계를 포함할 수 있다. 일부 경우에, 시간 t6에서, 활성화 신호 SA_N1이 공급될 수 있다. 스위칭 컴포넌트(415-a)로, 즉 전압 (V0)이 노드(430-g)에 공급될 수 있다. 따라서, 전압(615-a, 615-b 및 615-c)는 감소할 수 있다. 신호의 증폭을 완료하기 위해, 활성화 신호 SA_N2는 시간 t7에서 공급되어 V0을 노드 (430-h 및 노드 430-i)에 공급할 수 있다. 따라서, 전압(615-a, 615-b 및 615-c)는 V0으로 감소할 수 있다. 일부 경우에, 화살표 (630-c, 630-d 및 630-e)는 감지 컴포넌트(405)를 가로 지르는 신호의 증폭 해제(deamplification)에 대응할 수 있다.
일부 경우에, 본 개시 및 기술에 따라, 2 개의 커패시터 오프셋 보상을 갖는 입력 오프셋은 입력 오프셋이 없거나 하나의 커패시터를 갖는 입력 오프셋의 전압 격차의 10 배 보다 큰 전압 격차 감소를 초래할 수 있다. 예를 들어, 감지 컴포넌트의 제 1 트랜지스터와 제 2 트랜지스터 사이의 전압 격차는 감지 컴포넌트에 제 1 커패시터와 제 2 커패시터를 결합함으로써 감소될 수 있다. 즉, 전압 격차 감소는 감지 컴포넌트에 대한 100x 면적 증가와 동일할 수 있다. 예를 들어, "0"을 판독하기 위해 감지 컴포넌트에 인가되는 전압은 기준 전압 컴포넌트에 의해 공급된 전압과 메모리 어레이에 공급된 전압 사이의 전압 차이일 수 있다. 인가된 전압은 모든 감지 컴포넌트가 "0"을 정확하게 판독하게 할 수 있다. 일부 경우에, 오프셋 보상없이 동일한 전압이 감지 컴포넌트에 인가될 수 있는 경우, 감지 컴포넌트의 절반 미만이 "0"을 정확하게 판독할 수 있고, 감지 컴포넌트의 절반 이상이 "0"을 부정확하게 판독할 수 있다 (예를 들어, 감지 컴포넌트의 절반 이상이 "1"을 판독한다). 즉, 2 개의 커패시터 오프셋 보상을 갖는 입력 오프셋은 전압 격차 를 감소시킬 수 있고, 메모리 셀의 논리 상태를 부정확하게 판독할 수 있는 감지 컴포넌트의 수를 감소시킬 수 있다.
도 7은 본 개시의 실시예에 따른 메모리 디바이스에서 오프셋 제거를 지원하는 메모리 어레이 (705)의 블록도 (700)를 도시한다. 메모리 어레이 (705)는 전자 메모리 장치로 지칭될 수 있으며, 도 1을 참조하여 설명된 메모리 어레이 (100)의 컴포넌트의 예일 수 있다.
메모리 어레이 (705)는 하나 이상의 메모리 셀 (710), 메모리 제어기 (715), 워드 라인 (720), 플레이트 라인 (725), 기준 컴포넌트 (730), 감지 컴포넌트 (735), 디지트 라인 (740) 및 래치 (745)를 포함할 수 있다. 이러한 컴포넌트는 서로 전자 통신할 수 있으며, 본 출원에서 설명된 기능 중 하나 이상을 수행할 수 있다. 일부 경우에, 메모리 제어기 (715)는 바이어싱 컴포넌트 (750) 및 타이밍 컴포넌트 (755)를 포함할 수 있다.
메모리 제어기 (715)는 워드 라인 (720), 디지트 라인 (740), 감지 컴포넌트 (735) 및 플레이트 라인 (725)과 전자 통신 할 수 있으며, 이는 도 1 및 2를 참조로 설명된 워드 라인 (110), 디지트 라인 (115), 감지 컴포넌트 (125) 및 플레이트 라인 (210)의 예일 수 있다. 메모리 어레이 (705)는 기준 컴포넌트 (730) 및 래치 (745)를 또한 포함할 수 있다. 메모리 어레이(705)의 컴포넌트들은 서로 전자 통신할 수 있고 및 도면들 1 내지 6을 참고로 하여 설명된 기능들 중 실시예를 수행할 수 있다. 일부 경우들에서, 기준 컴포넌트(730), 감지 엘리먼트(735) 및 래치(745)는 메모리 제어기(715)의 컴포넌트들일 수 있다.
일부 예들에서, 디지트 라인 (740)은 감지 컴포넌트(735) 및 강유전성 메모리 셀(710)의 강유전성 캐패시터와 전자 통신할 수 있다. 강유전성 메모리 셀(710)는 논리 상태(예를 들어, 제 1 또는 제 2 논리 상태)로 기록가능할 수 있다. 워드 라인 (720)는 메모리 제어기(715) 및 강유전성 메모리 셀(710)의 선택 컴포넌트와 전자 통신 상태에 있을 수 있다. 플레이트 라인 (725)은 메모리 제어기(715) 및 강유전성 메모리 셀(710)의 강유전성 캐패시터의 플레이트와 전자 통신 상태에 있을 수 있다. 감지 컴포넌트 (735)은 기준 메모리제어기(715), 디지트라인(740), 및 래치(745)와 전자 통신할 수 있다. 기준 컴포넌트 (730)은 메모리 제어기(715)와 전자 통신할 수 있다. 이들 컴포넌트들은 또한 다른 컴포넌트, 연결 또는 버스를 통해 상기에서 열거되지 않는 컴포넌트들에 추가하여 메모리 어레이(705)의 내측 및 외측 양쪽에 다른 컴포넌트들과 전자 통신할 수 있다.
메모리 제어기 (715)는 이러한 다양한 노드에 전압을 인가함으로써 워드 라인 (720), 플레이트 라인 (725) 또는 디지트 라인 (740)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 컴포넌트 (750)는 전술한 바와 같이 메모리 셀 (710)에 판독 또는 기록하기 위해 메모리 셀 (710)을 동작시키도록 전압을 인가하도록 구성될 수 있다. 일부 경우들에서, 메모리 제어기 (715)는 도 1을 참조하여 설명된 바와 같이 행 디코더, 열 디코더 또는 둘 모두를 포함할 수 있다. 이것은 메모리 제어기 (715)가 하나 이상의 메모리 셀 (710)에 액세스할 수 있게 한다. 바이어싱 컴포넌트(750)는 또한 감지 컴포넌트(735)에 대한 기준 신호를 생성하기 위해 기준 컴포넌트(730)에 전압 전위를 제공할 수 있다. 또한, 바이어싱 컴포넌트 (750)는 감지 컴포넌트 (735)의 동작을 위한 전압 전위를 제공 할 수 있다.
일부 경우들에서, 메모리 제어기(715)는 타이밍 컴포넌트(755)를 사용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 컴포넌트 (755)는 본 명세서에서 논의되는 판독 및 기록과 같은 메모리 기능을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 포함하여 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 컴포넌트 (755)가 바이어싱 컴포넌트 (750)의 동작을 제어할 수 있다.
기준 컴포넌트 (730)는 감지 컴포넌트 (735)에 대한 기준 신호를 생성하기 위한 다양한 컴포넌트를 포함할 수 있다. 기준 컴포넌트 (730)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우에, 기준 컴포넌트 (730)는 다른 강유전성 메모리 셀 (710)을 사용하여 구현될 수 있다. 감지 컴포넌트 (735)는 메모리 셀 (710)로부터의 신호 (디지트 라인 (740)을 통해)를 기준 컴포넌트 (730)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정할 때, 감지 컴포넌트는 출력을 래치 (745)에 저장할 수 있으며, 여기서 메모리 어레이 (705)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 컴포넌트 (735)는 래치 및 강유전성 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기 (715)는 도 9를 참조하여 설명된 메모리 어레이 (915)의 실시예들의 예일 수 있다.
메모리 제어기 (715) 및/또는 그 다양한 서브 컴포넌트 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 메모리 제어기 (715) 및/또는 그 다양한 서브 컴포넌트 중 적어도 일부의 기능은 범용 프로세서, 디지털 신호 프로세서 (DSP), 애플리케이션 특정 집적 회로 (ASIC), FPGA (field-programmable gate array) 또는 다른 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트, 또는 본 개시에 설명된 기능을 수행하도록 디자인된 이들의 임의의 조합에 의해 실행될 수 있다. 메모리 제어기 (715) 및/또는 그 다양한 서브 컴포넌트 중 적어도 일부는 기능의 일부가 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 예들에서, 메모리 제어기 (715) 및/또는 그 다양한 서브 컴포넌트 요소 중 적어도 일부는 본 개시의 다양한 실시예들에 따라 분리되고 별개의 컴포넌트일 수 있다. 다른 예들에서, 메모리 제어기 (715) 및/또는 그것의 다양한 서브 컴포넌트들 중 적어도 일부는 I/O 컴포넌트, 트랜시버, 네트워크 서버, 다른 컴퓨팅 디바이스, 본 개시에서 설 된 하나 이상의 다른 컴포넌트, 또는 본 개시의 다양한 실시예들에 따른 이들의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 다른 하드웨어 컴포넌트와 결합될 수 있다.
메모리 제어기(715)는 제 2 전압원 및 제 1 커패시터와 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 활성화 시킬 수 있고, 감지 컴포넌트가 활성화된 후 감지 컴포넌트에 기준 전압을 인가할 수 있고, 여기서, 감지 컴포넌트는 제 1 커패시터 및 제 2 커패시터에 결합되고, 기준 전압이 감지 컴포넌트에 인가된 후 제 1 스위칭 컴포넌트를 비활성화 시킬 수 있고, 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정할 수 있다.
도 8은 본 개시의 실시예에 따른 메모리 디바이스에서의 래칭을 위한 오프셋 제거를 지원하는 메모리 어레이 (815)의 블록도 (800)를 도시한다. 메모리 어레이 (815)는 도 7 및 도 9를 참조하여 설명된 메모리 어레이 (915)의 실시예들의 예일 수 있다. 메모리 어레이 (815)는 바이어싱 컴포넌트 (820), 타이밍 컴포넌트 (825), 활성화 컴포넌트 (830), 전압 컴포넌트 (835), 비활성화 컴포넌트 (840) 및 전압 오프셋 컴포넌트 (845)를 포함할 수 있다. 이들 모듈들 각각은 (예를 들어, 하나 이상의 버스를 통해) 직접 또는 간접적으로 서로 통신할 수 있다.
활성화 컴포넌트 (830)는 제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 활성화 시킬 수 있다. 일부 경우에, 활성화 컴포넌트 (830)는 제 1 스위칭 컴포넌트가 활성화된 후에 감지 동작을 개시할 수 있다. 활성화 컴포넌트 (830)는 또한 강유전성 메모리 어레이와 전자 통신하는 제 2 스위칭 컴포넌트를 활성화하고, 제 2 스위칭 컴포넌트를 활성화시키는 것에 응답하여 제 1 트랜지스터를 가로 질러 제 1 신호를 생성할 수 있다. 일부 경우에, 활성화 컴포넌트 (830)는 제 1 기준 전압 컴포넌트 및 감지 컴포넌트와 전자 통신하는 제 3 스위칭 컴포넌트를 활성화하고, 제 3 스위칭 컴포넌트를 활성화시키는 것에 응답하여 제 2 트랜지스터를 가로 질러 제 2 신호를 생성할 수 있다. 일부 경우에, 활성화 컴포넌트 (830)는 제 1 스위칭 컴포넌트를 활성화한 후에 제 4 스위칭 컴포넌트 및 제 5 스위칭 컴포넌트를 활성화 시킬 수 있으며, 여기서 제 4 스위칭 컴포넌트는 제 1 노드를 통해 제 1 커패시터에 결합되고, 제 5 스위칭 컴포넌트는 제 2 노드를 통해 제 2 커패시터에 결합된다. 일부 예들에서, 활성화 컴포넌트 (830)는 제 4 스위칭 컴포넌트 및 제 5 스위칭 컴포넌트를 활성화한 후에 제 6 스위칭 컴포넌트를 활성화 시킬 수 있으며, 여기서 제 6 스위칭 컴포넌트는 감지 컴포넌트내 제 1 트랜지스터 및 제 2 트랜지스터에 결합된다.
전압 컴포넌트 (835)는 제 1 스위칭 컴포넌트가 활성화된 후 감지 컴포넌트에 기준 전압을 인가할 수 있으며, 여기서 감지 컴포넌트는 제 1 커패시터 및 제 2 커패시터에 결합된다. 일부 경우에, 전압 컴포넌트 (835)는 제 1 노드에서 감지 컴포넌트내 제 1 트랜지스터의 제 1 임계 전압에 의존하는 제 1 전압을 측정할 수 있고, 여기서 제 1 노드는 제 1 커패시터를 감지 컴포넌트내 제 1 트랜지스터에 연결하고, 상기 제 1 커패시터 및 상기 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하는 것은 상기 제 1 전압을 측정하는 것에 기초한다. 일부 경우에, 전압 컴포넌트 (835)는 제 2 노드에서 제 2 트랜지스터의 제 2 임계 전압에 의존하는 제 2 전압을 측정할 수 있고, 여기서 제 2 노드는 제 2 커패시터를 감지 컴포넌트내 제 2 트랜지스터에 연결하고, 여기서 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하는 것은 제 2 전압을 측정하는 것에 기초한다.
비활성화 컴포넌트 (840)는 기준 전압이 감지 컴포넌트에 인가된 후 제 1 스위칭 컴포넌트를 비활성화 시킬 수 있다. 일부 경우에, 비활성화 컴포넌트 (840)는 제 1 신호가 제 1 트랜지스터를 가로질러 생성된 후 강유전성 메모리 어레이 및 감지 컴포넌트와 전자 통신하는 제 2 스위칭 컴포넌트를 비활성화 시킬 수 있다. 일부 경우에, 비활성화 컴포넌트 (840)는 제 2 신호가 제 2 트랜지스터를 가로질러 생성된 후 제 1 기준 전압 컴포넌트 및 감지 컴포넌트와 전자 통신하는 제 3 스위칭 컴포넌트를 비활성화 시킬 수 있다.
전압 오프셋 컴포넌트 (845)는 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하고 전압 오프셋을 측정하는 것에 기초하여 제 1 커패시터 및 제 2 커패시터와 전자 통신하는 메모리 셀로부터 논리 상태를 판독할 수 있다.
도 9는 본 개시의 실시예에 따른 메모리 디바이스에서의 래칭을 위한 오프셋 제거를 지원하는 디바이스(905)를 포함하는 시스템 (900)의 도면을 도시한다. 디바이스 (905)는 예를 들어, 도 1을 참고로 하여 전술한 바와 같이 메모리 어레이 (100)의 컴포넌트를 포함할 수 있거나 메모리 어레이의 예일 수 있다. 디바이스(905)는 메모리 어레이(915), 메모리 셀(920), 기본 입력/출력 시스템(BIOS) 컴포넌트(925), 프로세서(930), I/O 제어기(935) 및 주변 컴포넌트들(940)을 포함하여 송신 및 수신 통신을 위한 컴포넌트들을 포함하여 양방향 음성 및 데이터 통신을 위한 컴포넌트들을 포함할 수 있다. 이들 컴포넌트들은 하나 이상의 버스들(예를 들어, 버스(910))을 통해 전자 통신할 수 있다.
메모리 셀(920)은 본출원에서 설명된 정보(즉, 논리 상태의 형태로)를 저장할 수 있다.
BIOS 컴포넌트(925)는 다양한 하드웨어 컴포넌트를 초기화하고 실행할 수 펌웨어로서 BIOS 동작들을 포함하는 소프트웨어 컴포넌트들일 수 있다. BIOS 컴포넌트(925)는 또한 프로세서 및 다양한 다른 컴포넌트 예를 들어, 주변 컴포넌트, 입력/출력 제어기 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(925)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비 휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서 (930)는 자체 정보 처리 능력을 갖춘(intelligent) 하드웨어 디바이스 (예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛 (CPU)), 마이크로컨트롤러, ASIC, FPGA, 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 컴포넌트, 이산 하드웨어 컴포넌트 또는 이들의 임의 조합)을 포함할 수 있다. 일부 경우에, 프로세서 (930)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(930)에 통합될 수 있다. 프로세서(930)는 메모리에 저장된 컴퓨터 판독 가능한 명령을 실행하여 다양한 기능(예를 들어, 메모리 디바이스에서의 래칭을 위한 오프셋 제거를 지원하는 기능 또는 태스크)을 수행하도록 구성될 수 있다.
I/O 제어기 (935)는 디바이스(905)의 입력 및 출력 신호들을 관리할 수 있다. I/O 제어기(935)는 또한 디바이스(905)로 통합되지 않은 주변 기기들을 관리할 수 있다. 일부 경우들에서, I/O 제어기(935)은 외부 주변 기기로의 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우들에서, I/O 제어기(935)는 IOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, 유닉스®, 리눅스 ®, 또는 다른 공지된 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기 (935)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 상호 작용할 수 있다. 일부 경우에, I/O 제어기 (935)는 프로세서의 일부로서 구현 될 수 있다. 일부 경우에, 사용자는 I/O 제어기 (935)를 통해 또는 I/O 제어기 (935)에 의해 제어되는 하드웨어 컴포넌트를 통해 디바이스(905)와 상호 작용할 수 있다.
주변 컴포넌트들(940)은 임의의 입력 또는 출력 디바이스 또는 이러한 디바이스들에 대한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(universal serial bus) 제어기, 직렬 또는 병렬 포트 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port)) 슬롯과 같은 주변기기 카드 슬롯들을 포함할 수 있다.
입력(945)은 디바이스(905) 또는 그것의 컴포넌트들로 입력을 제공하는 디바이스(905)에 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스와 또는 그것들 간의 인터페이스를 포함할 수 있다. 몇몇 경우에, 입력 (945)는 I/O 제어기 (935)에 의해 관리될 수 있고, 주변기기 컴포넌트 (940)를 통해 디바이스 (905)와 상호 작용할 수 있다.
출력(950)은 또한 디바이스(905) 또는 임의의 그것의 컴포넌트들로부터 출력을 수신하도록 구성된 디바이스(905)에 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(950)의 예들은 디스플레이, 오디오 스피커, 프린팅 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우들에서, 출력 (950)는 주변 컴포넌트(들)(940)를 통해 디바이스(905)와 인터페이스하는 주변기기 엘리먼트일 수 있다. 일부 경우들에서, 출력(950)는 I/O 제어기(935)에 의해 관리될 수 있다.
디바이스(905)의 컴포넌트는 그 기능을 수행하기 위해 디자인된 회로부를 포함할 수 있다. 이것은 다양한 회로 소자, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 본 출원에 설명된 기능을 수행하도록 구성된 다른 활성 또는 비활성 엘리먼트를 포함할 수 있다. 디바이스(905)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 이동 전화, 웨어러블 전자 디바이스, 퍼스널 전자 디바이스 등일 수 있다. 또는 디바이스(905)는 이러한 디바이스의 일부 또는 실시예일 수 있다.
도 10은 본 개시의 실시예들에 따른 메모리 디바이스에서의 래칭을 위한 오프셋 제거 방법 (1000)을 예시하는 흐름도를 도시한다. 방법 (1000)의 동작은 본 출원에 설명된 메모리 어레이(100) 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법 (1000)의 동작은 도 7 내지 9를 참조하여 설명된 바와 같이 메모리 어레이에 의해 수행될 수 있다. 일부 예들에서, 메모리 어레이(100)는 후술된 기능들을 수행하기 위해 디바이스의 기능 엘리먼트들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이 (100)는 특수 목적 하드웨어를 사용하여 후술되는 기능들의 실시예들을 수행할 수 있다.
블록 (1005)에서, 메모리 어레이 (100)는 제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 활성화 시킬 수 있다. 블록 (1005)의 동작은 도면들 4 내지 6을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록 (1005)의 동작의 실시예는 도 7 내지 9를 참조하여 설명된 활성화 컴포넌트에 의해 수행될 수 있다.
블록 (1010)에서, 메모리 어레이 (100)는 제 1 스위칭 컴포넌트가 활성화된 후에 감지 컴포넌트에 기준 전압을 인가할 수 있고, 여기서 감지 컴포넌트는 제 1 커패시터 및 제 2 커패시터에 결합된다. 블록 (1010)의 동작은 도면들 4 내지 6을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록 (1010)의 동작의 실시예는 도 7 내지 9를 참조하여 설명된 전압 컴포넌트에 의해 수행될 수 있다.
블록 (1015)에서, 메모리 어레이 (100)는 기준 전압이 감지 컴포넌트에 인가된 후 제 1 스위칭 컴포넌트를 비활성화 시킬 수 있다. 블록 (1015)의 동작은 도면들 4 내지 6을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록 (1015)의 동작의 실시예는 도 7 내지 9를 참조하여 설명된 비활성화 컴포넌트에 의해 수행될 수 있다.
블록 (1020)에서, 메모리 어레이 (100)는 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정할 수 있다. 블록 (1020)의 동작은 도면들 4 내지 6을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록 (1020)의 동작의 실시예는 도 7 내지 9를 참조하여 설명된 전압 오프셋 컴포넌트에 의해 수행될 수 있다.
전술한 방법은 가능한 구현예를 설명하고, 동작 및 단계가 재배열되거나 변경될 수 있고 다른 구현이 가능하다는 점에 유의해야 한다. 더욱이, 둘 이상의 방법으로부터의 실시예가 결합될 수 있다.
일 실시예에서, 메모리 어레이는 메모리 어레이와 전자 통신하는 감지 컴포넌트, 및 제 1 전압원을 포함할 수 있고, 여기서 감지 컴포넌트는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 제 1 노드를 통해 제 1 트랜지스터에 결합된 제 1 커패시터, 제 2 노드를 통해 제 2 트랜지스터에 결합된 제 2 커패시터, 및 제 3 노드를 통해 제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 포함할 수 있다.
일 실시예에서, 시스템은 메모리 어레이와 전자 통신하는 감지 컴포넌트, 및 제 1 전압원을 포함할 수 있고, 여기서 감지 컴포넌트는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 제 1 노드를 통해 제 1 트랜지스터에 결합된 제 1 커패시터, 제 2 노드를 통해 제 2 트랜지스터에 결합된 제 2 커패시터, 및 제 3 노드를 통해 제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 포함할 수 있다.
메모리 어레이를 동작시키는 방법이 설명된다. 방법은 메모리 어레이와 전자 통신하는 감지 컴포넌트, 및 제 1 전압원을 형성하는 단계, 여기서 감지 컴포넌트는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 제 1 노드를 통해 제 1 트랜지스터에 결합된 제 1 커패시터를 형성하는 단계, 제 2 노드를 통해 제 2 트랜지스터에 결합된 제 2 커패시터를 형성하는 단계, 및 제 3 노드를 통해 제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 형성하는 단계를 포함할 수 있다.
상술한 메모리 어레이의 일부 예에서, 제 1 커패시터는 제 1 노드와 제 3 노드 사이에 위치될 수 있고, 제 2 커패시터는 제 2 노드와 제 3 노드 사이에 위치될 수 있다.
상술된 메모리 어레이의 일부 예들은 또한 상기 감지 컴포넌트의 상기 제 1 트랜지스터에 결합된 제 1 기준 전압 컴포넌트를 포함할 수 있고, 상기 제 1 기준 전압 컴포넌트는 제 2 스위칭 컴포넌트를 포함한다. 상술된 메모리 어레이의 일부 예들은 또한 상기 감지 컴포넌트의 상기 제 2 트랜지스터에 결합된 제 2 기준 전압 컴포넌트를 포함할 수 있고, 상기 제 2 기준 전압 컴포넌트는 제 3 스위칭 컴포넌트를 포함한다.
전술한 메모리 어레이의 일부 예는 또한 제 1 노드를 통해 제 1 커패시터에 결합된 제 4 스위칭 컴포넌트를 포함할 수 있으며, 여기서 제 4 스위칭 컴포넌트는 nMOS 트랜지스터를 포함한다. 전술한 메모리 어레이의 일부 예는 또한 제 2 노드를 통해 제 2 커패시터에 결합된 제 5 스위칭 컴포넌트를 포함할 수 있고, 제 5 스위칭 컴포넌트는 nMOS 트랜지스터를 포함한다.
전술한 메모리 어레이의 일부 예는 또한 제 1 트랜지스터 및 제 2 트랜지스터에 결합된 제 6 스위칭 컴포넌트를 포함할 수 있고, 제 6 스위칭 컴포넌트는 pMOS 트랜지스터를 포함한다.
메모리 어레이를 동작시키는 방법이 설명된다. 방법은 제 2 전압원 및 제 1 커패시터와 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 활성화시키는 단계, 감지 컴포넌트가 활성화된 후 감지 컴포넌트에 기준 전압을 인가하는 단계, 여기서, 감지 컴포넌트는 제 1 커패시터 및 제 2 커패시터에 결합되고, 기준 전압이 감지 컴포넌트에 인가된 후 제 1 스위칭 컴포넌트를 비활성화시키는 단계, 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하는 단계를 포함할 수 있다.
메모리 어레이를 동작시키기 위한 장치가 설명된다. 장치는 제 2 전압원 및 제 1 커패시터와 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 활성화시키기 위한 수단, 감지 컴포넌트가 활성화된 후 감지 컴포넌트에 기준 전압을 인가하기 위한 수단, 여기서, 감지 컴포넌트는 제 1 커패시터 및 제 2 커패시터에 결합되고, 기준 전압이 감지 컴포넌트에 인가된 후 제 1 스위칭 컴포넌트를 비활성화시키기 위한 수단, 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하기 위한 수단을 포함할 수 있다.
메모리 어레이를 동작시키기 위한 다른 장치가 설명된다. 장치는 메모리 셀 및 메모리 셀과 전자 통신하는 메모리 제어기를 포함할 수 있고, 메모리 셀은 제 2 전압원 및 제 1 커패시터와 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 활성화시키고, 감지 컴포넌트가 활성화된 후 감지 컴포넌트에 기준 전압을 인가하고, 여기서, 감지 컴포넌트는 제 1 커패시터 및 제 2 커패시터에 결합되고, 기준 전압이 감지 컴포넌트에 인가된 후 제 1 스위칭 컴포넌트를 비활성화시키고, 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하도록 동작 가능하다.
메모리 어레이를 동작시키기 위한 다른 장치가 설명된다. 장치는 제 2 전압원 및 제 1 커패시터와 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트의 활성화를 개시하기 위한 수단, 감지 컴포넌트가 활성화된 후 감지 컴포넌트에 기준 전압의 인가를 개시하기 위한 수단, 여기서, 감지 컴포넌트는 제 1 커패시터 및 제 2 커패시터에 결합되고, 기준 전압이 감지 컴포넌트에 인가된 후 제 1 스위칭 컴포넌트의 비활성화를 개시하기 위한 수단, 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋의 측정을 개시하기 위한 수단을 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 전압 오프셋을 측정하는 것에 적어도 부분적으로 기초하여 제 1 커패시터 및 제 2 커패시터와 전자 통신하는 메모리 셀로부터 논리 상태를 판독하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 제 1 스위칭 컴포넌트가 활성화된 후 감지 동작을 개시하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 강유전성 메모리 어레이와 전자 통신하는 제 2 스위칭 컴포넌트를 활성화시키고; 및 상기 제 2 스위칭 컴포넌트의 활성화에 응답하여 제 1 트랜지스터를 가로 질러 제 1 신호를 생성하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 제 1 신호가 제 1 트랜지스터를 통해 생성된 후 강유전성 메모리 어레이 및 감지 컴포넌트와 전자 통신하는 제 2 스위칭 컴포넌트를 비활성화하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 제 1 기준 전압 컴포넌트 및 감지 컴포넌트와 전자 통신하는 제 3 스위칭 컴포넌트를 활성화시키고; 상기 제 3 스위칭 컴포넌트를 활성화시키는 것에 응답하여 제 2 트랜지스터를 가로 질러 제 2 신호를 생성하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 제 2 신호가 제 2 트랜지스터를 통해 생성된 후 제 1 기준 전압 컴포넌트 및 감지 컴포넌트와 전자 통신하는 제 3 스위칭 컴포넌트를 비활성화하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 제 1 스위칭 컴포넌트를 활성화한 후 제 4 스위칭 컴포넌트 및 제 5 스위칭 컴포넌트를 활성화하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있으며, 여기서 제 4 스위칭 컴포넌트는 제 1 노드를 통해 제 1 커패시터에 결합될 수 있고, 제 5 스위칭 컴포넌트는 제 2 노드를 통해 제 2 커패시터에 결합될 수 있다.
전술한 방법 및 장치의 일부 예는 제 4 스위칭 컴포넌트 및 제 5 스위칭 컴포넌트를 활성화한 후 제 6 스위칭 컴포넌트를 활성화하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 제 6 스위칭 컴포넌트는 감지 컴포넌트내 제 1 트랜지스터 및 제 2 트랜지스터에 결합될 수 있다.
전술한 방법 및 장치의 일부 예는 제 1 노드에서 감지 컴포넌트내 제 1 트랜지스터의 제 1 임계 전압에 비례할 수 있는 제 1 전압을 측정하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 제 1 노드는 제 1 커패시터를 감지 컴포넌트내 제 1 트랜지스터에 연결하고, 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하는 것은 적어도 부분적으로 제 1 전압을 측정하는 것에 기초할 수 있다.
전술한 방법 및 장치의 일부 예는 제 2 노드에서 감지 컴포넌트내 제 2 트랜지스터의 제 2 임계 전압에 비례할 수 있는 제 2 전압을 측정하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 제 2 노드는 제 2 커패시터를 감지 컴포넌트내 제 2 트랜지스터에 연결하고, 제 1 커패시터 및 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하는 것은 적어도 부분적으로 제 2 전압을 측정하는 것에 기초할 수 있다.
전술한 방법 및 장치의 일부 예는 제 1 커패시터와 제 2 커패시터를 감지 컴포넌트에 결합함으로써 감지 컴포넌트의 제 1 트랜지스터와 제 2 트랜지스터 사이의 전압 격차를 감소시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
본 출원에 설명된 정보 및 신호는 다양한 상이한 기술 및 기술들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 명세서 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로 예시할 수 있다; 그러나, 신호는 신호들의 버스를 나타낼 수 있음을 당업자는 이해할 것이며, 여기서 버스는 다양한 비트 폭을 가질 수 있다.
본 출원에서 사용되는 용어 "가상 접지(virtual ground)"는 대략 제로 볼트 (0V)의 전압으로 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서, 가상 접지의 전압은 일시적으로 변동을 거듭하고, 정상 상태에서 약 0V로 리턴할 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현될 수 있다. 다른 구현들도 또한 가능하다."가상 접지” 또는 "가상으로 접지된"는 약 0V에 연결된 것을 의미한다.
용어 "전자 통신(electronic communication)” 및 "결합된(coupled)"는 컴포넌트들 사이의 전자 흐름을 지원하는 컴포넌트들 간의 관계를 지칭한다. 이것은 컴포넌트 간의 직접 연결이 포함될 수도 있거나 또는 중간 컴포넌트가 포함될 수 있다. 서로 전자 통신하거나 또는 서로 결합된 컴포넌트들은 전자 또는 신호를 능동적으로 교환할 수 있거나(예를 들어, 여자된(energized) 회로내) 또는 전자 또는 신호 능동적으로 교환하지 않을 수 있다 (예를 들어, 비 여자된 회로) 그러나, 회로가 여자된 경우 전자 또는 신호들을 교환하도록 구성 및 동작가능할 수 있다. 예를 들어, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 컴포넌트는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신하거나 또는 결합될 수 있다.
본 출원에서 사용되는 용어 "실질적으로(substantially)"는 q변형된 특성 (예를 들어, 실질적으로 용어에 의해 변형된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성하기에 충분히 가까워야 함을 의미한다.
용어 "절연된(isolated)"는 전자가 그것들 사이에서 현재는 흐르게 할 수 없는 컴포넌트 사이의 관계를 지칭하고; 컴포넌트는 그것들 사이에서 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위치로 물리적으로 연결된 두 컴포넌트는 스위치가 개방되어 있을 때 서로 절연될 수 있다.
본 개시에서 사용되는, 용어 "단락(shorting)"는 전도성 경로가 문제의 두 컴포넌트 사이에 하나의 중간 컴포넌트의 활성화를 통해 컴포넌트 간에 수립된 컴포넌트들 사이의 관계를 지칭한다. 예를 들어, 제 2 컴포넌트에 단락된 제 1 컴포넌트는 2 개의 컴포넌트 사이의 스위치가 폐쇄될 때 제 2 컴포넌트와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신중인 컴포넌트 (또는 라인) 사이에서 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하여, 본 출원에 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 아세나이드, 갈륨 나이트 라이드 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-절연체(SOI) 기판, 예컨대, 실리콘-온-유리 (SOG) 또는 실리콘-온-사파이어(SOP), 또는 다른 기판상에 반도체 재료들의 에피택셜 층들일 수 있다. 기판의 전도성 또는 기판의 서브 영역들은 한정되는 것은 아니지만, 인, 붕소 또는 비소를 포함하는 다양한 화학 종을 사용하여 도핑함으로써 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 출원에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 대표할 수 있고, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 재료, 예를 들어, 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도(lightly) 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 만약 채널이 n 형(즉, 다수 캐리어가 전자)인 경우, FET는 n 형 FET로 지칭될 수 있다. 채널이 p 형(즉, 다수 캐리어가 홀(hole)인 경우)인 경우, FET는 p 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n 형 FET 또는 p 형 FET에 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화" 될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화" 될 수 있다.
첨부된 도면과 관련하여 본 출원에서 설명된 설명은 예시적인 구성을 설명하고 청구 범위의 범위 내에 있거나 구현될 수 있는 모든 예들을 나타내지는 않는다. 본 출원에서 사용된 용어 "예시적인"는 "예시, 인스턴스 또는 예증으로서의 역할을 하는"을 의미하는 것이지 "바람직한" 또는 "다른 예들에 비하여 유리한"것을 의미하지는 않는다. 상세한 설명은 설명된 기술의 이해를 제공하기 위해 구체적인 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정 세부 사항 없이 실시될 수 있다. 일부 경우들에서, 주지의 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 컴포넌트 또는 피처는 동일한 참조 라벨을 가질 수 있다. 더구나, 동일한 유형의 다양한 컴포넌트는 유사한 컴포넌트를 구별하는 대시(dash) 및 제 2 라벨에 의해 참조 레이블을 따라서 구별될 수 있다. 제 1 참조 라벨만이 명세서에서 사용되는 경우, 제 2 참조 라벨과 무관하게 동일한 제 1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 설명이 적용될 수 있다.
본 출원에 설명된 정보 및 신호는 다양한 상이한 기술 및 기술들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 명세서 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합에 의해 표현될 수 있다.
본 출원의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 모듈들은 본 출원에 기술된 기능을 수행하도록 디자인된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 컴포넌트들 또는 이들의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상의 프로세서, 제어기, 마이크로컨트롤러 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스 (예를 들어, DSP (digital signal processor) 및 마이크로 프로세서, 다중 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 구성)의 조합으로서 구현될 수 있다.
본 출원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현 될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수 있다. 다른 예들 및 구현예는 본 개시 및 첨부된 청구 범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 " ~ 중 하나 이상"과 같은 어구에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다. 또한, 본 출원에 사용되는, 어구 "~에 기초한"는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초한" 것으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에 사용되는, 어구 "에 기초한"는 "적어도 부분적으로 기초를 두어"라는 어구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전송하는 것을 용이하게 하는 임의의 매체를 포함하는 비 일시적 컴퓨터 저장 매체 및 통신 매체 둘 모두를 포함한다. 비 일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예를 들어, 제한없이, 비 제한적인 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 디바이스, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터에 의해 액세스될 수 있는 임의의 다른 비 일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어, 동축 케이블, 광 파이버 케이블, 이중와선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 소프트웨어가 전송되는 경우 동축 케이블, 광 파이버 케이블, 이중와선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 본 출원에서 사용되는 디스켓(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, DVD(디지털 다기능 디스크), 플로피 디스크 및 블루레이 디스크를 포함하며 여기서, 디스켓은 일반적으로 데이터를 자기적으로 재생하며 한편 디스크는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 출원의 설명은 당업자가 본 개시를 실시하거나 이용할 수 있도록 제공된다. 당해 기술 분야의 당업자는 본 개시에 대한 다양한 수정을 쉽게 알 수 있을 것이며, 본 출원에 정의된 포괄적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예 및 디자인에 한정되지 않고, 본 출원에 개시된 원리 및 새로운 특징들과 일치하는 가장 넓은 범위가 부여될 것이다.

Claims (30)

  1. 메모리 어레이를 동작시키기 위한 디바이스에 있어서,
    메모리 어레이와 전자 통신하는 감지 컴포넌트, 및 제 1 전압원으로서, 상기 감지 컴포넌트는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는, 상기 감지 컴포넌트 및 상기 제 1 전압원;
    제 1 노드를 통해 상기 제 1 트랜지스터에 결합된 제 1 커패시터;
    제 2 노드를 통해 상기 제 2 트랜지스터에 결합된 제 2 커패시터;
    제 3 노드를 통해 제 2 전압원과 상기 제 1 커패시터 및 상기 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트; 및
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 결합된 제 6 스위칭 컴포넌트로서, 상기 제 6 스위칭 컴포넌트는 pMOS 트랜지스터를 포함하는, 상기 제 6 스위칭 컴포넌트를 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 커패시터는 상기 제 1 노드와 상기 제 3 노드 사이에 위치되고, 상 제 2 커패시터는 상기 제 2 노드와 상기 제 3 노드 사이에 위치되는, 디바이스.
  3. 제 1 항에 있어서,
    상기 감지 컴포넌트의 상기 제 1 트랜지스터에 결합된 제 1 기준 전압 컴포넌트로서, 상기 제 1 기준 전압 컴포넌트는 제 2 스위칭 컴포넌트를 포함하는, 상기 제 1 기준 전압 컴포넌트; 및
    상기 감지 컴포넌트의 상기 제 2 트랜지스터에 결합된 제 2 기준 전압 컴포넌트로서, 상기 제 2 기준 전압 컴포넌트는 제 3 스위칭 컴포넌트를 포함하는, 상기 제 2 기준 전압 컴포넌트를 더 포함하는, 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 노드를 통해 상기 제 1 커패시터에 결합된 제 4 스위칭 컴포넌트로서, 상기 제 4 스위칭 컴포넌트는 nMOS 트랜지스터를 포함하는, 상기 제 4 스위칭 컴포넌트; 및
    상기 제 2 노드를 통해 상기 제 2 커패시터에 결합된 제 5 스위칭 컴포넌트로서, 상기 제 5 스위칭 컴포넌트는 nMOS 트랜지스터를 포함하는, 상기 제 5 스위칭 컴포넌트를 더 포함하는, 디바이스.
  5. 삭제
  6. 시스템에 있어서,
    메모리 어레이;
    상기 메모리 어레이에 데이터를 전송하도록 구성된 제어기; 및
    상기 제어기로부터의 신호들을 프로세싱하도록 구성된 프로세서를 포함하되, 상기 메모리 어레이는,
    메모리 어레이와 전자 통신하는 감지 컴포넌트, 및 제 1 전압원으로서, 상기 감지 컴포넌트는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는, 상기 감지 컴포넌트 및 상기 제 1 전압원;
    제 1 노드를 통해 상기 제 1 트랜지스터에 결합된 제 1 커패시터;
    제 2 노드를 통해 상기 제 2 트랜지스터에 결합된 제 2 커패시터;
    제 3 노드를 통해 제 2 전압원과 상기 제 1 커패시터 및 상기 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트; 및
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 결합된 추가의 스위칭 컴포넌트로서, 상기 추가의 스위칭 컴포넌트는 pMOS 트랜지스터를 포함하는, 상기 추가의 스위칭 컴포넌트를 더 포함하는, 시스템.
  7. 제 6 항에 있어서,
    상기 제 1 커패시터는 상기 제 1 노드와 상기 제 3 노드 사이에 위치되고, 상기 제 2 커패시터는 상기 제 2 노드와 상기 제 3 노드 사이에 위치되는, 시스템.
  8. 제 6 항에 있어서,
    상기 감지 컴포넌트의 상기 제 1 트랜지스터에 결합된 제 1 기준 전압 컴포넌트로서, 상기 제 1 기준 전압 컴포넌트는 제 2 스위칭 컴포넌트를 포함하는, 상기 제 1 기준 전압 컴포넌트; 및
    상기 감지 컴포넌트의 상기 제 2 트랜지스터에 결합된 제 2 기준 전압 컴포넌트로서, 상기 제 2 기준 전압 컴포넌트는 제 3 스위칭 컴포넌트를 포함하는, 상기 제 2 기준 전압 컴포넌트를 더 포함하는, 시스템.
  9. 메모리 어레이를 동작시키기 위한 방법에 있어서,
    제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트를 활성화시키는 단계;
    pMOS 트랜지스터를 포함하는 제 6 스위칭 컴포넌트를 활성화시키는 단계;
    상기 제 1 스위칭 컴포넌트가 활성화된 후에 감지 컴포넌트에 기준 전압을 인가하는 단계로서, 상기 감지 컴포넌트는 상기 제 1 커패시터 및 상기 제 2 커패시터에 결합되며 상기 제 6 스위칭 컴포넌트는 상기 감지 컴포넌트내 제 1 트랜지스터 및 제 2 트랜지스터에 결합되는, 상기 기준 전압을 인가하는 단계;
    상기 기준 전압이 상기 감지 컴포넌트에 인가된 후 상기 제 1 스위칭 컴포넌트를 비활성화시키는 단계; 및
    상기 제 1 커패시터 및 상기 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정하는 단계를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 전압 오프셋을 측정하는 것에 적어도 부분적으로 기초하여 상기 제 1 커패시터 및 상기 제 2 커패시터와 전자 통신하는 메모리 셀로부터 논리 상태를 판독하는 단계를 더 포함하는, 방법.
  11. 제 9 항에 있어서,
    상기 제 1 스위칭 컴포넌트가 활성화된 후 감지 동작을 개시하는 단계를 더 포함하는, 방법.
  12. 제 9 항에 있어서,
    상기 메모리 어레이와 전자 통신하는 제 2 스위칭 컴포넌트를 활성화시키는 단계; 및
    상기 제 2 스위칭 컴포넌트를 활성화시키는 것에 응답하여 상기 제 1 트랜지스터를 가로 질러 제 1 신호를 생성하는 단계를 더 포함하는, 방법.
  13. 제 12 항에 있어서,
    상기 제 1 신호가 상기 제 1 트랜지스터를 가로 질러 생성된 후에 상기 메모리 어레이 및 상기 감지 컴포넌트와 전자 통신하는 상기 제 2 스위칭 컴포넌트를 비활성화시키는 단계를 더 포함하는, 방법.
  14. 제 9 항에 있어서,
    제 1 기준 전압 컴포넌트 및 상기 감지 컴포넌트와 전자 통신하는 제 3 스위칭 컴포넌트를 활성화시키는 단계; 및
    상기 제 3 스위칭 컴포넌트를 활성화시키는 것에 응답하여 상기 제 2 트랜지스터를 가로 질러 제 2 신호를 생성하는 단계를 더 포함하는, 방법.
  15. 제 14 항에 있어서,
    상기 제 2 신호가 제 2 트랜지스터를 가로 질러 생성된 후 상기 제 1 기준 전압 컴포넌트 및 상기 감지 컴포넌트와 전자 통신하는 상기 제 3 스위칭 컴포넌트를 비활성화시키는 단계를 더 포함하는, 방법.
  16. 제 9 항에 있어서,
    상기 제 1 스위칭 컴포넌트를 활성화한 후에 제 4 스위칭 컴포넌트 및 제 5 스위칭 컴포넌트를 활성화시키는 단계를 더 포함하고, 상기 제 4 스위칭 컴포넌트는 제 1 노드를 통해 상기 제 1 커패시터에 결합되고, 상기 제 5 스위칭 컴포넌트는 제 2 노드를 통해 상기 제 2 커패시터에 결합되는, 방법.
  17. 제 16 항에 있어서,
    상기 제 4 스위칭 컴포넌트 및 상기 제 5 스위칭 컴포넌트를 활성화한 후에 상기 제 6 스위칭 컴포넌트를 활성화시키는 단계를 더 포함하는, 방법.
  18. 제 9 항에 있어서,
    제 1 노드에서 상기 감지 컴포넌트내 상기 제 1 트랜지스터의 제 1 임계 전압에 의존하는 제 1 전압을 측정하는 단계를 더 포함하고, 상기 제 1 노드는 상기 제 1 커패시터를 상기 감지 컴포넌트의 상기 제 1 트랜지스터에 연결하고, 상기 제 1 커패시터 및 상기 제 2 커패시터 둘 모두에 걸쳐 상기 전압 오프셋을 측정하는 것은 상기 제 1 전압을 측정하는 것에 적어도 부분적으로 기초되는, 방법.
  19. 제 9 항에 있어서,
    제 2 노드에서 상기 제 2 트랜지스터의 제 2 임계 전압에 의존하는 제 2 전압을 측정하는 단계를 더 포함하고, 상기 제 2 노드는 상기 제 2 커패시터를 상기 감지 컴포넌트내 상기 제 2 트랜지스터에 연결하고, 상기 제 1 커패시터 및 상기 제 2 커패시터 둘 모두에 걸쳐 상기 전압 오프셋을 측정하는 것은 상기 제 2 전압을 측정하는 것에 적어도 부분적으로 기초되는, 방법.
  20. 제 9 항에 있어서,
    상기 제 1 커패시터 및 상기 제 2 커패시터를 상기 감지 컴포넌트에 결합함으로써 상기 감지 컴포넌트내 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 전압 격차(voltage disparity)를 감소시키는 단계를 더 포함하는, 방법.
  21. 장치에 있어서,
    메모리 어레이내 강유전성 메모리 셀;
    상기 강유전성 메모리 셀에 결합된 트랜지스터; 및
    상기 강유전성 메모리 셀과 전자 통신하는 메모리 제어기를 포함하되, 상기 메모리 제어기는,
    제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트의 활성화를 개시하고;
    pMOS 트랜지스터를 포함하는 제 4 스위칭 컴포넌트의 활성화를 개시하고;
    상기 제 1 스위칭 컴포넌트가 활성화된 후에 감지 컴포넌트에 기준 전압을 인가를 개시하고, 상기 감지 컴포넌트는 상기 제 1 커패시터 및 상기 제 2 커패시터에 결합되고, 상기 제 4 스위칭 컴포넌트는 상기 감지 컴포넌트내 제 1 트랜지스터 및 제 2트랜지스터에 결합되며;
    상기 기준 전압이 상기 감지 컴포넌트에 인가된 후 상기 제 1 스위칭 컴포넌트를 비활성화를 개시하고; 및
    상기 제 1 커패시터 및 상기 제 2 커패시터 둘 모두에 걸친 전압 오프셋을 측정을 개시하도록 동작 가능한, 장치.
  22. 제 21 항에 있어서, 상기 메모리 제어기는,
    상기 전압 오프셋을 측정하는 것에 적어도 부분적으로 기초하여 상기 제 1 커패시터 및 상기 제 2 커패시터와 전자 통신하는 상기 강유전성 메모리 셀로부터 논리 상태를 판독하도록 동작 가능한, 장치.
  23. 제 21 항에 있어서, 상기 메모리 제어기는,
    상기 제 1 스위칭 컴포넌트가 활성화된 후 감지 동작을 개시하도록 동작 가능한, 장치.
  24. 제 21 항에 있어서, 상기 메모리 제어기는,
    상기 메모리 어레이와 전자 통신하는 제 2 스위칭 컴포넌트의 활성화를 개시하고;
    상기 제 2 스위칭 컴포넌트를 활성화시키는 것에 응답하여 상기 제 1 트랜지스터를 가로 질러 제 1 신호의 생성을 개시하고;
    감지 동작이 개시된 후 제 1 기준 전압 컴포넌트 및 상기 감지 컴포넌트와 전자 통신하는 제 3 스위칭 컴포넌트의 활성화를 개시하고; 및
    상기 제 3 스위칭 컴포넌트를 활성화시키는 것에 응답하여 상기 제 2 트랜지스터를 가로 질러 제 2 신호의 생성을 개시하도록 동작 가능한, 장치.
  25. 제 24 항에 있어서, 상기 메모리 제어기는,
    상기 제 1 트랜지스터를 가로 질러 제 1 신호를 생성한 후 상기 메모리 어레이 및 상기 감지 컴포넌트와 전자 통신하는 상기 제 2 스위칭 컴포넌트의 비활성화를 개시하고; 및
    상기 제 2 트랜지스터를 가로 질러 상기 제 2 신호의 생성 후에 상기 제 1 기준 전압 컴포넌트 및 상기 감지 컴포넌트와 전자 통신하는 상기 제 3 스위칭 컴포넌트의 비활성화를 개시하도록 동작 가능한, 장치.
  26. 장치에 있어서,
    제 2 전압원과 제 1 커패시터 및 제 2 커패시터 사이에 결합된 제 1 스위칭 컴포넌트의 활성화를 개시하기 위한 수단;
    pMOS 트랜지스터를 포함하는 제 4 스위칭 컴포넌트를 활성화하기 위한 수단;
    상기 제 1 스위칭 컴포넌트가 활성화된 후에 감지 컴포넌트에 기준 전압의 인가를 개시하기 위한 수단으로서, 상기 감지 컴포넌트는 상기 제 1 커패시터 및 상기 제 2 커패시터에 결합되고 상기 제 4 스위칭 컴포넌트는 상기 감지 컴포넌트 내 제 1 트랜지스터 및 제 2 트랜지스터에 결합되는, 상기 기준 전압의 인가를 개시하기 위한 수단;
    상기 기준 전압이 상기 감지 컴포넌트에 인가된 후 상기 제 1 스위칭 컴포넌트의 비활성화를 개시하기 위한 수단; 및
    상기 제 1 커패시터 및 상기 제 2 커패시터 둘 모두에 걸친 전압 오프셋의 측정을 개시하기 위한 수단을 포함하는, 장치.
  27. 제 26 항에 있어서,
    상기 전압 오프셋을 측정하는 것에 적어도 부분적으로 기초하여 상기 제 1 커패시터 및 상기 제 2 커패시터와 전자 통신하는 강유전성 메모리 셀로부터 논리 상태의 판독을 위한 수단을 더 포함하는, 장치.
  28. 제 26 항에 있어서,
    상기 제 1 스위칭 컴포넌트가 활성화된 후 감지 동작을 개시하기 위한 수단을 더 포함하는, 장치.
  29. 제 26 항에 있어서,
    메모리 어레이와 전자 통신하는 제 2 스위칭 컴포넌트의 활성화를 개시하기 위한 수단;
    상기 제 2 스위칭 컴포넌트를 활성화시키는 것에 응답하여 상기 제 1 트랜지스터를 가로 질러 제 1 신호의 생성을 개시하기 위한 수단;
    감지 동작이 개시된 후 제 1 기준 전압 컴포넌트 및 상기 감지 컴포넌트와 전자 통신하는 제 3 스위칭 컴포넌트의 활성화를 개시하기 위한 수단; 및
    상기 제 3 스위칭 컴포넌트를 활성화시키는 것에 응답하여 상기 제 2 트랜지스터를 가로 질러 제 2 신호를 생성하기 위한 수단을 더 포함하는, 장치.
  30. 제 29 항에 있어서,
    상기 제 1 트랜지스터를 가로 질러 제 1 신호를 생성한 후 상기 메모리 어레이 및 상기 감지 컴포넌트와 전자 통신하는 상기 제 2 스위칭 컴포넌트의 비활성화를 개시하기 위한 수단; 및
    상기 제 2 트랜지스터를 가로 질러 상기 제 2 신호의 생성 후에 상기 제 1 기준 전압 컴포넌트 및 상기 감지 컴포넌트와 전자 통신하는 상기 제 3 스위칭 컴포넌트의 비활성화를 개시하기 위한 수단을 더 포함하는, 장치.
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