KR102354887B1 - 자가-참조 메모리 디바이스 - Google Patents

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마이크론 테크놀로지, 인크
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Abstract

자가-참조 메모리 디바이스, 기법 및 방법이 본 명세서에 설명된다. 자가-참조 메모리 디바이스는 강유전성 메모리 셀을 포함할 수 있다. 상기 자가-참조 메모리 디바이스는 상기 강유전성 메모리 셀을 사용하여 생성된 상태 신호 및 상기 강유전성 메모리 셀을 사용하여 생성된 참조 신호에 기초하여 메모리 셀에 저장된 논리 상태를 결정하도록 구성될 수 있다. 상기 강유전성 메모리 셀의 플레이트 라인을 바이어싱시키는 것은 액세스 동작의 제1 시간 기간 동안 상기 상태 신호를 생성하고 상기 액세스 동작의 제2 시간 기간 동안 상기 참조 신호를 생성하는데 필요한 전압을 생성하는데 사용될 수 있다. 상기 자가-참조 메모리 디바이스와 관련된 절차 및 동작이 설명된다.

Description

자가-참조 메모리 디바이스
상호 참조
본 특허 출원은, 미국 특허 출원 번호 15/687,019(발명자: Riccardo Muzzetto, 발명의 명칭:"Self-Referencing Memory Device", 출원일: 2017년 8월 25일)를 우선권으로 주장하는 PCT 출원 번호 PCT/US2018/047338(발명자: Riccardo Muzzetto, 발명의 명칭:"Self-Referencing Memory Device", 출원일: 2018년 8월 21일)를 우선권으로 주장하고, 이들 선출원 각각은 본 출원의 양수인에게 양도되고, 이들 선출원 각각은 그 전체 내용이 본 명세서에 명확히 병합된다.
기술 분야
다음은 일반적으로 메모리 디바이스에 관한 것으로, 보다 구체적으로는 자가-참조 메모리 디바이스에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는데 널리 사용된다. 정보는 메모리 디바이스의 여러 상태를 프로그래밍하는 것에 의해 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2개의 상태를 갖는다. 다른 시스템에서, 2개를 초과하는 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 위상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 예를 들어, FeRAM은 외부 전력원이 없는 경우에도 장기간 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전력원으로 주기적으로 리프레시하지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만, 저장 디바이스로서 강유전성 커패시터를 사용하는 것으로 인해 비-휘발성 특성을 가질 수 있다. 따라서 FeRAM 디바이스는 다른 비-휘발성 및 휘발성 메모리 디바이스에 비해 성능이 향상될 수 있다.
일반적으로, 메모리 디바이스를 개선하는 것은 다른 측정 항목 중에서도 특히 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유성 증가, 전력 소비 감소 또는 제조 비용 감소 등을 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 메모리 디바이스의 일례를 도시하는 도면;
도 2는 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 회로의 일례를 도시하는 도면;
도 3은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스와 관련된 히스테리시스 곡선의 일례를 도시하는 도면;
도 4는 본 발명의 실시예에 따른 자가-참조 메모리 디바이스와 관련된 히스테리시스 곡선의 일례를 도시하는 도면;
도 5는 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 메모리 회로의 일례를 도시하는 도면;
도 6은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 타이밍도의 일례를 도시하는 도면;
도 7은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 메모리 디바이스를 도시하는 도면;
도 8은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 디바이스의 블록도를 도시하는 도면;
도 9는 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 메모리 디바이스를 포함하는 시스템의 블록도를 도시하는 도면; 및
도 10 내지 도 11은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스와 관련된 방법을 도시하는 도면.
시간이 지남에 따라 메모리 셀의 하나 이상의 특성이 열화될 수 있다. 예를 들어, 강유전성 메모리 셀은 탈분극, 피로, 임프린트, 다른 형태의 열화 또는 이들의 조합에 의한 열화를 경험할 수 있다. 실제 특성(예를 들어, 열화 특성)이 메모리 셀의 예상 특성과 다를 수 있기 때문에, 메모리 셀의 열화는 다양한 액세스 동작 동안 발생하는 에러의 수를 증가시킬 수 있다. 자가-참조 메모리 셀은 메모리 셀의 열화로 인해 발생할 수 있는 일부 에러를 완화할 수 있다.
자가-참조 메모리 디바이스 및 관련 방법 및 기법이 본 명세서에 설명된다. 자가-참조 메모리 디바이스는 강유전성 메모리 셀을 포함할 수 있다. 자가-참조 메모리 셀은 강유전성 메모리 셀을 사용하여 생성된 상태 신호 및 강유전성 메모리 셀을 사용하여 생성된 참조 신호에 기초하여 메모리 셀에 저장된 논리 상태를 결정하도록 구성될 수 있다. 강유전성 메모리 셀의 플레이트 라인을 바이어싱시키는 것은 판독 동작의 제1 시간 기간 동안 상태 신호를 생성하고 판독 동작의 제2 시간 기간 동안 참조 신호를 생성하는데 필요한 전압을 생성하는데 사용될 수 있다. 메모리 제어기는 상태 신호 및 참조 신호를 생성하기 위해 판독 동작 동안 다양한 절차 및 커맨드를 실행할 수 있다. 이러한 절차 및 커맨드는 스위칭 구성 요소를 활성화 및/또는 비활성화, 입력을 높게 또는 낮게 구동, 다른 동작 또는 이들의 조합을 포함할 수 있다.
위에서 소개된 본 발명의 특징은 메모리 디바이스 및 메모리 회로와 관련하여 아래에 더 설명된다. 본 발명의 이들 및 다른 특징은 자가-참조 메모리 디바이스와 관련된 장치도, 시스템도 및 흐름도에 추가로 도시되고 이들 도면과 관련하여 설명된다.
도 1은 본 발명의 다양한 실시예에 따른 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 전자 메모리 장치로 지칭될 수도 있다. 메모리 디바이스(100)는 상이한 상태를 저장하도록 프로그래밍 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시되는 2개의 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 2개를 초과하는 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 커패시터에 프로그래밍 가능 상태를 나타내는 전하량(charge)을 저장할 수 있고; 예를 들어, 충전 및 비-충전 커패시터는 각각 2개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처는 이러한 설계를 일반적으로 사용할 수 있으며, 사용되는 커패시터는 절연체로서 선형 또는 파라-전기 전기 분극 특성을 갖는 유전체 물질을 포함할 수 있다. 이에 비해, 강유전성 메모리 셀은 절연 물질로서 강유전성을 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 전하량 레벨은 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비-선형 분극 특성을 갖고; 강유전성 메모리 셀(105)의 일부 세부 사항 및 장점은 아래에서 논의된다.
판독 및 기록과 같은 동작은 액세스 라인(110) 및 디지트 라인(115)을 활성화 또는 선택하는 것에 의해 메모리 셀(105)에 대해 수행될 수 있다. 액세스 라인(110)은 또한 워드 라인(110)으로도 알려져 있을 수 있고, 비트 라인(115)은 디지트 라인(115)으로도 알려져 있을 수 있다. 워드 라인 및 비트 라인이라는 언급 또는 그 유사어는 이해나 동작의 손실 없이 상호 교환 가능하다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W) 등), 금속 합금, 탄소, 전도성으로 도핑된 반도체 또는 다른 전도성 물질, 합금, 화합물 등과 같은 전도성 물질로 이루어질 수 있다.
도 1의 예에 따르면, 메모리 셀(105)의 각 행은 단일 워드 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 단일 디지트 라인(115)에 연결된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가)하는 것에 의해, 단일 메모리 셀(105)은 그 교차점에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독하거나 기록하는 것을 포함할 수 있다.
메모리 디바이스(100)는 2차원(2D) 메모리 어레이 또는 3차원(3D) 메모리 어레이일 수 있다. 3D 메모리 어레이는 서로 상하로 형성된 2차원(2D) 메모리 어레이를 포함할 수 있다. 이것은 2D 어레이에 비해 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이로 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나 또는 이들 둘 다를 초래할 수 있다. 메모리 디바이스(100)는 임의의 수의 레벨을 포함할 수 있다. 각 레벨은 메모리 셀(105)이 각 레벨에 걸쳐 서로 대략 정렬될 수 있도록 정렬되거나 위치될 수 있다.
메모리 셀(105)의 각 행은 단일 워드 라인(110)에 연결될 수 있고, 메모리 셀(105)의 각 열은 단일 디지트 라인(115)에 연결될 수 있다. 도 1에 도시된 예에서, 메모리 디바이스(100)는 1개/2개의 레벨/레벨들의 메모리 셀(105)을 포함하고, 따라서 2차원/3차원 메모리 어레이로 고려될 수 있으나; 레벨의 수는 이들로 제한되지 않는다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가)하는 것에 의해, 단일 메모리 셀(105)은 그 교차점에서 액세스될 수 있다. 추가적으로, 예를 들어, 3D 메모리 어레이에서, 행의 각 레벨은 각 레벨이 워드 라인(110) 또는 디지트 라인(115)을 공유할 수 있도록 공통 전도성 라인을 가지거나 별개의 워드 라인(110) 또는 디지트 라인(115)을 포함할 수 있다. 따라서, 3D 구성에서, 동일한 레벨의 하나의 워드 라인(110) 및 하나의 디지트 라인(115)은 그 교차점에서 단일 메모리 셀(105)에 액세스하도록 활성화될 수 있다. 2D 또는 3D 구성에서 워드 라인(110)과 디지트 라인(115)이 교차하는 지점은 메모리 셀의 어드레스로 지칭될 수 있다. 일부 예에서, 메모리 디바이스(100)는 일부 다른 구성 요소보다는 메모리 셀을 사용하여 참조 신호를 생성하는 자가-참조 메모리 디바이스일 수 있다. 이와 같이, 강유전성 메모리 디바이스의 동작은 메모리 디바이스의 자가-참조 부분을 설명하도록 변경될 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스, 예를 들어, 커패시터는 선택 구성 요소에 의해 디지트 라인으로부터 전기적으로 분리될 수 있다. 워드 라인(110)은 선택 구성 요소에 연결될 수 있고 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화하면 메모리 셀(105)의 커패시터와 그 대응하는 디지트 라인(115) 사이에 전기적 연결 또는 폐쇄 회로를 생성할 수 있다. 이어서, 디지트 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다. 다른 라인(도 1에 도시되지 않음)이 존재할 수 있다. 예를 들어, 플레이트 라인은 적어도 도 2를 참조하여 보다 상세히 설명되며, 메모리 셀(105)에 결합될 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(120), 열 디코더(130) 및/또는 일부 경우에 플레이트 라인 디코더(도시되지 않음)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 예를 들어, 메모리 디바이스(100)는 WL_1 내지 WL_M으로 표시된 다수의 워드 라인(110), 및 DL_1 내지 DL_N으로 표시된 다수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예를 들어, WL_2 및 DL_3을 활성화하는 것에 의해, 그 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
액세스 시에, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성 요소(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 강유전성 커패시터는 그 대응하는 디지트 라인(115)으로 방전될 수 있다. 강유전성 커패시터를 방전시키는 것은 강유전성 커패시터를 바이어싱시키거나 또는 강유전성 커패시터에 전압을 인가하는 것에 의해 초래될 수 있다. 방전되면 디지트 라인(115)의 전압에 변화가 야기될 수 있고, 감지 구성 요소(125)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 참조 전압(도시되지 않음)과 비교할 수 있다. 예를 들어, 디지트 라인(115)이 참조 전압보다 더 높은 전압을 갖는 경우, 감지 구성 요소(125)는 메모리 셀(105)에 저장된 상태가 논리 1이라고 결정하고 그리고 그 반대라고 결정할 수 있다. 감지 구성 요소(125)는 래칭(latching)이라고 지칭될 수 있는, 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 이와 전자 통신할 수 있다. 일부 예에서, 판독 논리 상태는 또한 메모리 셀(105)로부터의 상태 신호를 메모리 셀(105)로부터 생성된 참조 신호와 비교하는 것에 의해 결정될 수 있다. 이러한 동작은 자가-참조 메모리 디바이스에 의해 수행되거나 자가-참조 메모리 디바이스와 관련될 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화하는 것에 의해 설정되거나 기록될 수 있는데, 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기록될 데이터, 예를 들어, 입력/출력(135)을 수신할 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터에 걸쳐 전압을 인가하는 것에 의해 기록될 수 있다. 이 프로세스는 아래에서 보다 상세히 설명된다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 열화 또는 파괴할 수 있고, 재기록 또는 리프레시 동작이 수행되어 원래의 논리 상태를 메모리 셀(105)로 반환할 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어 저장된 논리 상태를 손상시킬 수 있다. 따라서 감지 동작 후 논리 상태를 다시 기록할 수 있다. 추가적으로, 단일 워드 라인(110)을 활성화하면 행의 모든 메모리 셀이 방전될 수 있고; 따라서, 행 내의 일부 또는 모든 메모리 셀(105)은 재기록될 필요가 있을 수 있다.
DRAM을 포함하는 일부 메모리 아키텍처는 외부 전력원에 의해 주기적으로 리프레시되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 속도는 비교적 높을 수 있으며, 예를 들어, DRAM 어레이마다 초당 수십 회의 리프레시 동작일 수 있으며, 이는 상당한 전력 소비를 초래할 수 있다. 점점 더 큰 메모리 어레이로 인해 전력 소비가 증가하면 특히 배터리와 같은 유한한 전원을 사용하는 모바일 디바이스의 경우 메모리 어레이(예를 들어, 전력원, 열 발생, 물질 제한 등)의 배치 또는 동작이 방해될 수 있다. 후술하는 바와 같이, 강유전성 메모리 셀(105)은 다른 메모리 아키텍처에 비해 개선된 성능을 야기할 수 있는 유리한 특성을 가질 수 있다.
메모리 제어기(140)는 다양한 구성 요소, 예를 들어, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125)를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125) 중 하나 이상은 메모리 제어기(140)와 공존할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 메모리 제어기는 하나 이상의 메모리 셀(105)에 액세스한 후 워드 라인(110) 또는 디지트 라인(115)에 방전 전압을 인가할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조절되거나 변경될 수 있으며, 메모리 디바이스(100)를 동작시킬 때 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 디바이스(100) 내의 하나의, 다수의 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있으며; 예를 들어, 메모리 디바이스(100)의 다수의 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105) 그룹을 단일 논리 상태로 설정하는 리셋 동작 동안 동시에 액세스될 수 있다. 일부 예에서, 메모리 제어기(140)는 자가-참조 강유전성 메모리 디바이스의 구성 요소 및 자가-참조 양태를 사용하여 액세스 동작을 수행하기 위한 커맨드 및 절차를 포함할 수 있다.
도 2는 본 발명의 다양한 실시예에 따른 예시적인 회로(200)를 도시한다. 회로(200)는 도 1을 참조하여 각각 설명된 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성 요소(125)의 예일 수 있는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a) 및 감지 구성 요소(125-a)를 포함한다. 메모리 셀(105-a)은 제1 플레이트, 셀 플레이트(230) 및 제2 플레이트, 셀 하부(cell bottom)(215)를 갖는 커패시터(205)와 같은 논리 저장 구성 요소를 포함할 수 있다. 셀 플레이트(230) 및 셀 하부(215)는 이들 사이에 위치된 강유전성 물질을 통해 용량성으로 결합될 수 있다. 셀 플레이트(230) 및 셀 하부(215)의 배향은 메모리 셀(105-a)의 동작을 변경하지 않고 플립될 수 있다. 회로(200)는 또한 선택 구성 요소(220) 및 참조 라인(225)을 포함한다. 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있고, 셀 하부(215)는 디지트 라인(115-a)을 통해 액세스될 수 있다. 전술한 바와 같이, 커패시터(205)를 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다. 일부 경우에, 참조 라인(225) 상의 참조 신호는 메모리 셀(105-a)을 사용하여 발생될 수 있다. 이러한 경우에, 메모리 셀(105-a)은 예를 들어 라인(235)을 사용하여 참조 라인(225)과 결합될 수 있다. 일부 경우에, 참조 신호 회로는 메모리 셀(105-a)에 기초하여 참조 신호를 생성하도록 구성될 수 있다. 이러한 구성에서, 상태 신호 회로는 액세스 동작의 제2 시간 기간 동안 메모리 셀(105-a)을 사용하여 참조 신호가 생성될 수 있도록 제1 시간 기간 동안 메모리 셀(105-a)을 사용하여 상태 신호를 생성하도록 구성될 수 있다.
커패시터(205)의 저장된 상태는 회로(200)에 표현된 다양한 요소들을 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 선택 구성 요소(220)가 비활성화될 때 커패시터(205)는 디지트 라인(115-a)으로부터 분리될 수 있고, 선택 구성 요소(220)가 활성화될 때 커패시터(205)는 디지트 라인(115-a)에 연결될 수 있다. 선택 구성 요소(220)를 활성화하는 것은 메모리 셀(105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우에, 선택 구성 요소(220)는 트랜지스터이고, 그 동작은 전압을 트랜지스터 게이트에 인가하는 것에 의해 제어되며, 여기서 전압의 크기는 트랜지스터의 임계 크기보다 더 크다. 워드 라인(110-a)은 선택 구성 요소(220)를 활성화할 수 있고; 예를 들어, 워드 라인(110-a)에 인가된 전압은 트랜지스터 게이트에 인가되어 커패시터(205)를 디지트 라인(115-a)과 연결한다. 일부 경우에, 강유전성 메모리 셀에 대한 참조 신호는 메모리 셀(105-a)을 사용하여 생성될 수 있다. 이러한 경우에, 회로(200)의 동작은 참조 신호의 발생을 설명하기 위해 감지 방식 동안 수정될 수 있다. 자가-참조 메모리 셀을 사용하면 일부 실시예에서 메모리 셀(105-a)의 열화로 인한 에러를 감소시킬 수 있다.
다른 예에서, 선택 구성 요소(220) 및 커패시터(205)의 위치는, 선택 구성 요소(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되고 커패시터(205)가 디지트 라인(115-a)과 선택 구성 요소(220)의 다른 단자 사이에 있도록 스위칭될 수 있다. 이 실시예에서, 선택 구성 요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신하는 상태를 유지할 수 있다. 이 구성은 판독 및 기록 동작을 위한 대안적인 타이밍 및 바이어싱과 관련될 수 있다.
커패시터(205)의 플레이트들 사이에 강유전성 물질이 있는 것으로 인해, 그리고 아래에서 더 상세히 논의되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)에 연결될 때 방전되지 않을 수 있다. 일 방식에서, 강유전성 커패시터에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하도록 바이어싱될 수 있고, 전압은 플레이트 라인(210)에 인가될 수 있다. 일부 경우에, 디지트 라인(115-a)은 사실상 접지되고 나서, 플레이트 라인(210) 및 워드 라인(110-a)을 바이어싱시키기 전에 "플로팅(floating)"으로 지칭될 수 있는 가상 접지로부터 분리된다. 플레이트 라인(210)을 바이어싱시키면 커패시터(205)에 걸쳐 전압차(예를 들어, 플레이트 라인(210) 전압으로부터 디지트 라인(115-a) 전압을 뺀 것)가 발생할 수 있다. 전압차는 커패시터(205)에 저장된 전하량의 변화를 초래할 수 있고, 여기서 저장된 전하량의 변화의 크기는, 예를 들어, 초기 상태가 논리 1을 저장했는지 또는 논리 0을 저장했는지 상관 없이 커패시터(205)의 초기 상태에 의존할 수 있다. 이것은 커패시터(205)에 저장된 전하량에 기초하여 디지트 라인(115-a)의 전압에 변화를 초래할 수 있다. 셀 플레이트(230)에 대한 전압을 변화시키는 것에 의해 메모리 셀(105-a)을 동작시키는 것은 "이동 셀 플레이트"로 지칭될 수 있다.
디지트 라인(115-a)의 전압의 변화는 그 고유 커패시턴스에 의존할 수 있다. 즉, 전하가 디지트 라인(115-a)을 통해 흐를 때, 일부 유한한 전하량이 디지트 라인(115-a)에 저장될 수 있고, 결과적인 전압은 고유 커패시턴스에 의존한다. 고유 커패시턴스는 디지트 라인(115-a)의 치수를 포함하는 물리적 특성에 의존할 수 있다. 디지트 라인(115-a)은 디지트 라인(115-a)이 (예를 들어, 피코패럿(pF) 정도의) 무시할 수 없는 커패시턴스를 초래하는 길이를 가질 수 있도록 많은 메모리 셀(105)을 연결할 수 있다. 이어서, 디지트 라인(115-a)의 결과적인 전압은 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 구성 요소(125-a)에 의해 참조 신호(예를 들어, 참조 라인(225)의 전압)와 비교될 수 있다. 다른 감지 프로세스가 사용될 수 있다. 일부 경우에, 참조 신호는 메모리 셀(105-a)을 사용하여 발생될 수 있다.
감지 구성 요소(125-a)는 래칭으로 지칭될 수 있는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성 요소(125-a)는 참조 전압일 수 있는 디지트 라인(115-a)과 참조 라인(225)의 전압을 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교하는 것에 기초하여 더 높은(예를 들어, 양) 또는 더 낮은(예를 들어, 음 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115-a)이 참조 라인(225)보다 더 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다. 일부 경우에, 감지 증폭기는 추가로 디지트 라인(115-a)을 공급 전압으로 구동할 수 있다. 감지 구성 요소(125-a)는 메모리 셀(105-a)에 저장된 상태, 예를 들어, 논리 1을 결정하는데 사용될 수 있는 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래치할 수 있다. 대안적으로, 디지트 라인(115-a)이 참조 라인(225)보다 더 낮은 전압을 갖는 경우, 감지 증폭기 출력은 음의 또는 접지 전압으로 구동될 수 있다. 감지 구성 요소(125-a)는 메모리 셀(105-a)에 저장된 상태, 예를 들어, 논리 0을 결정하기 위해 감지 증폭기 출력을 유사하게 래치할 수 있다. 메모리 셀(105-a)의 래치된 논리 상태는 예를 들어, 도 1을 참조하면 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105-a)을 기록하기 위해, 커패시터(205)에 걸쳐 전압이 인가될 수 있다. 다양한 방법이 사용될 수 있다. 일례에서, 선택 구성 요소(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화될 수 있다. (플레이트 라인(210)을 통해) 셀 플레이트(230)의 전압을 제어하고 (디지트 라인(115-a)을 통해) 셀 하부(215)의 전압을 제어하는 것에 의해 커패시터(205)에 걸쳐 전압이 인가될 수 있다. 논리 0을 기록하기 위해, 셀 플레이트(230)는 높은 상태로 취해질 수 있으며, 즉 양의 전압이 플레이트 라인(210)에 인가될 수 있고, 셀 하부(215)는 예를 들어, 사실상 접지 또는 음의 전압을 디지트 라인(115-a)에 인가하는 것에 의해 낮아질 수 있다. 셀 플레이트(230)가 낮은 상태로 취해지고 셀 하부(215)가 높은 상태로 취해지는 논리 1을 기록하기 위해 반대 프로세스가 수행된다.
도 3은 본 발명의 다양한 실시예에 따라 동작되는 강유전성 메모리 셀에 대한 히스테리시스 곡선(300-a 및 300-b)을 갖는 비-선형 전기 특성의 일례를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 각각 예시적인 강유전성 메모리 셀 기록 및 판독 프로세스를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 전압 차(V)의 함수로서 강유전성 커패시터(예를 들어, 도 2의 커패시터(205))에 저장된 전하량(Q)을 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 일부 방식으로 열화될 수 있는 예시적인 강유전성 메모리 셀에 관한 양태, 및 열화 및 다른 문제의 영향에 대처하기 위한 자가-참조 디바이스, 기법 및 방법과 관련된 양태를 도시한다.
강유전성 물질은 자발적인 전기 분극을 특징으로 하며, 즉 강유전성 물질은 전기장이 없는 상태에서 0이 아닌 전기 분극을 유지한다. 예시적인 강유전성 물질은 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), 티탄산 납 지르코늄(PZT) 및 탄탈산 스트론튬 비스무트(SBT)를 포함한다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 다른 강유전성 물질을 포함할 수 있다. 강유전성 커패시터 내의 전기 분극은 강유전성 물질의 표면에서 순 전하를 발생시키고 커패시터 단자를 통해 반대 전하를 끌어당긴다. 따라서, 전하는 강유전성 물질과 커패시터 단자의 계면에 저장된다. 비교적 긴 시간 동안, 심지어 무한대로, 외부에서 인가되는 전계가 없는 상태에서 전기 분극이 유지될 수 있기 때문에, 전하 누설은 예를 들어 DRAM 어레이에 사용되는 커패시터에 비해 상당히 감소될 수 있다. 이는 일부 DRAM 아키텍처에 대해 전술한 바와 같이 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선(300-a 및 300-b)은 커패시터의 단일 단자의 관점으로부터 이해될 수 있다. 예를 들어, 강유전성 물질이 음의 분극을 갖는 경우, 양의 전하가 단자에 축적된다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는 경우, 음의 전하가 단자에 축적된다. 추가적으로, 히스테리시스 곡선(300-a 및 300-b)의 전압은 커패시터에 걸친 전압차를 나타내고 방향성이 있다는 것을 이해해야 한다. 예를 들어, 양의 전압은 해당 단자(예를 들어, 셀 플레이트(230))에 양의 전압을 인가하고 제2 단자(예를 들어, 셀 하부(215))를 접지(또는 대략 0볼트(0V))에 유지하는 것에 의해 실현될 수 있다. 음의 전압은 해당 단자를 접지 상태로 유지하고 양의 전압을 제2 단자에 인가하는 것에 의해 인가될 수 있으며, 즉 양의 전압이 해당 단자를 음으로 분극화하기 위해 인가될 수 있다. 마찬가지로 2개의 양의 전압, 2개의 음의 전압, 또는 양의 전압과 음의 전압의 임의의 조합은 히스테리시스 곡선(300-a, 300-b)으로 도시된 전압차를 발생시키기 위해 적절한 커패시터 단자에 인가될 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 물질은 전압차가 0인 상태에서 양 또는 음의 분극을 유지할 수 있으며, 그 결과 두 가지 가능한 전하량 상태, 즉 전하량 상태(305) 및 전하량 상태(310)가 된다. 도 3의 예에 따르면, 전하량 상태(305)는 논리 0을 나타내고 전하량 상태(310)는 논리 1을 나타낸다. 일부 예에서, 각각의 전하량 상태의 논리 값은 메모리 셀을 동작시키기 위해 다른 방식을 허용하도록 역전될 수 있다.
논리 0 또는 1은 전압을 인가하는 것에 의해 강유전성 물질의 전기 분극 및 커패시터 단자 상의 전하량을 제어하는 것에 의해 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터에 걸쳐 양의 순 전압(315)을 인가하면 전하량 상태(305-a)에 도달할 때까지 전하 축적이 발생한다. 전압(315)을 제거하면, 전하량 상태(305-a)는 전압이 0인 상태에서 전하량 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 전하량 상태(310)는 순 음의 전압(325)을 인가하는 것에 의해 기록되며, 이는 전하량 상태(310-a)를 초래한다. 음의 전압(325)을 제거한 후, 전하량 상태(310-a)는 전압이 0인 상태에서 전하량 상태(310)에 도달할 때까지 경로(330)를 따른다. 전하량 상태(305-a 및 310-a)는 또한 잔존 분극(Pr) 값으로도 지칭될 수 있는데, 즉 외부 바이어스(예를 들어, 전압)를 제거할 때 유지되는 분극(또는 전하)으로 지칭될 수도 있다. 보자력 전압은 전하(또는 분극)가 0인 전압이다. 전하량 상태의 분극 값은 메모리 셀의 열화로 인해 시간에 따라 변할 수 있다. 열화는 메모리 셀에 의해 저장된 데이터에 도입된 에러의 수를 증가시킬 수 있다.
강유전성 커패시터의 저장된 상태를 판독하거나 감지하기 위해, 전압이 커패시터에 걸쳐 인가될 수 있다. 이에 응답하여, 저장된 전하량(Q)이 변하고 변하는 정도는 초기 전하량 상태에 의존하는데, 즉, 최종 저장된 전하량(Q)은 전하량 상태(305-b 또는 310-b)가 초기에 저장되었는지 여부에 의존한다. 예를 들어, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 전하량 상태(305-b 및 310-b)를 도시한다. 전압(335)은 도 2를 참조하여 논의된 커패시터에 걸쳐 인가될 수 있다. 다른 경우에, 고정 전압이 셀 플레이트에 인가될 수 있고, 양의 전압으로 도시되어 있지만, 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 전하량 상태(305-b)는 경로(340)를 따를 수 있다. 마찬가지로, 전하량 상태(310-b)가 초기에 저장되었다면, 전하량 상태는 경로(345)를 따른다. 전하량 상태(305-c) 및 전하량 상태(310-c)의 최종 위치는 특정 감지 방식 및 회로부를 포함하는 요인의 수에 의존한다.
일부 경우에, 최종 전하량은 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스에 의존할 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되면, 디지트 라인의 전압은 고유 커패시턴스로 인해 상승할 수 있다. 따라서 감지 구성 요소에서 측정된 전압은 전압(335)과 동일하지 않을 수 있고 대신 디지트 라인의 전압에 의존할 수 있다. 히스테리시스 곡선(300-b) 상의 최종 전하량 상태(305-c 및 310-c)의 위치는 디지트 라인의 커패시턴스에 의존할 수 있고 부하-라인 분석을 통해 결정될 수 있는데, 즉, 전하량 상태(305-c 및 310-c)는 디지트 라인 커패시턴스에 대해 규정될 수 있다. 그 결과, 커패시터의 전압, 예를 들어, 전압(350) 또는 전압(355)은 상이할 수 있고 커패시터의 초기 상태에 의존할 수 있다.
디지트 라인 전압을 참조 전압과 비교하는 것에 의해, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터에 걸친 최종 전압, 즉 전압(350) 또는 전압(355), 즉 (전압(335) - 전압(350)) 또는 (전압(335) - 전압(355)) 사이의 차이일 수 있다. 저장된 논리 상태를 결정하기 위해, 참조 전압의 크기가 2개의 가능한 디지트 라인 전압의 2개의 가능한 전압 사이에 있도록, 즉, 디지트 라인 전압이 참조 전압보다 더 높거나 더 낮은 경우, 참조 전압이 생성될 수 있다. 예를 들어, 참조 전압은 두 전압의 평균((전압(335) - 전압(350)) 및 (전압(335) - 전압(355)))일 수 있다. 감지 구성 요소에 의해 비교할 때, 감지된 디지트 라인 전압은 참조 전압보다 더 높거나 더 낮은 것으로 결정될 수 있고, 강유전성 메모리 셀(즉, 논리 0 또는 1)의 저장된 논리 값이 결정될 수 있다.
위에서 논의된 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀을 판독하는 것은 저장된 논리 상태를 열화시키거나 파괴할 수 있다. 그러나, 강유전성 메모리 셀은 판독 동작 후에 초기 논리 상태를 유지할 수 있다. 예를 들어, 전하량 상태(305-b)가 저장되면, 전하량 상태는 판독 동작 동안 경로(340)를 따라 전하량 상태(305-c)로 진행될 수 있으며, 전압(335)을 제거한 후에 전하량 상태는 반대 방향으로 경로(340)를 따르는 것에 의해 초기 전하량 상태(305-b)로 복귀될 수 있다.
히스테리시스 곡선(300-b)은 저장된 전하량 상태(305 a 및 310-a)를 판독하는 일례를 도시한다. 판독 전압(335)은 예를 들어 도 2를 참조하여 설명된 디지트 라인(115) 및 플레이트 라인(210)을 통한 전압차로서 인가될 수 있다. 히스테리시스 곡선(300-b)은 판독 전압(335)이 음의 전압차(Vcap)인 경우 (예를 들어, V하부 - V플레이트가 음인 경우) 판독 동작을 도시할 수 있다. 커패시터에 걸친 음의 판독 전압은 "플레이트 높은 상태" 판독 동작이라고 지칭될 수 있고, 여기서 플레이트 라인(210)은 초기에 고전압으로 취해지고, 디지트 라인(115)은 초기에 저전압(예를 들어, 접지 전압)에 있다. 판독 전압(335)이 강유전성 커패시터(205) 양단에 음의 전압으로 도시되어 있지만, 대안적인 동작에서, 판독 전압은 강유전성 커패시터(205) 양단에 걸쳐 양의 전압일 수 있으며, 이는 "플레이트 낮은 상태" 판독 동작으로 지칭될 수 있다.
메모리 셀(105)이 (예를 들어, 도 2를 참조하여 설명된 선택 구성 요소(250)를 활성화하는 것에 의해) 선택될 때 판독 전압(335)은 강유전성 커패시터(205)에 걸쳐 인가될 수 있다. 판독 전압(335)을 강유전성 커패시터(205)에 인가하면, 전하는 디지트 라인(115) 및 플레이트 라인(210)을 통해 강유전성 커패시터(205)로 흐르거나 강유전성 커패시터 밖으로 흐를 수 있고, 강유전성 커패시터(205)가 전하량 상태(305-a)(예를 들어, 논리 1)에 있는지 또는 전하량 상태(310-a)(예를 들어, 논리 0)에 있는지 여부에 따라 상이한 전하량 상태가 발생할 수 있다. 도 4를 참조하여 더 설명된 바와 같이, 예시적인 히스테리시스 곡선과 관련된 다양한 특성 및 다른 동작은 자가-참조 메모리 디바이스 및 방법 및 기법의 다양한 실시예에 관한 것이다.
도 4는 본 발명의 다양한 실시예에 따른 자가-참조 메모리 디바이스와 관련된 히스테리시스 곡선(400)의 일례를 도시한다. 히스테리시스 곡선(400)은 일부 방식으로 열화된(예를 들어, 임프린트에 의해 열화된) 예시적인 강유전성 메모리 셀과 관련된 양태를 도시한다. 히스테리시스 곡선(400)은 전압차(V)의 함수로서 강유전성 커패시터(예를 들어, 도 2의 커패시터(205))에 저장된 전하량(Q)을 도시한다. 히스테리시스 곡선(400)은 도 3을 참조하여 설명된 히스테리시스 곡선(300-a 및 300-b)의 일례일 수 있다.
시간이 지남에 따라, 강유전성 메모리 셀은 열화될 수 있다. 열화의 유형 및 열화의 심각성은 강유전성 메모리 셀의 수명을 결정할 수 있다. 열화 유형은 탈분극, 임프린트 및 다른 유형을 포함할 수 있다. 탈분극에 의한 열화는 각 전하량 상태(405, 410)의 분극 레벨이 감소되는 상황과 관련이 있다. 탈분극에 의한 이러한 열화는 히스테리시스 곡선에서 하나 이상의 전하량 상태(405, 410)가 0의 전하량 상태에 더 가깝게 위치되는 것으로 표시될 수 있다.
임프린트에 의한 열화는 강유전성 메모리 셀 내의 강유전성 커패시터가 분극의 반전에 저항하게 될 수 있는 상황에 관한 것이다. 이러한 상황에서, 강유전성 메모리 셀을 다른 전하량 상태(예를 들어, 전하량 상태(405))로 분극시키는 것보다 강유전성 메모리 셀을 하나의 전하량 상태(예를 들어, 전하량 상태(410))로 분극시키는 것이 더 쉬울 수 있다. 임프린트에 의한 이러한 열화는 히스테리시스 곡선에서 히스테리시스 곡선이 좌향 이동되거나 또는 우향 이동되는 것으로 표시될 수 있다.
예를 들어, 히스테리시스 곡선(400)은 히스테리시스 곡선의 우향 이동으로 임프린트에 의한 열화를 나타낸다. 이러한 예에서, 전하량 상태(410)의 반복된 저장은 강유전성 커패시터가 전하량 상태(410)로 "임프린트"되게 할 수 있다. 이와 같이, 강유전성 커패시터를 전하량 상태(410)로 분극시키는데 필요한 전압(415)의 양은 강유전성 커패시터를 전하량 상태(405)로 분극시키는데 필요한 전압(420)의 양보다 더 적을 수 있다. 임프린트에 의한 열화는 데이터를 전하량 상태(405)로 판독하거나 기록하는 것을 더 어렵게 할 수 있다. 다양한 유형의 열화를 보상하는 자가-참조 강유전성 메모리 셀에 대한 기법 및 실시예가 본 명세서에 제공된다.
도 5는 본 발명의 다양한 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 메모리 회로(500)의 일례를 도시한다. 메모리 회로(500)는 도 1 및 도 2를 참조하여 설명된 메모리 디바이스(100)의 일례일 수 있다.
메모리 회로(500)는 자가-참조 강유전성 메모리 디바이스의 예일 수 있다. 일부 메모리 디바이스에서, 감지 구성 요소(예를 들어, 감지 구성 요소(125))는 메모리 셀의 커패시터에 저장된 전하량을 나타내는 신호를 참조 신호와 비교하는 것에 의해 메모리 셀에 저장된 논리 상태를 결정할 수 있다. 자가-참조 메모리 디바이스에서, 참조 신호는 메모리 셀을 사용하여 생성될 수 있다. 다른 메모리 디바이스에서, 참조 신호는 메모리 셀과 다른 구성 요소를 사용하여 생성될 수 있다.
메모리 셀이 (예를 들어, 탈분극 또는 임프린트에 의해) 열화되면, 메모리 셀 커패시터에 저장된 전하량을 나타내는 신호는 참조 신호에 비해 변할 수 있다. 이것이 발생하는 경우 예상 감지 창이 변경될 수 있으므로 판독 및 기록 에러가 증가할 수 있다.
일부 자가-참조 메모리 디바이스에서, 참조 신호는 메모리 셀에 기초하여 생성되기 때문에, 때때로 열화로 인해 메모리 셀의 특성이 변함에 따라 참조 신호 및 상태 신호는 변할 수 있다. 이와 같이, 메모리 디바이스의 특성이 시간이 지남에 따라 (예를 들어, 열화로 인해) 변함에 따라, 상태 신호 및 참조 신호는 메모리 셀의 노화에 따라 변하기 때문에(예를 들어, 임프린트에 의한 열화는 두 신호에 영향을 미친다), 자가-참조 셀은 독립적으로 참조된 셀보다 더 적은 에러를 경험할 수 있다.
메모리 회로(500)는 액세스 동작 동안 메모리 셀로부터 2Pr을 추출하는 자가-참조 강유전성 메모리 디바이스의 일례일 수 있다. 메모리 회로(500)는 다른 양태들 중에서도 특히 액세스 동작(예를 들어, 판독 동작, 기록 동작)에 사용되는 구성 요소를 도시한다.
메모리 회로(500)는 메모리 셀(502), 감지 구성 요소(504), 상태 신호 회로(506), 참조 신호 회로(508) 및 플레이트 라인 구동 회로(510)를 포함할 수 있다. 메모리 회로(500)의 다양한 구성 요소는 액세스 동작의 제1 시간 기간 동안 생성된 상태 신호 및 액세스 동작의 제2 시간 기간 동안 생성된 참조 신호에 기초하여 메모리 셀(502)에 저장된 논리 상태를 결정하도록 구성될 수 있다. 일부 예에서, 메모리 회로(500)는 상태 신호 회로(506)에 의해 강유전성 커패시터로부터 추출된 전하에 기초하여, 참조 신호 회로(508)에 의해 생성된 참조 신호에 기초하여, 또는 이들 둘 모두에 기초하여 논리 상태를 결정하도록 구성될 수 있다.
메모리 회로(500)는 또한 디지트 라인(512), 워드 라인(514) 및 플레이트 라인(516)을 포함할 수 있다. 메모리 셀(502)은 디지트 라인(512), 워드 라인(514) 및/또는 플레이트 라인(516)과 결합될 수 있다. 메모리 셀(502)은 셀 커패시터(518) 및 선택 구성 요소(520)를 포함할 수 있다. 셀 커패시터(518)는 논리 상태를 나타내는 전하량을 저장하도록 구성될 수 있다. 셀 커패시터(518)는 도 2를 참조하여 설명된 커패시터(205)의 일례일 수 있다. 메모리 셀(502)은 메모리 셀의 어레이(도시되지 않음)의 일부일 수 있다.
선택 구성 요소(520)는 워드 라인(514)을 사용하여 메모리 제어기에 의해 통신되는 워드 라인 신호(522)에 기초하여 셀 커패시터(518)를 디지트 라인(512)과 선택적으로 결합시키도록 구성될 수 있다. 선택 구성 요소(520)는 트랜지스터(예를 들어, n형, p형)와 같은 스위칭 구성 요소의 일례일 수 있다. 워드 라인(514)은 선택 구성 요소(520)의 게이트와 결합될 수 있다. 선택 구성 요소(520)가 활성화될 때, 디지트 라인(512)과 플레이트 라인(516) 사이의 전압차는 논리 커패시터가 셀 커패시터(518)로부터 판독되게 하거나, 논리 상태가 셀 커패시터(518)에 기록되게 하거나, 셀 커패시터(518)가 사전 충전되게 하거나, 또는 이들의 조합이 수행되게 할 수 있다. 선택 구성 요소(520)는 도 2를 참조하여 설명된 선택 구성 요소(220)의 일례일 수 있다.
감지 구성 요소(504)는 메모리 셀(502)의 저장된 상태를 결정하도록 구성될 수 있다. 일부 실시예에서, 감지 구성 요소(504)는 메모리 셀(502)에 저장된 전하량을 나타내는 상태 신호를 참조 신호와 비교하는 것에 의해 메모리 셀(502)에 저장된 상태를 결정할 수 있다. 상태 신호가 참조 신호보다 더 큰 경우, 감지 구성 요소(504)는 제1 논리 상태가 메모리 셀(502)에 저장되어 있다고 결정할 수 있다. 상태 신호가 참조 신호보다 더 작은 경우, 감지 구성 요소(504)는 제1 논리 상태와 다른 제2 논리 상태가 메모리 셀(502)에 저장되어 있다고 결정할 수 있다. 감지 구성 요소(504)는 도 1 및 도 2를 참조하여 설명된 감지 구성 요소(125)의 일례일 수 있다.
감지 구성 요소(504)는 메모리 셀(502)과 관련된 상태 노드(526)와 결합된 제1 노드(524), 및 메모리 셀(502)과 관련된 참조 노드(530)와 결합된 제2 노드(528)를 포함할 수 있다. 감지 구성 요소(504)는 상태 노드(526) 및/또는 참조 노드(530)로부터 감지 구성 요소를 선택적으로 분리시키기 위해 제1 분리 스위칭 구성 요소(532) 및 제2 분리 스위칭 구성 요소(534)를 포함할 수 있다. 스위칭 구성 요소(532, 534)는 두 구성 요소들 사이의 전기적 연결을 선택적으로 수립하는 트랜지스터 또는 다른 유형의 전자 스위치의 예일 수 있다. 감지 구성 요소(504)는 전압원(536)(예를 들어, Vmsa, Vdd, Vcc) 및/또는 접지(538)와 선택적으로 결합될 수 있다. 접지(538)는 일부 실시예에서 가상 접지(예를 들어, Vss, Vee)의 일례일 수 있다. 일부 경우에, 제1 노드(524)는 디지트 라인(512)에 결합될 수 있다. 일부 경우에서, 제1 노드(524)는 상태 신호 회로(506)에 결합될 수 있다.
상태 신호 회로(506)는 판독 동작의 제1 시간 기간 동안 메모리 셀(502)로부터 논리 상태를 나타내는 전하량을 추출하도록 구성될 수 있다. 상태 신호 회로(506)는 전하 커패시터(550), 상태 노드(526) 및 스위칭 구성 요소(552)를 포함할 수 있다.
판독 동작 동안, 메모리 셀(502)에 저장된 전하량의 적어도 일부는 전하 커패시터(550)로 전달될 수 있다. 일부 예에서, 메모리 셀(502)에 저장된 전하량의 일부는 전하 커패시터(550)로 전달되고, 일부는 참조 커패시터(560)로 전달된다. 일부 예에서, 메모리 셀(502)로부터 전하 커패시터(550)로 전달된 전하량은 논리 상태를 구별하기에 충분하다. 일부 예에서, 메모리 셀(502)의 모든 전하는 전하 커패시터(550)로 전달된다. 감지 구성 요소(504)는 상태 노드(526)와 결합될 수 있다. 이와 같이, 상태 신호 회로(506)는 전하 커패시터(550)를 사용하여 상태 신호를 감지 구성 요소(504)에 송신할 수 있다. 전하 커패시터(550)는 제1 커패시터 값(예를 들어, 패럿 단위)을 포함할 수 있다. 전하 커패시터(550)는 접지(538)와 결합될 수 있다.
상태 신호 회로(506)는 스위칭 구성 요소(552)에 의해 디지트 라인(512)과 선택적으로 결합될 수 있다. 스위칭 구성 요소(552)는 메모리 제어기(예를 들어, 메모리 제어기(140))로부터 수신된 게이트 신호(554)(예를 들어, Vrefp)에 의해 제어될 수 있다. 일부 실시예에서, 스위칭 구성 요소(552)는 캐스코드의 일례일 수 있다. 일부 실시예에서, 스위칭 구성 요소(552)는 p형 트랜지스터의 일례일 수 있다. 일부 실시예에서, 스위칭 구성 요소(552)는 참조 신호 회로(508)를 디지트 라인(512)에 선택적으로 결합시키는 트랜지스터 유형과 다른 트랜지스터 유형일 수 있다.
참조 신호 회로(508)는 판독 동작의 제2 시간 기간 동안 메모리 셀(502)로부터 참조 신호를 나타내는 전하량을 추출하도록 구성될 수 있다. 일부 경우에, 제2 시간 기간은 판독 동작에서 논리 상태를 나타내는 전하량을 추출하기 위해 제1 시간 기간 후에 발생할 수 있다. 참조 신호 회로(508)는 참조 커패시터(560), 이 참조 신호 회로(508)를 디지트 라인(512)에 선택적으로 결합시키는 제1 스위칭 구성 요소(562), 제2 스위칭 구성 요소(564), 제1 2-경로 스위치(566), 제2 2-경로 스위치(568), 전압원(570), 참조 노드(530) 및/또는 Rb 노드(572)를 포함할 수 있다.
판독 동작 동안, 메모리 셀(502)은 참조 커패시터(560) 상에 참조 신호를 생성하는데 사용될 수 있다. 감지 구성 요소(504)는 참조 노드(530)와 결합될 수 있다. 이와 같이, 참조 신호 회로(508)는 참조 커패시터(560)를 사용하여 참조 신호를 감지 구성 요소(504)에 송신할 수 있다. 참조 커패시터(560)는 전하 커패시터(550)의 제1 커패시터 값과 다른 제2 커패시터 값(예를 들어, 패럿 단위)을 포함할 수 있다. 일부 경우에, 제2 커패시터 값은 제1 커패시터 값보다 더 클 수 있다. 일부 경우에, 제2 커패시터 값은 제1 커패시터 값의 2배일 수 있다. 일부 경우에, 제2 커패시터 값은 제1 커패시터 값보다 수 정수 배 더 클 수 있다. 일부 경우에, 제2 커패시터 값은 제1 커패시터 값보다 더 작을 수 있다.
참조 신호 회로(508)는 제1 스위칭 구성 요소(562)에 의해 디지트 라인(512)과 선택적으로 결합될 수 있다. 제1 스위칭 구성 요소(562)는 메모리 제어기(예를 들어, 메모리 제어기(140))로부터 수신된 게이트 신호(574)(예를 들어, Vrefn)에 의해 제어될 수 있다. 일부 예에서, 제1 스위칭 구성 요소(562)는 캐스코드의 일례일 수 있다. 일부 예에서, 제1 스위칭 구성 요소(562)는 n형 트랜지스터의 일례일 수 있다. 일부 예에서, 제1 스위칭 구성 요소(562)는 상태 신호 회로(506)의 스위칭 구성 요소(552)의 트랜지스터 유형과는 반대인 트랜지스터 유형일 수 있다. 일부 경우에, 게이트 신호(574)는 상태 신호 회로(506)에 대한 게이트 신호(554)의 보수(complement)일 수 있다. 일부 경우에, 제1 스위칭 구성 요소(562)는 p형 트랜지스터일 수 있고, 스위칭 구성 요소(552)는 n형 트랜지스터일 수 있다.
제2 스위칭 구성 요소(564)는 Rb 노드(572)를 전압원(570)에 선택적으로 결합시키도록 구성될 수 있다. 제2 스위칭 구성 요소(564)는 두 개의 전기 경로를 선택적으로 함께 결합시킬 수 있는 임의의 유형의 스위칭 구성 요소, 트랜지스터 또는 이들의 조합의 일례일 수 있다. 제2 스위칭 구성 요소(564)는 메모리 제어기(예를 들어, 메모리 제어기(140))로부터 수신된 커맨드 신호(예를 들어, 신호(SW3))에 의해 제어될 수 있다. 일부 경우에, 전압원(570)은 전압원(536)보다 더 클 수 있다. 예를 들어, 전압원(570)은 전압원(536)(예를 들어, 2Vmsa, 2Vdd, 2Vee)의 값의 2배일 수 있다.
제1 2-경로 스위치(566)는 Rb 노드(572)를 접지(538) 또는 제1 스위칭 구성 요소(562)에 선택적으로 결합시키도록 구성될 수 있다. 예를 들어, 일부 경우에, (예를 들어, 메모리 제어기(140)로부터) 제1 2-경로 스위치(566)에 대한 커맨드 신호(예를 들어, 신호(SW4))가 제1 값(예를 들어, 낮은 값, 논리 '0'으로 표시된 값)을 나타내는 경우, 제1 2-경로 스위치(566)는 Rb 노드(572)를 접지(538)에 결합시킬 수 있다. (예를 들어, 메모리 제어기(140)로부터) 제1 2-경로 스위치(566)에 대한 커맨드 신호(예를 들어, 신호(SW4))가 제2 값(예를 들어, 높은 값, 논리 '1'로 표시된 값)을 나타내는 경우, 제1 2-경로 스위치(566)는 Rb 노드(572)를 제1 스위칭 구성 요소(562)에 결합시킬 수 있다. 제1 2-경로 스위치(566)는 노드를 두 개의 상이한 전기 경로 중 하나에 선택적으로 결합시키도록 구성된 스위칭 구성 요소, 트랜지스터, 또는 다수의 스위칭 구성 요소 및/또는 트랜지스터의 조합의 일례일 수 있다. 일부 경우에, 2-경로 스위치는 노드를 2-경로 스위치에 결합된 선택 가능한 경로의 임의의 서브세트에 결합시키도록 구성될 수 있다.
제2 2-경로 스위치(568)는 참조 커패시터(560)를 전압원(570) 또는 참조 노드(530)에 선택적으로 결합시키도록 구성될 수 있다. 예를 들어, 일부 경우에, (예를 들어, 메모리 제어기(140)로부터) 제2 2-경로 스위치(568)에 대한 커맨드 신호(예를 들어, 신호 SW5)가 제1 값(예를 들어, 낮은 값, 논리 '0'으로 표시된 값)을 나타내는 경우, 제2 2-경로 스위치(568)는 참조 커패시터(560)를 참조 노드(530)에 결합시킬 수 있다. (예를 들어, 메모리 제어기(140)로부터) 제2 2-경로 스위치(568)에 대한 커맨드 신호(예를 들어, 신호 SW5)가 제2 값(예를 들어, 높은 값, 논리 '1'로 표시된 값)을 나타내는 경우, 제2 2-경로 스위치(568)는 참조 커패시터(560)를 전압원(570)에 결합시킬 수 있다. 제2 2-경로 스위치(568)는 노드를 2개의 상이한 전기 경로 중 하나에 선택적으로 결합시키도록 구성된 스위칭 구성 요소, 트랜지스터, 또는 다수의 스위칭 구성 요소 및/또는 트랜지스터의 조합의 일례일 수 있다. 일부 경우에, 2-경로 스위치는 노드를 2-경로 스위치에 결합된 선택 가능한 경로의 임의의 서브세트에 결합시키도록 구성될 수 있다.
액세스 동작 동안, 메모리 제어기(예를 들어, 메모리 제어기(140))는 제2 시간 기간 동안 참조 신호를 생성하기 위해 다양한 스위치(예를 들어, 스위칭 구성 요소(562, 564, 566, 568))에 대한 커맨드를 조정할 수 있다. 메모리 제어기는 또한 액세스 동작 동안 참조 커패시터(560)를 참조 노드(530)에 선택적으로 결합시킬 수 있다. 참조 신호 회로(508)의 동작의 세부 사항은 다른 도면 중에서 특히 도 6을 참조하여 보다 상세하게 설명된다.
플레이트 라인 구동 회로(510)는 메모리 셀(502)의 액세스 동작 동안 플레이트 라인(516)을 구동하도록 구성될 수 있다. 플레이트 라인(516)의 값은 액세스 동작 동안 상태 신호 및 참조 신호를 생성하는데 사용될 수 있다. 예를 들어, 플레이트 라인 구동 회로(510)는 제1 시간 기간 동안 플레이트 라인(516)을 높은 상태로 구동하여 상태 신호를 생성할 수 있고, 제2 시간 기간 동안 플레이트 라인(516)을 낮은 상태로 구동하여 참조 신호를 생성할 수 있다.
플레이트 라인 구동 회로(510)는 메모리 제어기(예를 들어, 메모리 제어기(140))로부터 수신된 플레이트 구동기 신호(582)에 의해 구동되는 인버터(580), 커패시터(584), 제1 스위칭 구성 요소(586) 및 제2 스위칭 구성 요소(588)를 포함할 수 있다.
제1 스위칭 구성 요소(586)는 메모리 제어기(예를 들어, 메모리 제어기(140))로부터 수신된 커맨드 신호(예를 들어, 신호(SW1))에 기초하여 플레이트 라인(516)을 전압원(536)에 선택적으로 결합시키도록 구성될 수 있다. 제1 스위칭 구성 요소(586)는 2개의 전기 경로를 선택적으로 함께 결합시킬 수 있는 임의의 유형의 스위칭 구성 요소, 트랜지스터 또는 이들의 조합의 일례일 수 있다.
제2 스위칭 구성 요소(588)는 메모리 제어기(예를 들어, 메모리 제어기(140))로부터 수신된 커맨드 신호(예를 들어, 신호(SW0))에 기초하여 플레이트 라인(516)을 접지(538)에 선택적으로 결합시키도록 구성될 수 있다. 제2 스위칭 구성 요소(588)는 2개의 전기 경로를 선택적으로 함께 결합시킬 수 있는 임의의 유형의 스위칭 구성 요소, 트랜지스터 또는 이들의 조합의 일례일 수 있다.
액세스 동작 동안, 메모리 제어기(예를 들어, 메모리 제어기(140))는 액세스 동작 동안 다양한 구동기(예를 들어, 플레이트 구동기 신호(582)) 및 스위치(예를 들어, 스위칭 구성 요소(586, 588))에 대한 커맨드를 조정하여 플레이트 라인 신호를 생성할 수 있다. 플레이트 라인 구동 회로(510)의 동작의 세부 사항은 도 6을 참조하여 보다 상세하게 설명된다.
메모리 회로(500)는 또한 액세스 동작 동안 디지트 라인(512)을 전압원(536)에 선택적으로 결합시키는 스위칭 구성 요소(590)를 포함할 수 있다. 스위칭 구성 요소(590)는 메모리 제어기(예를 들어, 메모리 제어기(140))로부터 수신된 커맨드 신호(예를 들어, 신호(SW2))에 의해 제어될 수 있다.
도 6은 본 발명의 다양한 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 타이밍도(600)의 일례를 도시한다. 타이밍도(600)는 제1 타이밍도(605) 및 제2 타이밍도(610)를 포함한다. 제1 타이밍도(605)는 액세스 동작 동안 도 5를 참조하여 설명된 메모리 회로(500)의 노드의 전압 값을 도시한다. 제2 타이밍도(610)는 액세스 동작 동안 메모리 회로(500)에 사용되는 커맨드 신호의 논리 값을 도시한다. 제2 타이밍도(610)에 도시된 논리 값은 특정 전압 값을 나타내지 않고 대신 예시적이다. 커맨드 신호와 관련된 특정 전압 값은 커맨드 신호를 수신하는 구성 요소의 특성 및 메모리 회로(500)의 전체 구조에 기초하여 결정될 수 있음을 이해해야 한다.
타이밍도(600)에 도시된 신호는 도 5를 참조하여 설명된 메모리 회로(500)의 구성 요소에 대응한다. 디지트 라인 신호(640)는 액세스 동작 동안 디지트 라인(512) 상의 신호에 대응할 수 있다. 워드 라인 신호(645)는 워드 라인 신호(522)에 대응할 수 있다. 플레이트 라인 신호(650)는 액세스 동작 동안 플레이트 라인(516) 상의 신호에 대응할 수 있다. 상태 신호(655)는 액세스 동작 동안 상태 노드(526) 상의 신호에 대응할 수 있다. 참조 신호(660)는 액세스 동작 동안 참조 노드(530) 상의 신호에 대응할 수 있다. Rb 노드 신호(665)는 액세스 동작 동안 Rb 노드(572) 상의 신호에 대응할 수 있다. 커맨드 신호(예를 들어, Vrefp, Vrefn, PL 구동기, SW0, SW1, SW2, SW3, SW4, SW5)는 메모리 회로(500) 내에 지시된 다양한 구성 요소(예를 들어, 스위칭 구성 요소(552, 562, 564, 566, 568, 586, 588, 590) 및 플레이트 라인 구동 회로(510))에 대응할 수 있다.
메모리 회로(500)의 커맨드 신호 또는 다른 양태와 관련된 구성 요소가 수정되면, 대응하는 커맨드 신호도 수정될 수 있음을 이해해야 한다. 예를 들어, 스위칭 구성 요소가 p형 트랜지스터로부터 n형 트랜지스터로 수정되면, 대응하는 커맨드 신호의 변화도 또한 구현될 수 있다.
타이밍도(600)는 메모리 회로(500)에 의해 실행되는 판독 동작을 나타낼 수 있다. 판독 동작은 복수의 시간 기간을 포함할 수 있다. 바이어스 시간 기간(615)은 판독 동작 동안 메모리 셀(502)을 준비하도록 구성될 수 있다. 상태 신호 시간 기간(620)은 상태 신호(655)를 생성하도록 구성될 수 있다. 참조 신호 시간 기간(625)은 참조 신호(660)를 생성하도록 구성될 수 있다. 발사(fire) 감지 구성 요소 시간 기간(630)은 감지 구성 요소(504)를 활성화하고, 상태 신호(655) 및 참조 신호(660)에 기초하여 메모리 셀(502)에 저장된 논리 상태를 결정하도록 구성될 수 있다. 리셋 시간 기간(635)은 액세스 동작이 완료된 후 메모리 셀(502)을 리셋하도록 구성될 수 있다. 일부 경우에, 리셋 시간 기간(635)은 또한 메모리 셀(502)로부터 판독된 논리 상태를 메모리 셀에 다시 기록하는 라이트백(write-back) 동작(도시되지 않음)을 포함할 수 있다. 이것은 일부 판독 동작이 메모리 셀(502)(예를 들어, 강유전성 메모리 기술)에 저장된 논리 상태를 파괴할 수 있기 때문에 수행될 수 있다.
시각(t0)에서, 메모리 제어기는 메모리 셀(502)에 액세스 동작(예를 들어, 판독 동작)을 수행하기로 결정할 수 있다. 시간(t0)에서, 메모리 셀(502)은 메모리 회로(500)의 다양한 스위치 및 스위칭 구성 요소의 활성화/비활성화에 기초하여 안정된 저장 상태에 있을 수 있다. 예를 들어, 상태 신호 회로(506) 및 참조 신호 회로(508)는 스위칭 구성 요소(552, 562)가 시간(t0)에서 개방 위치에 있는 것에 기초하여 디지트 라인(512)으로부터 분리될 수 있다. 메모리 회로(500)의 다른 양태는 시간(t0)에서의 커맨드 신호의 값에 기초하여 결정될 수 있지만, 여기서 논의되지는 않는다. 다른 예에서, 스위칭 구성 요소(586, 590)는 플레이트 라인(516)과 디지트 라인(512)을 각각 전압원(536)(예를 들어, Vmsa)에 결합시킬 수 있다. 이러한 예에서, 디지트 라인(512)과 플레이트 라인(516)은 액세스 동작이 시작되기 전과 동일한 전압 레벨(예를 들어, V판독)로 바이어싱될 수 있다. 디지트 라인 신호(640)와 플레이트 라인 신호(650) 사이의 오프셋은 신호를 보다 쉽게 판독할 수 있도록 하기 위해 도시된다.
바이어스 시간 기간(615) 동안, 참조 커패시터(560)는 디지트 라인(512) 및 플레이트 라인의 전압 레벨(예를 들어, V판독)보다 더 높은 전압 레벨(예를 들어, 2V판독)로 충전될 수 있다. 이를 달성하기 위해 스위칭 구성 요소(564, 568)는 참조 커패시터(560)의 두 플레이트를 전압원(570)에 결합시킬 수 있다.
시간(t1)에서, 메모리 제어기는 디지트 라인(512) 및 플레이트 라인(516)을 전압원(536)으로부터 분리할 수 있다. 메모리 제어기는 분리를 달성하기 위해 스위칭 구성 요소(586, 590)를 개방하도록 신호(SW1 및 SW2)를 수정할 수 있다.
시간(t2)에서, 메모리 제어기는 상태 신호 회로(506)를 디지트 라인(512)에 결합시킬 수 있다. 메모리 제어기는 스위칭 구성 요소(552)가 상태 신호 회로(506)를 디지트 라인(512)에 결합시키도록 Vrefp 커맨드 신호를 수정할 수 있다. 예를 들어, 스위칭 구성 요소(552)는 p형 트랜지스터일 수 있으므로, 메모리 제어기는 Vrefp 신호를 높은 상태로부터 낮은 상태로 가도록 수정할 수 있다. 일부 경우에, Vrefp 커맨드 신호의 높은 값은 2Vmsa와 동일할 수 있다. 일부 경우에, Vrefp 커맨드 신호의 낮은 값은 디지트 라인(512)(예를 들어, Vdl)의 전압 레벨로부터 스위칭 구성 요소(552)(예를 들어, Vth)의 임계 전압을 뺀 것과 동일할 수 있다. 상태 신호 회로(506)를 디지트 라인(512)에 결합시키는 것은 액세스 동작의 상태 신호 시간 기간(620)의 시작일 수 있다.
시간(t3)에서, 메모리 제어기는 메모리 셀(502)을 디지트 라인(512)에 결합시킬 수 있고, 플레이트 라인(516)을 더 높은 전압 레벨로 바이어싱시키기 시작할 수 있다. 메모리 셀(502)을 디지트 라인(512)에 결합시키기 위해, 메모리 제어기는 워드 라인 신호(645)를 높은 상태(예를 들어, 2V판독보다 더 높은 전압 레벨)로 송신할 수 있다. 메모리 셀(502)을 디지트 라인(512)에 결합시키는 것은 전압 레벨(V판독) 주위로 디지트 라인 신호(640)를 섭동시킬 수도 있다.
메모리 셀(502)을 디지트 라인(512)에 결합시키는 것은 또한 메모리 셀(502)의 셀 커패시터(518)에 저장된 전하량에 기초하여 상태 신호(655)를 상승시킬 수 있다. 메모리 셀(502) 및 상태 신호 회로(506)는 모두 디지트 라인(512)에 결합되므로, 셀 커패시터(518)는 셀 커패시터(518)에 저장된 전하량의 적어도 일부에 기초하여 전하 커패시터(550)를 충전할 수 있다. 이러한 방식으로, 전하 커패시터(550)는 셀 커패시터(518)로부터 논리 상태를 추출할 수 있고, 따라서 액세스 동작의 다른 부분 동안 논리 상태를 저장할 수 있다. 도시된 예에서, 상태 신호(655)는 (예를 들어, 참조 신호(660)보다 더 큰) 제1 값으로 안정된다. 다른 상황에서, 상태 신호(655)는 (예를 들어, 참조 신호(660)보다 더 작은) 제1 값과는 다른 제2 값으로 안정될 수 있음을 이해해야 한다.
메모리 제어기는 또한 플레이트 라인 구동기 커맨드 신호를 높은 상태로부터 낮은 상태로 변경할 수 있다. 플레이트 라인 구동기 커맨드 신호가 낮은 상태로 가면, 인버터(580)는 신호를 높은 상태이도록 변환할 수 있다. 커패시터(584)는 인버터(580)로부터의 높은 신호에 기초하여 높은 값으로 충전하기 시작할 수 있다. 시간(t4)에서, 플레이트 라인 신호(650)는 (예를 들어, V판독으로부터 2V판독으로) 전압 레벨이 증가하는 것이 보이기 시작할 수 있다. 시간(t5)에서, 플레이트 라인 신호(650)는 플레이트 라인 구동 커맨드 신호가 낮은 상태인 것에 기초하여 더 높은 바이어스 레벨(예를 들어, 2V판독)로 안정될 수 있다. 시간(t6)에서, 메모리 제어기는 참조 신호 회로의 Rb 노드(372)를 전압원(370)으로부터 분리할 수 있다.
시간(t7)에서, 메모리 제어기는 상태 신호 회로(506)를 디지트 라인(512)으로부터 분리할 수 있다. 메모리 제어기는 Vrefp 신호를 높은 상태로 송신하여 p형 트랜지스터인 스위칭 구성 요소(552)를 개방시킬 수 있다. 일부 경우에, 상태 신호 시간 기간(620)은 시간(t7)에서 종료될 수 있다. 다른 경우에, 상태 신호 시간 기간(620)은 시간(t8)에 있을 수 있다.
플레이트 라인 신호(650)는 시간(t7) 주위에서 2V판독으로부터 다른 더 낮은 전압 레벨로 감소하기 시작할 수 있다. 상태 신호 회로(506)가 디지트 라인(512)으로부터 분리될 때, 플레이트 라인 구동 회로(510)는 여전히 메모리 셀(502)을 통해 디지트 라인(512)에 연결될 수 있다. 일부 경우에, 디지트 라인 신호(640)는 V판독에 있거나 또는 그 근처에 있고 플레이트 라인 신호(650)는 2V판독에 있거나 또는 그 근처에 있기 때문에, 플레이트 라인 신호(650)는 디지트 라인(512)에 결합되는 것에 기초하여 감소할 수 있다.
시간(t8)에서, 메모리 제어기는 참조 신호 회로(508)를 디지트 라인(512)에 결합시킬 수 있다. 메모리 제어기는 스위칭 구성 요소(562)가 참조 신호 회로(508)를 디지트 라인(512)에 결합시키도록 Vrefn 커맨드 신호를 수정할 수 있다. 예를 들어, 스위칭 구성 요소(562)는 n형 트랜지스터일 수 있으므로, 메모리 제어기는 Vrefn 신호를 낮은 상태로부터 높은 상태로 가도록 수정할 수 있다. 일부 경우에, Vrefn 커맨드 신호의 낮은 값은 0볼트와 동일할 수 있다. 일부 경우에, Vrefn 커맨드 신호의 높은 값은 디지트 라인(512)의 전압 레벨(예를 들어, Vdl)에 스위칭 구성 요소(562)(예를 들어, Vth)의 임계 전압을 더한 것과 동일할 수 있다. 참조 신호 회로(508)를 디지트 라인(512)에 결합시키는 것은 액세스 동작의 참조 신호 시간 기간(625)을 시작하는 것일 수 있다.
시간(t9)에서, 메모리 제어기는 플레이트 라인(516)을 접지(538)에 결합시켜 플레이트 라인 신호(650)를 훨씬 더 낮은 상태(예를 들어, 접지 또는 0볼트)로 구동할 수 있다. 메모리 제어기는 SW0 신호를 높은 상태로 송신하여 제2 스위칭 구성 요소(588)를 활성화시켜 플레이트 라인(516)과 접지(538) 사이의 회로를 폐쇄시킬 수 있다.
시간(t10)에서, 플레이트 라인 신호(650)는 초기화된 전압 레벨보다 더 작은 전압 레벨(예를 들어, 0볼트는 V판독보다 더 작음)에서 안정될 수 있다. 종종 시간(t8)과 시간(t11) 사이에서, 참조 커패시터(560)는 메모리 셀(502)에 기초하여 참조 신호(660)를 발생시킨다. 참조 신호 시간 기간(625) 동안, Rb 노드(572)의 전압 레벨은 참조 노드(530)의 전압 레벨과 다를 수 있다.
시간(t11)에서, 메모리 제어기는 디지트 라인(512)으로부터 참조 신호 회로(508)를 분리할 수 있다. 참조 신호 회로(508)를 분리하기 위해, 메모리 제어기는 Vrefn 신호를 낮은 상태로 송신하는 것에 의해 스위칭 구성 요소(562)를 비활성화할 수 있다. 참조 신호 회로(508)가 디지트 라인(512)으로부터 분리될 때 참조 신호 시간 기간(625)은 종료될 수 있다. 참조 신호(660)는 시간(t11)에서 감소하기 시작하고, 메모리 셀(502)에 저장된 논리 상태를 결정하는데 사용되는 안정된 참조 신호 값으로 안정될 수 있다.
시간(t12)에서, 메모리 제어기는 참조 커패시터(560)를 참조 노드(530)에 결합시킬 수 있다. 이 결합을 수행하기 위해, 메모리 제어기는 커맨드 신호(SW5)를 높은 상태로부터 낮은 상태로 변경할 수 있다. 커맨드 신호(SW5)가 낮은 상태인 경우, 제2 2-경로 스위치(568)는 커맨드 커패시터(SW5)가 높은 상태(예를 들어, 전압원(570))일 때와는 다른 회로(예를 들어, 참조 노드(530))에 참조 커패시터(560)를 결합시킬 수 있다.
시간(t13)에서, 메모리 제어기는 참조 커패시터(560)를 접지(538)에 결합시킬 수 있다. 이러한 방식으로, 참조 커패시터(560)는 접지(538)에 결합된 하나의 플레이트, 및 참조 노드(530)에 결합된 다른 플레이트를 가질 수 있다. 이 결합을 수행하기 위해, 메모리 제어기는 커맨드 신호(SW4)를 높은 상태로부터 낮은 상태로 변경할 수 있다. 커맨드 신호(SW4)가 낮은 상태일 때, 제1 2-경로 스위치(566)는 커맨드 커패시터(SW5)가 높은 상태(예를 들어, 스위칭 구성 요소(562))일 때와는 다른 회로(예를 들어, 접지(538))에 참조 커패시터(560)(및/또는 Rb 노드(572))를 결합시킬 수 있다. 일부 경우에, 참조 커패시터(560)가 접지될 때, 참조 신호(660)는 메모리 셀(502)의 논리 상태를 결정하는데 사용 가능한 참조 신호 레벨에서 안정화될 수 있다.
시간(t14)에서, 메모리 제어기는 감지 구성 요소(504)를 발사시키고 상태 신호(655) 및 참조 신호(660)에 기초하여 메모리 셀(502)에 저장된 논리 상태를 결정할 수 있다. 감지 구성 요소(504)는 t13 이후 임의의 시간에 활성화될 수 있다. 이러한 방식으로, t14의 정확한 타이밍은 메모리 회로(500)를 구현하는 것에 기초하여 변경될 수 있다.
시간(t15)에서, 메모리 제어기는 디지트 라인(512)으로부터 메모리 셀(502)을 분리할 수 있고, 플레이트 라인 구동기 커맨드 신호를 다시 높은 상태로 송신할 수 있다. 메모리 셀(502)을 분리하기 위해, 메모리 제어기는 워드 라인 신호(645)를 낮은 상태(예를 들어, 0볼트)로 송신하는 것에 의해 선택 구성 요소(520)를 비활성화할 수 있다. 시간(t16)에서, 메모리 제어기는 접지(538)로부터 플레이트 라인(516)을 분리할 수 있다.
시간(t17)에서 또는 이후에, 메모리 제어기는 액세스 동작(예를 들어, 판독 동작)을 완료하고 다양한 구성 요소를 휴지 상태로 리셋할 수 있다. 일부 경우에, 메모리 제어기는 메모리 셀(502)에 판독된 논리 상태 값을 라이트백하기 위해 감지 구성 요소가 활성화된 후(예를 들어, 시간(t14 이후)) 라이트백 절차를 실행할 수 있다. 라이트백 절차는 도 6의 타이밍도(600)에 도시되어 있지 않다. 다양한 동작 및 관련 타이밍 양태는 도 6을 참조하여 설명되지만, 변형 및 다른 실시예도 고려되고 본 발명의 범위 내에 속한다.
도 7은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 메모리 디바이스(705)의 블록도(700)를 도시한다. 메모리 디바이스(705)는 전자 메모리 장치로 지칭될 수 있으며, 본 명세서에 설명된 메모리 디바이스(100) 또는 메모리 회로(500)의 구성 요소의 일례일 수 있다.
메모리 디바이스(705)는 하나 이상의 메모리 셀(710), 메모리 제어기(715), 워드 라인(720), 플레이트 라인(725), 참조 생성기(730), 감지 구성 요소(735), 디지트 라인(740), 래치(745) 및 상태 신호 생성기(760)를 포함할 수 있다. 이들 구성 요소는 서로 전자 통신할 수 있고, 본 명세서에 설명된 기능 중 하나 이상의 기능을 수행할 수 있다. 일부 경우에, 메모리 제어기(715)는 바이어싱 구성 요소(750) 및 타이밍 구성 요소(755)를 포함할 수 있다. 일부 경우에, 감지 구성 요소(735)는 참조 생성기(730)로서 기능할 수 있다. 다른 경우에, 참조 생성기(730)는 선택 사항일 수 있다.
메모리 제어기(715)는 도 1 및 도 2를 참조하여 설명된 워드 라인(110), 디지트 라인(115), 감지 구성 요소(125) 및 플레이트 라인(210)의 예일 수 있는 워드 라인(720), 디지트 라인(740), 감지 구성 요소(735) 및 플레이트 라인(725)과 전자 통신할 수 있다. 메모리 디바이스(705)는 또한 참조 생성기(730), 상태 신호 생성기(760) 및 래치(745)를 포함할 수 있다. 메모리 디바이스(705)의 구성 요소는 서로 전자 통신할 수 있고, 도 1 내지 도 6을 참조하여 설명된 기능의 양태를 수행할 수 있다. 일부 경우에, 참조 생성기(730), 상태 신호 생성기(760), 감지 구성 요소(735) 및 래치(745)는 메모리 제어기(715)의 구성 요소일 수 있다.
일부 예에서, 디지트 라인(740)은 감지 구성 요소(735) 및 강유전성 메모리 셀(710)의 강유전성 커패시터와 전자 통신한다. 강유전성 메모리 셀(710)은 논리 상태(예를 들어, 제1 또는 제2 논리 상태)로 기록될 수 있다. 워드 라인(720)은 메모리 제어기(715) 및 강유전성 메모리 셀(710)의 선택 구성 요소와 전자 통신할 수 있다. 플레이트 라인(725)은 메모리 제어기(715) 및 강유전성 메모리 셀(710)의 강유전성 커패시터의 플레이트와 전자 통신할 수 있다. 감지 구성 요소(735)는 메모리 제어기(715), 디지트 라인(740), 래치(745), 참조 생성기(730) 및/또는 상태 신호 생성기(760)와 전자 통신할 수 있다. 참조 생성기(730)는 메모리 셀(710) 및/또는 메모리 제어기(715)와 전자 통신할 수 있다. 상태 신호 생성기(760)는 메모리 셀(710) 및/또는 메모리 제어기(715)와 전자 통신할 수 있다. 감지 제어 라인(765)은 감지 구성 요소(735) 및 메모리 제어기(715)와 결합될 수 있다. 이들 구성 요소는 또한 다른 구성 요소, 연결 또는 버스를 통해 상기 열거되지 않은 구성 요소에 더하여 메모리 디바이스(705)의 내부 및 외부의 다른 구성 요소와 전자 통신할 수 있다.
메모리 제어기(715)는 이들 다양한 노드에 전압을 인가하는 것에 의해 워드 라인(720), 플레이트 라인(725) 및/또는 디지트 라인(740)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성 요소(750)는 전술한 바와 같이 메모리 셀(710)을 판독하거나 기록하기 위해 메모리 셀(710)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(715)는 본 명세서에 설명된 행 디코더, 열 디코더 또는 이들 둘 다를 포함할 수 있다. 이것은 메모리 제어기(715)가 하나 이상의 메모리 셀(105)에 액세스할 수 있게 할 수 있다. 바이어싱 구성 요소(750)는 또한 감지 구성 요소(735)에 대한 참조 신호를 생성하기 위해 참조 생성기(730)에 전압을 제공할 수 있다. 추가적으로, 바이어싱 구성 요소(750)는 감지 구성 요소(735)를 동작시키기 위한 전압을 제공할 수 있다.
일부 경우에, 메모리 제어기(715)는 타이밍 구성 요소(755)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성 요소(755)는 본 명세서에서 논의되는 판독 및 기록과 같은 메모리 기능을 수행하기 위해 스위칭 및 전압인가를 위한 타이밍을 포함하여 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 구성 요소(755)는 바이어싱 구성 요소(750)의 동작을 제어할 수 있다.
참조 생성기(730)는 감지 구성 요소(735)에 대한 참조 신호를 생성하기 위한 다양한 구성 요소를 포함할 수 있다. 참조 생성기(730)는 도 5 및 도 6을 참조하여 설명된 참조 신호 회로(508)의 일례일 수 있다. 참조 생성기(730)는 참조 신호를 생성하도록 구성된 회로부를 포함할 수 있다. 일부 경우에, 참조 생성기(730)는 선택된 강유전성 메모리 셀 또는 다른 강유전성 메모리 셀(105)을 사용하여 구현될 수 있다. 감지 구성 요소(735)는 (디지트 라인(740) 및/또는 상태 신호 생성기(760)를 통해) 메모리 셀(710)로부터의 신호를 참조 생성기(730)로부터의 참조 신호와 비교할 수 있다. 논리 상태를 결정할 때, 감지 구성 요소는 출력을 래치(745)에 저장할 수 있고, 여기서 출력은 메모리 디바이스(705)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 구성 요소(735)는 래치 및 강유전성 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
상태 신호 생성기(760)는 감지 구성 요소(735)에 대한 상태 신호를 생성하기 위한 다양한 구성 요소를 포함할 수 있다. 상태 신호 생성기(760)는 도 5 및 도 6을 참조하여 설명된 상태 신호 회로(506)의 일례일 수 있다. 상태 신호 생성기(760)는 하나 이상의 메모리 셀(710)의 상태 신호를 생성하도록 구성된 회로부를 포함할 수 있다. 일부 경우에, 상태 신호 생성기(760)는 선택된 강유전성 메모리 셀 또는 다른 강유전성 메모리 셀(105)을 사용하여 구현될 수 있다. 감지 구성 요소(735)는 (디지트 라인(740) 및/또는 상태 신호 생성기(760)를 통해) 메모리 셀(710)로부터의 신호를 참조 생성기(730)로부터의 참조 신호와 비교할 수 있다. 논리 상태를 결정할 때, 감지 구성 요소는 출력을 래치(745)에 저장할 수 있고, 여기서 출력은 메모리 디바이스(705)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다.
판독 구성 요소(770)는 도 8을 참조하여 설명된 판독 구성 요소의 양태의 일례일 수 있다. 판독 구성 요소(770) 및/또는 그 다양한 서브-구성 요소 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현된 경우, 판독 구성 요소(770) 및/또는 그 다양한 서브-구성 요소 중 적어도 일부의 기능은 본 발명에 기술된 기능을 수행하도록 설계된 일반 목적 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 전계 프로그래밍 가능 게이트 어레이(FPGA) 또는 임의의 다른 프로그래밍 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 이들의 임의의 조합에 의해 실행될 수 있다. 판독 구성 요소(770) 및/또는 그 다양한 서브-구성 요소들 중 적어도 일부는 기능의 일부가 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치에서 구현되도록 분산된 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 예에서, 판독 구성 요소(770) 및/또는 그 다양한 서브-구성 요소들 중 적어도 일부는 본 발명의 다양한 실시예에 따라 별개이고 이산적인 구성 요소일 수 있다. 다른 예에서, 판독 구성 요소(770) 및/또는 그 다양한 서브-구성 요소들 중 적어도 일부는 본 발명의 다양한 실시예에 따라 I/O 구성 요소, 트랜시버, 네트워크 서버, 다른 컴퓨팅 디바이스, 본 명세서에 기술된 하나 이상의 다른 구성 요소, 또는 이들의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 다른 하드웨어 구성 요소와 결합될 수 있다.
판독 구성 요소(770)는, 디지트 라인과 결합된 상태 신호 회로에 의해, 액세스 동작의 제1 시간 기간 동안 디지트 라인 상의 제1 신호에 기초하여 강유전성 커패시터에 저장된 전하량의 적어도 일부를 수신하고, 디지트 라인과 결합된 참조 신호 회로에 의해, 제1 시간 기간 이후의 액세스 동작의 제2 시간 기간 동안 디지트 라인 상의 제2 신호에 기초한 참조 신호를 생성하고, 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호 및 참조 신호에 기초하여 강유전성 커패시터의 논리 상태를 결정할 수 있다. 판독 구성 요소(770)는 또한 액세스 동작의 제1 시간 기간 동안 디지트 라인의 전압 레벨보다 더 큰 제1 전압으로 플레이트 라인을 바이어싱시켜 강유전성 메모리 셀의 전하량의 적어도 일부를 전하 커패시터로 전달하고, 액세스 라인의 제2 시간 기간 동안 디지트 라인의 전압 레벨보다 더 작은 제2 전압으로 플레이트 라인을 바이어싱시켜 디지트 라인 상의 강유전성 메모리 셀에 의해 생성된 신호에 기초하여 참조 신호를 결정하고, 및 전하 커패시터로 전달된 전하량 및 참조 신호에 기초하여 강유전성 메모리 셀의 논리 상태를 결정할 수 있다.
도 8은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 디바이스(815)의 블록도(800)를 도시한다. 일부 예에서, 디바이스(815)는 판독 구성 요소의 일례일 수 있다. 판독 구성 요소는 도 7 및 도 9를 참조하여 설명된 판독 구성 요소(770, 915)의 양태의 일례일 수 있다. 판독 구성 요소는 바이어싱 구성 요소(820), 타이밍 구성 요소(825), 감지 회로(830), 참조 신호 회로(835), 논리 상태 관리자(840), 플레이트 라인 관리자(845), 결합 관리자(850), 접지 관리자(855) 및 감지 구성 요소(860)를 포함할 수 있다. 이들 모듈 각각은 직접 또는 간접 (예를 들어, 하나 이상의 버스를 통해) 서로 통신할 수 있다.
감지 회로(830)는, 디지트 라인과 결합된 상태 신호 회로에 의해, 액세스 동작의 제1 시간 기간 동안 디지트 라인 상의 제1 신호에 기초하여 강유전성 커패시터에 저장된 전하량의 적어도 일부를 수신할 수 있다.
참조 신호 회로(835)는, 디지트 라인과 결합된 참조 신호 회로(835)에 의해, 제1 시간 기간 이후의 액세스 동작의 제2 시간 기간 동안 디지트 라인 상의 제2 신호에 기초하여 참조 신호를 생성할 수 있다.
논리 상태 관리자(840)는 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호 및 참조 신호에 기초하여 강유전성 커패시터의 논리 상태를 결정할 수 있고, 전하 커패시터 및 참조 신호로 전달된 전하량에 기초하여 강유전성 메모리 셀의 논리 상태를 결정할 수 있다.
플레이트 라인 관리자(845)는 제1 시간 기간 동안 강유전성 커패시터와 결합된 플레이트 라인을 디지트 라인의 전압 레벨보다 더 큰 제1 전압 레벨로 바이어싱시킬 수 있고, 여기서 디지트 라인 상의 제1 신호는 플레이트 라인을 바이어싱시키는 것에 기초한다. 플레이트 라인 관리자(845)는 제2 시간 기간 동안 강유전성 커패시터와 결합된 플레이트 라인을 디지트 라인의 전압 레벨보다 더 작은 제2 전압 레벨로 바이어싱시킬 수 있고, 여기서 디지트 라인 상의 제2 신호는 플레이트 라인을 바이어싱시키는 것에 기초한다. 플레이트 라인 관리자(845)는 액세스 동작의 제1 시간 기간 동안 디지트 라인의 전압 레벨보다 더 큰 제1 전압으로 플레이트 라인을 바이어싱시켜 강유전성 메모리 셀의 전하량의 적어도 일부를 전하 커패시터로 전달할 수 있다. 플레이트 라인 관리자(845)는 액세스 동작의 제2 시간 기간 동안 디지트 라인의 전압 레벨보다 더 작은 제2 전압으로 플레이트 라인을 바이어싱시켜 디지트 라인 상의 강유전성 메모리 셀에 의해 생성된 신호에 기초하여 참조 신호를 결정할 수 있다.
결합 관리자(850)는 캐스코드를 활성화하는 것에 의해 제1 시간 기간 동안 상태 신호 회로를 디지트 라인에 결합시킬 수 있다. 결합 관리자(850)는 참조 신호를 생성하기 전에 상태 신호 회로를 디지트 라인으로부터 분리할 수 있다. 결합 관리자(850)는 캐스코드를 활성화하는 것에 의해 제2 시간 기간 동안 참조 신호 회로를 디지트 라인에 결합시킬 수 있다.
결합 관리자(850)는 캐스코드를 비활성화하는 것에 의해 디지트 라인으로부터 참조 신호 회로를 분리할 수 있다. 결합 관리자(850)는 액세스 동작 동안 참조 신호 회로가 디지트 라인으로부터 분리된 후 제1 스위칭 구성 요소를 사용하여 참조 신호 회로의 참조 커패시터의 제1 노드를 감지 구성 요소의 참조 노드에 결합시킬 수 있고, 여기서 논리 상태를 결정하는 것은 참조 커패시터의 제1 노드를 참조 노드에 결합시키는 것에 기초한다. 결합 관리자(850)는 액세스 동작 동안 강유전성 커패시터를 디지트 라인에 결합시킬 수 있고, 여기서 강유전성 커패시터가 디지트 라인에 결합된 동안 제1 시간 기간 및 제2 시간 기간이 발생한다. 결합 관리자(850)는 전하 커패시터를 디지트 라인에 결합시킬 수 있고, 여기서 전하 커패시터를 디지트 라인에 결합시킨 후 플레이트 라인을 제1 전압으로 바이어싱시킨다. 플레이트 라인이 제2 전압으로 바이어싱된 동안 결합 관리자(850)는 참조 커패시터를 디지트 라인에 결합시킬 수 있다. 결합 관리자(850)는 참조 커패시터를 디지트 라인에 결합시키기 전에 디지트 라인으로부터 전하 커패시터를 분리할 수 있다.
접지 관리자(855)는 액세스 동작 동안 참조 신호 회로가 디지트 라인으로부터 분리된 후 제2 스위칭 구성 요소를 사용하여 참조 커패시터의 제2 노드를 접지할 수 있으며, 여기서 논리 상태를 결정하는 것은 참조 커패시터의 제2 노드를 접지하는 것에 기초한다.
감지 구성 요소(860)는 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호와 참조 신호를 비교하기 위해 감지 구성 요소(860)를 활성화할 수 있으며, 여기서 논리 상태를 결정하는 것은 비교하는 것에 기초한다.
도 9는 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 지원하는 디바이스(905)를 포함하는 시스템(900)을 도시한다. 디바이스(905)는 예를 들어 도 1 및 도 5 내지 도 6을 참조하여 전술한 메모리 디바이스(100) 또는 메모리 회로(500)의 구성 요소의 일례이거나 이 구성 요소를 포함할 수 있다. 디바이스(905)는 판독 구성 요소(915), 메모리 셀(920), 기본 입력/출력 시스템(BIOS) 구성 요소(925), 프로세서(930), I/O 제어기(935) 및 주변 구성 요소(940)를 포함하여, 통신을 송수신하기 위한 구성 요소를 포함하는, 양방향 음성 및 데이터 통신을 위한 구성 요소를 포함할 수 있다. 이들 구성 요소는 하나 이상의 버스(예를 들어, 버스(910))를 통해 전자 통신할 수 있다. 메모리 셀(920)은 본 명세서에 기술된 바와 같은 정보를 (즉, 논리 상태의 형태로) 저장할 수 있다.
BIOS 구성 요소(925)는 다양한 하드웨어 구성 요소를 초기화하고 실행할 수 있는 펌웨어로서 동작하는 BIOS를 포함하는 소프트웨어 구성 요소이다. BIOS 구성 요소(925)는 또한 프로세서와 다양한 다른 구성 요소, 예를 들어, 주변 구성 요소, 입력/출력 제어 구성 요소 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(925)는 판독 전용 메모리, 플래시 메모리 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(930)는 지능형 하드웨어 디바이스(예를 들어, 일반 목적 프로세서, DSP, 중앙 처리 유닛(CPU), 마이크로제어기, ASIC, FPGA, 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성 요소, 이산 하드웨어 구성 요소 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(930)는 메모리 제어기를 사용하여 메모리 디바이스를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(930)에 통합될 수 있다. 프로세서(930)는 다양한 기능(예를 들어, 자가-참조 메모리 디바이스를 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.
I/O 제어기(935)는 디바이스(905)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(935)는 또한 디바이스(905)에 통합되지 않은 주변 기기를 관리할 수 있다. 일부 경우에, I/O 제어기(935)는 외부 주변 기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(935)는 iOS
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, 안드로이드(ANDROID)
Figure 112020026790516-pct00002
, MS-DOS
Figure 112020026790516-pct00003
, MS-윈도우즈(WINDOWS)
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, OS/2
Figure 112020026790516-pct00005
, 유닉스(UNIX)
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, 리눅스(LINUX)
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또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기(935)는 모뎀, 키보드, 마우스, 터치스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(935)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(935)를 통해 또는 I/O 제어기(935)에 의해 제어되는 하드웨어 구성 요소를 통해 디바이스(905)와 상호 작용할 수 있다.
주변 구성 요소(940)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스에 대한 인터페이스를 포함할 수 있다. 예로는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(universal serial bus: USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 카드 슬롯, 예를 들어, 주변 구성 요소 상호 연결부(Peripheral Component Interconnect: PCI) 또는 가속 그래픽 포트(Accelerated Graphics Port: AGP) 슬롯을 포함할 수 있다.
입력(945)은 디바이스(905) 또는 그 구성 요소에 입력을 제공하는 디바이스 또는 디바이스(905) 외부의 신호를 나타낼 수 있다. 이것은 다른 디바이스와 또는 다른 디바이스들 간의 사용자 인터페이스 또는 인터페이스를 포함할 수 있다. 일부 경우에, 입력(945)은 I/O 제어기(935)에 의해 관리될 수 있고, 주변 구성 요소(940)를 통해 디바이스(905)와 상호 작용할 수 있다.
출력(950)은 또한 디바이스(905) 또는 그 구성 요소들 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스 또는 디바이스(905) 외부의 신호를 나타낼 수 있다. 출력(950)의 예로는 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(950)은 주변 구성 요소(들)(940)를 통해 디바이스(905)와 인터페이스하는 주변 요소일 수 있다. 일부 경우에, 출력(950)은 I/O 제어기(935)에 의해 관리될 수 있다.
일례에서, 메모리 디바이스(905) 또는 시스템(900)은 전하량을 저장하고 디지트 라인과 결합된 강유전성 메모리 셀, 상기 디지트 라인과 선택적으로 결합된 상태 신호 회로로서, 디지트 라인의 제1 신호에 기초하여 강유전성 메모리 셀로부터 전하량의 적어도 일부를 추출하도록 구성된 상기 상태 신호 회로, 및 상기 디지트 라인과 선택적으로 결합된 참조 신호 회로로서, 상기 제1 신호와 상이한 디지트 라인의 제2 신호에 적어도 부분적으로 기초하여 참조 신호를 생성하도록 구성된 상기 참조 신호 회로를 포함할 수 있다.
전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예는 또한 제1 노드 및 제2 노드를 갖는 감지 구성 요소를 포함할 수 있고, 제1 노드는 상태 신호 회로의 노드와 결합되고, 제2 노드는 참조 신호 회로의 노드와 결합된다. 전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예에서, 상태 신호 회로는 강유전성 메모리 셀로부터 추출된 전하량을 저장하기 위해 전하 커패시터를 포함한다. 전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예는 액세스 동작 동안 전하 커패시터를 디지트 라인에 선택적으로 결합시키는 p-mos 캐스코드를 포함할 수 있다.
전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예에서, 참조 신호 회로는 감지 회로의 전하 커패시터의 커패시터 값보다 더 클 수 있는 커패시터 값을 갖는 참조 커패시터를 포함한다. 전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예에서, 참조 커패시터의 커패시터 값은 감지 회로의 전하 커패시터의 커패시터 값의 적어도 2배일 수 있다. 전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예에서, 참조 신호 회로는 액세스 동작 동안 참조 커패시터를 디지트 라인에 선택적으로 결합시키는 n-mos 캐스코드를 포함한다.
전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예에서, 참조 신호 회로는 액세스 동작 동안 참조 커패시터를 감지 구성 요소의 참조 노드 또는 전압원에 선택적으로 결합시키는 스위칭 구성 요소를 포함한다. 전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예에서, 참조 신호 회로는 액세스 동작 동안 참조 커패시터를 n-mos 캐스코드에 선택적으로 결합시키기 위한 스위칭 구성 요소를 포함한다. 전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예는 또한 액세스 동작 동안 플레이트 라인을 복수의 전압으로 바이어싱시키도록 구성된 플레이트 라인 구동 회로를 포함할 수 있다. 전술한 메모리 디바이스(905) 또는 시스템(900)의 일부 예에서, 플레이트 라인 구동 회로는 액세스 동작 동안 플레이트 라인의 바이어스 전압을 제어하기 위한 복수의 스위칭 구성 요소를 포함한다.
디바이스(905)의 구성 요소는 다양한 기능을 수행하도록 설계된 회로부를 포함할 수 있다. 이것은 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 본 명세서에 기술된 기능을 수행하도록 구성된 다른 능동 또는 비활성 요소를 포함할 수 있다. 디바이스(905)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 디바이스, 개인용 전자 디바이스 등일 수 있다. 또는 디바이스(905)는 이러한 디바이스의 일부 또는 양태일 수 있다.
도 10은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 위한 방법(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 동작은 본 명세서에 설명된 메모리 디바이스(100) 또는 메모리 회로(500) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 7 내지 도 9를 참조하여 설명된 바와 같이 판독 구성 요소에 의해 수행될 수 있다. 일부 예에서, 메모리 디바이스(100) 또는 메모리 회로(500)는 후술하는 기능을 수행하기 위해 디바이스의 기능 요소들을 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스(100) 또는 메모리 회로(500)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태를 수행할 수 있다.
블록(1005)에서, 메모리 디바이스(100) 또는 메모리 회로(500)는, 디지트 라인과 결합된 상태 신호 회로에 의해, 액세스 동작의 제1 시간 기간 동안 디지트 라인 상의 제1 신호에 기초하여 강유전성 커패시터에 저장된 전하량의 적어도 일부를 수신할 수 있다. 블록(1005)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1005)의 동작의 양태는 도 7 내지 도 9를 참조하여 설명된 감지 회로에 의해 수행될 수 있다.
블록(1010)에서 메모리 디바이스(100) 또는 메모리 회로(500)는, 디지트 라인과 결합된 참조 신호 회로에 의해, 제1 시간 기간 이후의 액세스 동작의 제2 시간 기간 동안 디지트 라인 상의 제2 신호에 기초하여 참조 신호를 생성할 수 있다. 블록(1010)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1010)의 동작의 양태는 도 7 내지 도 9를 참조하여 설명된 참조 신호 회로에 의해 수행될 수 있다.
블록(1015)에서, 메모리 디바이스(100) 또는 메모리 회로(500)는 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호 및 참조 신호에 적어도 부분적으로 기초하여 강유전성 커패시터의 논리 상태를 결정할 수 있다. 블록(1015)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1015)의 동작의 양태는 도 7 내지 도 9를 참조하여 설명된 논리 상태 관리자에 의해 수행될 수 있다.
방법(1000)을 수행하기 위한 장치는, 디지트 라인과 결합된 상태 신호 회로에 의해, 액세스 동작의 제1 시간 기간 동안 디지트 라인 상의 제1 신호에 기초하여 강유전성 커패시터에 저장된 전하량의 적어도 일부를 수신하기 위한 수단, 디지트 라인과 결합된 참조 신호 회로에 의해, 제1 시간 기간 이후의 액세스 동작의 제2 시간 기간 동안 디지트 라인 상의 제2 신호에 기초하여 참조 신호를 생성하기 위한 수단, 및 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호 및 참조 신호에 적어도 부분적으로 기초하여 강유전성 커패시터의 논리 상태를 결정하기 위한 수단을 포함할 수 있다.
방법(1000)을 수행하기 위한 다른 장치는 메모리 셀 및 이 메모리 셀과 전자 통신하는 메모리 제어기를 포함할 수 있고, 상기 메모리 셀은, 디지트 라인과 결합된 상태 신호 회로에 의해, 액세스 동작의 제1 시간 기간 동안 디지트 라인 상의 제1 신호에 기초하여 강유전성 커패시터에 저장된 전하량의 적어도 일부를 수신할 수 있고, 디지트 라인과 결합된 참조 신호 회로에 의해, 제1 시간 기간 이후의 액세스 동작의 제2 시간 기간 동안 디지트 라인 상의 제2 신호에 기초하여 참조 신호를 생성할 수 있고, 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호 및 참조 신호에 적어도 부분적으로 기초하여 강유전성 커패시터의 논리 상태를 결정할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 캐스코드를 활성화하는 것에 의해 제1 시간 기간 동안 상태 신호 회로를 디지트 라인에 결합시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 제1 시간 기간 동안 강유전성 커패시터와 결합된 플레이트 라인을 디지트 라인의 전압 레벨보다 더 큰 제1 전압 레벨로 바이어싱시키기 위한 프로세스, 특징, 수단, 또는 명령을 더 포함할 수 있고, 여기서 디지트 라인 상의 제1 신호는 플레이트 라인을 바이어싱시키는 것에 적어도 부분적으로 기초할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 참조 신호를 생성하기 전에 디지트 라인으로부터 상태 신호 회로를 분리하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 상기 제2 시간 기간 동안 상기 강유전성 커패시터와 결합된 플레이트 라인을 상기 디지트 라인의 전압 레벨보다 더 작은 제2 전압 레벨로 바이어싱시키기 위한 프로세스, 특징, 수단, 또는 명령을 더 포함할 수 있고, 여기서 디지트 라인 상의 제2 신호는 플레이트 라인을 바이어싱시키는 것에 적어도 부분적으로 기초할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 캐스코드를 활성화하는 것에 의해 제2 시간 기간 동안 참조 신호 회로를 디지트 라인에 결합시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 캐스코드를 비활성화하는 것에 의해 디지트 라인으로부터 참조 신호 회로를 분리하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 액세스 동작 동안 참조 신호 회로가 디지트 라인으로부터 분리될 수 있는 후 제1 스위칭 구성 요소를 사용하여 참조 신호 회로의 참조 커패시터의 제1 노드를 감지 구성 요소의 참조 노드에 결합시키기 위한 프로세스, 특징, 수단, 또는 명령을 더 포함할 수 있고, 여기서 논리 상태를 결정하는 것은 참조 커패시터의 제1 노드를 참조 노드에 결합시키는 것에 적어도 부분적으로 기초할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 액세스 동작 동안 참조 신호 회로가 디지트 라인으로부터 분리될 수 있는 후에 제2 스위칭 구성 요소를 사용하여 참조 커패시터의 제2 노드를 접지하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 상기 논리 상태를 결정하는 것은 참조 커패시터의 제2 노드를 접지시키는 것에 적어도 부분적으로 기초할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호와 참조 신호를 비교하기 위해 감지 구성 요소를 활성화하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 상기 논리 상태를 결정하는 단계는 상기 비교하는 것에 적어도 부분적으로 기초할 수 있다.
전술한 방법(1000) 및 장치의 일부 예는 액세스 동작 동안 강유전성 커패시터를 디지트 라인에 결합시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 상기 제1 시간 기간 및 제2 시간 기간은 강유전성 커패시터가 디지트 라인과 결합될 수 있는 동안 발생한다.
도 11은 본 발명의 실시예에 따른 자가-참조 메모리 디바이스를 위한 방법(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 동작은 본 명세서에 설명된 메모리 디바이스(100) 또는 메모리 회로(500) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 7 내지 도 9를 참조하여 설명된 판독 구성 요소에 의해 수행될 수 있다. 일부 예에서, 메모리 디바이스(100) 또는 메모리 회로(500)는 후술하는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스(100) 또는 메모리 회로(500)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태를 수행할 수 있다.
블록(1105)에서, 메모리 디바이스(100) 또는 메모리 회로(500)는 액세스 동작의 제1 시간 기간 동안 디지트 라인의 전압 레벨보다 더 큰 제1 전압으로 플레이트 라인을 바이어싱시켜 강유전성 메모리 셀의 전하량의 적어도 일부를 전하 커패시터로 전달할 수 있다. 블록(1105)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1105)의 동작의 양태는 도 7 내지 도 9를 참조하여 설명된 플레이트 라인 관리자에 의해 수행될 수 있다.
블록(1110)에서, 메모리 디바이스(100) 또는 메모리 회로(500)는 액세스 동작의 제2 시간 기간 동안 디지트 라인의 전압 레벨보다 더 작은 제2 전압으로 플레이트 라인을 바이어싱시켜 디지트 라인 상의 강유전성 메모리 셀에 의해 생성된 신호에 적어도 부분적으로 기초하여 참조 신호를 결정할 수 있다. 블록(1110)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1110)의 동작의 양태는 도 7 내지 도 9를 참조하여 설명된 플레이트 라인 관리자에 의해 수행될 수 있다.
블록(1115)에서, 메모리 디바이스(100) 또는 메모리 회로(500)는 전하 커패시터로 전달된 전하량 및 참조 신호에 적어도 부분적으로 기초하여 강유전성 메모리 셀의 논리 상태를 결정할 수 있다. 블록(1115)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1115)의 동작의 양태는 도 7 내지 도 9를 참조하여 설명된 논리 상태 관리자에 의해 수행될 수 있다.
방법(1100)을 수행하기 위한 장치는 액세스 동작의 제1 시간 기간 동안 디지트 라인의 전압 레벨보다 더 큰 제1 전압으로 플레이트 라인을 바이어싱시켜 강유전성 메모리 셀의 전하량의 적어도 일부를 전하 커패시터로 전달하기 위한 수단, 액세스 동작의 제2 시간 기간 동안 디지트 라인의 전압 레벨보다 더 작은 제2 전압으로 플레이트 라인을 바이어싱시켜 디지트 라인 상의 강유전성 메모리 셀에 의해 생성된 신호에 적어도 부분적으로 기초하여 참조 신호를 결정하기 위한 수단, 및 상기 전하 커패시터로 전달된 전하량 및 상기 참조 신호에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀의 논리 상태를 결정하기 위한 수단을 포함할 수 있다.
방법(1100)을 수행하기 위한 다른 장치는 메모리 셀 및 상기 메모리 셀과 전자 통신하는 메모리 제어기를 포함할 수 있고, 여기서 상기 메모리 셀은 액세스 동작의 제1 시간 기간 동안 디지트 라인의 전압 레벨보다 더 큰 제1 전압으로 플레이트 라인을 바이어싱시켜 강유전성 메모리 셀의 전하량의 적어도 일부를 전하 커패시터로 전달하고, 상기 액세스 동작의 제2 시간 기간 동안 상기 디지트 라인의 전압 레벨보다 더 작은 제2 전압으로 상기 플레이트 라인을 바이어싱시켜 상기 디지트 라인 상의 상기 강유전성 메모리 셀에 의해 생성된 신호에 적어도 부분적으로 기초하여 참조 신호를 결정하고, 전하 커패시터로 전달된 전하량 및 참조 신호에 적어도 부분적으로 기초하여 강유전성 메모리 셀의 논리 상태를 결정하도록 동작할 수 있다.
전술한 방법(1100) 및 장치의 일부 예는 전하 커패시터를 디지트 라인에 결합시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 플레이트 라인을 제1 전압에 바이어싱시키는 것은 전하 커패시터를 디지트 라인에 결합시킨 후에 발생한다.
전술한 방법(1100) 및 장치의 일부 예는 참조 커패시터를 디지트 라인에 결합시키기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서 플레이트 라인은 제2 전압으로 바이어싱될 수 있다.
전술한 방법(1100) 및 장치의 일부 예는 참조 커패시터를 디지트 라인에 결합시키기 전에 디지트 라인으로부터 전하 커패시터를 분리하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
위에서 설명된 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 달리 수정될 수 있고 다른 구현도 가능하다는 것을 주목해야 한다. 또한, 2개 이상의 방법의 실시형태가 조합될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으나; 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있는 것으로 이해된다.
본 명세서에서 사용된 "가상 접지"라는 용어는 대략 0볼트(0V)의 전압에서 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 약 0V로 복귀될 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현예도 가능하다. "가상 접지" 또는 "가상으로 접지된" 것이란 약 0V에 연결된 것임을 의미한다.
"전자 통신" 및 "결합된"이라는 용어는 구성 요소들 사이의 전자 흐름을 지원하는 구성 요소들 간의 관계를 지칭한다. 이것은 구성 요소들 간의 직접 연결을 포함하거나 중간 구성 요소를 포함할 수 있다. 전자 통신에서 또는 서로 결합된 구성 요소는 (예를 들어, 통전된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 또는 (예를 들어, 비-통전된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 때 전자 또는 신호를 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성 요소는 전자 통신 중이거나 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
본 명세서에 사용된 "실질적으로"라는 용어는 수식된 특성(예를 들어, 실질적으로 이 용어에 의해 수식된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성할 만큼 충분히 가까이 있다는 것을 의미한다.
"절연된"이라는 용어는 구성 요소들 사이에 전자가 현재 흐를 수 없는 구성 요소들 간의 관계를 지칭하고; 구성 요소들 간에 개방 회로가 있는 경우 구성 요소는 서로 절연된다. 예를 들어, 스위치로 물리적으로 연결된 두 구성 요소는 스위치가 개방될 때 서로 절연될 수 있다.
본 명세서에서 사용된 "단락"이라는 용어는 두 구성 요소 사이의 단일 중간 구성 요소를 활성화시키는 것을 통해 이 구성 요소들 사이에 전도성 경로를 수립하는, 구성 요소들 사이의 관계를 지칭한다. 예를 들어, 제2 구성 요소로 단락된 제1 구성 요소는 두 구성 요소 사이의 스위치가 닫힐 때 제2 구성 요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신하고 있는 구성 요소(또는 라인)들 간의 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 디바이스(100)를 포함하는, 본 명세서에 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 예를 들어, 실리콘-온-글래스(silicon-on-glass: SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOP), 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브-구역의 전도성은 인, 붕소 또는 비소를 포함하지만 이로 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3개의 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어 금속을 통해 다른 전자 구성 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어 축퇴된 반도체 구역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 구역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수의 캐리어가 전자인 경우), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형인 경우(즉, 다수의 캐리어는 정공인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가하는 것에 의해 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 n형 FET 또는 p형 FET에 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 더 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 설명하고, 구현될 수 있거나 청구범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에 사용된 "예시적인"이라는 용어는 "예, 경우 또는 예시로서 제공되는" 것을 의미하며, "바람직한" 또는 "다른 예보다 유리한" 것을 나타내는 것이 아닌 것을 의미한다. 상세한 설명은 설명된 기법의 이해를 제공하기 위한 구체적인 상세를 포함한다. 그러나, 이들 기법은 이들 특정 상세 없이 실시될 수 있다. 일부 경우에, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소를 구별하는 대시 및 제2 라벨로 참조 라벨을 따름으로써 구별될 수 있다. 본 명세서에 제1 참조 라벨만이 사용되는 경우, 설명은 제2 참조 라벨에 상관없이 동일한 제1 참조 라벨을 갖는 유사한 구성 요소 중 임의의 것에 적용될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
본 발명과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 구성 요소, 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, 디지털 신호 프로세서(DSP)와 마이크로프로세서의 조합, 다중 마이크로프로세서, DSP 코어와 연계된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 명세서에 사용된 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 어구로 시작되는 항목 목록)에서 사용된 "또는"이라는 용어는 예를 들어, A, B 또는 C 중 적어도 하나의 항목이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 항목을 나타낸다. 또한, 본 명세서에 사용된 "~에 기초하여"라는 어구는 닫힌 조건 세트를 언급하는 것으로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B에 기초할 수 있다. 다시 말해서, 본 명세서에 사용된 "~에 기초하여"라는 어구는 "~에 적어도 부분적으로 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 비-일시적인 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 비-일시적인 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비-제한적으로, 비-일시적인 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그래밍 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 목적 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능 매체라고 적절히 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(Digital Subscriber Line: DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여, 웹 사이트, 서버 또는 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다용도 디스크(digital versatile disc: DVD), 플로피 디스크 및 블루레이 디스크를 포함되고, 여기서 디스크(disk)는 일반적으로 자기적으로 데이터를 재생하는 것인 반해, 디스크(disc)는 레이저로 광학적으로 데이터를 재생하는 것을 말한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자라면 본 발명을 제조하거나 사용할 수 있도록 제공된다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이며, 본 명세서에 한정된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 최광의 범위에 따라야 한다.

Claims (25)

  1. 전자 메모리 장치로서,
    전하량(charge)을 저장하고 디지트 라인과 결합된 강유전성 메모리 셀;
    상기 디지트 라인과 선택적으로 결합된 상태 신호 회로로서, 상기 디지트 라인의 제1 신호에 기초하여 상기 강유전성 메모리 셀로부터 상기 전하량의 적어도 일부를 추출하도록 구성된, 상기 상태 신호 회로; 및
    상기 디지트 라인과 선택적으로 결합된 참조 신호 회로로서, 상기 제1 신호와는 상이한 상기 디지트 라인의 제2 신호에 적어도 부분적으로 기초하여 참조 신호를 생성하도록 구성된, 상기 참조 신호 회로를 포함하고,
    상기 참조 신호 회로는,
    참조 커패시터; 및
    액세스 동작 동안 상기 참조 커패시터를 감지 구성 요소의 참조 노드 또는 전압원에 선택적으로 결합시키는 스위칭 구성 요소를 포함하는,
    전자 메모리 장치.
  2. 제1항에 있어서,
    제1 노드 및 제2 노드를 갖는 감지 구성 요소를 더 포함하되, 상기 제1 노드는 상기 상태 신호 회로의 노드와 결합되고, 상기 제2 노드는 상기 참조 신호 회로의 노드와 결합된, 전자 메모리 장치.
  3. 제1항에 있어서, 상기 상태 신호 회로는,
    상기 강유전성 메모리 셀로부터 추출된 전하량을 저장하기 위한 전하 커패시터; 및
    상기 액세스 동작 동안 상기 전하 커패시터를 상기 디지트 라인에 선택적으로 결합시키는 p-mos 캐스코드를 더 포함하는, 전자 메모리 장치.
  4. 제1항에 있어서, 상기 참조 신호 회로는,
    상기 참조 커패시터는 상기 상태 신호 회로의 전하 커패시터의 커패시터 값보다 더 큰 커패시터 값을 갖는, 전자 메모리 장치.
  5. 제4항에 있어서, 상기 참조 커패시터의 커패시터 값은 상기 상태 신호 회로의 상기 전하 커패시터의 커패시터 값의 적어도 2배인, 전자 메모리 장치.
  6. 제4항에 있어서, 상기 참조 신호 회로는,
    상기 액세스 동작 동안 상기 참조 커패시터를 상기 디지트 라인에 선택적으로 결합시키는 n-mos 캐스코드를 더 포함하는, 전자 메모리 장치.
  7. 삭제
  8. 제6항에 있어서, 상기 참조 신호 회로는,
    상기 액세스 동작 동안 상기 참조 커패시터를 상기 n-mos 캐스코드에 선택적으로 결합시키기 위한 제2 스위칭 구성 요소를 더 포함하는, 전자 메모리 장치.
  9. 제1항에 있어서,
    상기 액세스 동작 동안 플레이트 라인을 복수의 전압으로 바이어싱시키도록 구성된 플레이트 라인 구동 회로를 더 포함하는, 전자 메모리 장치.
  10. 제9항에 있어서, 상기 플레이트 라인 구동 회로는,
    상기 액세스 동작 동안 상기 플레이트 라인의 바이어스 전압을 제어하기 위한 복수의 스위칭 구성 요소를 더 포함하는, 전자 메모리 장치.
  11. 방법으로서,
    디지트 라인과 결합된 상태 신호 회로에 의해, 액세스 동작의 제1 시간 기간 동안 상기 디지트 라인 상의 제1 신호에 기초하여 강유전성 커패시터에 저장된 전하량의 적어도 일부를 수신하는 단계;
    상기 디지트 라인과 결합된 참조 신호 회로에 의해, 상기 제1 시간 기간 이후 상기 액세스 동작의 제2 시간 기간 동안 상기 디지트 라인 상의 제2 신호에 기초하여 참조 신호를 생성하는 단계;
    감지 구성 요소에 상기 참조 신호를 제공하기 위해 상기 액세스 동작 동안 상기 참조 신호 회로의 참조 커패시터를 상기 감지 구성 요소의 참조 노드에 결합하는 단계; 및
    상기 감지 구성 요소에 의해, 상기 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호 및 상기 참조 신호에 적어도 부분적으로 기초하여 상기 강유전성 커패시터의 논리 상태를 결정하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 제1 시간 기간 동안 상기 상태 신호 회로를 상기 디지트 라인에 결합시키는 단계를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 강유전성 커패시터와 결합된 플레이트 라인을 상기 제1 시간 기간 동안 상기 디지트 라인의 전압 레벨보다 더 큰 제1 전압 레벨로 바이어싱시키는 단계를 더 포함하고, 상기 디지트 라인 상의 상기 제1 신호는 상기 플레이트 라인을 바이어싱시키는 것에 적어도 부분적으로 기초하는, 방법.
  14. 제13항에 있어서,
    상기 참조 신호를 생성하기 전에 상기 디지트 라인으로부터 상기 상태 신호 회로를 분리하는 단계를 더 포함하는 방법.
  15. 제11항에 있어서,
    상기 제2 시간 기간 동안 상기 강유전성 커패시터와 결합된 플레이트 라인을 상기 디지트 라인의 전압 레벨보다 더 작은 제2 전압 레벨로 바이어싱시키는 단계를 더 포함하고, 상기 디지트 라인 상의 상기 제2 신호는 상기 플레이트 라인을 바이어싱시키는 것에 적어도 부분적으로 기초하는, 방법.
  16. 제11항에 있어서,
    상기 제2 시간 기간 동안 상기 참조 신호 회로를 상기 디지트 라인에 결합시키는 단계를 더 포함하는, 방법.
  17. 제11항에 있어서,
    상기 디지트 라인으로부터 상기 참조 신호 회로를 분리하는 단계를 더 포함하는, 방법.
  18. 제11항에 있어서,
    상기 참조 신호 회로의 상기 참조 커패시터를 상기 감지 구성 요소의 참조 노드에 결합하는 단계는,
    상기 액세스 동작 동안 상기 참조 신호 회로가 상기 디지트 라인으로부터 분리된 후 제1 스위칭 구성 요소를 사용하여 상기 참조 커패시터의 제1 노드를 상기 참조 노드에 결합시키는 단계를 포함하고, 상기 논리 상태를 결정하는 것은 상기 참조 커패시터의 상기 제1 노드를 상기 참조 노드에 결합시키는 것에 적어도 부분적으로 기초하는, 방법.
  19. 제18항에 있어서,
    상기 액세스 동작 동안 상기 참조 신호 회로가 상기 디지트 라인으로부터 분리된 후 제2 스위칭 구성 요소를 사용하여 상기 참조 커패시터의 제2 노드를 접지하는 단계를 더 포함하고, 상기 논리 상태를 결정하는 단계는 상기 참조 커패시터의 상기 제2 노드를 접지시키는 것에 적어도 부분적으로 기초하는, 방법.
  20. 제11항에 있어서,
    상기 상태 신호 회로에 의해 수신된 전하량을 나타내는 상태 신호와 상기 참조 신호를 비교하기 위해 감지 구성 요소를 활성화시키는 단계를 더 포함하고, 상기 논리 상태를 결정하는 것은 상기 비교하는 것에 적어도 부분적으로 기초하는, 방법.
  21. 제11항에 있어서,
    상기 액세스 동작 동안 상기 강유전성 커패시터를 상기 디지트 라인에 결합시키는 단계를 더 포함하고, 상기 제1 시간 기간 및 상기 제2 시간 기간은 상기 강유전성 커패시터가 상기 디지트 라인과 결합된 동안 발생하는, 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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