KR20140028480A - 가변 저항 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 가변 저항 메모리 장치 및 그것의 동작 방법에 관한 것이다. 상기 가변 저항 메모리 장치의 동작 방법은, 제1 레퍼런스 전압을 사용하여 제1 레퍼런스 셀을 읽는 단계와, 제2 레퍼런스 전압을 사용하여 제2 레퍼런스 셀을 읽는 단계 및 상기 제1 레퍼런스 전압과 상기 제2 레퍼런스 전압에 근거하여 제3 레퍼런스 전압을 설정하는 단계를 포함하는 선 읽기 단계; 및 상기 제3 레퍼런스 전압을 사용하여 선택된 메모리 셀을 읽는 메인 읽기 단계를 포함한다.

Description

가변 저항 메모리 장치 및 그것의 동작 방법{VARIABLE RESISTANCE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 가변 저항 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치는 다양한 형태의 메모리 셀을 포함한다.
불휘발성 메모리 장치는 메모리 셀의 구조에 따라 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(Tunneling Magneto-Resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등으로 구분될 수 있다. 특히, 상 변화 메모리 장치는 온도 변화에 따른 상 변화, 즉, 저항 변화를 이용한 불휘발성 메모리 장치이다. 그러한 까닭에, 상 변화 메모리 장치는 가변 저항 메모리 장치(variable resistance memory device)라고도 불린다.
상 변화 메모리 장치의 메모리 셀은 상 변화 물질, 예를 들면, 게르마늄(Ge)-안티몬(Sb)-텔루르(Te) 혼합물(GST)인 칼코겐 화합물(이하, "GST 물질"이라 칭함)로 구성된다. GST 물질은 비교적 높은 저항율(resistivity)을 나타내는 비정질 상태(amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(crystalline state)를 갖는다. 상 변화 메모리 장치의 메모리 셀은 비정질 상태에 대응하는 데이터 '0'과 결정 상태에 대응하는 데이터 '1'을 저장할 수 있다. 상 변화 메모리 장치의 메모리 셀은 GST 물질을 가열함으로써 비정질 상태 또는 결정 상태 각각에 대응하는 데이터가 프로그램된다. 예를 들면, GST 물질을 가열하기 위한 전류의 크기 및 전류가 인가되는 시간을 조절하여 GST 물질의 비정질 상태 또는 결정 상태를 제어할 수 있다.
그러나, 상 변화 메모리 장치의 메모리 셀을 구성하는 GST 물질은 프로그램된 이후 시간 경과(time elapse)에 따라 저항 드리프트(resistance drift) 현상이 발생된다. 저항 드리프트 현상이 발생되면, GST 물질의 저항값은 고정된 값을 유지하지 못하고 증가된다. 이러한 GST 물질의 저항 변화는 메모리 셀의 센싱 마진을 감소시킬 수 있고, 결국 상 변화 메모리 장치의 신뢰성이 낮아지는 문제점을 야기할 수 있다.
본 발명의 실시 예는 신뢰성이 향상된 가변 저항 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 가변 저항 메모리 장치의 동작 방법은, 제1 레퍼런스 전압을 사용하여 제1 레퍼런스 셀을 읽는 단계와, 제2 레퍼런스 전압을 사용하여 제2 레퍼런스 셀을 읽는 단계 및 상기 제1 레퍼런스 전압과 상기 제2 레퍼런스 전압에 근거하여 제3 레퍼런스 전압을 설정하는 단계를 포함하는 선 읽기 단계; 및 상기 제3 레퍼런스 전압을 사용하여 선택된 메모리 셀을 읽는 메인 읽기 단계를 포함한다.
본 발명의 실시 예에 따른 가변 저항 메모리 장치는 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀; 상기 워드 라인에 연결된 제1 레퍼런스 셀 및 제2 레퍼런스 셀; 상기 제1 레퍼런스 셀 및 상기 제2 레퍼런스 셀에 대한 읽기 동작을 수행하고, 상기 제1 레퍼런스 셀의 읽기 동작에 사용되는 제1 레퍼런스 전압과 상기 제2 레퍼런스 셀의 읽기 동작에 사용되는 제2 레퍼런스 전압에 근거하여 제3 레퍼런스 전압 생성 코드를 생성하도록 구성된 레퍼런스 감지 증폭기; 및 상기 제3 레퍼런스 전압 생성 코드에 따라 제3 레퍼런스 전압을 선택하고, 상기 선택된 제3 레퍼런스 전압을 사용하여 상기 메모리 셀에 대한 읽기 동작을 수행하도록 구성된 메인 감지 증폭기를 포함한다.
본 발명의 실시 예에 따르면, 가변 저항 메모리 셀의 센싱 마진이 향상되고, 가변 저항 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 예시적으로 보여주기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 셀의 기억 소자를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 4는 상 변화 물질의 상태에 따른 메모리 셀의 저항 분포를 예시적으로 보여주기 도면이다.
도 5 및 도 6은 도 1의 메모리 셀 어레이에 포함된 메모리 셀을 예시적으로 보여주는 회로도이다.
도 7은 본 발명의 실시 예에 따른 레퍼런스 셀의 구성을 예시적으로 보여주기 위한 블럭도이다.
도 8은 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 9는 본 발명의 실시 예에 따른 읽기 동작을 설명하기 위한 블럭도이다.
도 10은 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 읽기 동작을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 12는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다.
도 13은 도 12에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 14는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 15는 도 14에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 예시적으로 보여주기 위한 블럭도이다. 예시적으로, 가변 저항 메모리 장치(100)는 온도 변화에 따른 저항 변화, 즉, 상 변화를 이용한 상 변화 메모리 장치로 구성될 것이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 회로(140), 입력/출력 버퍼 회로(150), 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 메인 셀 어레이(110_M) 및 레퍼런스 셀 어레이(110_R)를 포함한다. 메인 셀 어레이(110_M)는 외부 장치(도시되지 않음)로부터 제공된 데이터를 저장하기 위한 메모리 셀들을 포함한다. 레퍼런스 셀 어레이(110_R)는 저항 드리프트(resistance drift) 영향을 최소화하여 읽기 동작을 수행하기 위한 레퍼런스 셀들을 포함한다. 메인 셀 어레이(110_M)와 레퍼런스 셀 어레이(110_R)는 도 7을 통해 상세히 설명될 것이다.
행 디코더(120)는 제어 로직(160)의 제어에 따라 동작한다. 행 디코더(120)는 워드 라인들(WL)을 통해서 메모리 셀 어레이(110)와 연결된다. 행 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하도록 구성된다. 행 디코더(120)는 디코딩 결과에 따라 선택된 워드 라인으로 선택 전압을, 비선택된 워드 라인으로 비선택 전압을 제공한다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작한다. 열 디코더(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)와 연결된다. 열 디코더(130)는 어드레스(ADDR)를 디코딩하도록 구성된다. 열 디코더(130)는 디코딩 결과에 따라 비트 라인(BL)과 데이터 읽기/쓰기 회로(140)를 전기적으로 연결하도록 구성된다.
데이터 읽기/쓰기 회로(140)는 제어 로직(160)의 제어에 따라 동작한다. 데이터 읽기/쓰기 회로(140)는 쓰기 드라이버(141)와 감지 증폭기(145)를 포함한다.
쓰기 드라이버(141)는 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 쓰기 동작을 수행하도록 구성된다. 쓰기 드라이버(141)는 쓰기 동작 동안 비트 라인(BL)으로 쓰기 전류를 제공하도록 구성된다. 예를 들면, 쓰기 드라이버(141)는 선택된 메모리 셀(MC)에 데이터 “1” 또는 데이터 “0”을 쓰기 위한(또는 프로그램하기 위한) 전류를 제공할 수 있다.
감지 증폭기(145)는 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 읽기 동작을 수행하도록 구성된다. 감지 증폭기(145)는 읽기 동작 또는 검증 읽기 동작 시 선택된 메모리 셀에 저장된 데이터를 읽어내도록 구성된다. 감지 증폭기(145)는 선택된 메모리 셀의 상태에 따라 형성되는 감지 노드의 전압과 레퍼런스 전압의 차이를 감지한다. 그리고 감지 증폭기(145)는 감지 결과로부터 메모리 셀에 저장된 데이터를 판별한다. 감지 증폭기(145)는 레퍼런스 셀들의 상태를 감지하고 감지 결과에 따라 레퍼런스 전압을 조절할 수 있도록 구성된다. 이는 이후 상세히 설명될 것이다.
입력/출력 버퍼 회로(150)는 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스, 호스트 장치, 테스트 장비 등)로부터 데이터를 입력 받거나, 외부 장치로 데이터를 출력하도록 구성된다. 이를 위해서 입력/출력 버퍼 회로(150)는 데이터 래치 회로 및 출력 드라이빙 회로를 포함할 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 명령에 응답하여 상 변화 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 상 변화 메모리 장치(100)의 읽기, 쓰기(또는 프로그램), 소거 동작을 제어할 것이다. 예시한 바와 같이, 가변 저항 메모리 장치(100)가 상 변화 메모리 장치로 구성되는 경우에, 소거 동작은 메모리 셀이 비정질 상태를 갖도록 프로그램하는 동작을 의미할 수 있다.
제어 로직(160)은 메인 셀 어레이(110_M)에서 발생되는 저항 드리프트 영향을 최소화하여 읽기 동작 또는 검증 읽기 동작을 수행하기 위해서 레퍼런스 셀 프로그램 동작과 선 읽기(pre-read) 동작을 제어한다. 제어 로직(160)은 쓰기 드라이버(141)와 감지 증폭기(145)를 통해서 레퍼런스 셀 프로그램 동작과 선 읽기(pre-read) 동작을 수행한다. 레퍼런스 셀 프로그램 동작과 선 읽기 동작은 이하의 순서도를 통해서 상세히 설명될 것이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 셀의 기억 소자를 설명하기 위한 도면이다. 가변 저항 메모리 장치(도 1의 100)의 메모리 셀은 기억 소자(memory element)와 선택 소자(selecting element)를 포함한다. 도 2에는 메모리 셀의 기억 소자가 간략히 도시되어 있다.
기억 소자(16)는 인가되는 전류(I)에 따라 가변적인 저항값을 갖는다. 따라서, 기억 소자(16)는 저항 소자라고도 불린다. 기억 소자(16)의 단면을 살펴보면, 기억 소자(16)는 상부 전극(11), 상 변화 물질(GST, 12), 컨택 플러그(CP, 13), 그리고 하부 전극(14)으로 구성된다.
상부 전극(11)은 비트 라인(BL)에 연결된다. 하부 전극(14)은 컨택 플러그(13)와 선택 소자(도시되지 않음) 사이에 연결된다. 컨택 플러그(13)는 도전성 물질(예를 들면, TiN 등)로 형성된다. 컨택 플러그(13)는 히터 플러그(heater plug)라고도 불린다. 상 변화 물질(12)은 상부 전극(11)과 컨택 플러그(13) 사이에 형성된다.
상 변화 물질(12)의 상태(phase)는 공급되는 전류의 크기 및 전류가 공급되는 시간 등에 따라 바뀌게 된다. 리셋 상태 또는 셋 상태에 대응하는 상 변화 물질의 상태는 도시된 바와 같이 비정질 양(amorphous volume, 15)에 의해서 결정된다. 비정질 상태(amorphous state)에서 결정 상태(crystal state)로 진행될수록 비정질 양(15)은 적어진다. 비정질 상태는 리셋 상태에, 결정 상태는 셋 상태에 대응한다. 상 변화 물질(12)은 형성되는 비정질 양(15)에 따라 가변되는 저항값을 갖는다. 즉, 인가되는 전류에 따라 형성되는 상 변화 물질(12)의 비정질 양(15)에 의해서 기입되는 데이터가 결정된다.
도 3은 도 2에 도시된 상 변화 물질의 특성을 설명하기 위한 그래프이다. 그리고 도 4는 상 변화 물질의 상태에 따른 메모리 셀의 저항 분포를 예시적으로 보여주기 도면이다.
참조 번호 "RST"는 상 변화 물질(GST)이 비정질 상태(즉, 리셋 상태)로 되기 위한 조건을 나타낸다. 상 변화 물질(GST)은 t1 시간 동안 용융 온도(melting temperature, Tm)보다 높은 온도로 가열된 뒤 급속히 냉각(quenching)되면 비정질 상태로 변화된다. 비정질 상태는 비교적 높은 저항값을 갖는다. 예시적으로, 상 변화 물질(GST)이 비정질 상태로 변화되면, 메모리 셀(도 1의 10)은 데이터 "0"을 저장할 수 있다.
참조 번호 "ST"는 상 변화 물질(GST)이 결정 상태(즉, 셋 상태)로 되기 위한 조건을 나타낸다. 상 변화 물질(GST)은 t1 시간보다 긴 t2 시간 동안 결정화 온도(crystallization temperature, Tc)보다 높은 온도로 가열된 뒤 서서히 냉각되면 결정 상태로 변화된다. 여기에서, 결정화 온도(Tc)는 용융 온도(Tm)보다 낮은 온도이다. 결정 상태는 비교적 낮은 저항값을 갖는다. 예시적으로, 상 변화 물질(GST)이 결정 상태로 변화되면, 메모리 셀(10)은 데이터 "1"을 저장할 수 있다.
도 4에 있어서, 메모리 셀의 저항 분포는 2개인 것을 예시하였으나, 상 변화 물질(GST)의 상태를 다양하게 제어하면 메모리 셀은 복수의 저항 분포를 가질 수 있음은 잘 이해될 것이다. 즉, 메모리 셀은 상 변화 물질(GST)의 상태에 따라 셀당 복수의 비트를 저장할 수 있는 멀티 레벨 셀로 구성될 수 있다.
메모리 셀에 저장된 데이터를 판별하기 위해서, 즉, 메모리 셀의 저항 분포를 판별하기 위해서 레퍼런스 전압이 사용된다. 예를 들면, 감지 증폭기(도 1의 145)는 메모리 셀의 상태에 따라 형성되는 감지 노드의 전압이 레퍼런스 전압보다 작은 경우 메모리 셀이 셋 상태에 있는 것으로 판별한다. 다른 예로서, 감지 증폭기(145)는 메모리 셀의 상태에 따라 형성되는 감지 노드의 전압이 레퍼런스 전압보다 큰 경우 메모리 셀이 리셋 상태에 있는 것으로 판별한다.
이러한 레퍼런스 전압을 적절히 가변시키면, 도 4의 점선으로 도시된 분포와 같이 저항 드리프트 현상에 의해서 메모리 셀의 저항 분포가 변하더라도 센싱 마진을 확보할 수 있다.
도 5 및 도 6은 도 1의 메모리 셀 어레이에 포함된 메모리 셀을 예시적으로 보여주는 회로도이다. 도 5는 MOS 스위치 형(type) 선택 소자를 포함하는 상 변화 메모리 셀을, 도 6은 다이오드 스위치 형 선택 소자를 포함하는 상 변화 메모리 셀을 보여준다.
도 5를 참조하면, 메모리 셀(10)은 기억 소자(16)와 선택 소자(17)를 포함한다. 기억 소자(16)는 비트 라인(BL)과 선택 소자(17) 사이에 연결된다. 선택 소자(17)는 기억 소자(16)와 접지(GND) 사이에 연결된다. 선택 소자(17)의 게이트에는 워드 라인(WL)이 연결된다. 도 6에 있어서, 기억 소자(16)가 비트 라인(BL)과 선택 소자(17) 사이에 연결된 것을 도시하였지만, 선택 소자(17)가 비트 라인(BL)과 기억 소자(16) 사이에 연결될 수 있음은 잘 이해될 것이다.
기억 소자(16)는 도 2에서 설명된 기억 소자와 동일한 구성을 갖고 동일한 동작을 수행한다. 그러므로 상세한 설명은 생략될 것이다.
선택 소자(17)는 NMOS 트랜지스터(NT)로 구성된다. 메모리 셀(10)을 선택하기 위해서 워드 라인(WL)에 소정의 전압이 인가되면 NMOS 트랜지스터(NT)는 턴 온(turn on)된다. NMOS 트랜지스터(NT)가 턴 온되면 기억 소자(16)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 6을 참조하면, 메모리 셀(10)은 기억 소자(16)와 선택 소자(18)를 포함한다. 기억 소자(16)는 비트 라인(BL)과 선택 소자(18) 사이에 연결된다. 선택 소자(18)는 기억 소자(16)와 워드 라인(WL) 사이에 연결된다.
기억 소자(16)는 도 2에서 설명된 기억 소자와 동일한 구성을 갖고 동일한 동작을 수행한다. 그러므로 상세한 설명은 생략될 것이다.
선택 소자(18)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(anode)에는 기억 소자(16)가 연결되고, 다이오드(D)의 캐소드(cathode)에는 워드 라인(WL)이 연결된다. 메모리 셀(10)을 선택하기 위해서 워드 라인(WL)에 접지 전압(GND)이 인가되면, 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 변경된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면 다이오드(D)는 턴 온된다. 다이오드(D)가 턴 온되면 기억 소자(16)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 7은 본 발명의 실시 예에 따른 레퍼런스 셀의 구성을 예시적으로 보여주기 위한 블럭도이다. 앞서 설명한 바와 같이, 메모리 셀 어레이(도 1의 110)는 메인 셀 어레이(110_M) 및 레퍼런스 셀 어레이(110_R)를 포함한다. 메인 데이터 읽기/쓰기 회로(140_M)는 메인 셀 어레이(110_M)에 대한 읽기 동작 및 프로그램(또는 쓰기) 동작을 수행한다. 레퍼런스 데이터 읽기/쓰기 회로(140_R)는 레퍼런스 셀 어레이(110_R)에 대한 읽기 동작 및 프로그램(또는 쓰기) 동작을 수행한다.
메인 셀 어레이(110_M)는 비트 라인들(BL0, BL1, BLn)과 워드 라인들(WL0, WL1, WLm) 각각의 교차 영역에 배열된 메모리 셀들(MC)을 포함한다. 하나의 워드 라인(예를 들면, WL0, WL1, WLm 중 어느 하나)에 연결된 메모리 셀들(MC)은 해당 워드 라인이 활성화될 때 동시에 프로그램될 수 있다.
레퍼런스 셀 어레이(110_R)는 셋 상태(즉, 결정 상태)로 프로그램되는 셋 레퍼런스 셀들(SRC)을 포함한다. 그리고 레퍼런스 셀 어레이(110_R)는 리셋 상태(즉, 비정질 상태)로 프로그램되는 리셋 레퍼런스 셀들(RRC)을 포함한다. 적어도 하나의 셋 레퍼런스 셀(SRC)이 각각의 워드 라인에 연결될 수 있다. 그리고 적어도 하나의 리셋 레퍼런스 셀(RRC)이 각각의 워드 라인에 연결될 수 있다.
그러한 까닭에, 하나의 워드 라인(예를 들면, WL0, WL1, WLm 중 어느 하나)에 연결된 메모리 셀들(MC), 셋 레퍼런스 셀(SRC) 및 리셋 레퍼런스 셀(RRC)은 해당 워드 라인이 활성화될 때 동시에 프로그램될 수 있다. 예를 들면, 메모리 셀들(MC)은 입력된 데이터에 따른 상태로, 셋 레퍼런스 셀(SRC)은 셋 상태로, 리셋 레퍼런스 셀(RRC)은 리셋 상태로 동시에 프로그램될 수 있다. 이는 메모리 셀들(MC), 셋 레퍼런스 셀(SRC) 및 리셋 레퍼런스 셀(RRC) 모두에 저항 드리프트 영향이 동일하게 발생될 수 있음을 의미한다. 메모리 셀들(MC)과 동일한 저항 드리프트 영향을 받은 셋 레퍼런스 셀(SRC)과 리셋 레퍼런스 셀(RRC)의 저항 변화를 참조하여, 메모리 셀들(MC)에 대한 읽기 동작이 수행된다.
도 8은 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다. 이하, 도 7 및 도 8을 참조하여 가변 저항 메모리 장치의 프로그램 동작이 상세히 설명될 것이다.
S110 단계에서, 선택된 메모리 셀(MC)은 입력된 데이터에 따라 셋 상태 또는 리셋 상태 중 어느 하나의 상태로 프로그램된다. S120 단계에서, 레퍼런스 셀들(SRC 및 RRC)이 프로그램된다. 즉, 셋 레퍼런스 셀(SRC)은 셋 상태로 프로그램되고, 리셋 레퍼런스 셀(RRC)은 리셋 상태로 프로그램된다. 레퍼런스 셀들(SRC 및 RRC)은 읽기 동작에 포함되는 선 읽기(pre-read) 동작을 위해서 프로그램된다.
앞서 설명된 바와 같이, 선택된 워드 라인에 연결된 메모리 셀들(MC), 셋 레퍼런스 셀(SRC) 및 리셋 레퍼런스 셀(RRC)이 동시에 프로그램된다. 즉, 선택된 워드 라인에 연결된 메모리 셀들(MC)에 대한 프로그램 동작(S110 단계)과 선택된 워드 라인에 연결된 셋 레퍼런스 셀(SRC) 및 리셋 레퍼런스 셀(RRC)에 대한 프로그램 동작(S120 단계)은 병렬적으로 수행된다.
도 9는 본 발명의 실시 예에 따른 읽기 동작을 설명하기 위한 블럭도이다. 도 9를 참조하면, 메인 감지 증폭기(145_M)는 레퍼런스 전압 선택 블럭(145_6)을 포함한다. 레퍼런스 감지 증폭기(145_R)는 셋 감지 증폭기(145_1), 리셋 감지 증폭기(145_2), 패스/페일 체크 블럭(145_3), 레퍼런스 전압 조절 블럭(145_4) 및 레퍼런스 전압 설정 블럭(145_5)을 포함한다. 레퍼런스 감지 증폭기(145_R)는 선 읽기(pre-read) 동작을 수행한다.
셋 감지 증폭기(145_1)는 셋 레퍼런스 셀(SRC)에 대한 읽기 동작을 수행하도록 구성된다. 셋 감지 증폭기(145_1)는 셋 레퍼런스 셀(SRC)의 상태에 따라 형성되는 감지 노드(도시되지 않음)의 전압과 레퍼런스 전압 조절 블럭(145_4)으로부터 제공된 레퍼런스 전압의 차이를 감지하도록 구성된다.
셋 감지 증폭기(145_1)가 하나의 셋 레퍼런스 셀(SRC)에 연결된 것으로 도시되어 있지만, 셋 감지 증폭기(145_1)는 도 7에 도시된 바와 같이 비트 라인(BL_SRC)을 통해 복수의 셋 레퍼런스 셀들(SRC)에 연결되고, 그러한 셋 레퍼런스 셀들(SRC) 각각에 대한 읽기 동작을 수행할 수 있다.
리셋 감지 증폭기(145_2)는 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작을 수행하도록 구성된다. 리셋 감지 증폭기(145_2)는 리셋 레퍼런스 셀(RRC)의 상태에 따라 형성되는 감지 노드(도시되지 않음)의 전압과 레퍼런스 전압 조절 블럭(145_4)으로부터 제공된 레퍼런스 전압의 차이를 감지하도록 구성된다.
리셋 감지 증폭기(145_2)가 하나의 리셋 레퍼런스 셀(RRC)에 연결된 것으로 도시되어 있지만, 리셋 감지 증폭기(145_2)는 도 7에 도시된 바와 같이 비트 라인(BL_RRC)을 통해 복수의 리셋 레퍼런스 셀들(RRC)에 연결되고, 그러한 리셋 레퍼런스 셀들(RRC) 각각에 대한 읽기 동작을 수행할 수 있다.
패스/페일 체크 블럭(145_3)은 셋 감지 증폭기(145_1)와 리셋 감지 증폭기(145_2)의 감지 결과에 따라 레퍼런스 전압 조절 블럭(145_4)을 제어하도록 구성된다. 레퍼런스 전압 조절 블럭(145_4)은 패스/페일 체크 블럭(145_3)의 제어에 따라 셋 감지 증폭기(145_1)로 제공되는 셋 레퍼런스 전압(SRV) 및 리셋 감지 증폭기(145_2)로 제공되는 리셋 레퍼런스 전압(RRV)을 가변하도록 구성된다. 또한 레퍼런스 전압 조절 블럭(145_4)은 패스/페일 체크 블럭(143)의 제어에 따라 셋 감지 증폭기(145_1)로 제공된 셋 레퍼런스 전압(SRV) 및 리셋 감지 증폭기(145_2)로 제공된 리셋 레퍼런스 전압(RRV)을 레퍼런스 전압 설정 블럭(145_5)으로 제공하도록 구성된다.
패스/페일 체크 블럭(145_3)은 셋 감지 증폭기(145_1) 또는 리셋 감지 증폭기(145_2)의 감지 결과가 페일인 경우, 레퍼런스 전압들(SRV 및 RRV)이 가변되도록 레퍼런스 조절 블럭(145_4)을 제어한다. 예를 들면, 패스/페일 체크 블럭(145_3)은 셋 감지 증폭기(145_1)의 감지 결과가 페일인 경우, 셋 레퍼런스 전압(SRV)이 증가되도록 레퍼런스 조절 블럭(145_4)을 제어할 수 있다. 패스/페일 체크 블럭(145_3)은 리셋 감지 증폭기(145_1)의 감지 결과가 페일인 경우, 리셋 레퍼런스 전압(RRV)이 감소되도록 레퍼런스 조절 블럭(145_4)을 제어할 수 있다.
패스/페일 체크 블럭(145_3)은 셋 감지 증폭기(145_1)의 감지 결과가 패스인 경우, 레퍼런스 전압 조절 블럭(145_4)으로부터 셋 감지 증폭기(145_1)로 제공된 셋 레퍼런스 전압(SRV)이 레퍼런스 전압 설정 블럭(145_5)으로 제공되도록 레퍼런스 전압 조절 블럭(145_4)을 제어한다. 패스/페일 체크 블럭(145_3)은 리셋 감지 증폭기(145_2)의 감지 결과가 패스인 경우, 레퍼런스 전압 조절 블럭(145_4)으로부터 리셋 감지 증폭기(145_2)로 제공된 리셋 레퍼런스 전압(RRV)이 레퍼런스 전압 설정 블럭(145_5)으로 제공되도록 레퍼런스 전압 조절 블럭(145_4)을 제어한다.
레퍼런스 전압 설정 블럭(145_5)은 메인 감지 증폭기(145_M)의 읽기 동작에 사용될 레퍼런스 전압을 설정하도록 구성된다. 예를 들면, 레퍼런스 전압 설정 블럭(145_5)은 셋 감지 증폭기(145_1)의 읽기 동작이 패스될 때 레퍼런스 전압 조절 블럭(145_4)으로부터 제공된 셋 레퍼런스 전압(SRV)과 리셋 감지 증폭기(145_2)의 읽기 동작이 패스될 때 레퍼런스 전압 조절 블럭(145_4)으로부터 제공된 리셋 레퍼런스 전압(RRV)의 평균값을 산출할 수 있다. 산출된 평균값은 메인 감지 증폭기(145_M)의 읽기 동작에 사용될 레퍼런스 전압을 생성하기 위한 코드값의 형태로 메인 감지 증폭기(145_M)로 제공된다.
메인 감지 증폭기(145_M)의 레퍼런스 전압 선택 블럭(145_6)은 레퍼런스 전압 코드값에 근거하여 선택된 메모리 셀(MC)의 읽기 동작에 사용될 레퍼런스 전압을 전압 발생기(도시되지 않음)으로부터 제공된 전압 중에서 선택한다. 다른 예로서, 레퍼런스 전압 선택 블럭(145_6)은 레퍼런스 전압 코드값에 근거하여 전압 발생기(도시되지 않음)으로부터 제공된 전압을 가변시킬 수 있다.
도 10은 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 읽기 동작을 설명하기 위한 순서도이다. 이하, 도 9 및 도 10을 참조하여 가변 저항 메모리 장치의 읽기 동작이 상세히 설명될 것이다.
도 10을 참조하면, 가변 저항 메모리 장치의 읽기 동작은 선 읽기(pre-read) 동작(S200)과 메인 읽기 동작(S300)을 포함한다. 선 읽기 동작(S200)은 레퍼런스 셀들(SRC 및 RRC)에 대한 읽기 동작이다. 메인 읽기 동작(S300)은 선택된 메모리 셀(MC)에 대한 읽기 동작이다. 선 읽기 동작(S200)을 통해서 메인 읽기 동작(S300)에 사용될 레퍼런스 전압이 설정된다.
S210 단계에서, 셋 감지 증폭기(145_1)는 선택된 워드 라인(WLm)에 연결된 셋 레퍼런스 셀(SRC)에 대한 읽기 동작을 수행한다.
S215 단계에서, 패스/페일 체크 블럭(145_3)은 셋 감지 증폭기(145_1)의 감지 결과가 패스인지의 여부를 판별한다. 패스/페일 체크 블럭(145_3)은 셋 감지 증폭기(145_1)의 감지 결과가 패스인 경우, 셋 감지 증폭기(145_1)에 제공된 셋 레퍼런스 전압(SRV)이 레퍼런스 전압 설정 블럭(145_5)으로 제공되도록 레퍼런스 전압 조절 블럭(145_4)을 제어한다. 셋 감지 증폭기(145_1)의 감지 결과가 패스인 경우, 절차는 S270 단계로 진행된다. 패스/페일 체크 블럭(145_3)은 셋 감지 증폭기(145_1)의 감지 결과가 페일인 경우, 현재의 셋 레퍼런스 전압(SRV)보다 더 높은 셋 레퍼런스 전압(SRV)이 셋 감지 증폭기(145_1)에 제공되도록 레퍼런스 전압 조절 블럭(145_4)을 제어한다.
S220 단계에서, 레퍼런스 전압 조절 블럭(145_4)은 셋 감지 증폭기(145_1)에 현재 제공된 셋 레퍼런스 전압(SRV)이 최대값인지의 여부를 판별한다. 셋 레퍼런스 전압(SRV)이 최대값으로 인가되었음에도 불구하고 셋 레퍼런스 셀(SRC)에 대한 읽기 동작이 패일된 경우, 절차는 S230 단계로 진행되며, 선 읽기 동작(S200)은 읽기 페일로 종료된다.
S225 단계에서, 셋 레퍼런스 전압(SRV)이 최대값이 아닌 경우, 레퍼런스 전압 조절 블럭(145_4)은 셋 레퍼런스 전압(SRV)을 증가시켜 셋 감지 증폭기(145_1)로 제공한다. 셋 레퍼런스 셀(SRC)에 대한 읽기 동작이 패스될 때까지 셋 레퍼런스 전압(SRV)을 가변하여 읽기 동작이 반복적으로 수행된다.
S240 단계에서, 리셋 감지 증폭기(145_2)는 선택된 워드 라인(WLm)에 연결된 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작을 수행한다.
S245 단계에서, 패스/페일 체크 블럭(145_3)은 리셋 감지 증폭기(145_2)의 감지 결과가 패스인지의 여부를 판별한다. 패스/페일 체크 블럭(145_3)은 리셋 감지 증폭기(145_2)의 감지 결과가 패스인 경우, 리셋 감지 증폭기(145_2)에 제공된 리셋 레퍼런스 전압(RRV)이 레퍼런스 전압 설정 블럭(145_5)으로 제공되도록 레퍼런스 전압 조절 블럭(145_4)을 제어한다. 리셋 감지 증폭기(145_2)의 감지 결과가 패스인 경우, 절차는 S270 단계로 진행된다. 패스/페일 체크 블럭(145_3)은 리셋 감지 증폭기(145_2)의 감지 결과가 페일인 경우, 현재의 리셋 레퍼런스 전압(RRV)보다 더 낮은 리셋 레퍼런스 전압(RRV)이 리셋 감지 증폭기(145_2)에 제공되도록 레퍼런스 전압 조절 블럭(145_4)을 제어한다.
S250 단계에서, 레퍼런스 전압 조절 블럭(145_4)은 리셋 감지 증폭기(145_2)에 현재 제공된 리셋 레퍼런스 전압(RRV)이 최소값인지의 여부를 판별한다. 리셋 레퍼런스 전압(RRV)이 최소값으로 인가되었음에도 불구하고 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작이 패일된 경우, 절차는 S260 단계로 진행되며, 선 읽기 동작(S200)은 읽기 페일로 종료된다.
S255 단계에서, 리셋 레퍼런스 전압(RRV)이 최소값이 아닌 경우, 레퍼런스 전압 조절 블럭(145_4)은 리셋 레퍼런스 전압(RRV)을 감소시켜 리셋 감지 증폭기(145_2)로 제공한다. 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작이 패스될 때까지 리셋 레퍼런스 전압(RRV)을 가변하여 읽기 동작이 반복적으로 수행된다.
예시적으로, 셋 레퍼런스 셀(SRC)에 대한 읽기 동작과 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작은 병렬적으로 수행될 수 있다. 다른 예로서, 셋 레퍼런스 셀(SRC)에 대한 읽기 동작과 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작은 순차적으로 수행될 수 있다.
S270 단계에서, 셋 레퍼런스 셀(SRC)에 대한 읽기 동작이 패스되었을 때의 셋 레퍼런스 전압(SRV)과 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작이 패스되었을 때의 리셋 레퍼런스 전압(RRV)을 이용하여 선택된 메모리 셀(MC)에 대한 읽기 동작에 사용될 레퍼런스 전압이 설정된다. 예를 들면, 셋 레퍼런스 셀(SRC)에 대한 읽기 동작이 패스되었을 때의 셋 레퍼런스 전압(SRV)과 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작이 패스되었을 때의 리셋 레퍼런스 전압(RRV)의 평균값(또는 중간값)이 선택된 메모리 셀(MC)에 대한 읽기 동작에 사용될 레퍼런스 전압으로 설정된다.
셋 레퍼런스 셀(SRC)과 리셋 레퍼런스 셀(RRC)에 대한 읽기 동작을 통해 선택된 메모리 셀(MC)의 읽기 동작에 사용될 레퍼런스 전압을 설정하는 선 읽기 동작(S200)이 완료된 후, 선택된 메모리 셀(MC)에 대한 메인 읽기 동작(S300)이 수행된다. S310 단계에서, 메인 감지 증폭기(145_M)는 셋 레퍼런스 셀(SRC)과 리셋 레퍼런스 셀(RRC)이 연결된 워드 라인과 동일한 워드 라인에 연결된 선택된 메모리 셀에 대한 읽기 동작을 수행한다. 선택된 메모리 셀(MC)에 대한 읽기 동작은 선 읽기 동작(S200)을 통해 설정된 레퍼런스 전압을 사용하여 수행되는 점을 제외하고 일반적인 읽기 동작과 동일하다.
도 11은 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
데이터 저장 매체(1220)는 본 발명의 실시 예에 따른 가변 저항 메모리 장치(도 1의 100 참조)로 구성될 것이다. 데이터 저장 매체(1220)는 복수의 가변 저항 메모리 장치들(NVM0~NVMk)을 포함할 수 있다. 데이터 저장 매체(1220)가 본 발명의 실시 예에 따른 가변 저항 메모리 장치(100)로 구성됨에 따라, 데이터 저장 장치(1200)의 신뢰성은 향상될 수 있다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 12는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다. 도 12는 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 12를 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 가변 저항 메모리 장치(도 1의 100) 및 가변 저항 메모리 장치를 제어하기 위한 컨트롤러를 포함한다. SD 카드에 포함되는 컨트롤러는 도 11에서 설명된 컨트롤러(1210)와 구성 및 기능이 동일할 수 있다.
도 13은 도 12에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 13을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 14는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 14를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 가변 저항 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 가변 저항 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 가변 저항 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.
버퍼 메모리 장치(3220)는 가변 저항 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 가변 저항 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 가변 저항 메모리 장치들(3231~323n)로 전송된다.
가변 저항 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 가변 저항 메모리 장치들(3231~323n) 각각은 본 발명의 실시 예에 따른 가변 저항 메모리 장치(도 1의 100)로 구성될 것이다. 따라서, SSD(3200)의 신뢰성은 향상될 수 있다.
가변 저항 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 가변 저항 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 가변 저항 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 15는 도 14에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 가변 저항 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 가변 저항 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 가변 저항 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 가변 저항 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 가변 저항 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 가변 저항 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 가변 저항 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 16은 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 16을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 11에 도시된 데이터 저장 장치(1200) 또는 도 14에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 가변 저항 메모리 장치
110 : 메모리 셀 어레이
120 : 행 디코더
130 : 열 디코더
141 : 쓰기 드라이버
145 : 감지 증폭기
150 : 입력/출력 버퍼 회로
160 : 제어 로직

Claims (24)

  1. 제1 레퍼런스 전압을 사용하여 제1 레퍼런스 셀을 읽는 단계와, 제2 레퍼런스 전압을 사용하여 제2 레퍼런스 셀을 읽는 단계 및 상기 제1 레퍼런스 전압과 상기 제2 레퍼런스 전압에 근거하여 제3 레퍼런스 전압을 설정하는 단계를 포함하는 선 읽기 단계; 및
    상기 제3 레퍼런스 전압을 사용하여 선택된 메모리 셀을 읽는 메인 읽기 단계를 포함하는 가변 저항 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 선 읽기 단계는 상기 제1 레퍼런스 셀 및 상기 제2 레퍼런스 셀에 대한 읽기 동작이 패스될 때까지 상기 제1 레퍼런스 전압 및 상기 제2 레퍼런스 전압을 가변하는 단계를 포함하는 가변 저항 메모리 장치의 동작 방법.
  3. 제 2 항에 있어서,
    상기 가변하는 단계는 상기 제1 레퍼런스 셀에 대한 읽기 동작이 페일인 경우 상기 제1 레퍼런스 전압을 증가시키는 단계를 포함하되,
    상기 증가된 제1 레퍼런스 전압을 이용하여 상기 제1 레퍼런스 셀을 읽는 단계를 다시 수행하는 가변 저항 메모리 장치의 동작 방법.
  4. 제 3 항에 있어서,
    상기 증가시키는 단계와 상기 제1 레퍼런스 셀을 읽는 단계는 읽기 동작이 패스될 때까지 반복적으로 수행되는 가변 저항 메모리 장치의 동작 방법.
  5. 제 2 항에 있어서,
    상기 가변하는 단계는 상기 제2 레퍼런스 셀에 대한 읽기 동작이 페일인 경우 상기 제2 레퍼런스 전압을 감소시키는 단계를 포함하되,
    상기 감소된 제2 레퍼런스 전압을 이용하여 상기 제2 레퍼런스 셀을 읽는 단계를 다시 수행하는 가변 저항 메모리 장치의 동작 방법.
  6. 제 5 항에 있어서,
    상기 감소시키는 단계와 상기 제2 레퍼런스 셀을 읽는 단계는 읽기 동작이 패스될 때까지 반복적으로 수행되는 가변 저항 메모리 장치의 동작 방법.
  7. 제 2 항에 있어서,
    상기 제3 레퍼런스 전압을 설정하는 단계는,
    상기 제1 레퍼런스 셀에 대한 읽기 동작이 패스될 때 사용된 상기 제1 레퍼런스 전압과 상기 제2 레퍼런스 셀에 대한 읽기 동작이 패스될 때 사용된 상기 제2 레퍼런스 전압의 평균값을 산출하는 단계; 및
    상기 산출된 평균값을 상기 제3 레퍼런스 전압으로 설정하는 단계를 포함하는 가변 저항 메모리 장치의 동작 방법.
  8. 제 1 항에 있어서,
    상기 메인 읽기 단계는 상기 선택된 메모리 셀의 저항 상태에 따라 형성되는 감지 노드의 전압과 상기 제3 레퍼런스 전압의 차이를 감지하는 단계를 포함하는 가변 저항 메모리 장치의 동작 방법.
  9. 제 1 항에 있어서,
    상기 제1 레퍼런스 셀을 제1 상태로 프로그램하고, 상기 제2 레퍼런스 셀을 상기 제1 상태보다 높은 저항 상태인 제2 상태로 프로그램하는 단계를 더 포함하는 가변 저항 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 제1 레퍼런스 셀 및 상기 제2 레퍼런스 셀은 상기 선택된 메모리 셀이 프로그램될 때 동시에 프로그램되는 가변 저항 메모리 장치의 동작 방법.
  11. 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀;
    상기 워드 라인에 연결된 제1 레퍼런스 셀 및 제2 레퍼런스 셀;
    상기 제1 레퍼런스 셀 및 상기 제2 레퍼런스 셀에 대한 읽기 동작을 수행하고, 상기 제1 레퍼런스 셀의 읽기 동작에 사용되는 제1 레퍼런스 전압과 상기 제2 레퍼런스 셀의 읽기 동작에 사용되는 제2 레퍼런스 전압에 근거하여 제3 레퍼런스 전압 생성 코드를 생성하도록 구성된 레퍼런스 감지 증폭기; 및
    상기 제3 레퍼런스 전압 생성 코드에 따라 제3 레퍼런스 전압을 선택하고, 상기 선택된 제3 레퍼런스 전압을 사용하여 상기 메모리 셀에 대한 읽기 동작을 수행하도록 구성된 메인 감지 증폭기를 포함하는 가변 저항 메모리 장치.
  12. 제 11 항에 있어서,
    상기 레퍼런스 감지 증폭기는,
    상기 제1 레퍼런스 셀에 대한 읽기 동작을 수행하도록 구성된 제1 레퍼런스 감지 증폭기;
    상기 제2 레퍼런스 셀에 대한 읽기 동작을 수행하도록 구성된 제2 레퍼런스 감지 증폭기;
    상기 제1 레퍼런스 감지 증폭기 및 상기 제2 레퍼런스 감지 증폭기의 감지 결과를 판별하도록 구성된 패스/페일 체크 블럭;
    상기 패스/페일 체크 블럭의 감지 결과에 따라 상기 제1 레퍼런스 감지 증폭기에 제공되는 상기 제1 레퍼런스 전압 및 상기 제2 레퍼런스 감지 증폭기에 제공되는 상기 제2 레퍼런스 전압을 가변하도록 구성된 레퍼런스 전압 조절 블럭; 및
    상기 레퍼런스 전압 조절 블럭으로부터 제공된 상기 제1 레퍼런스 전압 및 상기 제2 레퍼런스 전압에 근거하여 상기 제3 레퍼런스 전압 생성 코드를 발생하도록 구성된 레퍼런스 전압 설정 블럭을 포함하는 가변 저항 메모리 장치.
  13. 제 12 항에 있어서,
    상기 레퍼런스 전압 조절 블럭은 상기 제1 레퍼런스 감지 증폭기의 감지 결과가 페일인 경우 상기 제1 레퍼런스 전압을 증가시키고, 증가된 제1 레퍼런스 전압을 상기 제1 레퍼런스 감지 증폭기로 제공하도록 구성된 가변 저항 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 레퍼런스 감지 증폭기는 상기 증가된 제1 레퍼런스 전압을 사용하여 상기 제1 레퍼런스 셀에 대한 읽기 동작을 다시 수행하도록 구성된 가변 저항 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제1 레퍼런스 감지 증폭기, 상기 패스/페일 체크 블럭 및 상기 레퍼런스 전압 조절 블럭은 상기 제1 레퍼런스 셀에 대한 읽기 동작이 패스될 때까지 해당 동작을 반복적으로 수행하도록 구성된 가변 저항 메모리 장치.
  16. 제 13 항에 있어서,
    상기 레퍼런스 전압 조절 블럭은 상기 제1 레퍼런스 감지 증폭기의 감지 결과가 패스인 경우 상기 제1 레퍼런스 전압을 상기 레퍼런스 전압 설정 블럭으로 제공하는 가변 저항 메모리 장치.
  17. 제 12 항에 있어서,
    상기 레퍼런스 전압 조절 블럭은 상기 제2 레퍼런스 감지 증폭기의 감지 결과가 페일인 경우 상기 제2 레퍼런스 전압을 감소시키고, 감소된 제2 레퍼런스 전압을 상기 제2 레퍼런스 감지 증폭기로 제공하도록 구성된 가변 저항 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제2 레퍼런스 감지 증폭기는 상기 감소된 제2 레퍼런스 전압을 사용하여 상기 제2 레퍼런스 셀에 대한 읽기 동작을 다시 수행하도록 구성된 가변 저항 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제2 레퍼런스 감지 증폭기, 상기 패스/페일 체크 블럭 및 상기 레퍼런스 전압 조절 블럭은 상기 제2 레퍼런스 셀에 대한 읽기 동작이 패스될 때까지 해당 동작을 반복적으로 수행하도록 구성된 가변 저항 메모리 장치.
  20. 제 17 항에 있어서,
    상기 레퍼런스 전압 조절 블럭은 상기 제2 레퍼런스 감지 증폭기의 감지 결과가 패스인 경우 상기 제2 레퍼런스 전압을 상기 레퍼런스 전압 설정 블럭으로 제공하도록 구성된 가변 저항 메모리 장치.
  21. 제 12 항에 있어서,
    상기 레퍼런스 전압 설정 블럭은 상기 제1 레퍼런스 전압 및 상기 제2 레퍼런스 전압의 평균값을 상기 제3 레퍼런스 전압 생성 코드로 변환하도록 구성된 가변 저항 메모리 장치.
  22. 제 11 항에 있어서,
    상기 메인 감지 증폭기는 상기 제3 레퍼런스 전압 생성 코드에 따라 제3 레퍼런스 전압을 선택하도록 구성된 레퍼런스 전압 선택 블럭을 포함하는 가변 저항 메모리 장치.
  23. 제 22 항에 있어서,
    상기 레페런스 전압 선택 블럭은 상기 제3 레퍼런스 전압 생성 코드에 따라 전압 발생기로부터 제공된 전압 중 어느 하나를 선택하도록 구성된 가변 저항 메모리 장치.
  24. 제 22 항에 있어서,
    상기 레퍼런스 전압 선택 블럭은 상기 제3 레퍼런스 전압 생성 코드에 따라 전압 발생기로부터 제공된 전압을 가변하도록 구성된 가변 저항 메모리 장치.
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