KR20140062332A - 데이터 저장 장치의 동작 방법 - Google Patents

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Abstract

본 기술은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 신뢰성을 높이기 위한 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법은, 가장 최근에 프로그램된 데이터를 상기 불휘발성 메모리 장치로부터 독출하는 단계; 상기 독출하는 단계에서 독출된 데이터에 포함된 에러를 검출하는 단계; 상기 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 독출된 데이터의 에러를 정정하는 단계; 및 상기 에러를 정정하는 단계에서 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 포함한다.

Description

데이터 저장 장치의 동작 방법{OPERATING METHOD FOR DATA STORAGE DEVICE}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 신뢰성을 높이기 위한 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
호스트 장치로부터 쓰기 요청된 데이터는 데이터 저장 장치의 메모리 장치에 저장된다. 어떠한 이유에 의해서 데이터가 메모리 장치에 저장되는 동안 갑작스럽게 전원 공급이 중단될 수 있다. 즉, 호스트로부터 쓰기 요청된 데이터가 메모리 장치에 저장되는 동안 데이터 저장 장치에 서든 파워 오프(sudden power off)가 발생될 수 있다. 데이터가 메모리 장치에 저장되는 동안 서든 파워 오프가 발생되면, 데이터는 온전하게 저장되지 못한다. 온전하게 저장되지 못한 데이터는 에러를 포함할 수 있다. 데이터 저장 장치의 에러 정정 유닛에 의해서 에러가 정정되면 데이터 저장 장치는 정상적으로 동작할 수 있지만, 에러가 정정되지 못하면 데이터 저장 장치는 잘못된 데이터를 호스트 장치로 제공하거나 읽기 페일을 유발할 수 있다.
데이터 저장 장치는, 데이터가 메모리 장치에 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위해서, 에러 검사 및 정정 알고리즘을 수행할 수 있다. 예를 들면, 데이터 저장 장치는 부팅 동작이 수행될 때 가장 최근에 프로그램된 데이터에 대해서 에러 검사 및 정정 알고리즘을 수행할 수 있다.
본 발명의 실시 예는 데이터 저장 장치의 신뢰성을 높이기 위한 데이터 저장 장치의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법은, 가장 최근에 프로그램된 데이터를 상기 불휘발성 메모리 장치로부터 독출하는 단계; 상기 독출하는 단계에서 독출된 데이터에 포함된 에러를 검출하는 단계; 상기 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 독출된 데이터의 에러를 정정하는 단계; 및 상기 에러를 정정하는 단계에서 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법은, 가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계; 상기 제1 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계; 상기 제1 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 불가능한 경우, 상기 가장 최근에 프로그램된 데이터를 제2 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계; 상기 제2 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계; 상기 제2 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 제2 기준 읽기 전압에 따라 독출된 데이터의 에러를 정정하는 단계; 및 상기 에러를 정정하는 단계에서 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법에 있어서, 가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계; 상기 제1 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계; 상기 제1 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 제1 기준 읽기 전압에 따라 독출된 데이터의 에러 비트의 수와 기준 비트의 수를 비교하는 단계; 상기 제1 기준 읽기 전압에 따라 독출된 데이터의 에러 비트의 수가 상기 기준 비트의 수보다 큰 경우, 상기 가장 최근에 프로그램된 데이터를 제2 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계; 상기 제2 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계; 상기 제2 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 제2 기준 읽기 전압에 따라 독출된 데이터의 에러를 정정하는 단계; 및 상기 에러를 정정하는 단계에서 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 데이터 저장 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 2는 서든 파워 오프가 발생된 경우 데이터 저장 장치의 페일 메커니즘을 설명하기 위한 메모리 셀의 문턱 전압 분포도이다.
도 3은 본 발명의 제1 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4는 메모리 셀당 멀티 비트 데이터를 저장할 수 있는 멀티 레벨 셀의 예시적인 문턱 전압 분포도이다.
도 5는 본 발명의 제2 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 제3 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 문턱 전압 분포도이다.
도 7은 본 발명의 제3 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치의 컨트롤러와 메모리 장치 간의 제어 관계를 설명하기 위한 블럭도이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치의 읽기 전압 레벨에 따른 에러 비트의 수를 설명하기 위한 도면이다.
도 10은 본 발명의 제4 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제1 순서도이다.
도 11은 본 발명의 제4 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제2 순서도이다.
도 12는 본 발명의 제5 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제1 순서도이다.
도 13은 본 발명의 제5 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제2 순서도이다.
도 14는 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 15는 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다.
도 16은 도 15에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 17은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 18은 도 17에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 그리고 도 2는 서든 파워 오프가 발생된 경우 데이터 저장 장치의 페일 메커니즘을 설명하기 위한 메모리 셀의 문턱 전압 분포도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 호스트 장치(110) 및 데이터 저장 장치(120)를 포함한다.
호스트 장치(110)는, 예를 들면, 휴대폰, MP3 플레이어 등과 같은 휴대용 전자 장치들 또는 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 빔 프로젝터 등과 같은 전자 장치들을 포함한다.
데이터 저장 장치(120)는 호스트 장치(110)의 요청에 응답하여 동작하도록 구성된다. 데이터 저장 장치(120)는 호스트 장치(110)에 의해서 처리되는 데이터를 저장하도록 구성된다. 즉, 데이터 저장 장치(120)는 호스트 장치(110)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
데이터 저장 장치(120)는 컨트롤러(130) 및 불휘발성 메모리 장치(140)를 포함한다. 컨트롤러(130)와 불휘발성 메모리 장치(140)는 다양한 인터페이스를 통해 호스트 장치(110)와 연결되는 메모리 카드로 구성될 수 있다. 또는 컨트롤러(130)와 불휘발성 메모리 장치(140)는 솔리드 스테이트 드라이브(Solid State Drive: SSD)로 구성될 수 있다.
컨트롤러(130)는 호스트 장치(110)의 요청에 응답하여 불휘발성 메모리 장치(140)를 제어하도록 구성된다. 예를 들면, 컨트롤러(130)는 불휘발성 메모리 장치(140)로부터 독출된 데이터를 호스트 장치(110)로 제공하도록 구성된다. 다른 예로서, 컨트롤러(130)는 호스트 장치(110)로부터 제공된 데이터를 불휘발성 메모리 장치(140)에 저장하도록 구성된다. 이러한 동작을 위해서, 컨트롤러(130)는 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 불휘발성 메모리 장치(140)는 낸드(NAND) 플래시 메모리 장치로 구성될 수 있다. 하지만, 불휘발성 메모리 장치(140)가 낸드 플래시 메모리 장치 대신 다른 불휘발성 메모리 장치로 구성될 수 있음은 잘 이해될 것이다. 예를 들면, 불휘발성 메모리 장치(140)는 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항 메모리 장치(resistive memory device: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
불휘발성 메모리 장치(140)는 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 1비트의 데이터 또는 2비트 이상의 데이터를 저장할 수 있다. 1비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(single level cell: SLC)이라 불린다. 싱글 레벨 셀(SLC)은 소거 상태 및 하나의 프로그램 상태에 대응하는 문턱 전압을 갖도록 프로그램된다. 2비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(multi level cell: MLC)이라 불린다. 멀티 레벨 셀(MLC)은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
불휘발성 메모리 장치(140)는 구조적인 특징으로 인해서 페이지(page) 단위로 읽기 또는 프로그램 동작을 수행한다. 그리고 불휘발성 메모리 장치(140)는 구조적인 특징으로 인해서 블럭(block) 단위로 소거 동작을 수행한다. 여기에서, 페이지는 복수의 메모리 셀들로 구성된 동작 단위를 의미하고, 블럭은 복수의 페이지들로 구성된 동작 단위를 의미한다.
호스트 장치(110)로부터 제공된 데이터가 불휘발성 메모리 장치(140)에 저장되는 동안 전원 공급이 갑작스럽게 중단되면, 즉, 서든 파워 오프(sudden power off)가 발생되면, 데이터는 온전하게 저장되지 못한다. 도 2는 데이터가 정상적으로 저장된 경우 불휘발성 메모리 장치(140)의 메모리 셀들의 문턱 전압 분포(P)와, 서든 파워 오프로 인해서 데이터가 비정상적으로 저장된 경우 불휘발성 메모리 장치(140)의 메모리 셀들의 문턱 전압 분포(Pa)를 보여준다.
도 2에 도시된 바와 같이, 데이터가 비정상적으로 저장된 경우, 즉, 서든 파워 오프로 인해서 프로그램 동작이 중단된 메모리 셀들의 문턱 전압은 읽기 전압(Vrd)보다 낮은 영역(A)에 위치할 수 있다. 이러한 경우에, 시간이 지나 불휘발성 메모리 장치(140)의 리텐션 특성이 저하되면, 문턱 전압이 영역(A)에 위치하는 메모리 셀들의 수는 증가될 수 있다. 문턱 전압이 영역(A)에 위치한 메모리 셀들에 저장된 데이터는 원래의 데이터 값이 아닌 다른 데이터 값으로 판별되기 때문에 에러를 포함한다. ECC(error correcting code) 유닛(135)에 의해서 에러가 정정되면 문제가 발생되지 않지만, 정정되지 못하면 데이터 저장 장치(120)의 읽기 페일이 발생될 수 있다.
예시적으로, 프로그램 동작이 중단됨으로 인해서 문턱 전압이 영역(A)에 위치한 메모리 셀들의 데이터에 에러 정정이 가능한 수의 에러가 포함된 것을 가정하자. 리텐션 특성의 저하로 인해서 문턱 전압이 영역(A)에 위치한 메모리 셀들의 수가 증가하게 되면, 그러한 메모리 셀들의 데이터에 에러 정정이 불가능한 수의 에러가 포함될 수 있다. 다시 말해서, 프로그램 동작이 중단됨으로 인해서 발생한 에러들이 초기에는 정정 가능하였지만, 시간이 지남에 따라 정정 불가능한 경우가 발생될 수 있다. 본 발명의 실시 예에 따르면, 이러한 문제를 해결하기 위해서, 서든 파워 오프 상태로부터 정상 상태로 복귀될 때(예를 들면, 부팅 동작이 수행될 때) 프로그램 동작이 최종적으로 수행된 데이터에 대해서 에러 검사 및 정정 동작이 수행된다.
본 발명의 실시 예에 따르면, 컨트롤러(130)는 데이터가 불휘발성 메모리 장치(140)에 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 에러 검사 및 정정 동작을 수행한다. 이러한 에러 검사 및 정정 동작은 ECC 유닛(135)을 통해 수행된다. 컨트롤러(130)는 데이터 저장 장치(120)의 부팅(booting) 동작이 수행될 때 가장 최근에 프로그램된 데이터에 대해서 에러 검사 및 정정 동작을 수행한다. 에러 검사 및 정정 동작이 페일된 경우는 가장 최근에 프로그램된 데이터에 포함된 에러가 정정될 수 없는 것을 의미하기 때문에, 컨트롤러(130)는 호스트 장치로부터 동일한 데이터를 제공받고, 제공된 데이터를 재프로그램한다. 에러 검사 및 정정 동작이 패스된 경우는 가장 최근에 프로그램된 데이터에 포함된 에러가 정정될 수 있는 것을 의미하지만, 앞서 설명된 바와 같이 추가적인 에러가 발생될 수 있기 때문에, 컨트롤러(130)는 가장 최근에 프로그램된 데이터의 에러를 정정하고, 에러가 정정된 데이터를 재프로그램한다. 이러한 컨트롤러(130)의 에러 검사 및 정정 동작은 이하에서 설명될 실시 예들을 통해 상세히 설명될 것이다.
도 3은 본 발명의 제1 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다. 도 3에 있어서, 데이터의 에러를 검사하고, 검출된 에러가 정정 가능한지의 여부를 판단하고, 에러를 정정하는 일련의 동작을 ECC 동작이라 정의한다. 앞서 설명된 바와 같이, 가장 최근에 프로그램된 데이터에 대한 ECC 동작이 페일된 경우 그리고 ECC 동작이 패스된 경우에 재프로그램 동작이 각각 수행된다.
S110 단계에서, 부팅 동작 시, 컨트롤러(도 1의 130)는 가장 최근에 프로그램된 데이터를 불휘발성 메모리 장치(도 1의 140)로부터 독출한다. 앞서 설명된 바와 같이, 불휘발성 메모리 장치는 구조적인 특징으로 인해서 페이지 단위로 읽기 동작을 수행한다. 독출된 데이터는 하나의 페이지에 저장된 데이터일 수도 있고, 복수의 페이지들에 저장된 데이터일 수도 있다.
S120 단계에서, ECC 유닛(도 1의 135)은 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 에러가 있는지의 여부를 판단한다. ECC 유닛(135)의 에러 검출 동작은 잘 알려진 바와 같이 패리티(parity) 데이터를 사용하여 이루어지며, 설명의 간략화를 위해서 상세한 설명은 생략될 것이다. 가장 최근에 프로그램된 데이터에 에러가 없는 것으로 판단되면, 재프로그램 동작을 수행할 필요가 없기 때문에 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 에러가 있는 것으로 판단되면, 절차는 S130 단계로 진행된다.
S130 단계에서, ECC 유닛(135)은 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한 것으로 판단되면, 절차는 S140 단계로 진행된다. 반면, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S170 단계로 진행된다.
S140 단계에서, ECC 유닛(135)은 가장 최근에 프로그램된 데이터에 포함된 에러를 정정한다. ECC 유닛(135)의 에러 정정 동작은 잘 알려져 있기 때문에 설명의 간략화를 위해서 상세한 설명은 생략될 것이다.
S150 단계에서, 컨트롤러(130)는 에러가 정정된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 예시적으로, 에러가 정정된 데이터는 원래 저장되어 있던 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역)에 다시 프로그램될 수 있다. 다른 예로서, 에러가 정정된 데이터는 원래 저장되어 있던 영역과는 다른 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역 이외의 영역)에 다시 프로그램될 수 있다. 컨트롤러(130)는 에러가 정정된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S170 단계로 진행된다. S170 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 호스트 장치(도 1의 110)로부터 다시 수신한다. S180 단계에서, 컨트롤러(130)는 수신된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 컨트롤러(130)는 수신된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
도 4는 메모리 셀당 멀티 비트 데이터를 저장할 수 있는 멀티 레벨 셀의 예시적인 문턱 전압 분포도이다. 앞서 설명된 바와 같이, 불휘발성 메모리 장치(도 1의 140)에 포함된 복수의 메모리 셀들 각각은 1비트의 데이터 또는 2비트 이상의 데이터를 저장할 수 있다. 2비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC)이라 불린다. 도 4에 있어서, 멀티 레벨 셀(MLC)은 2비트의 데이터를 저장할 수 있는 것으로 예시한다.
2비트의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC)은 하위 비트 데이터와 상위 비트 데이터에 따라 소거 상태(E) 또는 복수의 프로그램 상태들(P0~P2) 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다. 경우에 따라서, 하위 비트 데이터는 LSB(least significant bit) 데이터라 불리며, 상위 비트 데이터는 MSB(most significant bit) 데이터라 불린다.
멀티 레벨 셀(MLC)은 하위 비트 데이터(LSB 데이터)가 프로그램된 이후에 상위 비트 데이터(MSB 데이터)가 프로그램되는 순차적인 프로그램 방식으로 프로그램될 수 있다. 다른 예로서, 멀티 레벨 셀(MLC)은 하위 비트 데이터(LSB 데이터)와 상위 비트 데이터(MSB 데이터)가 동시에 프로그램되는 1회 프로그램 방식(one shot program manner, write once program manner 등)으로 프로그램될 수 있다.
어떠한 프로그램 방식으로 프로그램되더라도, 멀티 레벨 셀(MLC)은 짝지어진 데이터, 즉, 하위 비트 데이터(LSB 데이터)와 상위 비트 데이터(MSB 데이터)의 조합에 따른 문턱 전압 분포를 갖도록 프로그램된다. 본 발명의 실시 예에 따르면, 서든 파워 오프가 발생될 때 프로그램 중단된 데이터, 즉, 가장 최근에 프로그램된 데이터가 상위 비트 데이터(MSB 데이터)인 경우, 컨트롤러(도 1의 130)는 짝지어진 데이터가 온전하게 프로그램되도록 하위 비트 데이터(LSB 데이터)와 상위 비트 데이터(MSB 데이터) 모두를 재프로그램할 수 있다. 이러한 재프로그램 방법은 도 5를 통해 상세히 설명될 것이다.
도 5는 본 발명의 제2 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다. 도 5에 있어서, 데이터의 에러를 검사하고, 검출된 에러가 정정 가능한지의 여부를 판단하고, 에러를 정정하는 일련의 동작을 ECC 동작이라 정의한다. 앞서 설명된 바와 같이, 가장 최근에 프로그램된 데이터에 대한 ECC 동작이 페일된 경우 그리고 ECC 동작이 패스된 경우에 재프로그램 동작이 각각 수행된다.
S210 단계에서, 부팅 동작 시, 컨트롤러(도 1의 130)는 가장 최근에 프로그램된 데이터, 예를 들면, 상위 비트 데이터(MSB 데이터)를 불휘발성 메모리 장치(도 1의 140)로부터 독출한다.
S220 단계에서, ECC 유닛(도 1의 135)은 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 에러가 있는지의 여부를 판단한다. ECC 유닛(135)의 에러 검출 동작은 잘 알려진 바와 같이 패리티(parity) 데이터를 사용하여 이루어지며, 설명의 간략화를 위해서 상세한 설명은 생략될 것이다. 가장 최근에 프로그램된 데이터에 에러가 없는 것으로 판단되면, 재프로그램 동작을 수행할 필요가 없기 때문에 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 에러가 있는 것으로 판단되면, 절차는 S230 단계로 진행된다.
S230 단계에서, ECC 유닛(135)은 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한 것으로 판단되면, 절차는 S240 단계로 진행된다. 반면, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S270 단계로 진행된다.
S240 단계에서, ECC 유닛(135)은 가장 최근에 프로그램된 데이터에 포함된 에러를 정정한다. ECC 유닛(135)의 에러 정정 동작은 잘 알려져 있기 때문에 설명의 간략화를 위해서 상세한 설명은 생략될 것이다.
S250 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터, 즉, 상위 비트 데이터(MSB 데이터)의 짝지어진 데이터, 예를 들면, 하위 비트 데이터(LSB 데이터)를 불휘발성 메모리 장치(140)로부터 독출한다.
S260 단계에서, 컨트롤러(130)는 짝지어진 데이터(LSB 데이터)와 에러가 정정된 데이터(MSB 데이터)를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 예시적으로, 짝지어진 데이터(LSB 데이터)와 에러가 정정된 데이터(MSB 데이터)는 원래 저장되어 있던 영역들(예를 들면, 짝지어진 데이터가 저장되어 있던 영역과 가장 최근에 프로그램된 데이터가 저장되어 있던 영역)에 다시 프로그램될 수 있다. 다른 예로서, 짝지어진 데이터(LSB 데이터)와 에러가 정정된 데이터(MSB 데이터)는 원래 저장되어 있던 영역과는 다른 영역들(예를 들면, 짝지어진 데이터가 저장되어 있던 영역과 가장 최근에 프로그램된 데이터가 저장되어 있던 영역 이외의 영역)에 다시 프로그램될 수 있다. 컨트롤러(130)는 짝지어진 데이터(LSB 데이터)와 에러가 정정된 데이터(MSB 데이터)가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S270 단계로 진행된다. S270 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 호스트 장치(도 1의 110)로부터 다시 수신한다. S280 단계에서, 컨트롤러(130)는 수신된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 컨트롤러(130)는 수신된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
본 발명의 제2 실시 예에 따른 데이터 저장 장치의 재프로그램 방법에 따르면, 가장 최근에 프로그램된 데이터에 정정 가능한 에러가 포함된 경우, 에러가 정정되고, 에러가 정정된 데이터와 그러한 데이터의 짝지어진 데이터가 동시에 재프로그램된다. 그 결과 짝지어진 데이터들(예를 들면, 하위 비트 데이터와 상위 비트 데이터) 모두가 온전하게 재프로그램될 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 문턱 전압 분포도이다. 도 6은 데이터가 정상적으로 저장된 경우 불휘발성 메모리 장치(도1 의 140)의 메모리 셀들의 문턱 전압 분포(P)와, 서든 파워 오프로 인해서 데이터가 비정상적으로 저장된 경우 불휘발성 메모리 장치(140)의 메모리 셀들의 문턱 전압 분포들(Pa 및 Pb)을 보여준다. 문턱 전압 분포(Pa)가 문턱 전압 분포(Pb)보다 정상적인 문턱 전압 분포(P)에 더 인접한다. 따라서, 문턱 전압 분포(Pb)를 형성하는 메모리 셀들이 문턱 전압 분포(Pa)를 형성하는 메모리 셀들보다 프로그램 동작이 조금 더 빨리 중단되었음을 유추할 수 있다.
문턱 전압이 읽기 전압(Vrd)보다 낮은 영역들(B 및 C)에 위치하는 메모리 셀들에 저장된 데이터는 원래의 데이터 값이 아닌 다른 데이터 값으로 판별되기 때문에 에러를 포함한다. 정상적인 문턱 전압 분포(P)에 인접한 문턱 전압 분포(Pa)를 형성하는 메모리 셀들에 저장된 데이터는 문턱 전압 분포(Pb)를 형성하는 메모리 셀들에 저장된 데이터보다 상대적으로 적은 수의 에러를 포함한다.
예시적으로, 문턱 전압 분포(Pa)가 정상적인 문턱 전압 분포(P)에 인접하기 때문에, 문턱 전압 분포(Pa)를 형성하는 메모리 셀들에 저장된 데이터는 정정이 가능한 수의 에러를 포함할 것이다. 또한, 리텐션 특성의 저하로 인해서 문턱 전압이 영역(B)에 위치한 메모리 셀들의 수가 증가하더라도, 문턱 전압 분포(Pa)를 형성하는 메모리 셀들에 저장된 데이터는 여전히 정정이 가능한 수의 에러를 포함할 것이다.
반면, 문턱 전압 분포(Pb)가 정상적인 문턱 전압 분포(P)에 미치지 못하기 때문에, 문턱 전압 분포(Pb)를 형성하는 메모리 셀들에 저장된 데이터는 정정이 불가능한 수의 에러를 포함할 것이다. 문턱 전압 분포(Pb)를 형성하는 메모리 셀들에 저장된 데이터가 정정이 가능한 수의 에러를 포함하더라도, 리텐션 특성의 저하로 인해서 문턱 전압이 영역(C)에 위치한 메모리 셀들의 수가 증가하면, 문턱 전압 분포(Pb)를 형성하는 메모리 셀들에 저장된 데이터는 다시 정정이 불가능한 수의 에러를 포함할 것이다.
이는, 프로그램 동작이 중단됨으로 인해서 발생한 에러들이 초기에는 정정 가능하였지만 시간이 지남에 따라(예를 들면, 리텐션 특성이 저하됨에 따라) 정정 불가능하게 변하는 현상이, 데이터에 포함된 에러 비트의 수에 따라 발생되거나 발생되지 않을 수 있음을 의미한다. 본 발명의 실시 예에 따르면, 가장 최근에 프로그램된 데이터에 대한 ECC 동작이 패스된 경우, 즉, 가장 최근에 프로그램된 데이터에 정정이 가능한 수의 에러가 포함된 경우, 컨트롤러(도 1의 130)는 에러 비트의 수에 따라 재프로그램 동작을 선택적으로 수행할 수 있다. 이러한 재프로그램 방법은 도 7을 통해 상세히 설명될 것이다.
도 7은 본 발명의 제3 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다. 도 7에 있어서, 데이터의 에러를 검사하고, 검출된 에러가 정정 가능한지의 여부를 판단하고, 검출된 에러가 기준 값보다 큰지의 여부를 판단하고, 에러를 정정하는 일련의 동작을 ECC 동작이라 정의한다. 앞서 설명된 바와 같이, 가장 최근에 프로그램된 데이터에 대한 ECC 동작이 페일된 경우, 그리고 ECC 동작이 패스된 경우에 에러 비트의 수에 따라 재프로그램 동작이 각각 수행된다.
S310 단계에서, 부팅 동작 시, 컨트롤러(도 1의 130)는 가장 최근에 프로그램된 데이터를 불휘발성 메모리 장치(도 1의 140)로부터 독출한다.
S320 단계에서, ECC 유닛(도 1의 135)은 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 에러가 있는지의 여부를 판단한다. ECC 유닛(135)의 에러 검출 동작은 잘 알려진 바와 같이 패리티(parity) 데이터를 사용하여 이루어지며, 설명의 간략화를 위해서 상세한 설명은 생략될 것이다. 가장 최근에 프로그램된 데이터에 에러가 없는 것으로 판단되면, 재프로그램 동작을 수행할 필요가 없기 때문에 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 에러가 있는 것으로 판단되면, 절차는 S330 단계로 진행된다.
S330 단계에서, ECC 유닛(135)은 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한 것으로 판단되면, 절차는 S340 단계로 진행된다. 반면, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S370 단계로 진행된다.
S340 단계에서, ECC 유닛(135)은 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러 비트의 수가 기준 비트 값보다 큰지의 여부를 판단한다. 여기에서, 기준 비트 값은 정정이 가능한 에러 비트의 최대값보다 작은 값을 갖는다. ECC 유닛(135)의 판단 결과에 따라 재프로그램 동작이 선택적으로 수행된다. 가장 최근에 프로그램된 데이터에 포함된 에러 비트의 수가 기준 비트 값보다 작다고 판단되면, 시간이 지남에 따라(예를 들면, 리텐션 특성이 저하됨에 따라) 에러 정정이 불가능한 경우가 발생될 가능성이 작기 때문에 재프로그램 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 포함된 에러 비트의 수가 기준 비트 값보다 크다고 판단되면, 시간이 지남에 따라(예를 들면, 리텐션 특성이 저하됨에 따라) 에러 정정이 불가능한 경우가 발생될 가능성이 크기 때문에 절차는 S350 단계로 진행된다.
S350 단계에서, ECC 유닛(135)은 가장 최근에 프로그램된 데이터에 포함된 에러를 정정한다. ECC 유닛(135)의 에러 정정 동작은 잘 알려져 있기 때문에 설명의 간략화를 위해서 상세한 설명은 생략될 것이다.
S360 단계에서, 컨트롤러(130)는 에러가 정정된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 예시적으로, 에러가 정정된 데이터는 원래 저장되어 있던 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역)에 다시 프로그램될 수 있다. 다른 예로서, 에러가 정정된 데이터는 원래 저장되어 있던 영역과는 다른 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역 이외의 영역)에 다시 프로그램될 수 있다. 다른 예로서, 비록 도시되지는 않았지만, 도 5에서 설명된 바와 같이, 가장 최근에 프로그램된 데이터가 상위 비트 데이터(MSB 데이터)인 경우에, 컨트롤러(130)는 짝지어진 데이터를 독출하고, 짝지어진 데이터(LSB 데이터)와 에러가 정정된 데이터(MSB 데이터)를 불휘발성 메모리 장치(140)에 다시 프로그램할 수 있다. 컨트롤러(130)는 에러가 정정된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S370 단계로 진행된다. S370 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 호스트 장치(도 1의 110)로부터 다시 수신한다. S380 단계에서, 컨트롤러(130)는 수신된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 컨트롤러(130)는 수신된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
본 발명의 제3 실시 예에 따른 데이터 저장 장치의 재프로그램 방법에 따르면, 가장 최근에 프로그램된 데이터에 정정이 가능한 수의 에러가 포함된 경우, 에러 비트의 수에 따라 재프로그램 동작이 선택적으로 수행될 수 있다. 그 결과, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작이 수행되는 횟수가 줄어들 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치의 컨트롤러와 메모리 장치 간의 제어 관계를 설명하기 위한 블럭도이다. 도 8을 참조하면, 컨트롤러(130)는 불휘발성 메모리 장치(140)의 읽기, 쓰기(또는 프로그램), 소거 동작을 제어하도록 구성된다. 특히, 컨트롤러(130)는 불휘발성 메모리 장치(140)의 읽기 동작에 사용되는 읽기 전압(Vrd)을 불휘발성 메모리 장치(140)로 제공할 수 있다. 컨트롤러(130)는 읽기 전압(Vrd)을 불휘발성 메모리 장치(140)로 제공하기 위해서, 특정 명령 또는 특정 제어 신호를 사용할 수 있다. 컨트롤러(130)로부터 읽기 전압(Vrd)이 제공되면, 불휘발성 메모리 장치(140)는 제공된 읽기 전압(Vrd)에 따라 읽기 동작을 수행할 수 있다. 그리고 불휘발성 메모리 장치(140)는 제공된 읽기 전압(Vrd)에 따라 독출된 데이터를 컨트롤러(130)로 제공할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치의 읽기 전압 레벨에 따른 에러 비트의 수를 설명하기 위한 도면이다. 도 9를 참조하면, 정상적인 읽기 전압(Vrd)보다 높은 읽기 전압(Vrd_a)에 따라 읽기 동작이 수행되면 읽기 페일되는 메모리 셀들이 증가하기 때문에, 독출된 데이터에 포함되는 에러 비트의 수가 증가된다. 반면, 정상적인 읽기 전압(Vrd)보다 낮은 읽기 전압(Vrd_b)에 따라 읽기 동작이 수행되면 읽기 페일되는 메모리 셀들이 감소하기 때문에, 독출된 데이터에 포함되는 에러 비트의 수가 감소된다. 이는 컨트롤러(도 8의 130)가 불휘발성 메모리 장치(도 8의 140)에 기준 읽기 전압을 제공함으로써 독출된 데이터에 포함될 에러 비트의 수를 조절할 수 있음을 의미한다.
본 발명의 실시 예에 따르면, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 기준 읽기 전압(Vrd)에 따라 독출하고, 제공된 읽기 전압(Vrd)에 따라 독출된 데이터에 대한 ECC 동작의 패스/페일 여부에 따라 재프로그램 동작을 선택적으로 수행할 수 있다. 이러한 재프로그램 방법은 도 10 내지 도 11, 그리고 도 12 내지 도 13을 통해 상세히 설명될 것이다.
도 10은 본 발명의 제4 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제1 순서도이다. 그리고 도 11은 본 발명의 제4 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제2 순서도이다. 도 10 및 도 11에 있어서, 데이터의 에러를 검사하고, 검출된 에러가 정정 가능한지의 여부를 판단하고, 에러를 정정하는 일련의 동작을 ECC 동작이라 정의한다. 앞서 설명된 바와 같이, 가장 최근에 프로그램된 데이터를 기준 읽기 전압(Vrd)에 따라 독출하고, 독출된 데이터에 대한 ECC 동작이 페일된 경우, 그리고 패스된 경우에 재프로그램 동작이 각각 수행된다.
S410 단계에서, 부팅 동작 시, 컨트롤러(도 1의 130)는 불휘발성 메모리 장치(도 1의 140)로 제1 기준 읽기 전압을 제공한다. S415 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 독출한다.
S420 단계에서, ECC 유닛(도 1의 135)은 제1 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 에러가 있는지의 여부를 판단한다. ECC 유닛(135)의 에러 검출 동작은 잘 알려진 바와 같이 패리티(parity) 데이터를 사용하여 이루어지며, 설명의 간략화를 위해서 상세한 설명은 생략될 것이다. 가장 최근에 프로그램된 데이터에 에러가 없는 것으로 판단되면, 재프로그램 동작을 수행할 필요가 없기 때문에 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 에러가 있는 것으로 판단되면, 절차는 S425 단계로 진행된다.
S425 단계에서, ECC 유닛(135)은 제1 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S430 단계로 진행된다.
반면, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한 것으로 판단되면, 재프로그램 절차는 종료된다. 도 9에서 설명된 바와 같이, 컨트롤러(130)는 제1 기준 읽기 전압에 따라 가장 최근에 프로그램된 데이터를 독출했기 때문에 독출된 데이터에 포함될 에러 비트의 수를 조절할 수 있다. 독출 데이터의 에러 비트의 수를 조절했음에도 불구하고 독출된 데이터에 포함된 에러가 정정 가능하다면, 시간이 지남에 따라(예를 들면, 리텐션 특성이 저하됨에 따라) 에러 정정이 불가능한 경우가 발생될 가능성이 작기 때문에, 컨트롤러(130)는 재프로그램 절차를 종료할 것이다.
S430 단계에서, 컨트롤러(130)는 불휘발성 메모리 장치(140)로 제2 기준 읽기 전압을 제공한다. 예시적으로, 제2 기준 읽기 전압은 S410 단계의 제1 기준 읽기 전압보다 낮은 전압 값을 갖는다. S435 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 제2 기준 읽기 전압에 따라 독출한다. 즉, 제2 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러 비트의 수는 제1 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러 비트의 수보다 적은 수를 갖도록 데이터가 독출된다.
S440 단계에서, ECC 유닛(135)은 제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 에러가 있는지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 에러가 없는 것으로 판단되면, 재프로그램 동작을 수행할 필요가 없기 때문에 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 에러가 있는 것으로 판단되면, 절차는 S445 단계로 진행된다.
S445 단계에서, ECC 유닛(135)은 제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한 것으로 판단되면, 절차는 S450 단계로 진행된다. 반면, 가장 최근에 프로그램된 데이테어 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S470 단계로 진행된다.
S450 단계에서, ECC 유닛(135)은 제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러를 정정한다. ECC 유닛(135)의 에러 정정 동작은 잘 알려져 있기 때문에 설명의 간략화를 위해서 상세한 설명은 생략될 것이다.
S460 단계에서, 컨트롤러(130)는 에러가 정정된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 예시적으로, 에러가 정정된 데이터는 원래 저장되어 있던 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역)에 다시 프로그램될 수 있다. 다른 예로서, 에러가 정정된 데이터는 원래 저장되어 있던 영역과는 다른 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역 이외의 영역)에 다시 프로그램될 수 있다. 다른 예로서, 비록 도시되지는 않았지만, 도 5에서 설명된 바와 같이, 가장 최근에 프로그램된 데이터가 상위 비트 데이터(MSB 데이터)인 경우에, 컨트롤러(130)는 짝지어진 데이터를 독출하고, 짝지어진 데이터(LSB 데이터)와 에러가 정정된 데이터(MSB 데이터)를 불휘발성 메모리 장치(140)에 다시 프로그램할 수 있다. 컨트롤러(130)는 에러가 정정된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S470 단계로 진행된다. S470 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 호스트 장치(도 1의 110)로부터 다시 수신한다. S480 단계에서, 컨트롤러(130)는 수신된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 컨트롤러(130)는 수신된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
본 발명의 제4 실시 예에 따른 데이터 저장 장치의 재프로그램 방법에 따르면, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 기준 읽기 전압(Vrd)에 따라 독출하고, 제공된 읽기 전압(Vrd)에 따라 독출된 데이터에 대한 ECC 동작의 패스/페일 여부에 따라 재프로그램 동작을 선택적으로 수행할 수 있다.
도 12는 본 발명의 제5 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제1 순서도이다. 그리고 도 13은 본 발명의 제5 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 제2 순서도이다. 도 12 및 도 13에 있어서, 데이터의 에러를 검사하고, 검출된 에러가 정정 가능한지의 여부를 판단하고, 에러를 정정하는 일련의 동작을 ECC 동작이라 정의한다. 앞서 설명된 바와 같이, 가장 최근에 프로그램된 데이터를 기준 읽기 전압(Vrd)에 따라 독출하고, 독출된 데이터에 대한 ECC 동작이 페일된 경우, 그리고 ECC 동작이 패스된 경우에 에러 비트의 수에 따라 재프로그램 동작이 각각 수행된다.
S505 단계에서, 부팅 동작 시, 컨트롤러(도 1의 130)는 불휘발성 메모리 장치(도 1의 140)로 제1 기준 읽기 전압을 제공한다. S510 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 독출한다.
S515 단계에서, ECC 유닛(도 1의 135)은 제1 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 에러가 있는지의 여부를 판단한다. ECC 유닛(135)의 에러 검출 동작은 잘 알려진 바와 같이 패리티(parity) 데이터를 사용하여 이루어지며, 설명의 간략화를 위해서 상세한 설명은 생략될 것이다. 가장 최근에 프로그램된 데이터에 에러가 없는 것으로 판단되면, 재프로그램 동작을 수행할 필요가 없기 때문에 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 에러가 있는 것으로 판단되면, 절차는 S520 단계로 진행된다.
S520 단계에서, ECC 유닛(135)은 제1 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한 것으로 판단되면, 절차는 S525 단계로 진행된다. 반면, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S570 단계로 진행된다.
S525 단계에서, ECC 유닛(135)은 제1 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러 비트의 수가 기준 비트 값보다 큰지의 여부를 판단한다. 여기에서, 기준 비트 값은 정정이 가능한 에러 비트의 최대값보다 작은 값을 갖는다. ECC 유닛(135)의 판단 결과에 따라 재프로그램 동작이 선택적으로 수행된다.
예를 들면, 제1 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러 비트의 수가 기준 비트 값보다 작다고 판단되면, 시간이 지남에 따라(예를 들면, 리텐션 특성이 저하됨에 따라) 에러 정정이 불가능한 경우가 발생될 가능성이 작기 때문에 재프로그램 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 포함된 에러 비트의 수가 기준 비트 값보다 크다고 판단되면, 도 9에서 설명된 바와 같이, 독출 데이터에 포함될 에러 비트의 수를 조절하기 위한 읽기 동작이 다시 수행된다. 즉, 절차는 S530 단계로 진행된다.
S530 단계에서, 컨트롤러(130)는 불휘발성 메모리 장치(140)로 제2 기준 읽기 전압을 제공한다. 예시적으로, 제2 기준 읽기 전압은 S505 단계의 제1 기준 읽기 전압보다 낮은 전압 값을 갖는다. S535 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 제2 기준 읽기 전압에 따라 독출한다. 즉, 제2 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러 비트의 수는 제1 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러 비트의 수보다 적은 수를 갖도록 데이터가 독출된다.
S540 단계에서, ECC 유닛(135)은 제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 에러가 있는지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 에러가 없는 것으로 판단되면, 재프로그램 동작을 수행할 필요가 없기 때문에 절차는 종료된다. 반면, 가장 최근에 프로그램된 데이터에 에러가 있는 것으로 판단되면, 절차는 S545 단계로 진행된다.
S545 단계에서, ECC 유닛(135)은 제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한지의 여부를 판단한다. 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 가능한 것으로 판단되면, 절차는 S550 단계로 진행된다. 반면, 가장 최근에 프로그램된 데이테어 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S570 단계로 진행된다.
S550 단계에서, ECC 유닛(135)은 제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러를 정정한다. ECC 유닛(135)의 에러 정정 동작은 잘 알려져 있기 때문에 설명의 간략화를 위해서 상세한 설명은 생략될 것이다.
S560 단계에서, 컨트롤러(130)는 에러가 정정된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 예시적으로, 에러가 정정된 데이터는 원래 저장되어 있던 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역)에 다시 프로그램될 수 있다. 다른 예로서, 에러가 정정된 데이터는 원래 저장되어 있던 영역과는 다른 영역(예를 들면, 가장 최근에 프로그램된 데이터가 저장되어 있던 영역 이외의 영역)에 다시 프로그램될 수 있다. 다른 예로서, 비록 도시되지는 않았지만, 도 5에서 설명된 바와 같이, 가장 최근에 프로그램된 데이터가 상위 비트 데이터(MSB 데이터)인 경우에, 컨트롤러(130)는 짝지어진 데이터를 독출하고, 짝지어진 데이터(LSB 데이터)와 에러가 정정된 데이터(MSB 데이터)를 불휘발성 메모리 장치(140)에 다시 프로그램할 수 있다. 컨트롤러(130)는 에러가 정정된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
제2 기준 읽기 전압에 따라 독출된 데이터, 즉, 가장 최근에 프로그램된 데이터에 포함된 에러가 정정 불가능한 것으로 판단되면, 절차는 S570 단계로 진행된다. S570 단계에서, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 호스트 장치(도 1의 110)로부터 다시 수신한다. S580 단계에서, 컨트롤러(130)는 수신된 데이터를 불휘발성 메모리 장치(140)에 다시 프로그램한다. 컨트롤러(130)는 수신된 데이터가 불휘발성 메모리 장치(140)에 정상적으로 프로그램되면, 데이터가 저장되는 동안 발생된 서든 파워 오프로 인해서 데이터에 포함된 오류를 제거하기 위한 재프로그램 동작을 종료한다.
본 발명의 제5 실시 예에 따른 데이터 저장 장치의 재프로그램 방법에 따르면, 컨트롤러(130)는 가장 최근에 프로그램된 데이터를 기준 읽기 전압(Vrd)에 따라 독출하고, 제공된 읽기 전압(Vrd)에 따라 독출된 데이터에 대한 ECC 동작이 패스된 경우에 에러 비트의 수에 따라 재프로그램 동작을 선택적으로 수행할 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 14를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
데이터 저장 장치(1200)는 본 발명의 실시 예들에 따른 재프로그램 방법을 수행할 것이다. 따라서, 데이터 저장 장치(1200)의 신뢰성이 향상될 수 있다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial SCSI) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다. 도 15는 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 10을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 재프로그램 방법을 수행할 것이다. 따라서, SD 카드의 신뢰성이 향상될 수 있다.
도 16은 도 15에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 15를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 17은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 17을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다. 또한, SSD 컨트롤러(3210)는 본 발명의 실시 예에 따른 재프로그램 방법 수행할 것이다. 따라서, SSD(3200)의 신뢰성이 향상될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.
불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 18은 도 17에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패리티 비트를 생성하도록 구성된다. 생성된 패리티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 19는 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 19를 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 1에 도시된 데이터 저장 장치(120), 도 14에 도시된 데이터 저장 장치(1200) 또는 도 171에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 처리 시스템
110 : 호스트 장치
120 : 데이터 저장 장치
130 : 컨트롤러
135 : 에러 정정 코드(ECC) 유닛
140 : 불휘발성 메모리 장치

Claims (30)

  1. 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법에 있어서:
    가장 최근에 프로그램된 데이터를 상기 불휘발성 메모리 장치로부터 독출하는 단계;
    상기 독출하는 단계에서 독출된 데이터에 포함된 에러를 검출하는 단계;
    상기 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 독출된 데이터의 에러를 정정하는 단계; 및
    상기 에러를 정정하는 단계에서 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 독출된 데이터로부터 검출된 에러가 정정 불가능한 경우, 상기 가장 최근에 프로그램된 데이터를 호스트 장치로부터 재수신하는 단계; 및
    상기 재수신하는 단계에서 수신된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 가장 최근에 프로그램된 데이터는 전원 공급이 갑작스럽게 중단됨으로 인해서 프로그램 동작이 정상적으로 완료되지 못한 상태의 데이터를 포함하는 데이터 저장 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 가장 최근에 프로그램된 데이터를 상기 불휘발성 메모리 장치로부터 독출하는 단계는 상기 데이터 저장 장치의 부팅 동작 시 수행되는 데이터 저장 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 에러가 정정된 데이터는 상기 독출된 데이터가 저장되어 있던 영역에 재프로그램되는 데이터 저장 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 에러가 정정된 데이터는 상기 독출된 데이터가 저장되어 있던 영역 이외의 영역에 재프로그램되는 데이터 저장 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 불휘발성 메모리 장치가 셀당 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀을 포함하고, 상기 독출된 데이터가 상위 비트 데이터인 경우에,
    상기 상위 비트 데이터의 짝지어진 데이터를 상기 불휘발성 메모리 장치로부터 독출하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 재프로그램하는 단계는 상기 짝지어진 데이터와 상기 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 동시에 프로그램하는 데이터 저장 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 독출된 데이터의 에러 비트의 수와 기준 비트의 수를 비교하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 독출된 데이터로부터 검출된 에러가 정정 가능하고, 상기 독출된 데이터의 에러 비트의 수가 상기 기준 비트의 수보다 큰 경우, 상기 독출된 데이터의 에러를 정정하는 단계를 수행하는 데이터 저장 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 기준 비트의 수는 정정이 가능한 에러 비트의 최대값보다 작은 것을 특징으로 하는 데이터 저장 장치의 동작 방법.
  12. 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법에 있어서,
    가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계;
    상기 제1 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계;
    상기 제1 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 불가능한 경우, 상기 가장 최근에 프로그램된 데이터를 제2 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계;
    상기 제2 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계;
    상기 제2 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 제2 기준 읽기 전압에 따라 독출된 데이터의 에러를 정정하는 단계; 및
    상기 에러를 정정하는 단계에서 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제2 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 불가능한 경우, 상기 가장 최근에 프로그램된 데이터를 호스트 장치로부터 재수신하는 단계; 및
    상기 재수신하는 단계에서 수신된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 제1 기준 읽기 전압을 상기 불휘발성 메모리 장치로 제공하는 단계; 및
    상기 제2 기준 읽기 전압을 상기 불휘발성 메모리 장치로 제공하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제2 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러 비트의 수는 상기 제1 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러 비트의 수보다 적은 수를 갖도록 제어되는 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제2 기준 읽기 전압은 상기 제1 기준 읽기 전압보다 낮은 전압 값을 갖는 것을 특징으로 하는 데이터 저장 장치의 동작 방법.
  17. 제12항에 있어서,
    상기 에러가 정정된 데이터는 상기 가장 최근에 프로그램된 데이터가 저장되어 있던 영역에 재프로그램되는 데이터 저장 장치의 동작 방법.
  18. 제12항에 있어서,
    상기 에러가 정정된 데이터는 상기 가장 최근에 프로그램된 데이터가 저장되어 있던 이외의 영역에 재프로그램되는 데이터 저장 장치의 동작 방법.
  19. 제12항에 있어서,
    상기 불휘발성 메모리 장치가 셀당 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀을 포함하고 상기 가장 최근에 프로그램된 데이터가 상위 비트 데이터인 경우에,
    상기 상위 비트 데이터의 짝지어진 데이터를 상기 불휘발성 메모리 장치로부터 독출하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 재프로그램하는 단계는 상기 짝지어진 데이터와 상기 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 동시에 프로그램하는 데이터 저장 장치의 동작 방법.
  21. 제12항에 있어서,
    상기 가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계는 상기 데이터 저장 장치의 부팅 동작 시 수행되는 데이터 저장 장치의 동작 방법.
  22. 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법에 있어서,
    가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계;
    상기 제1 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계;
    상기 제1 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 제1 기준 읽기 전압에 따라 독출된 데이터의 에러 비트의 수와 기준 비트의 수를 비교하는 단계;
    상기 제1 기준 읽기 전압에 따라 독출된 데이터의 에러 비트의 수가 상기 기준 비트의 수보다 큰 경우, 상기 가장 최근에 프로그램된 데이터를 제2 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계;
    상기 제2 기준 읽기 전압에 따라 독출된 데이터에 포함된 에러를 검출하는 단계;
    상기 제2 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 가능한 경우, 상기 제2 기준 읽기 전압에 따라 독출된 데이터의 에러를 정정하는 단계; 및
    상기 에러를 정정하는 단계에서 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  23. 제22항에 있어서,
    상기 가장 최근에 프로그램된 데이터를 호스트 장치로부터 재수신하는 단계; 및
    상기 재수신하는 단계에서 수신된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  24. 제23항에 있어서,
    상기 제1 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 불가능한 경우에, 상기 가장 최근에 프로그램된 데이터를 재수신하는 단계 및 상기 수신된 데이터를 상기 불휘발성 메모리 장치에 재프로그램하는 단계를 수행하는 데이터 저장 장치의 동작 방법.
  25. 제23항에 있어서,
    상기 제2 기준 읽기 전압에 따라 독출된 데이터로부터 검출된 에러가 정정 불가능한 경우에, 상기 가장 최근에 프로그램된 데이터를 재수신하는 단계 및 상기 수신된 데이터를 상기 불휘발성 메모리 장치에 프로그램하는 단계를 수행하는 데이터 저장 장치의 동작 방법.
  26. 제22항에 있어서,
    상기 에러가 정정된 데이터는 상기 가장 최근에 프로그램된 데이터가 저장되어 있던 영역에 재프로그램되는 데이터 저장 장치의 동작 방법.
  27. 제22항에 있어서,
    상기 에러가 정정된 데이터는 상기 가장 최근에 프로그램된 데이터가 저장되어 있던 이외의 영역에 재프로그램되는 데이터 저장 장치의 동작 방법.
  28. 제22항에 있어서,
    상기 불휘발성 메모리 장치가 셀당 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀을 포함하고 상기 가장 최근에 프로그램된 데이터가 상위 비트 데이터인 경우에,
    상기 상위 비트 데이터의 짝지어진 데이터를 상기 불휘발성 메모리 장치로부터 독출하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  29. 제28항에 있어서,
    상기 재프로그램하는 단계는 상기 짝지어진 데이터와 상기 에러가 정정된 데이터를 상기 불휘발성 메모리 장치에 동시에 프로그램하는 데이터 저장 장치의 동작 방법.
  30. 제22항에 있어서,
    상기 가장 최근에 프로그램된 데이터를 제1 기준 읽기 전압에 따라 상기 불휘발성 메모리 장치로부터 독출하는 단계는 상기 데이터 저장 장치의 부팅 동작 시 수행되는 데이터 저장 장치의 동작 방법.
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