KR20190110866A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 서든 파워 오프에 의해 프로그램이 중단된 페이지에 대한 재프로그램을 수행하는 저장 장치는 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 복수의 페이지들 중 프로그램 동작이 중단된 페이지에 포함된 메모리 셀들의 문턱 전압에 따라 결정되는 재프로그램 데이터를 이용하여 상기 프로그램이 중단된 페이지에 대한 재프로그램 동작을 수행하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 서든 파워 오프에 의해 프로그램이 중단된 페이지에 대한 재프로그램을 수행하는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 복수의 페이지들 중 프로그램 동작이 중단된 페이지에 포함된 메모리 셀들의 문턱 전압에 따라 결정되는 재프로그램 데이터를 이용하여 상기 프로그램이 중단된 페이지에 대한 재프로그램 동작을 수행하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법은, 상기 복수의 페이지들 중 프로그램 동작이 중단된 페이지를 디폴트 리드 전압을 이용하여 리드 하는 단계 및 상기 디폴트 리드 전압을 이용하여 리드한 결과에 따라 상기 디폴트 리드 전압보다 낮은 레벨인 하향 리드 전압 또는 상기 디폴트 리드 전압보다 높은 레벨인 상향 리드 전압 중 어느 하나의 전압으로 리드하고, 리드한 결과에 따라 재프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른, 저장 장치는, 복수의 페이지들 중 선택된 페이지에 프로그램 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치 및 서든 파워 오프에 따라 상기 프로그램 동작이 중단되면, 상기 선택된 페이지를 디폴트 리드 전압, 상기 디폴트 리드 전압보다 낮은 레벨의 하향 리드 전압 또는 상기 디폴트 리드 전압보다 높은 레벨의 상향 리드 전압 중 적어도 둘 이상의 리드 전압을 이용하여 리드한 결과에 따라 상기 선택된 페이지에 가비지 데이터, 상기 프로그램 데이터 또는 상기 프로그램 데이터를 일부 수정한 수정된 프로그램 데이터 중 어느 하나의 데이터를 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 기술에 따르면, 서든 파워 오프에 의해 프로그램이 중단된 페이지에 대한 재프로그램을 수행하는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 7은 서든 파워 오프에 따라 프로그램이 중단된 상태의 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 서든 파워 오프 발생시 프로그램이 중단된 복구 가능 페이지를 처리하는 일 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따라 복구 가능 페이지를 처리하는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 복구 가능 페이지에 대한 재프로그램 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따라 프로그램이 중단된 페이지에 대한 리커버리 동작시에 인가되는 리드 전압들을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 14는 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 15는 본 발명의 다른 실시 예에 따라 프로그램이 중단된 페이지에 대한 리커버리 동작시에 인가되는 리드 전압들을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 17은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 19는 페일 데이터가 저장되는 일 실시 예를 설명하기 위한 도면이다.
도 20은 페일 데이터가 저장되는 다른 실시 예를 설명하기 위한 도면이다.
도 21은 도 1의 메모리 컨트롤러와 복수의 메모리 장치들과의 연결관계를 예시적으로 보여주는 블록도이다.
도 22는 저장 장치의 패리티 데이터를 설명하기 위한 도면이다.
도 23은 본 발명의 일 실시 예에 따른 저장 장치의 패리티 데이터를 생성하는 방법을 설명하기 위한 도면이다.
도 24는 본 발명의 다른 실시 예에 따른 저장 장치의 패리티 데이터를 생성하는 방법을 설명하기 위한 도면이다.
도 25는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 27은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 28은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200), 버퍼 메모리(300)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address)를 입력 받고, 논리 어드레스(Logical Block Address, LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)은 논리 블록 어드레스(LBA)와 물리 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리(300)에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)와 버퍼 메모리(300) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리(300)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(400)로부터 입력된 데이터를 버퍼 메모리(300)에 임시로 저장하고, 이후 버퍼 메모리(300)에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리(300)는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리(300)는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리(300)는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리(300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 저장 장치(50)는 버퍼 메모리(300)를 포함하지 않을 수 있다. 이 경우, 저장 장치(50) 외부의 휘발성 메모리 장치들이 버퍼 메모리(300)의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 10에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 6에서 (A)는 프로그램 동작을 수행하는 선택된 워드라인에 인가되는 전압을 나타내고, (B)는 (A)에 따른 전압이 인가됨에 따라 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 변하는 모습을 나타낸다.
이하에서, 설명의 편의를 위해, 복수의 메모리 셀들 각각은 1-비트의 데이터를 저장하는 싱글 레벨 셀(MLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 각각은 2-비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 3-비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
프로그램 동작은 페이지 단위로 수행될 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다. 즉, 선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 하나의 선택된 페이지를 구성할 수 있다.
프로그램 동작은 복수의 프로그램 루프들(Loop1~Loop4)을 포함할 수 있다. 즉, 선택된 메모리 셀들은 복수의 프로그램 루프들(Loop1~Loop4)이 수행됨에 따라 목표 프로그램 상태에 해당하는 문턱전압을 가질 수 있다.
복수의 프로그램 루프들(Loop1~Loop4) 각각은 프로그램 펄스를 인가하는 프로그램 전압 인가 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
예를 들어, 제1 프로그램 루프(Loop1)가 수행될 때, 제1 프로그램 펄스(Vpgm1)가 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 검증 전압(VPV)이 선택된 워드라인에 인가될 수 있다.
검증 전압(VPV)에 의해 검증이 패스된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(Loop2)에서 프로그램 금지(program inhibit)될 것이다. 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제1 프로그램 펄스(Vpgm1)보다 스텝 전압(Vstep)만큼 높은 제2 프로그램 펄스(Vpgm2)가 제2 프로그램 루프(Loop2)에서 인가된다. 이 후, 제1 프로그램 루프(Loop2)의 검증 단계와 동일하게 검증 단계가 수행된다. 예시적으로, 검증이 패스된 메모리 셀들은 검증 전압(VPV)보다 높은 문턱 전압을 갖는 메모리 셀이다. 따라서, 검증이 패스된 메모리 셀들은 검증 전압(VPV)이 인가된 경우, 오프-셀(off-cell)로 리드 된다. 반대로, 검증이 페일된 메모리 셀들은 검증 전압(VPV)이 인가된 경우 온-셀(on-cell)로 리드 된다.
검증 단계에서, 선택된 워드라인에 연결된 메모리 셀들과 연결된 페이지 버퍼들은 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들이 검증 패스인지 또는 검증 페일인지를 판단할 수 있다.
메모리 셀들의 타겟 문턱 전압은 해당 메모리 셀에 저장될 데이터에 따라 소거 상태 또는 프로그램 상태 중 어느 하나를 결정될 수 있다. 소거 상태에 해당하는 문턱전압을 갖는 메모리 셀에는 데이터 '1'이 저장될 수 있다. 프로그램 상태에 해당하는 문턱전압을 갖는 메모리 셀에는 데이터 '0'이 저장될 수 있다.
제1 프로그램 루프(Loop1)가 수행되기 전의 메모리 셀들의 문턱전압은 소거 상태에 해당할 수 있다. 제1 프로그램 루프(Loop1)가 수행되면, 프로그램 상태의 타겟 문턱 전압을 갖는 메모리 셀들의 문턱전압은 D1 상태로 증가할 수 있다. 그러나, 타겟 문턱 전압인 D4상태에는 도달하지 못하였으므로, 메모리 셀들은 검증이 페일될 것이다. 이후, 제2 프로그램 루프(Loop2)가 수행되면, 프로그램 상태의 타겟 문턱 전압을 갖는 메모리 셀들의 문턱전압은 D2 상태로 증가할 수 있다. 그러나, 타겟 문턱 전압인 D4상태에는 도달하지 못하였으므로, 메모리 셀들은 검증이 페일될 것이다. 이후, 제3 프로그램 루프(Loop3)가 수행되면, 프로그램 상태의 타겟 문턱 전압을 갖는 메모리 셀들의 문턱전압은 D3 상태로 증가할 수 있다. 그러나, 타겟 문턱 전압인 D4상태에는 도달하지 못하였으므로, 메모리 셀들은 검증이 페일될 것이다. 이후, 제4 프로그램 루프(Loop4)가 수행되면, 프로그램 상태의 타겟 문턱 전압을 갖는 메모리 셀들의 문턱전압은 D4 상태로 증가할 수 있다. 따라서, 문턱전압이 검증 전압(VPV)보다 높으므로, 메모리 셀들의 검증은 패스될 것이다.
D4상태로 프로그램된 메모리 셀들은 디폴트 리드 전압(VRD)에 의해 리드될 수 있다. D4상태로 프로그램된 메모리 셀들의 문턱전압은 디폴트 리드 전압(VRD)보다 높으므로, 오프-셀(off-cell)로 리드 된다. 반대로 소거 상태의 메모리 셀들은 온-셀(on-cell)로 리드 된다. 따라서, 디폴트 리드 전압에 따라 메모리 셀들에 저장된 데이터가 리드될 수 있다.
도 7은 서든 파워 오프에 따라 프로그램이 중단된 상태의 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7을 참조하면, 선택된 워드라인에 연결된 메모리 셀들은 프로그램 루프들이 수행됨에 따라 (A)상태에서 (E)상태로 변경될 수 있다. 프로그램 동작이 수행되는 도중에 도 1을 참조하여 설명된 저장 장치(50)에 전원 공급이 중단되는 서든 파워 오프가 발생할 수 있다. 서든 파워 오프가 발생하면, 수행 중이던 프로그램 동작이 중단될 것이다. 이후, 전원이 다시 공급되면, 저장 장치(50)는 서든 파워 오프에 의해 중단되었던 프로그램 동작을 다시 수행할 것이다.
프로그램 동작이 수행되는 도중에 서든 파워 오프에 따라 프로그램 동작이 중단되면, 프로그램 동작이 수행되던 메모리 셀들은 (A)상태 내지 (E)상태 중 어느 하나에 해당하는 문턱전압을 가질 수 있다.
(A)상태는 메모리 셀들의 문턱전압이 소거 상태에 있는 동안 서든 파워 오프가 발생한 경우이다. 즉, (A)상태의 문턱전압을 갖는 메모리 셀들은 소거 상태의 문턱전압을 가질 것이다. 따라서, 메모리 셀들의 문턱전압이 (A)상태에 있는지 여부는 디폴트 리드 전압(VRD) 및 디폴트 리드 전압(VRD)보다 낮은 레벨을 갖는 하향 리드 전압(VRD-)을 이용하여 결정될 수 있다. 예를 들어, 저장 장치가 디폴트 리드 전압(VRD)으로 선택된 페이지를 리드하면, 모든 메모리 셀들이 온-셀(데이터 '1')로 리드될 것이다. 리드된 데이터에 에러 정정 디코딩을 수행하면, 모든 메모리 셀들에 저장된 데이터가 에러로 취급될 것이므로, 리드 동작이 페일될 것이다. 리드 동작이 페일되면, 저장 장치는 하향 리드 전압(VRD-)을 이용하여 다시 선택된 페이지를 리드할 수 있다. 이 때, 하향 리드 전압(VRD-)에 의해서도 모든 메모리 셀들이 온-셀(데이터 '1')로 리드되면, 저장 장치는 메모리 셀들이 (A)상태와 같은 문턱전압 분포를 갖는 것으로 판단할 수 있다.
실시 예에서, 저장 장치는 하향 리드 전압(VRD-)을 이용하여 선택된 페이지에 포함된 메모리 셀들을 리드한 결과, 소거 셀들의 개수가 기준 개수를 초과하면, 메모리 셀들이 (A)상태와 같은 문턱전압 분포를 갖는 것으로 판단할 수 있다. 여기서 기준 개수는 선택된 메모리 셀들이 소거 상태인 것으로 결정할 수 있는 최대 소거 셀의 개수일 수 있다.
(B)상태는 메모리 셀들의 문턱 전압이 (A)상태보다 증가된 경우를 나타낸다. 구체적으로, (B)상태의 메모리 셀들의 문턱전압은 디폴트 리드 전압(VRD)보다는 낮은 문턱 전압을 가진다. 그러나, 일부의 메모리 셀들은 하향 리드 전압(VRD-)보다 높은 문턱전압을 갖는다. 메모리 셀들의 문턱전압이 (A)상태에 있는지 여부는 디폴트 리드 전압(VRD) 및 하향 리드 전압(VRD-)을 이용하여 결정될 수 있다. 예를 들어, 저장 장치가 디폴트 리드 전압(VRD)으로 선택된 페이지를 리드하면, 모든 메모리 셀들이 온-셀(데이터 '1')로 리드될 것이다. 리드된 데이터에 에러 정정 디코딩을 수행하면, 모든 메모리 셀들에 저장된 데이터가 에러로 취급될 것이므로, 리드 동작이 페일될 것이다. 리드 동작이 페일되면, 저장 장치는 하향 리드 전압(VRD-)을 이용하여 다시 선택된 페이지를 리드할 수 있다. 이 때, 오프-셀(데이터 '0')로 리드되는 메모리 셀들이 일부 존재하는 경우, 저장 장치는 메모리 셀들이 (B)상태에 해당하는 문턱전압을 갖는 것으로 판단할 수 있다.
실시 예에서, 저장 장치는 하향 리드 전압(VRD-)을 이용하여 선택된 페이지에 포함된 메모리 셀들을 리드한 결과, 소거 셀들의 개수가 기준 개수를 초과하지 않으면, 메모리 셀들이 (B)상태와 같은 문턱전압 분포를 갖는 것으로 판단할 수 있다. 여기서 기준 개수는 선택된 메모리 셀들이 소거 상태인 것으로 결정할 수 있는 최대 소거 셀의 개수일 수 있다.
(C)상태는 메모리 셀들의 문턱 전압이 (B)상태보다 증가된 경우를 나타낸다. 구체적으로, (C)상태의 메모리 셀들을 디폴트 리드 전압(VRD)으로 리드하면, 온-셀(데이터 '1')로 리드 되는 메모리 셀들과 오프-셀(데이터 '0')로 리드되는 메모리 셀들이 모두 존재할 수 있다. 리드된 데이터에 에러 정정 디코딩을 수행하면, 에러로 취급되는 비트 수가 정정가능한 최대 에러 비트수를 초과할 것이므로, 리드가 페일될 것이다. 리드 동작이 페일되면, 저장 장치는 하향 리드 전압(VRD-)을 이용하여 다시 선택된 페이지를 리드할 수 있다. 이 때, 오프-셀(데이터 '0')로 리드되는 메모리 셀들이 존재하지 않는 경우, 저장 장치는 메모리 셀들이 (C)상태에 해당하는 문턱전압을 갖는 것으로 판단할 수 있다.
실시 예에서, 저장 장치는 하향 리드 전압(VRD-)을 이용하여 선택된 페이지에 포함된 메모리 셀들을 리드한 결과, 소거 셀들의 개수가 기준 개수를 초과하지 않으면, 메모리 셀들이 (B)상태와 같은 문턱전압 분포를 갖는 것으로 판단할 수 있다. 여기서 기준 개수는 선택된 메모리 셀들이 소거 상태인 것으로 결정할 수 있는 최대 소거 셀의 개수일 수 있다.
(D)상태는 메모리 셀들의 문턱 전압이 (C)상태보다 증가된 경우를 나타낸다. 구체적으로, 저장 장치는 메모리 셀들이 (D)상태에 해당하는지 여부를 디폴트 리드 전압(VRD) 및 디폴트 리드 전압(VRD)보다 높은 레벨을 갖는 상향 리드 전압(VRD+)을 이용하여 결정할 수 있다. 구체적으로, (D)상태의 메모리 셀들을 디폴트 리드 전압(VRD)으로 리드하면, 모든 메모리 셀들이 오프-셀(데이터 '0')로 리드될 것이다. 따라서, 리드된 데이터인 리드 데이터에 에러 비트가 존재하지 않거나, 정정가능한 최대 에러 비트 수를 초과하지 않을 것이므로, 리드 동작을 패스될 것이다. 리드 동작이 패스되면, 저장 장치는 상향 리드 전압(VRD+)을 이용하여 선택된 페이지를 다시 리드할 수 있다.
(D)상태의 메모리 셀들을 상향 리드 전압(VRD+)으로 리드하면, 온-셀(데이터 '1')로 리드 되는 메모리 셀들과 오프-셀(데이터 '0')로 리드되는 메모리 셀들이 모두 존재할 수 있다. 리드된 데이터에 에러 정정 디코딩을 수행하면, 에러로 취급되는 비트 수가 정정가능한 최대 에러 비트수를 초과할 것이므로, 리드가 페일될 것이다.
따라서, 저장 장치는 디폴트 리드 전압(VRD)을 이용한 리드 동작은 패스되고, 상향 리드 전압(VRD+)을 이용한 리드 동작이 페일된 경우, 메모리 셀들이 (D)상태에 해당하는 것으로 결정할 수 있다.
(E)상태는 메모리 셀들의 문턱전압이 이미 타겟 문턱 전압에 도달한 상태를 나타낸다. 따라서, 메모리 셀들은 프로그램 동작이 완료된 경우와 같은 상태일 수 있다. 구체적으로, 저장 장치는 메모리 셀들이 (E)상태에 해당하는지 여부를 디폴트 리드 전압(VRD) 및 디폴트 리드 전압(VRD)보다 높은 레벨을 갖는 상향 리드 전압(VRD+)을 이용하여 결정할 수 있다. 예를 들어, 저장 장치는 디폴트 리드 전압(VRD)을 이용한 리드 동작과 상향 리드 전압(VRD+)을 이용한 리드 동작이 모두 패스된 경우, 메모리 셀들이 (E)상태에 해당하는 것으로 결정할 수 있다. 이 경우, 저장 장치는 서든 파워 오프에 의해 중단된 프로그램 동작이 패스된 것으로 판단할 수 있다.
도 8은 서든 파워 오프 발생시 프로그램이 중단된 복구 가능 페이지를 처리하는 일 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 블록1(BLOCK1) 및 메모리 블록2(BLOCK2)는 각각 제1 내지 제10 페이지(PG1~PG10)를 포함할 수 있다.
도 8은 메모리 블록1(BLOCK1)의 제1 내지 제3 페이지는 프로그램 동작이 완료되었으나, 제4 페이지에 대한 프로그램 동작이 수행되는 도중에 서든 파워 오프(SPO)가 발생한 경우를 나타낸다.
서든 파워 오프 발생 이후, 저장 장치는 데이터를 복구할 수 있다. 종래에는 메모리 블록1(BLOCK1)의 제4 페이지(PG4)와 같이 프로그램 동작은 중단되었으나, 복구 가능한 페이지에 대해서 재프로그램 동작을 수행하지 않았다. 따라서, 저장 장치는 메모리 블록1(BLOCK1)의 제1 내지 제4 페이지(PG1~PG4)의 데이터를 새로운 메모리 블록인 메모리 블록2(BLOCK)에 데이터들을 복사(copy)하였다. 복구 가능한 페이지는 도 7을 참조하여 설명된 (D)상태와 같이 디폴트 리드 전압을 이용한 리드 동작이 패스되는 상태의 페이지일 수 있다.
이 경우, 프로그램 동작이 중단된 페이지의 데이터가 복구 가능함에도 불구하고, 새로운 프리 블록인 메모리 블록2(BLOCK2)를 소모하는 문제가 있었다.
설명의 편의상 도 8에서는 하나의 메모리 블록이 10개의 페이지들을 포함하는 것으로 설명하였으나, 본 발명의 실시 예는 이에 한정되지 않는다.
도 9는 본 발명의 실시 예에 따라 복구 가능 페이지를 처리하는 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 블록1(BLOCK1) 및 메모리 블록2(BLOCK2)는 각각 제1 내지 제10 페이지(PG1~PG10)를 포함할 수 있다.
도 9는 메모리 블록1(BLOCK1)의 제1 내지 제3 페이지는 프로그램 동작이 완료되었으나, 제4 페이지에 대한 프로그램 동작이 수행되는 도중에 서든 파워 오프(SPO)가 발생한 경우를 나타낸다.
서든 파워 오프 발생 이후, 저장 장치는 데이터를 복구할 수 있다. 본 발명의 실시 예에 따르면, 저장 장치는 메모리 블록1(BLOCK1)의 제4 페이지(PG4)와 같이 프로그램 동작은 중단되었으나, 복구 가능한 페이지에 대해서 재프로그램 동작을 수행한다. 복구 가능한 페이지는 도 7을 참조하여 설명된 (D)상태와 같이 디폴트 리드 전압을 이용한 리드 동작이 패스되는 상태의 페이지일 수 있다.
따라서, 본 발명의 실시 예에 따른 저장 장치는 새로운 프리 블록인 메모리 블록2(BLOCK2)를 소모하지 않고, 불필요한 복사를 위한 프로그램 동작도 수행하지 않을 수 있다.
설명의 편의상 도 9에서는 하나의 메모리 블록이 10개의 페이지들을 포함하는 것으로 설명하였으나, 본 발명의 실시 예는 이에 한정되지 않는다.
도 10은 본 발명의 실시 예에 따른 복구 가능 페이지에 대한 재프로그램 동작을 설명하기 위한 도면이다.
도 7을 다시 참조하면, (A)상태의 메모리 셀들은 문턱전압이 증가하기 이전 상태에 있으므로, 저장 장치는 선택된 페이지에 서든 파워 오프에 의해 중단된 프로그램 동작에 대응되는 데이터인 프로그램 데이터를 다시 프로그램 할 수 있다. 따라서, 저장 장치는 프로그램 데이터를 선택된 페이지에 저장하는 재프로그램 동작을 수행할 수 있다.
(B)상태의 메모리 셀들의 문턱전압은 정확하게 파악될 수 없으므로, (B)상태의 메모리 셀들을 포함하는 페이지는 복구불가능 페이지일 수 있다. 따라서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
(C)상태의 메모리 셀들의 문턱전압은 정확하게 파악될 수 없으므로, (C)상태의 메모리 셀들을 포함하는 페이지는 복구불가능 페이지일 수 있다. 따라서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
(D)상태의 메모리 셀들을 포함하는 페이지는 복구 가능 페이지일 수 있다. 이는, 일부 메모리 셀들의 문턱전압이 타겟 문턱 전압에 해당하는 (E)상태에 도달하였고, 현재 상태로도 디폴트 리드 전압(VRD)에 의해 리드 동작이 패스되는 상태이기 때문이다. 따라서, 저장 장치는 선택된 페이지에 재프로그램 동작을 수행하여 서든 파워 오프에 의해 중단되었던 프로그램 동작을 완료할 수 있다. 다만, 메모리 셀들 중 일부의 메모리 셀들의 문턱 전압이 이미 타겟 문턱 전압에 도달하였으므로, 프로그램 데이터와 동일한 데이터로 재프로그램을 수행하면, 문턱 전압이 이미 타겟 문턱 전압에 도달한 메모리 셀들이 타겟 문턱 전압보다 더 높은 문턱전압을 갖는 오버 프로그램 상태로 프로그램될 수 있다. 따라서, 저장 장치는 복구 가능 페이지에 프로그램할 데이터인 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 상향 리드 전압(VRD+)으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
도 10은 도 7을 참조하여 설명된 (D)상태의 메모리 셀들에 대한 재프로그램 동작시에 워드라인에 인가되는 전압(A)과 (A)에 따른 전압이 인가됨에 따라 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 변하는 모습(B)을 나타낸다.
도 10에서, 제3 프로그램 루프(Loop3)이 수행되는 도중에 서든 파워 오프가 발생하여 프로그램 동작이 중단된 경우를 가정한다. 따라서, 서든 파워 오프가 발생하는 시점에 메모리 셀들의 문턱전압은 D3 상태에 해당할 것이다. 이 경우, 메모리 셀들은 디폴트 리드 전압(VRD)을 이용한 리드 동작은 패스되나, 검증 전압(VPV) 또는 도 7을 이용하여 설명된 상향 리드 전압(VRD+)을 이용한 리드 동작은 페일 될 것이다.
이 때, 저장 장치는 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 상향 리드 전압(VRD+)으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
재프로그램 동작이 수행됨에 따라 메모리 셀들의 문턱 전압은 D4 상태를 거쳐 D5상태에 도달할 수 있다.
도 11은 본 발명의 일 실시 예에 따라 프로그램이 중단된 페이지에 대한 리커버리 동작시에 인가되는 리드 전압들을 설명하기 위한 도면이다.
도 11을 참조하면, 저장 장치는 서든 파워 오프가 발생한 뒤 복구 동작에서 프로그램이 중단된 페이지에 포함된 메모리 셀들의 문턱전압 분포를 판단할 수 있다. 저장 장치는 디폴트 리드 전압(RD), 하향 리드 전압(VRD-) 및 상향 리드 전압(VRD+) 을 이용하여, 메모리 셀들의 문턱전압 분포가 (a) 내지 (e) 상태 중 어느 상태에 해당하는지 판단할 수 있다.
저장 장치가 디폴트 리드 전압(RD), 하향 리드 전압(VRD-) 및 상향 리드 전압(VRD+)을 이용하여 재프로그램 동작을 수행하는 방법은 후술하는 도 12 내지 도 14에 대한 실시 예에서 보다 상세하게 설명한다.
도 12는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 12를 참조하면, S1201단계에서, 저장 장치는 디폴트 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1203단계에서, 저장 장치는 디폴트 리드 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, S1215단계로 진행하고, 그렇지 않으면, S1205단계로 진행한다.
S1205단계에서, 디폴트 리드 전압을 이용한 리드 동작이 페일된 경우, 메모리 셀들의 문턱전압은 도 7을 참조하여 설명된 (A)상태 또는 (B)상태에 해당할 수 있다. 따라서, 저장 장치는 디폴트 리드 전압보다 낮은 레벨을 갖는 하향 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1207단계에서, 저장 장치는 하향 리드 전압을 이용하여 리드한 결과 소거 상태에 해당하는 메모리 셀인 소거셀의 개수가 기준 개수를 초과하는지 여부를 판단할 수 있다. 소거셀의 개수가 기준 개수를 초과하면, S1209 단계로 진행하고, 그렇지 않으면, S1211단계로 진행한다.
S1209단계에서, 저장 장치는, S1207단계에서 판단한 결과, 소거 셀들의 수가 기준 개수를 초과하면, 해당 페이지에 포함된 메모리 셀들의 문턱전압이 소거 상태에 해당함을 알 수 있다. 즉, 메모리 셀들의 문턱전압이 도 7을 참조하여 설명된 (A)상태에 해당한다. 이는 선택된 페이지에 포함된 메모리 셀들의 문턱전압이 소거 상태인 상태에서 프로그램 동작이 중단된 것일 수 있다. 따라서, 저장 장치는 선택된 페이지에 서든 파워 오프에 의해 중단된 프로그램 동작에 대응되는 데이터인 프로그램 데이터를 다시 프로그램 할 수 있다. 따라서, 저장 장치는 프로그램 데이터를 선택된 페이지에 저장하는 재프로그램 동작을 수행할 수 있다.
S1211단계에서, S1207단계에서 판단한 결과, 소거 셀들의 수가 기준 개수를 초과하지 않으면, 메모리 셀들의 문턱전압이 도 7을 참조하여 설명된 (B)상태 또는 (C)상태에 해당함을 알 수 있다. 따라서, 선택된 페이지는 복구불가능 페이지일 수 있다. 따라서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
실시 예에서, 가비지데이터는 가비지데이터가 프로그램된 페이지인 페일 페이지에 대한 리드 동작이 항상 페일되는 데이터일 수 있다. 다양한 실시 예에서, 가비지 데이터는 프로그램 디스터브가 최소화 되도록 생성될 수 있다. 즉, 가비지 데이터는 페일 페이지에 대한 리드 동작이 페일되도록 보장하는 데이터 중 프로그램 디스터브를 최소로 야기하는 데이터일 수 있다. 예를 들어, 가비지 데이터는 모든 데이터가 '1'인 데이터일 수 있다.
S1213단계에서, 저장 장치는 선택된 페이지가 페일 페이지임을 나타내는 페일 페이지 정보를 저장할 수 있다. 실시 예에서, 페일 페이지 정보는 페일 페이지의 스페어 영역에 저장되거나, 페일 페이지가 포함된 메모리 블록의 시스템 영역에 저장될 수 있다.
S1215단계에서, 저장 장치는 디폴트 리드 전압으로 리드한 데이터를 저장할 수 있다. 저장된 데이터는 서든 파워 오프가 발생하기 전에 프로그램 중이던 프로그램 데이터일 수 있다.
S1217단계에서, 저장 장치는 상향 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1219단계에서, 저장 장치는 상향 리드 전압을 이용한 리드 동작이 패스되는지 여부를 판단할 수 있다. 판단 결과, 리드가 패스되면, 메모리 셀들의 문턱전압이 타겟 문턱 전압에 도달한 뒤에 서든 파워 오프가 발생한 것이므로, 해당 프로그램 동작이 완료된 것으로 보고 동작을 종료한다. 리드가 페일되면, S1221단계로 진행한다.
S1221단계에서, 저장 장치는 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 상향 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 13을 참조하면, S1301단계에서, 저장 장치는 디폴트 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1303단계에서, 저장 장치는 디폴트 리드 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, S1309단계로 진행하고, 그렇지 않으면, S1305단계로 진행한다.
S1305단계에서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다. 구체적으로, 디폴트 리드 전압을 이용한 리드 동작이 페일된 경우, 저장 장치는 메모리 셀들의 문턱 전압이 도 7을 참조하여 설명된 (A), (B) 및 (C)상태 중 어느 하나의 상태인 것으로 판단할 수 있다. 즉, 저장 장치는 디폴트 리드 전압을 이용한 리드 동작이 페일되면, 해당 페이지를 복구 불가능 페이지로 판단하고, 가비지데이터를 저장하는 재프로그램 동작을 수행할 수 있다.
S1307단계에서, 저장 장치는 선택된 페이지가 페일 페이지임을 나타내는 페일 페이지 정보를 저장할 수 있다. 실시 예에서, 페일 페이지 정보는 페일 페이지의 스페어 영역에 저장되거나, 페일 페이지가 포함된 메모리 블록의 시스템 영역에 저장될 수 있다.
S1309단계에서, 저장 장치는 디폴트 리드 전압으로 리드한 데이터를 저장할 수 있다. 저장된 데이터는 서든 파워 오프가 발생하기 전에 프로그램 중이던 프로그램 데이터일 수 있다.
S1311단계에서, 저장 장치는 상향 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1313단계에서, 저장 장치는 상향 리드 전압을 이용한 리드 동작이 패스되는지 여부를 판단할 수 있다. 판단 결과, 리드가 패스되면, 메모리 셀들의 문턱전압이 타겟 문턱 전압에 도달한 뒤에 서든 파워 오프가 발생한 것이므로, 해당 프로그램 동작이 완료된 것으로 보고 동작을 종료한다. 리드가 페일되면, S1315단계로 진행한다.
S1315단계에서, 저장 장치는 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 상향 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 14를 참조하면, S1401단계에서, 저장 장치는 상향 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1403단계에서, 저장 장치는 상향 리드 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, 해당 페이지에 포함된 메모리 셀들의 프로그램 동작이 정상적으로 종료된 것으로 볼 수 있으므로, 동작을 종료하고, 리드 동작이 페일되면, S1405단계로 진행한다.
S1405단계에서, 저장 장치는 디폴트 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1407단계에서, 저장 장치는 디폴트 리드 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, S1409단계로 진행하고, 그렇지 않으면, S1411단계로 진행한다.
S1409단계에서, 저장 장치는 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 디폴트 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
S1411단계에서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다. 구체적으로, 디폴트 리드 전압을 이용한 리드 동작이 페일된 경우, 저장 장치는 메모리 셀들의 문턱 전압이 도 7을 참조하여 설명된 (A), (B) 및 (C)상태 중 어느 하나의 상태인 것으로 판단할 수 있다. 즉, 저장 장치는 디폴트 리드 전압을 이용한 리드 동작이 페일되면, 해당 페이지를 복구 불가능 페이지로 판단하고, 가비지데이터를 저장하는 재프로그램 동작을 수행할 수 있다.
S1413단계에서, 저장 장치는 선택된 페이지가 페일 페이지임을 나타내는 페일 페이지 정보를 저장할 수 있다. 실시 예에서, 페일 페이지 정보는 페일 페이지의 스페어 영역에 저장되거나, 페일 페이지가 포함된 메모리 블록의 시스템 영역에 저장될 수 있다.
도 15는본 발명의 다른 실시 예에 따라 프로그램이 중단된 페이지에 대한 리커버리 동작시에 인가되는 리드 전압들을 설명하기 위한 도면이다.
도 15는 메모리 셀당 2 비트를 저장하는 MLC로 구성된 페이지에 대한 프로그램 동작이 중단된 경우, 이를 복구하는데 사용되는 리드 전압들을 나타낸다.
MLC의 경우, 페이지에 저장된 메모리 셀들은 각각 ““11””, ““01””, ““00”” 및 ““10”” 중 어느 하나에 해당하는 문턱 전압을 갖도록 프로그램 될 수 있다.
이 때, 해당 페이지에 포함된 메모리 셀들에 저장된 2 비트의 데이터들 중 하위(LSB, Least Significant Bit) 비트 데이터는 LSB 데이터이고, 상위 비트((MSB, Most Significant Data) 데이터는 MSB데이터일 수 있다. MLC로 구성된 페이지는 3개의 디폴트 리드 전압들을 이용하여 데이터가 리드될 수 있다. 구체적으로, 저장 장치는 디폴트 LSB 리드 전압(VRD2)과 디폴트 MSB 리드 전압들(VRD1, VRD3)을 이용하여 데이터를 리드할 수 있다. 먼저 저장 장치는 디폴트 LSB 리드 전압(VRD2)을 이용하여, LSB데이터를 리드할 수 있다. 이후, 저장 장치는 디폴트 MSB 리드 전압 중 낮은 레벨을 갖는 제1 디폴트 MSB 리드 전압(VRD1)을 이용하여 리드 동작을 수행함으로써 데이터 ““11””과 ““01””에 해당하는 메모리 셀들을 구분할 수 있다. 이후, 저장 장치는 디폴트 MSB 리드 전압 중 높은 전압 레벨을 갖는 제2 디폴트 MSB 리드 전압(VR3)을 이용하여 리드 동작을 수행함으로써, 데이터 ““00””과 ““10””에 해당하는 메모리 셀들을 구분할 수 있다.
본 발명의 실시 예에서, 저장 장치는 서든 파워 오프가 발생한 뒤 복구 동작에서 프로그램이 중단된 페이지에 포함된 메모리 셀들의 문턱전압 분포를 판단할 수 있다. 저장 장치는 디폴트 LSB 리드 전압(RD2), 디폴트 MSB 리드 전압(VRD1, VRD3), 제1 디폴트 MSB 리드 전압(VRD1)보다 낮은 레벨을 갖는 하향 MSB 리드 전압(VRD1-) 및 제2 디폴트 MSB 리드 전압(VRD3)보다 높은 전압을 갖는 상향 MSB 리드 전압(VRD3+)을 이용하여, 메모리 셀들의 문턱전압 분포를 판단할 수 있다.
저장 장치가 디폴트 LSB 리드 전압(RD2), 디폴트 MSB 리드 전압(VRD1, VRD3), 제1 디폴트 MSB 리드 전압(VRD1)보다 낮은 레벨을 갖는 하향 MSB 리드 전압(VRD1-) 및 제2 디폴트 MSB 리드 전압(VRD3)보다 높은 전압을 갖는 상향 MSB 리드 전압(VRD3+)을 이용하여 재프로그램 동작을 수행하는 방법은 후술하는 도 16 내지 도 18에 대한 실시 예에서 보다 상세하게 설명한다.
도 16은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 16을 참조하면, S1601 단계에서, 저장 장치는 디폴트 LSB 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1603단계에서, 저장 장치는 디폴트 LSB 리드 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, S1615단계로 진행하고, 그렇지 않으면, S1605단계로 진행한다.
S1605단계에서, 디폴트 LSB 리드 전압을 이용한 리드 동작이 페일된 경우, 메모리 셀들의 문턱전압은 데이터 ““11”” 또는 ““01””에 해당하는 전압레벨을 가질 수 있다. 저장 장치는 제1 디폴트 MSB 리드 전압보다 낮은 레벨을 갖는 하향 MSB 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1607단계에서, 저장 장치는 하향 MSB 리드 전압을 이용하여 리드한 결과 소거 상태에 해당하는 메모리 셀인 소거셀의 개수가 기준 개수를 초과하는지 여부를 판단할 수 있다. 소거셀의 개수가 기준 개수를 초과하면, S1609 단계로 진행하고, 그렇지 않으면, S1611단계로 진행한다.
S1609단계에서, 저장 장치는, S1607단계에서 판단한 결과, 소거 셀들의 수가 기준 개수를 초과하면, 해당 페이지에 포함된 메모리 셀들의 문턱전압이 소거 상태에 해당함을 알 수 있다. 즉, 메모리 셀들의 문턱전압이 모두 데이터 ““11””에 해당하는 문턱전압을 갖는 상태일 수 있다. 이는 선택된 페이지에 포함된 메모리 셀들의 문턱전압이 소거 상태에서 프로그램 동작이 중단된 것일 수 있다. 따라서, 저장 장치는 선택된 페이지에 서든 파워 오프에 의해 중단된 프로그램 동작에 대응되는 데이터인 프로그램 데이터를 다시 프로그램 할 수 있다. 따라서, 저장 장치는 프로그램 데이터를 선택된 페이지에 저장하는 재프로그램 동작을 수행할 수 있다.
S1611단계에서, S1607단계에서 판단한 결과, 소거 셀들의 수가 기준 개수를 초과하지 않으면, 메모리 셀들의 문턱전압이 일부는 데이터 ““01””에 해당하는 문턱전압을 갖고 일부는 ““00””에 해당하는 문턱전압을 갖는 것으로 볼 수 있다. 따라서, 프로그램 동작이 어느 수준까지 완료되었는지를 특정할 수 없다. 그러므로, 선택된 페이지는 복구불가능 페이지일 수 있다. 따라서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
실시 예에서, 가비지데이터는 가비지데이터가 프로그램된 페이지인 페일 페이지에 대한 리드 동작이 항상 페일되는 데이터일 수 있다. 다양한 실시 예에서, 가비지 데이터는 프로그램 디스터브가 최소화 되도록 생성될 수 있다. 즉, 가비지 데이터는 페일 페이지에 대한 리드 동작이 페일되도록 보장하는 데이터 중 프로그램 디스터브를 최소로 야기하는 데이터일 수 있다. 예를 들어, 가비지 데이터는 모든 데이터가 '1'인 데이터일 수 있다.
S1613단계에서, 저장 장치는 선택된 페이지가 페일 페이지임을 나타내는 페일 페이지 정보를 저장할 수 있다. 실시 예에서, 페일 페이지 정보는 페일 페이지의 스페어 영역에 저장되거나, 페일 페이지가 포함된 메모리 블록의 시스템 영역에 저장될 수 있다.
S1615단계에서, 저장 장치는 디폴트 LSB 리드 전압으로 리드한 LSB 데이터를 저장할 수 있다. 저장된 데이터는 서든 파워 오프가 발생하기 전에 프로그램 중이던 프로그램 데이터 중 LSB 데이터일 수 있다.
S1617단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용하여, 데이터를 리드할 수 있다.
S1619단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단 결과, 디폴트 MSB 리드 전압들을 이용한 리드 동작이 페일되면, 선택된 페이지의 메모리 셀들이 ““11””, ““01”” 및 ““00””에 대응되는 문턱 전압들 중 어느 하나의 상태를 갖고 데이터 ““10””으로 프로그램 되지 못한 것을 알 수 있다. 따라서, 프로그램 동작이 어느 수준까지 완료되었는지를 특정할 수 없다. 그러므로, 선택된 페이지는 복구불가능 페이지일 수 있다. 따라서, 저장 장치는 S1611단계로 진행하여 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행함으로써 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
S1621단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용한 리드 동작이 패스되었으므로, MSB데이터를 저장할 수 있다. MSB 데이터는 서든 파워 오프가 발생하기 전에 프로그램 중이던 프로그램 데이터 중 MSB 데이터일 수 있다.
S1623 단계에서, 상향 MSB 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1625단계에서, 저장 장치는 상향 MSB 리드 전압을 이용한 리드 동작이 패스되는지 여부를 판단할 수 있다. 판단 결과, 리드가 패스되면, 메모리 셀들의 문턱전압이 타겟 문턱 전압에 도달한 뒤에 서든 파워 오프가 발생한 것이므로, 해당 프로그램 동작이 완료된 것으로 보고 동작을 종료한다. 리드가 페일되면, S1627단계로 진행한다.
S1627단계에서, 저장 장치는 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 상향 MSB 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
도 17은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 17을 참조하면, S1701 단계에서, 저장 장치는 디폴트 LSB 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1703단계에서, 저장 장치는 디폴트 LSB 리드 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, S1709단계로 진행하고, 그렇지 않으면, S1705단계로 진행한다.
S1705단계에서, 디폴트 LSB 리드 전압을 이용한 리드 동작이 페일된 경우, 메모리 셀들의 문턱전압은 데이터 ““11”” 또는 ““01””에 해당하는 전압레벨을 가질 수 있다. 따라서, 프로그램 동작이 어느 수준까지 완료되었는지를 특정할 수 없다. 그러므로, 선택된 페이지는 복구불가능 페이지일 수 있다. 따라서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
실시 예에서, 가비지데이터는 가비지데이터가 프로그램된 페이지인 페일 페이지에 대한 리드 동작이 항상 페일되는 데이터일 수 있다. 다양한 실시 예에서, 가비지 데이터는 프로그램 디스터브가 최소화 되도록 생성될 수 있다. 즉, 가비지 데이터는 페일 페이지에 대한 리드 동작이 페일되도록 보장하는 데이터 중 프로그램 디스터브를 최소로 야기하는 데이터일 수 있다. 예를 들어, 가비지 데이터는 모든 데이터가 '1'인 데이터일 수 있다.
S1707단계에서, 저장 장치는 선택된 페이지가 페일 페이지임을 나타내는 페일 페이지 정보를 저장할 수 있다. 실시 예에서, 페일 페이지 정보는 페일 페이지의 스페어 영역에 저장되거나, 페일 페이지가 포함된 메모리 블록의 시스템 영역에 저장될 수 있다.
S1709단계에서, 저장 장치는 디폴트 LSB 리드 전압으로 리드한 LSB 데이터를 저장할 수 있다. 저장된 데이터는 서든 파워 오프가 발생하기 전에 프로그램 중이던 프로그램 데이터 중 LSB 데이터일 수 있다.
S1711단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용하여, 데이터를 리드할 수 있다.
S1713단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단 결과, 디폴트 MSB 리드 전압들을 이용한 리드 동작이 페일되면, 선택된 페이지의 메모리 셀들이 ““11””, ““01”” 및 ““00””에 대응되는 문턱 전압들 중 어느 하나의 상태를 갖고 데이터 ““10””으로 프로그램 되지 못한 것을 알 수 있다. 따라서, 프로그램 동작이 어느 수준까지 완료되었는지를 특정할 수 없다. 그러므로, 선택된 페이지는 복구불가능 페이지일 수 있다. 따라서, 저장 장치는 S1611단계로 진행하여 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행함으로써 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
S1715단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용한 리드 동작이 패스되었으므로, MSB데이터를 저장할 수 있다. MSB 데이터는 서든 파워 오프가 발생하기 전에 프로그램 중이던 프로그램 데이터 중 MSB 데이터일 수 있다.
S1717 단계에서, 상향 MSB 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1719단계에서, 저장 장치는 상향 MSB 리드 전압을 이용한 리드 동작이 패스되는지 여부를 판단할 수 있다. 판단 결과, 리드가 패스되면, 메모리 셀들의 문턱전압이 타겟 문턱 전압에 도달한 뒤에 서든 파워 오프가 발생한 것이므로, 해당 프로그램 동작이 완료된 것으로 보고 동작을 종료한다. 리드가 페일되면, S1721단계로 진행한다.
S1721단계에서, 저장 장치는 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 상향 MSB 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법을 설명하는 순서도이다.
도 18을 참조하면, S1801단계에서, 저장 장치는 디폴트 제1 MSB 리드 전압 및 상향 MSB 전압으로 선택된 페이지를 리드할 수 있다.
S1803단계에서, 저장 장치는 디폴트 제1 MSB 리드 전압 및 상향 MSB 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, 해당 페이지에 포함된 메모리 셀들의 프로그램 동작이 정상적으로 종료된 것으로 볼 수 있으므로, 동작을 종료하고, 리드 동작이 페일되면, S1805단계로 진행한다.
S1805단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용하여 선택된 페이지를 리드할 수 있다.
S1807단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, S1813단계로 진행하고, 그렇지 않으면, S1809단계로 진행한다.
S1809단계에서, 저장 장치는 선택된 페이지에 가비지데이터를 저장하는 재프로그램 동작을 수행하여 선택된 페이지를 페일 페이지로 처리할 수 있다. 이후, 저장 장치는 다른 페이지에 다시 프로그램 데이터를 저장하는 프로그램 동작을 수행할 것이다.
S1811단계에서, 저장 장치는 선택된 페이지가 페일 페이지임을 나타내는 페일 페이지 정보를 저장할 수 있다. 실시 예에서, 페일 페이지 정보는 페일 페이지의 스페어 영역에 저장되거나, 페일 페이지가 포함된 메모리 블록의 시스템 영역에 저장될 수 있다.
S1813단계에서, 저장 장치는 디폴트 MSB 리드 전압들을 이용한 리드 동작이 패스되었으므로, MSB데이터를 저장할 수 있다. MSB 데이터는 서든 파워 오프가 발생하기 전에 프로그램 중이던 프로그램 데이터 중 MSB 데이터일 수 있다.
S1815단계에서, 저장 장치는 디폴트 LSB 리드 전압을 이용하여 선택된 페이지를 리드할 수 있다.
S1817단계에서, 저장 장치는 디폴트 LSB 리드 전압을 이용한 리드 동작이 패스인지 여부를 판단할 수 있다. 판단결과, 리드가 패스되면, S1819단계로 진행하고, 그렇지 않으면, S1811단계로 진행한다.
S1819단계에서, 저장 장치는, 수정된 프로그램 데이터를 생성할 수 있다. 구체적으로, 저장 장치는 프로그램 데이터에서 상향 MSB 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 수정된 프로그램 데이터를 생성할 수 있다. 저장 장치는 수정된 프로그램 데이터로 선택된 페이지에 재프로그램 동작을 수행할 수 있다.
도 19는 페일 페이지 정보를 저장하는 일 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 저장 장치는 프로그램이 중단된 페이지에 포함된 메모리 셀들의 문턱전압에 따라 해당 페이지가 복구 불가능 페이지에 해당하는 경우, 가비지데이터를 저장할 수 있다. 이 때, 저장 장치는 해당 페이지가 가비지데이터가 저장된 페일 페이지임을 나타내는 페일 페이지 정보를 함께 저장할 수 있다.
구체적으로, 메모리 블록은 데이터가 저장되는 메인 메모리 영역과 스페어 정보가 저장되는 스페어 영역으로 구분될 수 있다. 하나의 페이지는 메인 메모리 영역과 스페어 영역을 모두 포함한다. 스페어 영역에는 메인 메모리 영역에 저장된 데이터에 관한 정보가 저장될 수 있다. 예를 들어, 스페어 영역에는 메인 메모리 영역에 저장된 데이터의 패리티 정보가 저장될 수 있다. 또는 스페어 영역에는 메인 메모리 영역에 저장된 데이터의 어드레스 정보가 저장될 수 있다.
본 발명의 일 실시 예에서, 스페어 영역에 페일 페이지 정보가 저장될 수 있다. 즉, 저장 장치는 가비지데이터를 저장하는 재프로그램 동작을 수행할 때, 해당 페이지의 스페어 영역에 해당 페이지가 페일 페이지임을 나타내는 페일 페이지 정보를 저장할 수 있다. 실시 예에서, 페일 페이지는 1 비트로 구성된 플래그일 수 있다.
도 20은 페일 페이지 정보를 저장하는 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 블록은 시스템 정보가 저장되는 시스템 영역과 사용자의 데이터가 저장되는 사용자 영역으로 구분될 수 있다. 시스템 영역은 시스템 정보를 저장한다. 시스템 정보는 사용자가 직접 엑세스하지 못하는 영역일 수 있다. 실시 예에서, 시스템 영역은 메모리 셀당 1비트의 데이터를 저장하는 SLC블록을 포함할 수 있다. 사용자 영역은 메모리 셀당 2비트 또는 3비트의 데이터를 저장하는 MLC블록 또는 TLC블록을 포함할 수 있다.
본 발명의 실시 예에 따르면, 저장 장치는 해당 메모리 블록에 포함된 페일 페이지들에 관한 정보인 페일 페이지 정보를 시스템 영역에 저장할 수 있다.
도 21은 도 1의 메모리 컨트롤러와 복수의 메모리 장치들과의 연결관계를 예시적으로 보여주는 블록도이다.
도 21을 참조하면, 메모리 컨트롤러(200)는 복수의 채널(CH0 내지 CHk)들을 통해 복수의 메모리 장치들(메모리 장치_00 내지 메모리 장치_nk)과 연결될 수 있다. 실시 예에서, 채널의 수 또는 각 채널에 연결되는 메모리 장치의 수는 다양하게 변경될 수 있음이 잘 이해될 것이다.
채널0(CH0)에는 메모리 장치_00 내지 메모리 장치_0k가 공통 연결될 수 있다. 메모리 장치_00 내지 메모리 장치_0k는 채널 0(CH0)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 메모리 장치_00 내지 메모리 장치_0k가 채널0(CH0)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_00 내지 메모리 장치_0k가 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
채널1(CH1) 내지 채널n(CHn)에 연결된 메모리 장치들 역시 상술한 채널0(CH0)에 연결된 메모리 장치들과 같은 방식으로 동작할 수 있다.
복수의 메모리 장치들을 사용하는 저장 장치는 인터리브(Interleave) 방식을 사용한 데이터 통신인 데이터 인터리빙을 이용하여 성능을 향상시킬 수 있다. 데이터 인터리빙은 하나의 채널을 두 개 이상의 웨이들이 공유하는 구조에서, 웨이를 옮겨가며 데이터 읽기 또는 쓰기 동작을 수행하는 것일 수 있다. 데이터 인터리빙을 위하여, 메모리 장치들은 채널과 웨이(Way) 단위로 관리될 수 있다. 각 채널들에 연결되는 메모리 장치들의 병렬화를 극대화하기 위하여, 메모리 컨트롤러(200)는 연속적인 논리적 메모리 영역을 채널과 웨이로 분산하여 할당할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 채널0(CH0)을 통해 메모리 장치_00으로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다. 메모리 장치_00이 전송된 데이터를 내부에 포함된 메모리 셀에 프로그램(Program)하는 동안, 메모리 컨트롤러(200)는 메모리 장치_01로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다.
도 21에서, 복수의 메모리 장치들은 n개의 웨이들(WAY0 내지 WAYn)으로 구성될 수 있다. 웨이0(WAY0)은 메모리 장치_00 내지 메모리 장치_n0을 포함할 수 있다. 웨이1(WAY1) 내지 웨이 k(WAY k)에 포함되는 메모리 장치들 역시 상술한 WAY0에 포함되는 메모리 장치들과 같은 방식으로 구성될 수 있다.
각각의 채널(CH0 내지 CHn)은 해당 채널에 연결된 메모리 장치들이 공유하여 사용하는 신호들의 버스(Bus)일 수 있다.
도 21에서는 n채널/k웨이 구조에서의 데이터 인터리빙을 설명하였으나, 인터리빙의 효율은 채널 수가 많을수록 그리고 웨이(Way)의 수가 많을수록 효율적일 수 있다.
도 22는 저장 장치의 패리티 데이터를 설명하기 위한 도면이다.
도 22를 참조하면, 채널0(CH0)에 메모리 장치_00 내지 메모리 장치_0k가 공통 연결될 수 있다.
도 22에서, 각각의 메모리 장치들은 제0 메모리 블록 내지 제n 메모리 블록(BLK0~BLKn)들을 포함할 수 있고, 하나의 메모리 블록은 제0 페이지 내지 제k 페이지(Page 0~Page k)를 포함할 수 있다.
메모리 컨트롤러는 하나의 채널에 공통 연결되는 복수의 메모리 장치들에 포함된 메모리 블록을 슈퍼 블록 단위로 제어할 수 있다. 예를 들어, 메모리 장치_00 내지 메모리 장치_0k에 포함된 제0 메모리 블록(BLK0)들은 제0 슈퍼 블록(Super Block 0)을 구성할 수 있다. 따라서, 채널0(CH0)에 연결된 메모리 장치_00 내지 메모리 장치_0k는 제0 내지 제n 슈퍼 블록(Super Block 0 내지 Super Block n)을 포함할 수 있다.
하나의 슈퍼 블록은 복수의 슈퍼 페이지(Super Page)들을 포함할 수 있다.
하나의 슈퍼 페이지는 복수의 페이지들을 포함할 수 있다. 예를 들어, 제0 슈퍼 블록(Super Block 0)에 포함된 복수의 제0 메모리 블록(BLK0)들에 각각 포함된 제0 페이지(Page 0)들은 제0 슈퍼 페이지(Super Page 0)을 구성할 수 있다.
따라서, 하나의 슈퍼 블록에는 제0 슈퍼 페이지(Super Page 0) 내지 제k 슈퍼 페이지(Super page k)가 포함될 수 있다.
메모리 컨트롤러는 메모리 장치_00 내지 메모리 장치_0k에 데이터를 저장하거나, 저장된 데이터를 리드함에 있어서, 슈퍼 페이지 단위로 데이터를 저장하거나 리드할 수 있다.
이 경우, 하나의 슈퍼 페이지에 데이터를 저장하는 프로그램 동작이나 저장된 데이터를 읽는 리드 동작은 데이터 인터리빙 방식을 이용하여 수행될 수 있다.
메모리 장치0k(Chip X)는 패리티 데이터를 저장할 수 있다. 구체적으로, 메모리 장치0k는 메모리 장치_00 내지 메모리 장치_0k-1에 저장된 데이터들을 배타적 논리합(XOR) 연산하여 생성한 패리티 데이터를 저장할 수 있다.
예를 들어, 메모리 장치0k의 제0 메모리 블록(BLK0)의 제0 페이지는 메모리 장치_00 내지 메모리 장치_0k-1의 제0 메모리 블록(BLK0)의 제0 페이지들에 각각 저장된 데이터들을 배타적 논리합(XOR) 연산하여 생성한 패리티 데이터를 저장할 수 있다.
패리티 데이터를 이용하여 메모리 컨트롤러는 하나의 슈퍼 페이지에 포함된 복수의 페이지 데이터들 중 어느 하나의 페이지 데이터가 리드 페일된 경우, 나머지 페이지 데이터들 및 패리티 데이터를 배타적 논리합(XOR) 연산함으로써 리드 페일된 메모리 장치에 저장된 페이지 데이터를 복구할 수 있다.
도 23은 본 발명의 일 실시 예에 따른 저장 장치에 포함된 메모리 컨트롤러가 패리티 데이터를 생성하는 방법을 설명하기 위한 도면이다.
도 23에서, 메모리 컨트롤러는 하나의 슈퍼 페이지에 저장되는 페이지 데이터들에 대한 패리티 데이터를 생성한다.
도 23을 참조하면, S2301단계에서, 메모리 컨트롤러는 버퍼 메모리(휘발성 메모리)에 포함된 프로그램 할 페이지 데이터를 리드하거나, 복수의 메모리 장치들에 저장된 페이지 데이터들을 리드할 수 있다.
S2303단계에서, 메모리 컨트롤러는 리드된 데이터에 포함된 에러 비트의 수가 정정 가능한 최대 에러 비트 수를 초과하는지를 판단할 수 있다. 판단 결과, 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 최대 에러 비트 수를 초과하면, S2301 단계로 돌아가서 다음 페이지에 해당하는 데이터를 리드할 수 있다. 초과하지 않아서 데이터가 정상적으로 리드된 경우, S2305단계로 진행한다. 도 7 내지 도 18을 참조하여 설명된 복구 불가능한 페이지의 경우, 가비지데이터가 저장되므로, 해당 페이지는 리드 페일될 것이다. 따라서, 메모리 컨트롤러는 리드 페일된 데이터에 대해서는 S2305단계 내지 S2309단계를 통해 패리티 데이터를 생성함에 있어 해당 데이터를 포함시키지 않을 수 있다.
S2305 단계에서, 메모리 컨트롤러는 페이지 데이터에 대한 패리티 비트들을 생성할 수 있다.
S2307단계에서, 메모리 컨트롤러는 해당 페이지 데이터가 하나의 슈퍼 페이지에 포함된 마지막 데이터 인지 여부를 판단할 수 있다. 판단 결과, 마지막 데이터가 아니면, S2301단계로 돌아가서 다음 페이지를 리드할 수 있다. 마지막 페이지인 경우, S2309단계로 진행한다.
S2309단계에서, 메모리 컨트롤러는 생성된 패리티 비트들을 포함하는 패리티 데이터를 프로그램할 수 있다.
도 24는 본 발명의 다른 실시 예에 따른 저장 장치의 패리티 데이터를 생성하는 방법을 설명하기 위한 도면이다.
도 24에서, 메모리 컨트롤러는 하나의 슈퍼 페이지에 저장되는 페이지 데이터들에 대한 패리티 데이터를 생성한다.
도 24를 참조하면, S2401단계에서, 메모리 컨트롤러는 버퍼 메모리(휘발성 메모리)에 포함된 프로그램 할 페이지 데이터를 리드하거나, 복수의 메모리 장치들에 저장된 페이지 데이터들을 리드할 수 있다.
S2403단계에서, 메모리 컨트롤러는 리드된 데이터에 포함된 에러 비트의 수가 정정 가능한 최대 에러 비트 수를 초과하는지를 판단할 수 있다. 판단 결과, 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 최대 에러 비트 수를 초과하면, S2407단계로 진행하고, 초과하지 않아서 데이터가 정상적으로 리드된 경우, S2405단계로 진행한다.
도 7 내지 도 18을 참조하여 설명된 복구 불가능한 페이지의 경우, 가비지데이터가 저장되므로, 해당 페이지는 리드 페일될 것이다. 따라서, 메모리 컨트롤러는 리드 페일된 데이터에 대해서는 S2407 단계로 진행하여, 모든 데이터 비트들이 ““0””인 더미 데이터를 리드된 페이지 데이터로 취급할 수 있다.
S2405 단계에서, 메모리 컨트롤러는 페이지 데이터에 대한 패리티 비트들을 생성할 수 있다.
S2409단계에서, 메모리 컨트롤러는 해당 페이지 데이터가 하나의 슈퍼 페이지에 포함된 마지막 데이터 인지 여부를 판단할 수 있다. 판단 결과, 마지막 데이터가 아니면, S2401단계로 돌아가서 다음 페이지를 리드할 수 있다. 마지막 페이지인 경우, S2411단계로 진행한다.
S2411단계에서, 메모리 컨트롤러는 생성된 패리티 비트들을 포함하는 패리티 데이터를 프로그램할 수 있다.
도 25는 도 1의 메모리 컨트롤러(200)의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 25를 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 26을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 27은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 27을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 28은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 28을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 버퍼 메모리
400: 호스트

Claims (20)

  1. 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    상기 복수의 페이지들 중 프로그램 동작이 중단된 페이지에 포함된 메모리 셀들의 문턱 전압에 따라 결정되는 재프로그램 데이터를 이용하여 상기 프로그램이 중단된 페이지에 대한 재프로그램 동작을 수행하는 메모리 컨트롤러;를 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 셀들의 문턱 전압이 상기 프로그램 동작이 수행되기 이전 상태인 경우
    상기 프로그램 동작에 따라 저장할 데이터인 프로그램 데이터를 상기 재프로그램 데이터로 결정하는 저장 장치.
  3. 제 2항에 있어서, 상기 프로그램 동작이 수행되기 이전 상태는,
    상기 메모리 셀들의 문턱 전압이 디폴트 리드 전압보다 낮고, 상기 메모리 셀들의 문턱 전압이 상기 디폴트 리드 전압보다 낮은 하향 리드 전압보다 낮은 경우인 저장 장치.
  4. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    프로그램 동작이 중단된 페이지가 복구 불가능 페이지인 경우, 가비지 데이터를 상기 재프로그램 데이터로 결정하는 저장 장치.
  5. 제 4항에 있어서, 상기 가비지 데이터는,
    상기 가비지 데이터가 프로그램된 페일 페이지에 대한 리드 동작이 페일되도록 보장하는 데이터인 저장 장치.
  6. 제 4항에 있어서, 상기 가비지 데이터는,
    상기 재프로그램 동작이 유발하는 프로그램 디스터브를 최소화 하도록 생성된 데이터인 저장 장치.
  7. 제 4항에 있어서, 상기 메모리 컨트롤러는,
    상기 프로그램 동작이 중단된 페이지에 상기 가비지 데이터를 프로그램 하고, 상기 프로그램 동작이 중단된 페이지에 가비지 데이터가 저장되었음을 나타내는 페일 페이지 정보를 상기 메모리 장치에 저장하는 저장 장치.
  8. 제 7항에 있어서, 상기 메모리 컨트롤러는,
    상기 페일 페이지 정보를 상기 프로그램 동작이 중단된 페이지의 스페어 영역에 저장하는 저장 장치.
  9. 제 7항에 있어서, 상기 메모리 컨트롤러는,
    상기 페일 페이지 정보를 상기 프로그램 동작이 중단된 페이지가 포함된 메모리 블록의 시스템 영역에 저장하는 저장 장치.
  10. 제 4항에 있어서, 상기 복구 불가능 페이지인 경우는,
    상기 메모리 셀들의 문턱 전압이 디폴트 리드 전압보다 낮고, 상기 메모리 셀들의 문턱 전압이 상기 디폴트 리드 전압보다 낮은 하향 리드 전압보다 높은 경우인 저장 장치.
  11. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    프로그램 동작이 중단된 페이지가 복구 가능 페이지이면, 상기 프로그램 데이터를 수정한 데이터인 수정된 프로그램 데이터를 상기 재프로그램 데이터로 결정하는 저장 장치.
  12. 제 11항에 있어서, 상기 복구 가능 페이지인 경우는,
    상기 메모리 셀들의 문턱 전압이 디폴트 리드 전압보다 높고, 상기 메모리 셀들의 문턱 전압이 상기 디폴트 리드 전압보다 높은 상향 리드 전압보다 높은 경우인 저장 장치.
  13. 제 12항에 있어서, 상기 수정된 프로그램 데이터는,
    상기 프로그램 동작에 따라 저장할 데이터인 프로그램 데이터에서 상기 상향 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 데이터인 저장 장치.
  14. 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서,
    상기 복수의 페이지들 중 프로그램 동작이 중단된 페이지를 디폴트 리드 전압을 이용하여 리드 하는 단계; 및
    상기 디폴트 리드 전압을 이용하여 리드한 결과에 따라 상기 디폴트 리드 전압보다 낮은 레벨인 하향 리드 전압 또는 상기 디폴트 리드 전압보다 높은 레벨인 상향 리드 전압 중 어느 하나의 전압으로 리드하고, 리드한 결과에 따라 재프로그램 동작을 수행하는 단계를 포함하는 저장 장치의 동작 방법.
  15. 제 14항에 있어서, 상기 재프로그램을 수행하는 단계는,
    상기 디폴트 리드 전압을 이용한 리드 동작이 패스되면, 상기 하향 리드 전압으로 상기 프로그램 동작이 중단된 페이지를 리드하는 단계; 및
    상기 하향 리드 전압으로 상기 프로그램 동작이 중단된 페이지를 리드한 결과에 따라 상기 재프로그램 동작에 사용되는 재프로그램 데이터를 결정하는 단계;를 포함하는 저장 장치의 동작 방법.
  16. 제 15항에 있어서, 상기 재프로그램 데이터를 결정하는 단계는,
    상기 하향 리드 전압으로 리드한 결과 오프셀의 개수가 기준 개수를 초과하면, 상기 프로그램 동작에 따라 저장할 데이터인 프로그램 데이터를 상기 재프로그램 데이터로 결정하는 저장 장치의 동작 방법.
  17. 제 15항에 있어서, 상기 재프로그램 데이터를 결정하는 단계는,
    상기 하향 리드 전압으로 리드한 결과 오프셀의 개수가 기준 개수를 초과하지 않으면, 가비지 데이터를 상기 재프로그램 데이터로 결정하는 저장 장치의 동작 방법.
  18. 제 14항에 있어서, 상기 재프로그램을 수행하는 단계는,
    상기 디폴트 리드 전압을 이용한 리드 동작이 페일되면, 상기 상향 리드 전압으로 상기 프로그램 동작이 중단된 페이지를 리드하는 단계; 및
    상기 상향 리드 전압으로 상기 프로그램 동작이 중단된 페이지를 리드한 결과에 따라 상기 재프로그램 동작에 사용되는 재프로그램 데이터를 결정하는 단계;를 포함하는 저장 장치의 동작 방법.
  19. 제 18항에 있어서, 상기 재프로그램 데이터를 결정하는 단계는,
    상기 상향 리드 전압을 이용한 리드 동작이 페일되면, 상기 프로그램 동작에 따라 저장할 데이터인 프로그램 데이터에서 상기 상향 리드 전압으로 리드한 결과 오프-셀로 리드된 메모리 셀들에 저장될 데이터를 '1'로 변경한 데이터를 재프로그램 데이터로 결정하는 저장 장치의 동작 방법.
  20. 복수의 페이지들 중 선택된 페이지에 프로그램 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치; 및
    서든 파워 오프에 따라 상기 프로그램 동작이 중단되면, 상기 선택된 페이지를 디폴트 리드 전압, 상기 디폴트 리드 전압보다 낮은 레벨의 하향 리드 전압 또는 상기 디폴트 리드 전압보다 높은 레벨의 상향 리드 전압 중 적어도 둘 이상의 리드 전압을 이용하여 리드한 결과에 따라 상기 선택된 페이지에 가비지 데이터, 상기 프로그램 데이터 또는 상기 프로그램 데이터를 일부 수정한 수정된 프로그램 데이터 중 어느 하나의 데이터를 저장하도록 상기 메모리 장치를 제어 하는 메모리 컨트롤러를 포함하는 저장 장치.
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