KR20120077285A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 페일 비트의 수의 범위를 적어도 2 개 이상의 그룹으로 정의하는 단계; 상기 각 그룹에 해당되는 데이터 값을 부여하는 단계; 다수의 메모리 셀 블록들 중, 선택된 메모리 셀 블록의 페일 비트 수를 카운팅하는 단계; 및 상기 각 메모리 셀 블록의 페일 비트 수에 대응하는 상기 데이터 값을 스페어 셀들에 저장하는 단계를 포함하는 메모리 시스템 및 이의 동작 방법으로 이루어진다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 특히 페일 비트 수에 따라 셀 블록들을 구분하기 위한 메모리 시스템 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치를 제조한 후에는, 반도체 메모리 장치에 포함된 다수의 셀 블록들 중에서 사용가능한 정상블록(normal block)과 사용 불가능한 배드블록(bad block)을 지정하기 위한 테스트 동작을 수행한다. 테스트 동작은 여러 방법이 있는데, 그 중 하나가 테스트용 데이터를 이용한 테스트 프로그램 동작 또는 테스트 소거 동작을 수행하는 것이다. 도면을 참조하여 구체적으로 설명하도록 한다.
도 1은 메모리 셀 어레이를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 제1 내지 제M 셀 블록들로 이루어진 메모리 셀 어레이(10)를 포함한다. 제1 내지 제M 셀 블록 각각은 사용자가 사용하는 셀 그룹과 각종 정보(프로그램 정보, 리페어 정보, 정상블록 또는 배드블록 정보 등...)가 저장되는 스페어 셀들로 이루어진 스페어 셀 그룹으로 구성된다. 이 중에서, 선택된 셀 블록이 사용가능한 정상블록인지 사용 불가능한 배드블록인지 구분하기 위한 테스트 동작을 설명하면 다음과 같다.
도 2는 종래 기술에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 선택된 셀 블록의 프로그램 또는 소거 동작을 수행한다(단계21). 이때, 수행되는 프로그램 또는 소거 동작은 모두 테스트용 동작이지만, 동작 방법은 일반 프로그램 또는 소거 동작과 동일하다. 프로그램 또는 소거 동작 중에 페일 비트(fail bits)가 발생했는지를 판단한다(단계 22). 프로그램 동작에서는 문턱전압이 목표레벨에 도달하지 못한 메모리 셀들의 비트 수가 페일 비트 수가 되며, 소거 동작에서는 문턱전압이 0V 이하로 내려가지 못한 메모리 셀들의 비트 수가 페일 비트 수가 된다. 테스트용 프로그램 또는 소거 동작 시, 페일 비트가 발생하지 않았으면 선택된 셀 블록을 정상블록으로 판단한다(단계 23). '단계 22'에서 페일 비트가 발생했으면, 에러 정정 코드(error correction code; ECC)를 이용한 에러 정정 동작의 가능성 여부를 판단한다.
에러 정정 동작은 페일 비트 수가 너무 많이 발생한 셀 블록에는 적용할 수 없으므로, 에러 정정 동작이 가능한 유효한 페일 비트의 수를 미리 설정해 놓고, 설정된 페일 비트 수와 프로그램 또는 소거 동작 시 발생한 페일 비트의 수를 비교하여 에러 정정 동작의 가능성 여부를 판단한다(단계 24). 즉, 프로그램 또는 소거 동작의 수행 결과, 발생한 페일 비트 수가 설정된 페일 비트 수보다 크면 선택된 셀 블록을 배드블록(bad block)으로 구분하고(단계 25), 설정된 페일 비트 수 이하로 페일 비트가 발생했으면 선택된 셀 블록은 에러 정정 동작을 수행할 수 있다는 것이므로 정상블록으로 구분한다(단계 23). 예를 들어, 512bytes 중에서 12bits가 유효한 페일 비트 수인 경우, 테스트 동작을 수행한 후에 발생한 페일 비트 수가 12bits를 초과하면 선택된 셀 블록은 배드블록으로 구분된다. 각각의 셀 블록에 대한 데이터, 즉 정상블록 또는 배드블록인지에 대한 데이터는 각 셀 블록에 포함된 스페어 셀 그룹에 저장된다.
스페이 셀 그룹에 저장된 데이터에 따라, 정상블록으로 구분된 셀 블록은 사용자가 사용할 수 있는 셀 블록이 되고, 배드블록으로 지정된 셀 블록은 사용자가 사용할 수 없는 셀 블록이 된다.
본 발명이 해결하려는 과제는, 다양하게 설정된 페일 비트 수에 따라 각각의 셀 블록들의 상태를 구분하여 사용자에게 제공함으로써, 사용자가 셀 블록에 대한 보다 상세한 정보를 이용하여 해당 셀 블록을 사용할지를 결정하도록 하여, 사용자의 선택 폭을 넓힐 수 있도록 하는 데 있다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법은, 페일 비트의 수의 범위를 적어도 2 개 이상의 그룹으로 정의하는 단계; 상기 각 그룹에 해당되는 데이터 값을 부여하는 단계; 다수의 메모리 셀 블록들 중, 선택된 메모리 셀 블록의 페일 비트 수를 카운팅하는 단계; 및 상기 각 메모리 셀 블록의 페일 비트 수에 대응하는 상기 데이터 값을 스페어 셀들에 저장하는 단계를 포함한다.
상기 적어도 2 개 이상의 그룹으로 정의된 상기 페일 비트의 수 중에서, 가장 적은 수는 유효 페일 비트 수이다.
상기 유효 페일 비트 수는, 에러 정정 동작이 가능한 페일 비트 수이다.
상기 선택된 메모리 셀 블록의 페일 비트 수를 카운팅하는 단계는; 상기 선택된 메모리 셀 블록의 테스트용 프로그램 또는 소거 동작을 수행하는 단계; 및 상기 프로그램 또는 소거 동작 결과로 발생한 페일 비트 수를 카운팅하는 단계를 포함한다.
상기 프로그램 또는 소거 동작은 테스트용 데이터를 이용하여 수행한다.
상기 프로그램 또는 소거 동작 결과, 페일 비트가 발생하지 않거나, 발생한 페일 비트의 수가 상기 적어도 2 개 이상의 그룹으로 정의된 페일 비트의 수 중 가장 적은 페일 비트 수와 같거나 적으면 상기 선택된 셀 블록을 정상블록으로 구분한다.
상기 프로그램 또는 소거 동작 결과로 발생한 페일 비트 수가 상기 정의된 페일 비트의 수보다 많은 경우, 다음으로 많은 정의된 페일 비트의 수와 비교한다.
상기 스페어 셀들은 상기 선택된 셀 블록에 포함된 셀들로 이루어진다.
상기 스페어 셀들에 상기 데이터를 저장한 후, 다음 셀 블록을 선택하여 상기 테스트 동작을 수행한다.
본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법은, 제1 페일 비트 수 및 제2 페일 비트 수를 설정하는 단계; 상기 제1 및 제2 페일 비트 수로 각각 구분되는 페일 비트 수의 그룹에 해당하는 데이터를 부여하는 단계; 선택된 셀 블록의 하위비트 프로그램 동작을 수행하는 단계; 상기 데이터 중, 상기 하위비트 프로그램 동작 결과로 발생한 페일 비트 수에 대응하는 데이터를 스페어 셀들에 저장하는 단계; 상기 선택된 셀 블록의 상위비트 프로그램 동작을 수행하는 단계; 및 상기 데이터 중, 상기 상위비트 프로그램 동작 결과로 발생한 페일 비트 수에 대응하는 데이터를 상기 스페어 셀들에 저장하는 단계를 포함한다.
상기 제1 페일 비트 수 및 상기 제2 페일 비트 수는 서로 동일한 수로 설정한다.
상기 제1 페일 비트 수 및 상기 제2 페일 비트 수는 유효 페일 비트 수이다.
상기 유효 페일 비트 수는, 에러 정정 동작이 가능한 최소한의 페일 비트 수이다.
상기 하위비트 프로그램 동작에서 발생한 페일 비트 수가 상기 제1 페일 비트 수와 같거나 적으면, 상기 선택된 셀 블록의 상기 상위비트 프로그램 동작을 수행한다.
상기 상위비트 프로그램 동작 결과, 페일 비트가 발생하지 않았으면 상기 선택된 셀 블록을 정상블록으로 구분하고, 이에 대한 데이터를 상기 스페어 셀들에 저장한다.
상기 상위비트 프로그램 동작에서 발생한 페일 비트 수가 상기 제2 페일 비트 수와 같거나 적으면, 상기 선택된 셀 블록을 정상블록으로 구분하고, 이에 대한 데이터를 상기 스페어 셀들에 저장한다.
본 발명의 실시 예에 따른 메모리 시스템은, 다수의 메모리 셀 블록들로 이루어진 메모리 셀 어레이; 상기 메모리 셀 블록들 중, 선택된 메모리 셀 블록의 독출 동작 시, 설정된 최소 페일 비트 수에 따라 배드블록의 개수를 설정하는 제어회로; 및 상기 메모리 셀 블록들 중, 선택된 메모리 셀 블록의 페일 비트 수를 카운팅하는 패스/페일 체크회로를 포함한다.
상기 패스/페일 체크회로는 상기 페일 비트 수를 카운트하고 카운트된 페일 비트 수를 카운팅 신호로 출력한다.
상기 제어회로는, 설정된 상기 페일 비트 수와 상기 카운팅 신호를 비교하고, 비교 결과에 따라 선택된 메모리 셀블록의 상태에 대한 데이터를 선택된 메모리 셀 블록에 대응되는 스페어 셀 그룹의 스페어 셀들에 저장하도록 제어한다.
본 발명에 따라, 각각의 셀 블록들의 페일 비트 수에 대한 보다 상세한 정보를 사용자에게 제공할 수 있으며, 사용자는 제공된 정보를 이용하여 셀 블록들의 사용 여부를 결정할 수 있다. 이에 따라, 사용자는 페일 비트 수가 유효 페일 비트 수 이상인 셀 블록을 사용자의 목적에 맞게 사용할 수 있으므로, 사용할 수 있는 셀 블록의 수 감소를 방지할 수 있다.
도 1은 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2는 종래 기술에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 3은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 메모리 시스템을 이용한 일 실시 예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 5는 도 3에 도시된 메모리 시스템을 이용한 다른 실시 예에 따른 동작 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 시스템은 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 독출 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 및 높은 레벨로 프로그램된 메모리 셀들의 순서로 프로그램 검증동작을 수행하기 위해 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 고전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170), 그리고 패스/페일 체크회로(180)를 포함한다.
메모리 셀 어레이(110)는 제1 내지 제M 셀 블록들을 포함한다. 각각의 셀 블록은 사용자가 사용하는 노말(normal) 메모리 셀 그룹 및 각종 정보(프로그램 정도, 리페어 정보, 정상블록 또는 배드블록의 정보 등...)가 저장되는 스페어 셀 그룹으로 이루어진다. 스페어 셀 그룹은 노말 메모리 셀 그룹에 포함된 셀들과 동일한 구조를 갖는 셀들로 이루어진다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 독출 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 제어회로(120)는 패스/페일 체크회로(180)에서 출력되는 체크 신호(CS)에 따라 프로그램 동작 시 페이지 버퍼 그룹(150)에 프로그램 데이터가 모두 입력되었는지를 판단하고, 프로그램 검증 동작 후 패스/페일 체크회로(180)에서 출력되는 패스/페일 신호(PFS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작, 독출 동작, 검증 동작 또는 검증 체크 동작에 필요한 동작 전압들을 선택된 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 고전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
고전압 발생 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 독출 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 고전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 셀 블록들 중 선택된 셀 블록으로 전달한다. 즉, 동작 전압들은 선택된 셀 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 선택된 셀 블록에 포함된 메모리 셀들에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BLk)을 통해 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 프로그램 동작, 소거 동작 또는 독출 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼에 래치된 데이터가 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 독출 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표레벨보다 낮은 메모리 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크회로(180)는 페일 비트 수를 카운트하고 카운트된 페일 비트 수를 카운팅 신호(CS)로 출력한다.
제어회로(120)는 설정된 다수의 페일 비트 수와 카운팅 신호(CS)를 비교하고, 비교 결과에 따라 선택된 셀 블록 상태에 대한 데이터를 선택된 셀 블록에 대응되는 스페어 셀 그룹의 스페어 셀들에 저장하도록 제어하는 역할을 한다.
도 4는 도 3에 도시된 메모리 시스템을 이용한 일 실시 예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 4를 참조하면, 다수의 제1 내지 제N 페일 비트 수(fail bits number)를 설정한다(단계 S01). 이때, 설정되는 페일 비트의 수는 적어도 2 개 이상의 수로 설정한다. 설정된 페일 비트 수에 따라 구분되는 페일 비트 수의 범위에 해당되는 데이터를 부여한다. 예를 들면, '001', '010', '011'... 와 같은 방식으로 각 페일 비트 수의 범위에 해당되는 데이터를 정의한다. 데이터는 제어회로(120)에 저장하거나, 별도의 레지스터(register)에 저장할 수도 있다. 예를 들면,
N개의 서로 다른 페일 비트 수를 설정하는 경우, 가장 낮은 제1 페일 비트 수는 에러 정정 코드(error correction code)를 이용한 에러 정정 동작이 가능한 최소한의 페일 비트 수로 설정한다. 즉, 제1 페일 비트 수는 반도체 메모리 장치의 유효 페일 비트 수로 설정한다.
다수의 셀 블록들 중에서 어느 하나의 셀 블록을 선택하고, 선택된 셀 블록을 테스트하기 위한 프로그램(program) 또는 소거(erase) 동작을 수행한다(단계 S02). 테스트 동작은 프로그램 또는 소거 동작으로 수행할 수 있는데, 테스트용 데이터를 이용하여 일반 프로그램 또는 소거 동작과 동일한 동작으로 수행할 수 있다. 테스트용 프로그램 또는 소거 동작 시 페일 비트가 발생했는지를 판단하여(단계 S03), 페일 비트가 발생하지 않았으면 선택된 설 블록을 정상블록으로 구분하고(단계 S04), 이에 해당되는 데이터를 해당 셀 블록의 스페어 셀들에 저장한다.
'단계 S03'에서, 페일 비트가 발생한 것으로 판단되면, 페일 비트 수와 설정된 제1 페일 비트 수를 비교한다(단계 S05). 테스트 동작에서 발생한 페일 비트의 수가 제1 페일 비트 수와 같거나 그보다 작으면(이하이면) 선택된 셀 블록을 정상블록으로 구분하고(단계 S04) 이에 대한 데이터를 스페어 셀들에 저장한다.
한편, '단계 S05'에서 페일 비트 수가 제1 페일 비트 수를 초과하였으면, 제1 페일 비트 수보다 많은 제2 페일 비트 수와 테스트 동작에서 발생한 페일 비트 수를 비교한다(단계 S06). '단계 S06'에서 페일 비트 수가 제2 페일 비트 수 이하로 판단되면, 선택된 셀 블록을 제1 검증블록으로 구분하고(단계 S07), 이에 대한 데이터를 해당 셀 블록의 스페어 셀들에 저장한다.
'단계 S06'에서 페일 비트 수가 제2 페일 비트 수를 초과한 것으로 판단되면, 다음으로 높게 설정된 페일 비트 수와 선택된 셀 블록의 테스트 결과로 발생한 페일 비트 수를 비교하여, 페일 비트 수에 따라 각각의 셀 블록들을 구분한다. 제N 페일 비트 수와 선택된 셀 블록의 페일 비트 수를 비교한 후(단계 S08), 선택된 셀 블록의 페일 비트 수가 제N 페일 비트 수 이하이면 선택된 셀 블록을 제N-1 검증블록으로 구분하고(단계 S09), 제N 페일 비트 수를 초과하면 선택된 셀 블록을 제N 검증블록으로 구분한다.
선택된 셀 블록이 정상블록으로 구분되거나, 제1 내지 제N 검증블록 중 어느 하나로 구분되어 해당 셀 블록의 스페어 셀 그룹에 데이터가 저장되면, 다음 셀 블록을 선택하여 테스트 동작을 수행한다. 각각의 스페어 셀 그룹에는 각각의 셀 블록의 상태에 따라 'AAh', '55h', 00h'와 같이 구분된 데이터를 저장할 수 있으며, 본 발명에서는 각각의 셀 블록을 구분하고, 이를 사용자에게 제공하는 것을 목적으로 하고 있으므로, 스페어 셀 그룹에 데이터를 저장하는 방식은 여러 가지 방식으로 수행할 수 있다.
도 5는 도 3에 도시된 메모리 시스템을 이용한 다른 실시 예에 따른 동작 방법을 설명하기 위한 순서도이다.
멀티 레벨 셀(multi level cell; MLC)을 채용한 프로그램 동작은, 한 개의 메모리 셀을 다양한 레벨로 프로그램하기 때문에 그 동작이 싱글 레벨 셀(single level cell; SLC)을 채용한 프로그램 동작보다 복잡하다. 따라서, 멀티 레벨 셀을 채용한 프로그램 동작에서 배드블록으로 구분된 셀 블록이라도 싱글 레벨 셀을 채용한 프로그램 동작에서는 정상블록으로 구분될 수도 있다. 따라서, 이에 대한 정보를 사용자에게 제공하기 위하여, 다음과 같이 테스트 동작을 수행한다.
테스트 동작은 멀티 레벨 셀을 채용한 프로그램 동작으로 수행한다. 멀티 레벨 셀을 채용한 프로그램 동작은 하위비트 프로그램 동작을 먼저 수행한 후에 상위비트 프로그램 동작을 수행하는 방식으로 진행된다. 이때, 하위 비트 프로그램은 싱글 레벨 셀을 채용한 프로그램 동작과 목표레벨만 다르며 나머지 동작을 동일하다.
먼저, 하위비트 프로그램의 유효 페일 비트 수인 제1 페일 비트 수와, 상위비트 프로그램의 유효 페일 비트 수인 제2 페일 비트 수를 설정한다(단계 P01). 이때, 제1 페일 비트 수와 제2 페일 비트 수는 동일하지만, 서로 다르게 설정할 수도 있다. 이어서, 다수의 셀 블록들 중 하나의 셀 블록을 선택하고, 선택된 셀 블록의 하위비트 프로그램 동작을 수행한다(단계 P02). 하위비트 프로그램 동작은 테스트용 데이터를 이용하여 일반 하위비트 프로그램 동작과 동일한 방식으로 수행한다. 하위비트 프로그램 동작 결과, 페일 비트가 발생했는지를 판단한다(단계 P03). '단계 P03'에서 페일 비트가 발생하지 않았으면 선택된 셀 블록의 상위비트 프로그램 동작을 수행한다(단계 P06).
상위비트 프로그램 동작을 수행한 후에도 페일 비트가 발생했는지를 판단하고(단계 P07), 페일 비트가 발생하지 않았으면 선택된 셀 블록을 정상블록으로 구분한다(단계 P10).
하위비트 프로그램 동작 결과 페일 비트가 발생한 경우(단계 P03), 하위비트 프로그램 동작 결과로 발생한 페일 비트 수와 제1 페일 비트 수를 비교한다(단계 P04). 하위비트 프로그램 동작결과로 발생한 페일 비트 수가 설정된 제1 페일 비트 수 이하이면, 선택된 셀 블록은 에러 정정 동작이 가능한 셀 블록이므로, 다음 프로그램 동작인 상위비트 프로그램 동작을 수행한다(단계 P06). 즉, 하위비트 프로그램 동작에서 발생한 페일 비트의 수가 제1 페일 비트 수 이하이면, 하위비트 프로그램 동작에 대하여 선택된 셀 블록은 일단 정상블록으로 구분되는 것이다.
'단계 P04'의 비교 결과, 선택된 셀 블록에서 발생된 페일 비트 수가 설정된 제1 페일 비트 수를 초과하면 선택된 셀 블록을 제1 검증블록으로 구분한다(단계 P05).
또한, 상위비트 프로그램 동작 결과(단계 P07), 페일 비트가 발생했으면, 상위비트 프로그램에 대한 페일 비트 수와 설정된 제2 페일 비트 수를 비교한다(단계 P08). 상위비트 프로그램 동작 결과 발생한 페일 비트 수가 제2 페일 비트 수 이하이면, 이후에 에러 정정 동작을 수행할 수 있는 셀 블록이 되므로, 선택된 셀 블록을 정상블록으로 구분한다(단계 P10).
만약, '단계 P08'에서, 상위비트 프로그램 동작 결과로 발생한 페일 비트 수가 제2 페일 비트 수를 초과하면, 선택된 셀 블록을 제2 검증블록으로 판단한다(단계 P09).
테스트 프로그램 동작 결과, 스페어 셀 블록에는 해당 셀 블록이 정상블록인지, 제1 검증블록인지 또는 제2 검증블록인지에 대한 데이터가 저장된다. 제1 검증블록으로 구분된 셀 블록은 하위비트 프로그램 동작에서 페일 비트 수가 유효 페일 비트 수를 초과한 셀 블록이므로, 사용자는 해당 셀 블록을 배드블록으로 구분하면 된다. 또는, 선택된 셀 블록이 제2 검증블록으로 구분된 경우에는, 해당 셀 블록이 상위비트 프로그램 동작에서는 유효 페일 비트 수보다 많은 페일 비트가 발생한 배드블록이지만, 하위비트 프로그램 동작에서는 정상블록으로 구분된 셀 블록임을 알 수 있다. 이에 따라, 사용자는 스페어 셀 그룹에 저장된 해당 셀 블록의 데이터가 제2 검증블록으로 구분된 경우에는, 해당 셀 블록을 하위비트 프로그램 전용 셀 블록으로 지정하여 사용할 수 있다. 즉, 해당 셀 블록을 싱글 레벨 셀을 채용한 프로그램 동작 전용 셀 블록으로 지정하여 사용할 수 있다.
이처럼, 각각의 셀 블록들의 테스트 결과를 사용자에게 제공함으로써, 사용자는 제공된 정보를 이용하여 해당 셀 블록의 사용 유무를 결정할 수 있다. 따라서, 이전의 테스트 동작 결과로 배드블록 처리되던 셀 블록을 사용자의 판단에 따라 사용 가능하게 함으로써, 사용 가능한 셀 블록의 수 감소를 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110 : 메모리 셀 어레이 120 : 제어회로
130 : 고전압 발생 회로 140 : 로우 디코더
150 : 페이지 버퍼 그룹 160 : 컬럼 선택 회로
170 : 입출력 회로 180 : 패스/페일 체크회로

Claims (18)

  1. 페일 비트의 수의 범위를 적어도 2 개 이상의 그룹으로 정의하는 단계;
    상기 각 그룹에 해당되는 데이터 값을 부여하는 단계;
    다수의 메모리 셀 블록들 중, 선택된 메모리 셀 블록의 페일 비트 수를 카운팅하는 단계; 및
    상기 각 메모리 셀 블록의 페일 비트 수에 대응하는 상기 데이터 값을 스페어 셀들에 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 적어도 2 개 이상의 그룹으로 정의된 상기 페일 비트의 수 중에서, 각 그룹의 가장 적은 수는 유효 페일 비트 수인 메모리 시스템의 동작 방법.
  3. 제2항에 있어서,
    상기 유효 페일 비트 수는, 에러 정정 동작이 가능한 페일 비트 수인 메모리 시스템의 동작 방법.
  4. 제1항에 있어서,
    상기 선택된 메모리 셀 블록의 페일 비트 수를 카운팅하는 단계는;
    상기 선택된 메모리 셀 블록의 테스트용 프로그램 또는 소거 동작을 수행하는 단계; 및
    상기 프로그램 또는 소거 동작 결과로 발생한 페일 비트 수를 카운팅하는 단계를 포함하는 메모리 시스템의 동작 방법.
  5. 제4항에 있어서,
    상기 프로그램 또는 소거 동작은 테스트용 데이터를 이용하여 수행하는 메모리 시스템의 동작 방법.
  6. 제4항에 있어서,
    상기 프로그램 또는 소거 동작 결과, 페일 비트가 발생하지 않거나, 발생한 페일 비트의 수가 상기 적어도 2 개 이상의 그룹으로 정의된 페일 비트의 수 중 최소 페일 비트 수와 같거나 적으면 상기 선택된 셀 블록을 정상블록으로 구분하는 메모리 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 프로그램 또는 소거 동작 결과로 발생한 페일 비트 수가 상기 최소 페일 비트 수보다 많은 경우, 다음으로 많은 정의된 페일 비트의 수와 비교하는 메모리 시스템의 동작 방법.
  8. 제1항에 있어서,
    상기 스페어 셀들은 상기 선택된 셀 블록에 포함된 셀들로 이루어진 메모리 시스템의 동작 방법.
  9. 제1 페일 비트 수 및 제2 페일 비트 수를 설정하는 단계;
    상기 제1 및 제2 페일 비트 수로 각각 구분되는 페일 비트 수의 그룹에 해당하는 데이터를 부여하는 단계;
    선택된 셀 블록의 하위비트 프로그램 동작을 수행하는 단계;
    상기 데이터 중, 상기 하위비트 프로그램 동작 결과로 발생한 페일 비트 수에 대응하는 데이터를 스페어 셀들에 저장하는 단계;
    상기 선택된 셀 블록의 상위비트 프로그램 동작을 수행하는 단계; 및
    상기 데이터 중, 상기 상위비트 프로그램 동작 결과로 발생한 페일 비트 수에 대응하는 데이터를 상기 스페어 셀들에 저장하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 제1 페일 비트 수 및 상기 제2 페일 비트 수는 서로 동일한 수로 설정하는 메모리 시스템의 동작 방법.
  11. 제9항에 있어서,
    상기 제1 페일 비트 수 및 상기 제2 페일 비트 수는 유효 페일 비트 수인 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 유효 페일 비트 수는, 에러 정정 동작이 가능한 최소한의 페일 비트 수인 메모리 시스템의 동작 방법.
  13. 제9항에 있어서,
    상기 하위비트 프로그램 동작에서 발생한 페일 비트 수가 상기 제1 페일 비트 수와 같거나 적으면, 상기 선택된 셀 블록의 상기 상위비트 프로그램 동작을 수행하는 메모리 시스템의 동작 방법.
  14. 제9항에 있어서,
    상기 상위비트 프로그램 동작 결과, 페일 비트가 발생하지 않았으면 상기 선택된 셀 블록을 정상블록으로 구분하고, 이에 대한 데이터를 상기 스페어 셀들에 저장하는 메모리 시스템의 동작 방법.
  15. 제9항에 있어서,
    상기 상위비트 프로그램 동작에서 발생한 페일 비트 수가 상기 제2 페일 비트 수와 같거나 적으면, 상기 선택된 셀 블록을 정상블록으로 구분하고, 이에 대한 데이터를 상기 스페어 셀들에 저장하는 메모리 시스템의 동작 방법.
  16. 다수의 메모리 셀 블록들로 이루어진 메모리 셀 어레이;
    상기 메모리 셀 블록들 중, 선택된 메모리 셀 블록의 독출 동작 시, 설정된 최소 페일 비트 수에 따라 배드블록의 개수를 설정하는 제어회로; 및
    상기 메모리 셀 블록들 중, 선택된 메모리 셀 블록의 페일 비트 수를 카운팅하는 패스/페일 체크회로를 포함하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 패스/페일 체크회로는 상기 페일 비트 수를 카운트하고 카운트된 페일 비트 수를 카운팅 신호로 출력하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 제어회로는, 설정된 상기 페일 비트 수와 상기 카운팅 신호를 비교하고, 비교 결과에 따라 선택된 메모리 셀블록의 상태에 대한 데이터를 선택된 메모리 셀 블록에 대응되는 스페어 셀 그룹의 스페어 셀들에 저장하도록 제어하는 메모리 시스템.
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