JP2021044043A - メモリシステム - Google Patents

メモリシステム Download PDF

Info

Publication number
JP2021044043A
JP2021044043A JP2019166885A JP2019166885A JP2021044043A JP 2021044043 A JP2021044043 A JP 2021044043A JP 2019166885 A JP2019166885 A JP 2019166885A JP 2019166885 A JP2019166885 A JP 2019166885A JP 2021044043 A JP2021044043 A JP 2021044043A
Authority
JP
Japan
Prior art keywords
memory
value
read
memory controller
candidate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019166885A
Other languages
English (en)
Inventor
和孝 滝澤
Kazutaka Takizawa
和孝 滝澤
小島　慶久
Yoshihisa Kojima
慶久 小島
黒田　純夫
Sumio Kuroda
純夫 黒田
雅章 新島
Masaaki Niijima
雅章 新島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019166885A priority Critical patent/JP2021044043A/ja
Priority to US16/817,371 priority patent/US11127476B2/en
Publication of JP2021044043A publication Critical patent/JP2021044043A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

【課題】リード性能が高いメモリシステムを得ること。【解決手段】メモリシステムは、第１メモリと、メモリコントローラと、第２メモリと、を備える。第１メモリは、それぞれはしきい値電圧に応じたデータを記憶する複数のメモリセルトランジスタを備える不揮発性のメモリである。メモリコントローラは、しきい値電圧とリード電圧との比較に基づいてしきい値電圧に対応するデータを第１メモリから取得するリード動作を、第１メモリに実行させる。メモリコントローラは、しきい値電圧に影響するストレスの度合いに基づいて、リード電圧の複数の候補値のうちから第１の候補値を選択し、第１の候補値をリード電圧として適用したリード動作を第１メモリに実行させる。【選択図】図１

Description

本実施形態は、メモリシステムに関する。
不揮発性のメモリセルトランジスタ（メモリセル）を有するメモリシステムが知られている。そのようなメモリシステムにおいては、リード動作において、メモリセルのしきい値電圧とリード電圧との比較に基づいて、そのメモリセルに保持されているデータが判定される。
メモリセルのしきい値電圧は、種々の要因によって変化し得る。メモリシステムは、メモリセルのしきい値電圧が変化したとしてもそのメモリセルから正しいデータを得ることができるように、リード電圧を変更することが可能に構成されている。
特許第５３４９２５６号公報 特開２０１８−１５６６９６号公報 米国特許第９７９９４０５号明細書 米国特許第９８１２２１５号明細書
一つの実施形態は、リード性能が高いメモリシステムを提供することを目的とする。
一つの実施形態によれば、メモリシステムは、第１メモリと、メモリコントローラと、を備える。第１メモリは、それぞれはしきい値電圧に応じたデータを記憶する複数のメモリセルトランジスタを備える不揮発性のメモリである。メモリコントローラは、しきい値電圧とリード電圧との比較に基づいてしきい値電圧に対応するデータを第１メモリから取得するリード動作を、第１メモリに実行させる。メモリコントローラは、しきい値電圧に影響するストレスの度合いに基づいて、前記リード電圧の複数の候補値のうちから第１の候補値を選択し、第１の候補値をリード電圧として適用したリード動作を第１メモリに実行させる。
図１は、第１の実施形態のメモリシステムの構成例を示す模式的な図である。 図２は、第１の実施形態のメモリチップの構成例を示す模式的な図である。 図３は、第１の実施形態のブロックＢＬＫの回路構成を示す模式的な図である。 図４は、第１の実施形態のブロックＢＬＫの一部領域の断面図である。 図５は、第１の実施形態のメモリセルの取り得るしきい値電圧の分布の例を示す模式的な図である。 図６は、第１の実施形態のメモリセルの取り得るしきい値電圧の分布の別の一例を示す模式的な図である。 図７は、第１の実施形態のシフトインデックステーブルのデータ構造の一例を示す模式的な図である。 図８は、全メモリセルのデータが正常にイレースされた場合のしきい値電圧の分布を示す模式的な図である。 図９は、一部のメモリセルのデータのイレースが完了していない場合のしきい値電圧の分布を示す模式的な図である。 図１０は、第１の実施形態のプログラム動作の際の一連の処理の一例を説明するためのフローチャートである。 図１１は、第１の実施形態のリード動作にかかる一連の処理の一例を説明するためのフローチャートである。 図１２は、異なるイレースエラー数を有するフレームと、エラービット数との関係を示す図である。 図１３は、第２の実施形態のシフトインデックステーブルのデータ構造の一例を示す模式的な図である。 図１４は、第２の実施形態のプログラム動作の際の一連の処理の一例を説明するためのフローチャートである。 図１５は、第２の実施形態のリード動作にかかる一連の処理の一例を説明するためのフローチャートである。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態のメモリシステムの構成例を示す模式的な図である。メモリシステム１は、ホスト（Host）２と接続可能に構成されている。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどが該当する。
メモリシステム１は、ホスト２からアクセス要求（リード要求およびライト要求）を受け付けることができる。
メモリシステム１は、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）１００と、ホスト２とＮＡＮＤメモリ１００との間のデータ転送を実行するメモリコントローラ２００と、を備えている。
ＮＡＮＤメモリ１００は、第１メモリの一例である。
ＮＡＮＤメモリ１００は、１以上のメモリチップ（Chip）１０１を含む。ここでは一例として、ＮＡＮＤメモリ１００は４つのメモリチップ１０１を含む。
メモリコントローラ２００は、ホストインタフェース（Host I/F）２０１と、ＲＡＭ（Random Access Memory）２０２と、ＣＰＵ（Central Processing Unit）２０３と、ＮＡＮＤＣ（NAND Controller）２０４と、ＥＣＣ（Error Correction Circuit）２０５と、温度センサ２０６と、タイマ２０７と、を備える。
ＲＡＭ２０２は第２メモリの一例である。
メモリコントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ２００は、複数のチップによって構成されてもよい。メモリコントローラ２００は、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）で構成されてもよい。メモリコントローラ２００の各機能は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって実現され得る。ＲＡＭ２０２は、メモリコントローラ２００の外に配置されてもよい。
ＲＡＭ２０２は、バッファ、あるいはＣＰＵ２０３のワークエリアとして使用されるメモリである。ＲＡＭ２０２を構成するメモリの種類は、特定の種類に限定されない。例えば、ＲＡＭ２０２は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって構成される。
第１の実施形態では、ＲＡＭ２０２には、履歴情報２０８およびシフトインデックステーブル２０９が格納される。履歴情報２０８およびシフトインデックステーブル２０９については後述する。
ホストインタフェース２０１は、ホスト２との間の通信インタフェースの制御を実行する。ホストインタフェース２０１は、ＣＰＵ２０３による制御の下で、ホスト２とＲＡＭ２０２との間のデータ転送を実行する。ＮＡＮＤＣ２０４は、ＣＰＵ２０３による制御の下で、ＮＡＮＤメモリ１００とＲＡＭ２０２との間のデータ転送を実行する。
ＣＰＵ２０３は、ホストインタフェース２０１、ＲＡＭ２０２、ＮＡＮＤＣ２０４、ＥＣＣ２０５、温度センサ２０６、およびタイマ２０７を制御する。ＣＰＵ２０３は、ファームウェアプログラムを実行することによって、上記した各種構成要素の制御を実現する。
ＥＣＣ２０５は、ＮＡＮＤメモリ１００に書き込まれるデータを符号化する。符号化は、誤り訂正符号による符号化である。ＥＣＣ２０５は、ＮＡＮＤメモリ１００から読み出されたデータに対し、復号化を実行し、それによって当該データに含まれるビットエラーの検出と訂正とを実施する。
ＥＣＣ２０５が使用する符号化の方式は、特定の方式に限定されない。一例では、符号化の方式として、ＬＤＰＣ（Low Density Parity Check）が採用され得る。
温度センサ２０６は、メモリシステム１内の温度に対応した値を出力する。温度センサ２０６は、メモリコントローラ２００の外に設けられてもよい。温度センサ２０６は、４つのメモリチップ１０１のうちの一部の各々または全部の各々に内蔵されてもよい。温度センサ２０６は、４つのメモリチップ１０１のうちの一部の各々の近傍または全部の各々の近傍に搭載されてもよい。メモリシステム１が備える温度センサ２０６の数は、１つに限定されない。
タイマ２０７は、時刻を計測する。なお、タイマ２０７が省略されて、時刻の計測は、ＣＰＵ２０３によって実行されてもよい。
図２は、第１の実施形態のメモリチップ１０１の構成例を示す模式的な図である。図示するようにメモリチップ１０１は、周辺回路１１０およびメモリセルアレイ１１１を備える。
メモリセルアレイ１１１は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫの各々は、それぞれがワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備える。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備える。ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。
周辺回路１１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路１１０は、メモリコントローラ２００からコマンドを受信すると、メモリセルアレイ１１１に対し、プログラム動作、リード動作、およびイレース動作のうちの当該コマンドに対応した動作を実行する。
図３は、第１の実施形態のブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。
ＮＡＮＤストリング１１４の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。
ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
周辺回路１１０によるプログラム動作およびリード動作は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。１つのストリングユニットＳＵにおける１つのワード線ＷＬに対してプログラム動作またはリード動作が実行され得るデータの集まりを「ページ」と表記する。
周辺回路１１０によるイレース動作は、ブロックＢＬＫ単位で実行される。即ち、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。
図４は、第１の実施形態のブロックＢＬＫの一部領域の断面図である。本図に示されるように、ｐ型のウェル領域（半導体基板）１０上に、複数のＮＡＮＤストリング１１４が形成されている。すなわち、ウェル領域１０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ６３として機能する６４層の配線層１２、および選択ゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
そして、これらの配線層１３、１２、１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、およびブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１およびＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリング１１４の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。
ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が形成されている。拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。更に、ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が形成されている。拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。
以上の構成が、半導体基板に平行な第２方向Ｄ２に複数配列されており、第２方向Ｄ２に並ぶ複数のＮＡＮＤストリング１１４の集合によってストリングユニットＳＵが形成される。
なお、図２〜４に示された構成は一例である。メモリセルアレイ１１１の構成は、上記した構成に制限されない。例えば、メモリセルアレイ１１１は、ＮＡＮＤストリング１１４が２次元的に配列された構成を有していてもよい。
以降では、メモリセルトランジスタＭＴを、単に、メモリセルと表記する。
図５は、第１の実施形態のメモリセルの取り得るしきい値電圧の分布の例を示す模式的な図である。図５に含まれるグラフにおいて、縦軸は、メモリセルの数を示しており、横軸は、しきい値電圧（Ｖｔｈ）を示している。ここでは一例として、各メモリセルにデータを保持する方式として、ＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）と呼ばれる方式が適用されていることとしている。ＴＬＣの方式によれば、各メモリセルは、３ビットのデータを保持することができる。
ＴＬＣの場合、しきい値電圧の取り得る範囲は、８つの範囲に区分される。この８つの区分を、しきい値電圧が低いほうから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートと呼ぶことにする。各メモリセルのしきい値電圧は、プログラム動作の際に、周辺回路１１０によって、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属するように、制御される。
その結果、しきい値電圧に対するメモリセルの数をプロットした場合、メモリセルのしきい値電圧の分布は、理想的には、図５に示されるように、それぞれ異なるステートに属する８つのローブを形成する。
８つのステートのそれぞれは、それぞれ異なる３ビットのデータに対応する。一例では、“Ｅｒ”ステートは“１１１”に対応し、“Ａ”ステートは“１１０”に対応し、“Ｂ”ステートは“１００”に対応し、“Ｃ”ステートは“０００”に対応し、“Ｄ”ステートは“０１０”に対応し、“Ｅ”ステートは“０１１”に対応し、“Ｆ”ステートは“００１”に対応し、“Ｇ”ステートは“１０１”に対応する。このように、各メモリセルは、そのしきい値電圧が属するステートに対応したデータを保持することができる。
一例では、１つのメモリセルに保持される３ビットのデータのうち、先頭の桁はアッパービット、中央の桁はミドルビット、末尾の桁はロアービットと称され得る。各ワード線に書き込まれるロアービットの集合は、ロアーページと称され得る。各ワード線に書き込まれるミドルビットの集合は、ミドルページと称され得る。各ワード線に書き込まれるアッパービットの集合は、アッパーページと称され得る。１つのメモリセルに保持される３ビットのデータのうちの各桁の名称は上記に限定されない。また、各桁の集合によって構成されるページの名称は上記に限定されない。
しきい値電圧は、イレース動作によって“Ｅｒ”ステートまで低下せしめられる。また、しきい値電圧は、プログラム動作によって、“Ｅｒ”ステートに維持されるか、または“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに至るまで、上昇せしめられる。
なお、“Ｅｒ”ステートは、イレースステートとも称される。
隣接する２つのステートの境界には、データの判定のための電圧が設定される。この電圧を、リード電圧、と表記する。
例えば、図５に例示されるように、“Ｅｒ”ステートと“Ａ”ステートとの間にリード電圧Ｖｒａが設定され、“Ａ”ステートと“Ｂ”ステートとの間にリード電圧Ｖｒｂが設定され、“Ｂ”ステートと“Ｃ”ステートとの間にリード電圧Ｖｒｃが設定され、“Ｃ”ステートと“Ｄ”ステートとの間にリード電圧Ｖｒｄが設定され、“Ｄ”ステートと“Ｅ”ステートとの間にリード電圧Ｖｒｅが設定され、“Ｅ”ステートと“Ｆ”ステートとの間にリード電圧Ｖｒｆが設定され、“Ｆ”ステートと“Ｇ”ステートとの間にリード電圧Ｖｒｇが設定される。つまり、８つのステートが設定されるＴＬＣモードでは、７点のリード電圧が設定される。リード動作においては、周辺回路１１０は、複数点のリード電圧のそれぞれとメモリセルのしきい値電圧とを比較することによって当該メモリセルが属するステートを特定し、特定したステートに応じたデータを出力する。
図５では、メモリセルが、互いに重ならない８つの分布を形成する場合を説明した。しかしながら、メモリセルのしきい値電圧は、種々の要因によって変化する。メモリセルのしきい値電圧が変化し得るので、現実的には、リード動作時において、ステート毎の分布が互いに重なり合った状態になっている場合がある。
図６は、第１の実施形態のメモリセルの取り得るしきい値電圧の分布の別の一例を示す模式的な図である。ここでは、説明を簡単にするために、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を図示している。実線は、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を示している。破線は、“Ａ”ステートに属するメモリセルの分布を示し、一点鎖線は、“Ｂ”ステートに属するメモリセルの分布を示している。本図の例では、“Ａ”ステートに属するメモリセルの分布の裾野と“Ｂ”ステートに属するメモリセルの分布の裾野とが重なり合っている。言い換えると、“Ａ”ステートに属するメモリセルのしきい値電圧の最大値がリード電圧Ｖｒｂを超えており、かつ、“Ｂ”ステートに属するメモリセルのしきい値電圧の最小値がリード電圧Ｖｒｂを下回っている。“Ａ”ステートに属し、かつ、しきい値電圧がリード電圧Ｖｒｂよりも大きいメモリセルがリードされた場合、そのメモリセルは“Ｂ”ステートに属するとして認識される。即ち、例えば、“１１０”としてプログラムされたデータが“１００”としてリードされる。“Ｂ”ステートに属し、かつ、しきい値電圧がリード電圧Ｖｒｂよりも小さいメモリセルがリードされた場合、そのメモリセルは“Ａ”ステートに属するとして認識される。即ち、“１００”としてプログラムされたデータが“１１０”としてリードされる。
このように、リードされたデータは、しきい値電圧の変化によって、プログラムされた時点での値から変化した場合がある。データやしきい値電圧の変化に対しては、メモリコントローラ２００は、エラー訂正と、リード電圧のシフトと、によって対処する。
具体的には、メモリコントローラ２００では、ＥＣＣ２０５によって、リードデータに対してエラー訂正を実行する。リード動作によって得られたデータに関するエラー訂正が失敗した場合には、そのリード動作は失敗であるので、メモリコントローラ２００は、リード電圧を変えてリード動作をリトライする。リトライされるリード動作を、リトライリードと表記する。なお、エラー訂正が失敗するとは、変化後のデータから変化前のデータを復元できないことをいう。具体的には、エラー訂正が失敗するとは、リードデータに含まれるエラービットが訂正できないことをいう。エラー訂正が成功するとは、リードデータに含まれる全てのエラービットが訂正されたことをいう。メモリコントローラ２００は、リード動作に成功するまで、つまりリード動作によって得られたデータに関するエラー訂正が成功するまで、リード電圧を変化させながらリトライリードを繰り返し実行する。
なお、リード電圧の値は、種々の量で表現され得る。また、リード電圧の値は、種々の表現で指示され得る。本実施形態では、一例として、リード電圧の種類（Ｖｒａ〜Ｖｒｇ）毎に基準値が予め設定されており、リード電圧の値は、基準値からの差分であるシフト量で表現される。また、メモリチップ１０１内の所定の位置に、リード電圧の種類毎に基準値が記録されている。そして、メモリコントローラ２００は、リード電圧の種類毎に基準値からのシフト量をメモリチップ１０１に指示する。
なお、リード電圧の表現方法および指示の方法は、これに限定されない。例えば、リード電圧の値は差分ではなく電圧値で表現され、リード電圧は、メモリチップ１０１に対し、差分ではなく電圧値で指示されてもよい。
リトライリードでは、メモリコントローラ２００は、リード動作において適用されるリード電圧を、シフトインデックステーブル２０９に基づいて取得する。
図７は、第１の実施形態のシフトインデックステーブル２０９のデータ構造の一例を示す模式的な図である。シフトインデックステーブル２０９には、複数のシフトパターンが記録されている。シフトインデックステーブル２０９の各列には、１つのシフトパターンが記録されている。シフトパターンは、全種類のリード電圧の候補値をそれぞれ１つずつ含むセットである。各シフトパターンが含むそれぞれの種類のリード電圧の候補値は、基準値からのシフト量の形式で表記される。シフト量Ｘ（ＸはＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）は、リード電圧Ｖｒｘ（ｘはａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ）の基準値からの差分を示す。
また、各シフトパターンには、インデックス（＃１〜＃Ｎ）が付与されている。Ｎは２以上の整数である。リトライリードが繰り返し実行される場合においては、インデックス順にシフトパターンが選択され得る。
ところで、しきい値電圧の変化に特に大きな影響を与える事象がいくつか存在する。以下に、代表的な３つの事象を説明する。
１つ目の事象は、データリテンション時間である。データリテンション時間は、プログラム動作によってデータが書き込まれてからの経過時間である。当該経過時間が長くなるほど、しきい値電圧の変化量が大きくなる。
２つ目の事象は、温度交差である。温度交差は、プログラム動作が実行された際のメモリセルアレイ１１１の温度と、リード動作が実行された際のメモリセルアレイ１１１の温度と、に差があることである。
各メモリセルのしきい値電圧は、温度に応じて変化する。よって、プログラム動作が実行された際のメモリセルアレイ１１１の温度と、リード動作が実行された際のメモリセルアレイ１１１の温度と、に差がある場合、リード動作時のしきい値電圧は、プログラム動作時のしきい値電圧を基準とすると、その温度差に応じて増減する。以降では、プログラム動作が実行された際のメモリセルアレイ１１１の温度と、リード動作が実行された際のメモリセルアレイ１１１の温度と、の差分を、交差温度、と表記する。
３つ目の事象は、イレース動作によってデータのイレースが完了していないメモリセルが残存することである。
図８および図９は、第１の実施形態のあるブロックに対するイレース動作が実行された後のしきい値電圧の分布の一例を示す模式的な図である。
図８は、全メモリセルのデータが正常にイレースされた場合のしきい値電圧の分布を示している。全メモリセルのデータが正常にイレースされた場合、本図に示されるように、しきい値電圧の分布を示すローブ全体が“Ｅｒ”ステートに含まれる。
図９は、一部のメモリセルのデータのイレースが完了していない場合のしきい値電圧の分布を示している。本図に示されるように、しきい値電圧の分布を示すローブの一部が、“Ｅｒ”ステートと“Ａ”ステートとの境界を越えて、“Ａ”ステート内に含まれている。データのイレースが完了していないメモリセルが残存している場合、イレース動作が実行された後のしきい値電圧の分布は、全メモリセルのデータが正常にイレースされた場合に比べてブロードになる。しきい値電圧の分布がこのような状態にあるブロックに対してプログラム動作が行われた場合、プログラム動作後のしきい値電圧の分布も、全メモリセルのデータが正常にイレースされたブロックの場合に比べてブロードになる。
よって、データのイレースが完了していないメモリセルが残存するブロックに対してプログラム動作とリード動作とが実行されると、そのリード動作のタイミングがたとえプログラム動作の直後であっても、全メモリセルのデータが正常にイレースされた場合に比べてより多くのエラービットが含まれたデータが読み出される。
つまり、データのイレースが完了していないメモリセルが残存する場合には、しきい値電圧の分布が理想的な分布からずれる。しきい値電圧の分布の理想的な分布からのずれの度合いは、データが正常にイレースされなかったメモリセルの数の増加に応じて悪化する。
なお、データのイレースが完了していないメモリセルは、例えば次のようにして発生する。周辺回路１１０は、イレース動作の対象のブロックに含まれる全てのメモリセルのしきい値電圧を、一括に“Ｅｒ”ステートまでに低下せしめるために、半導体基板に所定の電圧を１回以上、印加する。周辺回路１１０は、当該電圧を印加する毎に、当該対象のブロックに含まれるメモリセルのしきい値電圧が所定のベリファイレベル（例えばリード電圧Ｖｒａ）以下となったか否かの確認を実行する。
例えば、周辺回路１１０は、当該対象のブロックに含まれる全ワード線にベリファイレベルの電圧を印加することで、当該対象のブロックに含まれるビット線が導通状態となっているか否かをテストする。当該ビット線が導通状態となっている場合、周辺回路１１０は、当該ビット線に接続された全てのメモリセルのしきい値電圧はベリファイレベル以下となっていると判定する。
少ない回数の電圧の印加によって全てのビット線が導通状態となれば理想的であるが、何らかの原因で電圧の印加の回数が増加した場合には、導通状態となったビット線の数が所定値以上となった時点でイレース動作が終了される。その結果、データのイレースが完了していないメモリセルが残る。
以降では、データのイレースが完了していないメモリセル、換言すると、イレース動作後においてしきい値電圧が“Ｅｒ”ステートに含まれていないメモリセルを、イレースエラーセルと表記する。データのイレースが完了していないことを、イレースエラーと表記する。
メモリセルでは、上記した３つの事象が主たるストレスとなって、しきい値電圧が大きく変化する。これらの３つの現象がしきい値電圧に与える影響は、今後、メモリセルの微細化に応じてますます大きくなることが想定される。
しきい値電圧の変化が小さい場合、リトライリードを実行する毎にシフトパターンをインデックス順に選択したとしても、比較的少ない回数のリトライリードによってエラー訂正の失敗なくデータが読み出され得る。しかしながら、上記した３つの事象が原因となってしきい値電圧が変化した場合、適切なシフトパターン、つまりエラー訂正の失敗なくデータを読み出すためのシフトパターンが得られるまでに、多くの回数のリトライリードが必要となることがある。つまり、エラーが含まれないデータが得られるまでに要する時間が増大する可能性がある。
そこで、第１の実施形態では、メモリコントローラ２００は、上記３つの事象によるストレスの度合いを測定し、得られた測定値に応じてシフトパターンを選択するように構成される。ストレスの度合いとして測定される数値情報は、ここでは一例として、リテンション時間、交差温度、およびイレースエラーセル数である。なお、ストレスの度合いとして測定される数値情報はこれらに限定されない。リテンション時間、交差温度、およびイレースエラーセル数のうちの一部のみが測定されてもよいし、リテンション時間、交差温度、およびイレースエラーセル数以外の数値情報が測定されてもよい。なお、以降では、ストレスの度合いの測定値を、ストレス値と表記する。
ストレス値に応じてシフトパターンの選択を可能とするために、シフトインデックステーブル２０９によれば、一部または全部のシフトパターンには、ストレスの度合いにかかる判定基準値が対応付けられている。図７の例によれば、各シフトパターンに、リテンション時間、交差温度、およびイレースエラーセル数の各項目について判定基準値が対応付けられている。
ＣＰＵ２０３は、シフトパターン毎に、ストレス値と、判定基準値と、の乖離量を演算する。そして、ＣＰＵ２０３は、１回目のリトライリードにおいては、ストレス値からの乖離量が最も小さい判定基準値が対応付けられたシフトパターンを選択する。２回目以降のリトライリードにおいては、ＣＰＵ２０３は、選択済みのシフトパターンを除いてストレス値からの乖離量が最も小さい判定基準値が対応付けられたシフトパターンを選択する。つまり、ＣＰＵ２０３は、乖離量が小さいほうから順番にシフトパターンを選択する。
このように、シフトパターンがストレス値に基づいて選択されるので、シフトパターンがインデックス順に選択される場合に比べて、リトライリードの実行回数を低減することが可能となる。これによって、エラーがないデータを得るまでの要する時間が短縮されるので、リード性能が向上する。
なお、ストレス値と判定基準値との乖離量の演算方法としては、任意の演算方法が採用され得る。一例では、ストレス値と判定基準値との項目毎の差分の合計値が、乖離量として使用できる。項目毎の差分には、重み付け係数が乗算されてもよい。
続いて、図１０および図１１を参照して、第１の実施形態のメモリシステム１の動作を説明する。なお、図１０および図１１に示される動作はブロック単位で実行されることとして説明する。図１０および図１１に示される動作はブロックと異なる記憶領域毎に実行されてもよい。
図１０は、第１の実施形態のプログラム動作の際の一連の処理の一例を説明するためのフローチャートである。
メモリコントローラ２００は、まず、フリーブロックを選択する（Ｓ１０１）。選択されたフリーブロックを、対象ブロックと表記する。
フリーブロックは、そのブロックに書き込まれた全てのユーザデータが無効化されたブロックをいう。フリーブロックは、ガベージコレクションなどによって生成され得る。ガベージコレクションは、あるブロック（第１のブロックと表記する）に格納されたデータのうち、有効なデータを他のブロック（第２のブロックと表記する）に転記し、その後、第１のブロックに格納された全てのデータを無効と見なす処理である。ガベージコレクションによって、第１のブロックは、フリーブロックとなる。
メモリコントローラ２００は、例えば、ガベージコレクションによって生成されたフリーブロックをフリーブロックプールに登録する。Ｓ１０１の処理では、メモリコントローラ２００は、フリーブロックプールに登録されている１以上のブロックのうちから、対象ブロックを選択する。
続いて、メモリコントローラ２００は、メモリチップ１０１に対象ブロックのイレース動作を実行させる（Ｓ１０２）。
イレース動作が実行された後、イレースエラーセル数を得るために、ＣＰＵ２０３は、しきい値電圧（Ｖｔｈ）の分布の測定を実行する（Ｓ１０３）。
しきい値電圧の分布は、一例では、ディストリビューションリードを実行することによって得ることができる。ディストリビューションリードとは、ワード線に印加される電圧を所定の刻み幅ごとにシフトさせながら、当該ワード線に接続されたオン状態のメモリセルの数またはオフ状態のメモリセルの数を測定することによって、しきい値電圧の分布を測定する動作をいう。なお、しきい値電圧の分布の測定の方法はこれに限定されない。
また、対象ブロックに含まれる全てのメモリセルがしきい値電圧の分布の測定の対象として選択されてもよいし、対象ブロックに含まれる一部のメモリセル群がしきい値電圧の分布の測定の対象として選択されてもよい。
メモリセルアレイ１１１が図２〜４に例示されたような３次元構成を有する場合、メモリセルアレイ１１１は、例えば次のように製造される。即ち、まず、多数の配線層１１、１２、１３が積層される。その後、これらの配線層１１、１２、１３を貫通する孔がドライエッチングなどによって形成され、その孔にピラー状の導電体１４などが形成される。
ここで、孔の径を深さ方向のどの位置でも一定とすることは難しい。孔は、例えば、深さ方向の位置に応じて拡径したり縮径したりする傾向がある。これによって、各メモリセルの特性は、深さ方向の位置毎に、つまりワード線の位置毎に、異なる場合がある。
イレースエラーの起こりやすさがワード線の位置に依存する場合には、イレースエラーが起こりやすいと推定される一部のワード線に接続されたメモリセル群がしきい値電圧の分布の測定の対象として設定されてもよい。
Ｓ１０３によって、図８または図９に示されるようなしきい値電圧の分布が得られる。Ｓ１０３の後、メモリコントローラ２００は、得られた分布に基づいてイレースエラーセル数をカウントし、記録する（Ｓ１０４）。
なお、イレースエラーセル数が記録される位置は任意である。イレースエラーセル数は、例えばＲＡＭ２０２に記録されてもよいし、電源断の影響を受けないようにＮＡＮＤメモリ１００に記録されてもよい。イレースエラーセル数は、メモリシステム１の動作中にはＲＡＭ２０２に保持され、電源断の前にＮＡＮＤメモリ１００に退避されてもよい。
続いて、メモリコントローラ２００は、メモリチップ１０１に対象のブロックに対するプログラム動作を実行させる（Ｓ１０５）。
プログラム動作が実行された際、メモリコントローラ２００は、タイマ２０７から時刻（時刻の計測値）を取得し、温度センサ２０６から温度（温度の検出値）を取得し、取得した時刻および温度を記録する（Ｓ１０６）。
時刻および温度が記録される位置は任意である。時刻および温度が記録される位置は、イレースエラーセル数が記録される位置と同じであってもよいし、異なっていてもよい。
Ｓ１０６によって、プログラム動作の際の一連の処理が終了する。
図１１は、第１の実施形態のリード動作にかかる一連の処理の一例を説明するためのフローチャートである。
まず、メモリコントローラ２００は、メモリチップ１０１に対象ブロックに対するリード動作を実行させる（Ｓ２０１）。Ｓ２０１で使用される複数点のしきい値電圧は、任意に選択される。例えば、複数点のしきい値電圧のそれぞれとして、基準値が選択され得る。別の例では、複数点のしきい値電圧のそれぞれとして、シフトインデックステーブル２０９に記録されたシフトパターンのうちの所定のシフトパターン、例えばインデックス番号が０のシフトパターンに含まれる値が選択され得る。
メモリコントローラ２００は、リード動作によってメモリセルアレイ１１１から読み出されたデータを取得して、ＥＣＣ２０５によってエラーの検出および訂正を試みる。メモリコントローラ２００は、エラー訂正に成功したか否かを判定する（Ｓ２０２）。なお、エラーが検出されなかった場合には、エラー訂正に成功したと判定される。
エラー訂正に成功した場合（Ｓ２０２：Ｙｅｓ）、リード動作にかかる一連の処理が終了する。
エラー訂正に失敗した場合（Ｓ２０２：Ｎｏ）、メモリコントローラ２００は、図１０のＳ１０４、Ｓ１０６の処理によって記録された、温度、時刻、およびイレースエラーセル数を読み出す（Ｓ２０３）。
続いて、メモリコントローラ２００は、タイマ２０７から時刻（時刻の計測値）を取得し、温度センサ２０６から温度（温度の検出値）を取得する（Ｓ２０４）。
続いて、メモリコントローラ２００は、Ｓ２０３によって読み出された時刻および温度と、Ｓ２０４によって取得された時刻および温度と、に基づいて、データリテンション時間および交差温度を計算する（Ｓ２０５）。
Ｓ２０３によって読み出されたイレースエラーセル数と、Ｓ２０５の計算によって得られたデータリテンション時間および交差温度は、第１の実施形態のストレス値を構成する。メモリコントローラ２００は、ストレス値（データリテンション時間、交差温度、およびイレースエラーセル数）の何れかが所定のしきい値を超えているか否かを判定する（Ｓ２０６）。
例えば、ストレス値の項目毎にしきい値が予め設定されており、データリテンション時間、交差温度、およびイレースエラーセル数の何れかが、対応するしきい値を越えているか否かが判定される。項目毎のしきい値の設定方法は任意である。
Ｓ２０６は、インデックス順にシフトパターンを取得するか、ストレス値に基づいてシフトパターンを取得するかを判定する処理に該当する。ここでは一例として、ストレス値（データリテンション時間、交差温度、およびイレースエラーセル数）の何れかが所定のしきい値を超えているという条件が満たされている場合には、ストレス値に基づいてシフトパターンを取得することが決定され、当該条件が満たされていない場合には、インデックス順にシフトパターンを取得することが決定される。インデックス順にシフトパターンを取得するか、ストレス値に基づいてシフトパターンを取得するかを判定するために用いられる条件は、これに限定されない。
例えば、ストレス値と判定基準値との乖離量が、所定のしきい値と比較されてもよい。乖離量が当該しきい値を下回る場合には、インデックス順にシフトパターンを取得すると判定され、乖離量が当該しきい値を上回る場合には、ストレス値に基づいてシフトパターンを取得するかを判定すると判定されてもよい。
ストレス値（データリテンション時間、交差温度、およびイレースエラーセル数）の何れかが所定のしきい値を超えている場合（Ｓ２０６：Ｙｅｓ）、メモリコントローラ２００は、インデックス毎にストレス値と判定基準値との乖離量を計算して、ストレス値との乖離量が最も小さい判定基準値が対応付けられたインデックスを選択する（Ｓ２０７）。そして、メモリコントローラ２００は、メモリチップ１０１に、選択されたシフトパターンを適用した、対象ブロックに対するリード動作を実行させる（Ｓ２０８）。Ｓ２０８で実行されるリード動作は、リトライリードに該当する。
メモリコントローラ２００は、Ｓ２０８のリトライリードによってメモリセルアレイ１１１から読み出されたデータを取得して、ＥＣＣ２０５によってエラーの検出および訂正を試みる。メモリコントローラ２００は、Ｓ２０２の場合と同様に、エラー訂正に成功したか否かを判定する（Ｓ２０９）。
エラー訂正に成功した場合（Ｓ２０９：Ｙｅｓ）、リード動作にかかる一連の処理が終了する。
エラー訂正に失敗した場合（Ｓ２０９：Ｎｏ）、メモリコントローラ２００は、リトライリードを継続するか否かを判定する（Ｓ２１０）。
リトライリードを継続するか否かの判定の方法は任意である。例えば、メモリコントローラ２００は、リトライリードの実行回数が、予め設定された上限値に達したか否かによって、リトライリードを継続するか否かを判定してもよい。または、メモリコントローラ２００は、経過時間（例えばＳ２０１が実行されてからの経過時間）が、予め設定された上限値に達したか否かによって、リトライリードを継続するか否かを判定してもよい。または、メモリコントローラ２００は、未選択のシフトパターンが残っているか否かによって、リトライリードを継続するか否かを判定してもよい。
リトライリードを継続する場合（Ｓ２１０：Ｙｅｓ）、メモリコントローラ２００は、Ｓ２０７の処理を再び実行する。Ｓ２０７では、メモリコントローラ２００は、未選択のシフトパターンのうちのストレス情報との乖離量が最も小さい判定基準値が対応付けられたシフトパターンを選択する。そして、Ｓ２０８の処理、つまりリトライリードが再び実行される。
リトライリードを継続しない場合（Ｓ２１０：Ｎｏ）、メモリコントローラ２００は、所定の処理を実行して（Ｓ２１１）、リード動作にかかる一連の処理が終了する。Ｓ２１２にて実行される所定の処理は、任意に設定され得る。例えば、メモリコントローラ２００は、ホスト２にエラー訂正が不可能である旨を通知してもよい。
ストレス値（データリテンション時間、交差温度、およびイレースエラーセル数）の何れも所定のしきい値を超えていない場合（Ｓ２０６：Ｎｏ）、メモリコントローラ２００は、履歴情報２０８に記録されたインデックスを選択する（Ｓ２１２）。
履歴情報２０８には、インデックスに基づいて選択されたシフトパターンに基づいてリード動作が成功した場合に、そのインデックスが記録される。インデックスは、所定の記憶領域毎（例えばブロック毎）に記録される。つまり、過去に対象ブロックに対して、インデックスに基づいて選択されたシフトパターンが適用されたリード動作が実行されて、そのリード動作に成功した場合に、そのシフトパターンを示すインデックスが記録されている。Ｓ２１２では、リード動作に成功した実績のあるシフトパターンを示すインデックスが、履歴情報２０８から読み出される。
続いて、メモリコントローラ２００は、メモリチップ１０１に、選択されたインデックスが示すシフトパターンを適用した、対象ブロックに対するリード動作を実行させる（Ｓ２１３）。Ｓ２１３で実行されるリード動作も、リトライリードに該当する。
メモリコントローラ２００は、Ｓ２１３のリトライリードによってメモリセルアレイ１１１から読み出されたデータを取得して、ＥＣＣ２０５によってエラーの検出および訂正を試みる。そして、メモリコントローラ２００は、Ｓ２０２の場合と同様に、エラー訂正に成功したか否かを判定する（Ｓ２１４）。
エラー訂正に失敗した場合（Ｓ２１４：Ｎｏ）、メモリコントローラ２００は、リトライリードを継続するか否かを判定する（Ｓ２１５）。Ｓ２１５における判定の方法は、Ｓ２１０と同様であってもよいし、Ｓ２１０と異なっていてもよい。
リトライリードを継続する場合（Ｓ２１５：Ｙｅｓ）、メモリコントローラ２００は、後続のインデックスを選択する（Ｓ２１６）。そして、Ｓ２１３の処理が再び実行される。リトライリードを継続しない場合（Ｓ２１５：Ｎｏ）、Ｓ２１１の処理が実行される。
エラー訂正に成功した場合（Ｓ２１４：Ｙｅｓ）、メモリコントローラ２００は、履歴情報２０８に記録されたインデックスを、最後に選択されたインデックスで更新して（Ｓ２１７）、リード動作にかかる一連の処理が終了する。
このように、第１の実施形態によれば、メモリコントローラ２００は、シフトインデックステーブルに記録された複数のシフトパターンのうちから一つのシフトパターンをストレス値に基づいて選択する。
これによって、シフトパターンがインデックス順に選択される場合に比べて、リトライリードの実行回数を低減することが可能となる。エラーがないデータを得るまでに要する時間が短縮されるので、メモリシステム１のリード性能が向上する。
また、シフトインデックステーブル２０９に記録された複数のシフトパターンのうちの一部または全部のそれぞれには、判定基準値が対応づけられている。そして、メモリコントローラは、ストレス値と判定基準値との乖離量に基づいてシフトパターンを選択する。
これによって、上記した３つの事象が原因となってしきい値電圧が変化した場合において、適切なシフトパターン、つまりエラー訂正の失敗なくデータを読み出すためのシフトパターンを、初回のリトライリードで得ることができる可能性を高くすることができる。
また、メモリコントローラ２００は、リトライリードに失敗した場合、既に選択されたシフトパターンを除いたシフトパターンのうちの、ストレス値との乖離量が最も小さい判定基準値が対応付けられたシフトパターン、つまり、既に選択されたシフトパターンの次にストレス値との乖離量が最も小さい判定基準値が対応付けられたシフトパターン、を選択する。そして、メモリコントローラ２００は、リトライリードを再びメモリチップ１０１に実行させる。
これによって、上記した３つの事象が原因となってしきい値電圧が変化した場合において、少ない回数のリトライリードによって、エラーを含まないデータを得ることが可能となる。
また、シフトインデックステーブル２０９に記憶された各シフトパターンにはインデックスが対応付けられている。ストレス値が所定の条件を満たす場合には、メモリコントローラ２００は、判定基準値に基づいて選択されたシフトパターンを適用したリード動作を第１メモリに実行させる。ストレス値が所定の条件を満たさない場合には、メモリコントローラ２００は、インデックスに基づいて選択されたシフトパターンを適用したリード動作を第１メモリに実行させる。
これによって、上記した３つの事象が原因となってしきい値電圧が変化しているか否かに応じてシフトパターンの適切な選択方法を決定することが可能である。
なお、メモリコントローラ２００は、インデックスに基づいて選択されたシフトパターンを適用したリード動作に失敗した場合には、インデックスの順番に基づいて別のシフトパターンを選択してリード動作をメモリチップ１０１に実行させる。
また、メモリコントローラ２００は、メモリチップ１０１にイレース動作を実行させ、イレース動作の後、しきい値電圧が“Ｅｒ”ステートに含まれないメモリセルの数をカウントする。メモリコントローラ２００は、カウントされた、しきい値電圧が“Ｅｒ”ステートに含まれないメモリセルの数を、ストレス値として使用する。
データのイレースが完了していないメモリセルが存在することによってしきい値電圧が大きく変化している場合においては、上記した構成によって、リトライリードの実行回数を低減することが可能となる。
また、メモリコントローラ２００は、プログラム動作の際にタイマ２０７から時刻の計測値を取得する。メモリコントローラ２００は、リード動作の際にもタイマ２０７から時刻の計測値を取得する。そして、メモリコントローラ２００は、プログラム動作の際に取得された時刻の計測値と、リード動作の際に取得された時刻の計測値と、の差分、つまりデータリテンション時間、をストレス値として使用する。
データリテンション時間に応じてしきい値電圧が大きく変化している場合においては、上記した構成によって、リトライリードの実行回数を低減することが可能となる。
また、メモリコントローラ２００は、プログラム動作の際に温度センサ２０６から温度の検出値を取得する。メモリコントローラ２００は、リード動作の際にも温度センサ２０６から温度の検出値を取得する。そして、メモリコントローラ２００は、プログラム動作の際に取得された温度の検出値と、リード動作の際に取得された温度の検出値と、の差分、つまり交差温度を、ストレス値として使用する。
温度交差によってしきい値電圧が大きく変化している場合においては、上記した構成によって、リトライリードの実行回数を低減することが可能となる。
（第２の実施形態）
第１の実施形態では、イレースエラーに関するストレス値として、イレースエラーセル数が測定された。イレースエラーに関するストレス値はこれに限定されない。
前述したように、イレースエラーセルを有するブロックにプログラム動作が実行された場合、プログラム動作後のしきい値電圧の分布が、イレースエラーセルがないブロックにプログラム動作が実行された場合に比べてブロードになる。
その結果、イレースエラーセルがあるブロックにプログラム動作が実行された場合、イレースエラーセルがないブロックにプログラム動作が実行された場合に比べて、ビットエラー数（Fail Bit Count : FBC）が多くなる傾向がある。
図１２は、異なるイレースエラー数を有するフレームと、エラービット数との関係を示す図である。ここで、フレームは、エラー訂正の単位となるデータブロックである。
符号１２０１は、イレースエラーセルがないブロック（第３のブロックと表記する）に対して上記の動作が実行された場合に得られるエラービット分布を示している。符号１２０２は、イレースエラーセルがあるブロック（第４のブロックと表記する）に対して上記の動作が実行された場合に得られるエラービット分布を示している。符号１２０３は、含まれるイレースエラーセルの数が第４のブロックよりも多いブロック（第５のブロックと表記する）に対して上記の動作が実行された場合に得られるエラービット分布を示している。
図１２からは、ビットエラーを多く含むフレームの数が、イレースエラーセルの数に応じて増加する傾向があることが読み取れる。
そこで、第２の実施形態では、所定値（例えば図１２のＣｔｈ）を超える数のビットエラーを含むフレームの数が、イレースエラーに関するストレス値として使用される。このようにして得られたストレス値は、イレースエラーセルの数に応じて大きくなる。
以降では、第１の実施形態と異なる事項について重点的に説明し、第１の実施形態と同じ事項については説明を省略する。
第２の実施形態では、シフトインデックステーブル２０９に代えて、シフトインデックステーブル２０９ａがＲＡＭ２０２に格納されている。
図１３は、第２の実施形態のシフトインデックステーブル２０９ａのデータ構造の一例を示す模式的な図である。第２の実施形態のシフトインデックステーブル２０９ａは、各シフトパターンに、イレースエラーセルの数にかかる判定基準値に代えて、Ｃｔｈを超える数のビットエラーを含むフレームの数にかかる判定基準値が対応付けられている。
図１４は、第２の実施形態のプログラム動作の際の一連の処理の一例を説明するためのフローチャートである。なお、本図以降のフローチャートにおいて、第１の実施形態と同じ処理には、第１の実施形態と同じステップ番号を付す。また、第１の実施形態と同じ処理については、簡略的に説明するか、または説明を省略する。
メモリコントローラ２００は、まず、フリーブロックを選択する（Ｓ１０１）。選択されたフリーブロックを、対象ブロックと表記する。
続いて、メモリコントローラ２００は、メモリチップ１０１に対象ブロックのイレース動作を実行させる（Ｓ１０２）。
続いて、メモリコントローラ２００は、メモリチップ１０１に対象のブロックに対するプログラム動作を実行させる（Ｓ１０５）。
プログラム動作が実行された際、メモリコントローラ２００は、タイマ２０７から時刻（時刻の計測値）を取得し、温度センサ２０６から温度（温度の検出値）を取得し、取得した時刻および温度を記録する（Ｓ１０６）。
時刻および温度が記録される位置は任意である。時刻または温度は、例えばＲＡＭ２０２に記録されてもよいし、電源断の影響を受けないようにＮＡＮＤメモリ１００に記録されてもよい。時刻または温度は、メモリシステム１の動作中にはＲＡＭ２０２に保持され、電源断の前にＮＡＮＤメモリ１００に退避されてもよい。
続いて、メモリコントローラ２００は、Ｃｔｈを超える数のビットエラーを含むフレームの数をカウントして記録する（Ｓ３０１）。
Ｓ３０１では、メモリコントローラ２００は、例えば、メモリチップ１０１に対象ブロックに対するリード動作を実行させる。このリード動作においては、使用される複数点のしきい値電圧は、任意に選択される。例えば、複数点のしきい値電圧のそれぞれとして、基準値が選択され得る。別の例では、複数点のしきい値電圧のそれぞれとして、シフトインデックステーブル２０９に記録されたシフトパターンのうちの所定のシフトパターン、例えばインデックス番号が０のシフトパターンに含まれる値が選択され得る。
そして、メモリコントローラ２００は、リード電圧を用いて読み出されたデータと当該データの期待値（正解データ）とを比較することによって、フレーム毎のビットエラー数を取得する。そして、メモリコントローラ２００は、フレーム毎に取得されたビットエラー数に基づいて、Ｃｔｈを超える数のビットエラーを含むフレームの数をカウントする。ビットエラー数は期待値データに対する読み出しデータの誤りビットとしてカウントする。期待値データは、予め保存された書き込みデータでもよいし、誤り訂正が成功した際の訂正後のデータであってもよい。なお、Ｃｔｈと比較してビットエラー数が十分に小さい場合、当該フレームの数をカウントする動作を省略しても構わない。以降、Ｃｔｈを超える数のビットエラーを含むフレームの数をエラーフレーム数と表記する。エラーフレーム数とは、誤り訂正に失敗したフレームの数を意味するものではない。
なお、上記のようにして得られたエラーフレーム数が記録される位置は任意である。エラーフレーム数は、例えばＲＡＭ２０２に記録されてもよいし、電源断の影響を受けないようにＮＡＮＤメモリ１００に記録されてもよい。エラーフレーム数は、メモリシステム１の動作中にはＲＡＭ２０２に保持され、電源断の前にＮＡＮＤメモリ１００に退避されてもよい。
Ｓ３０１によって、プログラム動作の際の一連の処理が終了する。
図１５は、第２の実施形態のリード動作にかかる一連の処理の一例を説明するためのフローチャートである。本図に示される一連の処理は、図１１に示された第１の実施形態のリード動作にかかる一連の処理のうちのＳ２０３、Ｓ２０６に代えてＳ４０１、Ｓ４０２を備えている。
Ｓ４０１では、メモリコントローラ２００は、図１４のＳ１０６、Ｓ３０１の処理によって記録された、温度、時刻、およびエラーフレーム数を読み出す（Ｓ４０１）。
Ｓ４０２では、メモリコントローラ２００は、第２の実施形態のストレス値（データリテンション時間、交差温度、およびエラーフレーム数）の何れかが所定のしきい値を超えているか否かを判定する（Ｓ４０２）。
例えば、ストレス値の項目毎にしきい値が予め設定されており、データリテンション時間、交差温度、およびエラーフレーム数の何れかが、対応するしきい値を越えているか否かが判定される。項目毎のしきい値の設定方法は任意である。
Ｓ４０２は、インデックス順にシフトパターンを取得するか、ストレス値に基づいてシフトパターンを取得するかを判定する処理に該当する。ここでは一例として、ストレス値（データリテンション時間、交差温度、およびエラーフレーム数）の何れかが所定のしきい値を超えているという条件が満たされている場合には、ストレス値に基づいてシフトパターンを取得することが決定され、当該条件が満たされていない場合には、インデックス順にシフトパターンを取得することが決定される。第１の実施形態におけるＳ２０６の処理と同様に、インデックス順にシフトパターンを取得するか、ストレス値に基づいてシフトパターンを取得するかを判定するために用いられる条件は、これに限定されない。
ストレス値（データリテンション時間、交差温度、およびエラーフレーム数）の何れかが所定のしきい値を超えている場合（Ｓ４０２：Ｙｅｓ）、Ｓ２０７の処理が実行される。ストレス値（データリテンション時間、交差温度、およびエラーフレーム数）の何れも所定のしきい値を超えていない場合（Ｓ４０２：Ｎｏ）、Ｓ２１２の処理が実行される。
なお、以上の説明においては、ビットエラー数がフレーム毎にカウントされ、Ｃｔｈを超える数のビットエラーを含むフレームの数が、イレースエラーに関するストレス値として使用された。ビットエラー数のカウントの単位とされる記憶領域は、フレームに限定されない。ビットエラー数のカウントの単位は、例えば、チップ、ブロック、ストリングユニット、ワード線、またはページであってもよい。
このように、第２の実施形態によれば、メモリコントローラ２００は、プログラム動作の後、記憶領域毎にビットエラー数を測定し、所定値を超えるビットエラーを含む記憶領域の数をストレス値として使用する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト、１０ ウェル領域、１１ 配線層、１２ 配線層、１３ 配線層、１４ 導電体、１５ ゲート絶縁膜、１６ 電荷蓄積層、１７ ブロック絶縁膜、１８ 金属配線層、１９ ｎ＋型不純物拡散層、２０ コンタクトプラグ、２１ 金属配線層、２２ ｐ＋型不純物拡散層、２３ コンタクトプラグ、２４ 金属配線層、１００ ＮＡＮＤメモリ、１０１ メモリチップ、１１０ 周辺回路、１１１ メモリセルアレイ、１１４ ＮＡＮＤストリング、２００ メモリコントローラ、２０１ ホストインタフェース、２０２ ＲＡＭ、２０３ ＣＰＵ、２０４ ＮＡＮＤコントローラ、２０５ ＥＣＣ、２０６ 温度センサ、２０７ タイマ、２０８ 履歴情報、２０９，２０９ａ シフトインデックステーブル。

Claims (10)

  1. それぞれはしきい値電圧に応じたデータを記憶する複数のメモリセルトランジスタを備える不揮発性の第１メモリと、
    前記しきい値電圧とリード電圧との比較に基づいて前記しきい値電圧に対応するデータを前記第１メモリから取得するリード動作を、前記第１メモリに実行させるメモリコントローラと、
    を備え、
    前記メモリコントローラは、
    前記しきい値電圧に影響するストレスの度合いに基づいて、前記リード電圧の複数の候補値のうちから第１の候補値を選択し、前記第１の候補値を前記リード電圧として適用した前記リード動作を前記第１メモリに実行させる、
    メモリシステム。
  2. 前記複数の候補値を格納する第２メモリをさらに備える
    請求項１に記載のメモリシステム。
  3. 前記複数の候補値の一部または全部のそれぞれには、判定基準値が対応付けられており、
    前記メモリコントローラは、前記ストレスの度合いを測定し、前記ストレスの度合いの測定値と前記判定基準値との乖離量に基づいて前記第１の候補値を選択する、
    請求項１に記載のメモリシステム。
  4. 前記メモリコントローラは、
    前記第１の候補値を適用して実行された前記リード動作に失敗した場合には、前記複数の候補値のうちの未使用の候補値のうちから前記第１の候補値の次に前記判定基準値との乖離量が小さい第２の候補値を選択し、前記第２の候補値を前記リード電圧として適用した前記リード動作を前記第１メモリに実行させる、
    請求項３に記載のメモリシステム。
  5. 前記複数の候補値のそれぞれにはインデックスが対応付けられており、
    前記メモリコントローラは、
    前記ストレスの度合いが第１の条件を満たす場合には、前記第１の候補値を前記リード電圧として適用した前記リード動作を前記第１メモリに実行させ、
    前記ストレスの度合いが前記第１の条件を満たさない場合には、前記インデックスに基づいて前記複数の候補値のうちから第２の候補値を選択し、前記第２の候補値を前記リード電圧として適用した前記リード動作を前記第１メモリに実行させる、
    請求項１に記載のメモリシステム。
  6. 前記メモリコントローラは、
    前記第２の候補値を適用して実行された前記リード動作に失敗した場合には、前記複数の候補値のうちから前記インデックスの順番に基づいて第３の候補値を選択し、前記第３の候補値を前記リード電圧として適用した前記リード動作を前記第１メモリに実行させる、
    請求項５に記載のメモリシステム。
  7. 前記メモリコントローラは、前記第１メモリにイレース動作を実行させ、前記イレース動作の後、前記複数のメモリセルトランジスタのうちのイレースエラーとなったメモリセルトランジスタの数をカウントし、
    前記カウントされた数を前記ストレスの度合いとして用いる、
    請求項１に記載のメモリシステム。
  8. 前記第１メモリは、複数の記憶領域を備え、
    前記メモリコントローラは、前記第１メモリにイレース動作を実行させ、前記イレース動作の後、前記第１メモリにプログラム動作を実行させ、前記プログラム動作の後、ビットエラーの数を記憶領域毎に測定し、
    前記ビットエラーの数が第１値を超える記憶領域の数を前記ストレスの度合いとして用いる、
    請求項１に記載のメモリシステム。
  9. 時刻を計測するタイマをさらに備え、
    前記メモリコントローラは、前記第１メモリにプログラム動作を実行させ、前記プログラム動作の際に前記タイマから第１の計測値を取得し、前記リード動作を実行させようとする際に前記タイマから第２の計測値を取得し、
    前記第１の計測値と前記第２の計測値との差分を前記ストレスの度合いとして用いる、
    請求項１に記載のメモリシステム。
  10. 温度を検出する温度センサをさらに備え、
    前記メモリコントローラは、前記第１メモリにプログラム動作を実行させ、前記プログラム動作の際に前記温度センサから第１の検出値を取得し、前記リード動作を実行させようとする際に前記温度センサから第２の検出値を取得し、
    前記第１の検出値と前記第２の検出値との差分を前記ストレスの度合いとして用いる、
    請求項１に記載のメモリシステム。
JP2019166885A 2019-09-13 2019-09-13 メモリシステム Pending JP2021044043A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019166885A JP2021044043A (ja) 2019-09-13 2019-09-13 メモリシステム
US16/817,371 US11127476B2 (en) 2019-09-13 2020-03-12 Memory system controlling a threshold voltage in a read operation and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019166885A JP2021044043A (ja) 2019-09-13 2019-09-13 メモリシステム

Publications (1)

Publication Number Publication Date
JP2021044043A true JP2021044043A (ja) 2021-03-18

Family

ID=74864479

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019166885A Pending JP2021044043A (ja) 2019-09-13 2019-09-13 メモリシステム

Country Status (2)

Country Link
US (1) US11127476B2 (ja)
JP (1) JP2021044043A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022164611A (ja) * 2021-04-16 2022-10-27 マイクロン テクノロジー，インク． メモリデバイスの電圧ビンを較正するための閾値電圧決定

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11907571B2 (en) * 2020-07-13 2024-02-20 SK Hynix Inc. Read threshold optimization systems and methods using domain transformation
US11355204B2 (en) 2020-09-03 2022-06-07 SK Hynix Inc. Efficient read-threshold calculation method for parametric PV-level modeling
US11430530B2 (en) 2021-01-25 2022-08-30 SK Hynix Inc. Deep learning based program-verify modeling and voltage estimation for memory devices
US11514999B2 (en) 2021-04-16 2022-11-29 SK Hynix Inc. Systems and methods for parametric PV-level modeling and read threshold voltage estimation
US11749354B2 (en) 2021-07-13 2023-09-05 SK Hynix Inc. Systems and methods for non-parametric PV-level modeling and read threshold voltage estimation
US11769556B2 (en) 2021-07-27 2023-09-26 SK Hynix Inc. Systems and methods for modeless read threshold voltage estimation
US11769555B2 (en) 2021-07-27 2023-09-26 SK Hynix Inc. Read threshold voltage estimation systems and methods for parametric PV-level modeling
US11854629B2 (en) 2021-11-22 2023-12-26 SK Hynix Inc. System and method for non-parametric optimal read threshold estimation using deep neural network
US20240061606A1 (en) * 2022-08-16 2024-02-22 Yangtze Memory Technologies Co., Ltd. Read retry method for enhancing read performance and stability of 3d nand memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072805B2 (en) * 2009-08-18 2011-12-06 Skymedi Corporation Method and system of finding a read voltage for a flash memory
JP5349256B2 (ja) 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
KR101214285B1 (ko) * 2010-12-30 2012-12-20 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US9070481B1 (en) * 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US9799405B1 (en) 2015-07-29 2017-10-24 Ip Gem Group, Llc Nonvolatile memory system with read circuit for performing reads using threshold voltage shift read instruction
US9812215B2 (en) 2016-03-25 2017-11-07 Toshiba Memory Corporation Memory device that executes an erase operation for a nonvolatile memory
JP2018156696A (ja) 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP6779822B2 (ja) 2017-03-24 2020-11-04 キオクシア株式会社 メモリシステム
JP2020155167A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 不揮発性メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022164611A (ja) * 2021-04-16 2022-10-27 マイクロン テクノロジー，インク． メモリデバイスの電圧ビンを較正するための閾値電圧決定

Also Published As

Publication number Publication date
US11127476B2 (en) 2021-09-21
US20210082528A1 (en) 2021-03-18

Similar Documents

Publication Publication Date Title
JP2021044043A (ja) メモリシステム
TWI608490B (zh) 三維記憶體的可適性操作
US9183945B2 (en) Systems and methods to avoid false verify and false read
US9218242B2 (en) Write operations for defect management in nonvolatile memory
US20190303236A1 (en) Multi-level recovery reads for memory
US9183086B2 (en) Selection of data for redundancy calculation in three dimensional nonvolatile memory
US8972675B2 (en) Efficient post write read in three dimensional nonvolatile memory
US9063671B2 (en) Write operations with full sequence programming for defect management in nonvolatile memory
US9208023B2 (en) Systems and methods for scheduling post-write read in nonvolatile memory
JP5550386B2 (ja) 不揮発性半導体記憶装置及びメモリシステム
JP2013520760A (ja) 隣接状態情報に基づく温度補償がなされる不揮発性記憶装置
JP2019164858A (ja) メモリシステム
TW201603022A (zh) 半導體記憶體裝置及記憶體系統
US20200202926A1 (en) Apparatus and methods for programming memory cells responsive to an indication of age of the memory cells
US20200019461A1 (en) Memory system and method for read operation of memory system
JP2021149991A (ja) メモリシステムおよび方法
WO2015002897A1 (en) Write operations for defect management in nonvolatile memory
JP5710815B1 (ja) 半導体記憶装置