CN118116444A - 存储器装置及其操作方法以及验证结果发生器 - Google Patents

Abstract

本申请涉及存储器装置及其操作方法以及验证结果发生器。一种存储器装置包括：存储器单元阵列，其包括多个存储器单元；外围电路，其包括分别连接到多个存储器单元的多个页缓冲器；感测电路，其分别连接到多个页缓冲器，该感测电路：以多个块为单位对页缓冲器执行感测操作，并且输出多个块中的每一个的感测结果，各个块包括多个页缓冲器当中的两个或更多个页缓冲器；验证结果输出电路，其用于基于多个块的感测结果来输出存储器单元要被编程到的多个编程状态当中的目标编程状态的最终验证结果；以及控制逻辑，其用于基于最终验证结果来控制感测电路和外围电路。

Description

存储器装置及其操作方法以及验证结果发生器

技术领域

本公开总体上涉及存储器装置及其操作方法以及验证结果发生器。

背景技术

半导体存储器装置执行用于检查是否已经正常执行编程的编程验证。过去，编程验证只能检查连接到所选页的所有存储器单元是否已经通过编程验证而被完全编程。然而，已经在寻求能够对连接到所选页的所有存储器单元当中的未完全编程的存储器单元的数量进行计数的不同验证技术。

发明内容

根据本公开的一个方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列，其包括多个存储器单元；外围电路，其包括通过多条位线分别连接到多个存储器单元的多个页缓冲器；感测电路，其通过多条感测线分别连接到多个页缓冲器，该感测电路：以多个块为单位对页缓冲器执行感测操作，并且输出多个块中的每一个的感测结果，各个块包括多个页缓冲器当中的两个或更多个页缓冲器；验证结果输出电路，其被配置为基于多个块的感测结果而输出存储器单元要被编程到的多个编程状态中的目标编程状态的最终验证结果；以及控制逻辑，其被配置为基于最终验证结果而控制感测电路和外围电路，其中，验证结果输出电路被配置为当多个块组当中的至少一个块组的感测结果表示通过时，输出表示对目标编程状态的验证已经通过的最终验证结果，各个块组包括多个块中的一个或更多个。

根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：对多个存储器单元要被编程到的多个编程状态当中的目标编程状态执行验证；以多个块为单位对通过位线分别连接到存储器单元的多个页缓冲器执行感测操作，以获得目标编程状态的验证结果，各个块包括多个页缓冲器当中的两个或更多个页缓冲器；输出多个块中的每一个的感测结果；输出表示对多个块组的验证操作是否已经通过的块组验证信号，各个块组包括多个块中的一个或更多个；以及基于块组验证信号来输出表示目标编程状态的验证结果的最终验证结果。

根据本公开的又一方面，提供了一种验证结果发生器，该验证结果发生器包括：感测电路，其被配置为以多个块为单位对分别连接到多个存储器单元的多个页缓冲器执行感测操作，并且被配置为输出多个块中的每一个的感测结果，各个块包括多个页缓冲器当中的两个或更多个页缓冲器；多个第一逻辑门，其被配置为通过针对各个块组组合块的感测结果来输出相应块组的块组验证信号，各个块组包括一个或更多个块；以及第二逻辑门，其被配置为当块组验证信号当中的至少一个块组验证信号表示通过时，通过组合块组验证信号来输出表示通过的最终验证结果。

附图说明

现在将在下文中参照附图更全面地描述示例实施方式；然而，这些实施方式可以以不同形式具体实现，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将示例实施方式的范围完全传达给本领域技术人员。

在附图中，为了例示清楚，可能放大尺寸。将理解，当元件被称为位于两个元件“之间”时，该元件可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终表示相似的元件。

图1是示出根据本公开的实施方式的存储器装置的图。

图2是示出图1所示的存储器单元阵列中包括的任一个存储块的结构的图。

图3是示出根据本公开的实施方式的存储器装置的页缓冲器的图。

图4是示出根据本公开的实施方式的验证结果发生器的图。

图5是示出根据本公开的实施方式的验证结果发生器中包括的感测电路的电路图。

图6是示出根据本公开的实施方式的验证结果发生器中包括的验证结果输出电路的图。

图7是示出图6所示的验证结果输出电路的示例的电路图。

图8是示出图6所示的验证结果输出电路的另一示例的电路图。

图9是示出根据本公开的实施方式的用于存储器装置的感测操作的块组分类的一个示例。

图10是示出根据本公开的实施方式的用于存储器装置的感测操作的块组分类的另一示例。

图11是示出根据本公开的实施方式的用于存储器装置的感测操作的块组分类的又一示例。

图12是示出根据本公开的实施方式的存储器系统的图。

图13是示出根据本公开的实施方式的存储器装置的操作方法的流程图。

图14是更详细地示出图13所示的步骤S1307的流程图。

图15是更详细地示出图13所示的步骤S1309的流程图。

图16是示出依据根据本公开的实施方式的存储器装置的操作方法而执行编程操作的处理的流程图。

图17是示出图12所示的存储控制器的另一实施方式的图。

具体实施方式

为了描述根据本公开的构思的实施方式，本文公开的具体结构或功能描述仅是例示性的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文阐述的实施方式。

实施方式提供了一种具有改进的操作速度的存储器装置及其操作方法以及验证结果发生器。

图1是示出根据本公开的实施方式的存储器装置的图。

参照图1，存储器装置100可以包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150和验证结果发生器160。

存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过字线WL连接到地址解码器120。多个存储块BLK1至BLKz可以通过位线BL1至BLm连接到读写电路130。多个存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元，并且可以被配置为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以被配置为具有二维结构的存储器单元阵列。在一些实施方式中，存储器单元阵列110可以被配置为具有三维结构的存储器单元阵列。此外，存储器单元阵列110中包括的多个存储器单元中的每一个可以存储至少一位数据。在实施方式中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储一位数据的单级单元(SLC)。在另一实施方式中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储两位数据的多级单元(MLC)。在又一实施方式中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储三位数据的三级单元(TLC)。在又一实施方式中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储四位数据的四级单元(QLC)。在一些实施方式中，存储器单元阵列110可以包括多个存储器单元，各个存储器单元存储五位以上数据。

在实施方式中，存储器单元阵列可以以单元下方外围(peri-under-cell，PUC)结构连接到地址解码器120、读写电路130、控制逻辑140、电压发生器150和验证结果发生器160。PUC结构可以是指在存储器单元阵列110下方的区域中形成外围电路的结构。

地址解码器120可以通过字线WL连接到存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120可以通过存储器装置100中的输入/输出缓冲器(未示出)接收地址。

地址解码器120可以对接收的地址中的块地址进行解码。地址解码器120可以根据解码的块地址选择至少一个存储块。此外，在读取操作期间的读取电压施加操作中，地址解码器120可以将电压发生器150所生成的读取电压Vread施加到所选存储块的所选字线，并且可以将电压发生器150所生成的通过电压Vpass施加到其它未选字线。此外，在编程验证操作中，地址解码器120可以将电压发生器150所生成的验证电压施加到所选存储块的所选字线，并且可以将通过电压Vpass施加到其它未选字线。

地址解码器120可以对接收的地址中的列地址进行解码。地址解码器120可以将解码的列地址传输到读写电路130。

可以以页为单位执行存储器装置100的读取操作和编程操作。响应于针对读取操作和编程操作的请求而接收的地址可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址来选择一个存储块和一条字线。列地址可以由地址解码器120解码，以提供给读写电路130。在本说明书中，可以将连接到一条字线的存储器单元指定为一个“物理页”。

读写电路130可以包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可以称为页缓冲器组。读写电路130可以在存储器单元阵列110的读取操作中作为“读取电路”进行操作，并且可以在存储器单元阵列110的写入操作中作为“写入电路”进行操作。多个页缓冲器PB1至PBm可以通过位线BL1至BLm连接到存储器单元阵列110。多个页缓冲器PB1至PBm可以在读取操作和编程验证操作中感测存储器单元的阈值电压。在实施方式中，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm可以根据对应存储器单元的编程状态而感测流过的电流量的变化，同时向连接到存储器单元的位线连续提供感测电流。可以通过感测节点感测电流量的变化，并且可以将其锁存为感测数据。读写电路130可以响应于从控制逻辑140输出的页缓冲器控制信号而进行操作。

读写电路130可以通过在读取操作中感测存储器单元的数据来临时地存储读取数据，然后可以将数据DATA输出到存储器装置100的输入/输出缓冲器(未示出)。在示例性实施方式中，除了页缓冲器(或页寄存器)之外，读写电路130还可以包括列选择电路等。

控制逻辑140可以连接到地址解码器120、读写电路130、电压发生器150和验证结果发生器160。控制逻辑140可以通过存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL而控制存储器装置100的总体操作。另外，控制逻辑140可以输出用于调节多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读写电路130执行存储器单元阵列110的编程操作。控制逻辑140可以控制读写电路130执行存储器单元阵列110的读取操作。控制逻辑140可以从验证结果发生器160接收最终验证结果。控制逻辑140可以基于所接收的最终验证结果来控制读写电路130执行存储器单元阵列110的编程操作。

电压发生器150可以响应于从控制逻辑140输出的控制信号而在读取操作中生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150可以包括用于接收内部电源电压的多个泵浦电容器，并且可以在控制逻辑140的控制下通过选择性地激活多个泵浦电容器来生成多个电压。

验证结果发生器160可以在控制逻辑140的控制下对读写电路130内的页缓冲器PB1至PBm中存储的验证值执行感测操作。页缓冲器PB1至PBm中存储的验证值可以是表示通过向存储器单元阵列110中包括的存储器单元施加验证电压，从而将验证电压与多个编程状态当中的目标编程状态的阈值电压进行比较而获得的结果的值。在本说明书中，感测操作可以表示当施加验证电压时检查根据特定编程状态的验证是否已经通过的处理。验证结果发生器160可以通过多条感测线连接到读写电路130。在实施方式中，验证结果发生器160可以基于在感测操作中从控制逻辑140接收的块选择信号来选择将对其执行验证的块。在实施方式中，在感测操作中，验证结果发生器160可以响应于从控制逻辑140接收的允许位VRY_BIT<#>来生成参考电流，并且可以通过将从读写电路130中包括的页缓冲器PB1至PBm接收的感测电压VPB与由参考电流生成的参考电压进行比较而输出通过信号PASS或失败信号FAIL。另选地，在感测操作中，验证结果发生器160可以响应于从控制逻辑140接收的允许位VRY_BIT<#>而生成参考电压，并且可以通过将从读写电路130中包括的页缓冲器PB1至PBm接收的感测电流IPB与由参考电压生成的参考电流进行比较来输出通过信号PASS或失败信号FAIL。验证结果发生器160可以向控制逻辑140提供最终验证结果。验证结果发生器160可以包括感测电路161和验证结果输出电路162。将参照图4至图8更详细地描述验证结果发生器160的实施方式。

地址解码器120、读写电路130和电压发生器150可以用作“外围电路”。外围电路可以在控制逻辑140的控制下对存储器单元阵列110执行读取操作、写入操作和擦除操作。

图2是示出图1所示的存储器单元阵列中包括的任一个存储块的结构的图。

图2是示出图1所示的存储器单元阵列110中包括的多个存储块当中的任一个存储块BLKi的图。

参照图2，彼此平行布置的多条字线可以连接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块BLKi可以包括连接在位线BL1至BLn和源极线SL之间的多个串ST。位线BL1至BLn可以分别连接到串ST，并且源极线SL可以共同连接到串ST。串ST可以彼此相同地配置，因此，将作为示例详细描述连接到第一位线BL1的串ST。

串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元MC1至MC16和漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以包括在一个串ST中，并且数量大于图中所示的存储器单元MC1至MC16的数量的存储器单元可以包括在一个串ST中。

源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元MC1至MC16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以连接到源极选择线SSL，不同串ST中包括的漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且不同串ST中包括的存储器单元MC1至MC16的栅极可以连接到多条字线WL1至WL16。可以将不同串ST中包括的存储器单元当中的连接到相同字线的一组存储器单元称为物理页PG。因此，数量对应于字线WL1至WL16的数量的页PG可以包括在存储块BLKi中。

一个存储器单元可以存储1位数据。这通常称为单级单元(SLC)。一个物理页PG可以存储一个逻辑页数据。一个逻辑页数据可以包括多位数据，其数量对应于一个物理页PG中包括的单元的数量。

一个存储器单元可以存储两位或更多位数据。一个物理页PG可以存储两个或更多个逻辑页数据。

图3是示出根据本公开的实施方式的存储器装置的页缓冲器的图。

参照图1和图3，读写电路130中包括的页缓冲器组13可以包括多个页缓冲器PB11至PBkn。尽管图3中未示出，但是多个页缓冲器PB11至PBkn可以分别连接到对应位线。一起参照图1和图3，图1所示的页缓冲器PB1至PBm可以分别对应于图3所示的页缓冲器PB11至PBkn。因此，图3所示的页缓冲器PB11至PBkn可以分别连接到位线BL1至BLm。图3所示的页缓冲器PB11至PBkn的数量可以为总共n*k。也就是说，在图3与图1的关系中，可以建立m＝nk的关系。

依据根据本公开的存储器装置，至少两个页缓冲器可以连接到一个共享节点。在图3所示的实施方式中，n个页缓冲器可以连接到一个共享节点。也就是说，页缓冲器PB11至PB1n可以连接到第一共享节点SN1，页缓冲器PB21至PB2n可以连接到第二共享节点SN2，并且页缓冲器PBk1至PBkn可以连接到第k共享节点SNk。

页缓冲器组131可以通过感测线SL1至SLk连接到验证结果发生器160。感测线SL1至SLk可以分别连接到与页缓冲器组131的页缓冲器连接的共享节点SN1至SNk。

因此，页缓冲器PB11至PB1n可以通过第一感测线SL1连接到验证结果发生器160，页缓冲器PB21至PB2n可以通过第二感测线SL2连接到验证结果发生器160，并且页缓冲器PBk1至PBkn可以通过第k感测线SLk连接到验证结果发生器160。

在图3所示的结构中，可以将连接到一个共享节点的页缓冲器定义为一个块。也就是说，可以将连接到第一共享节点SN1的页缓冲器PB11至PB1n定义为第一块Chunk 1，可以将连接到第二共享节点SN2的页缓冲器PB21至PB2n定义为第二块Chunk 2，并且可以将连接到第k共享节点SNk的页缓冲器PBk1至PBkn定义为第k块Chunk k。因此，第一块Chunk 1可以通过第一感测线SL1连接到验证结果发生器160，第二块Chunk 2可以通过第二感测线SL2连接到验证结果发生器160，并且第k块Chunk k可以通过第k感测线SLk连接到验证结果发生器160。在实施方式中，响应于用于选择第一块Chunk 1至第k块Chunk k当中的任一个块的信号，验证结果发生器160还可以包括用于选择第一感测线SL1至第k感测线SLk中的任一条并且将所选感测线连接到验证结果发生器160的感测线选择电路(未示出)。感测线选择电路(未示出)可以包括位于来自第一块Chunk 1至第k块Chunk k的相应第一感测线SL1至第k感测线SLk与验证结果发生器160之间的k个晶体管(未示出)。k个晶体管(未示出)中的每一个可以响应于用于选择第一块Chunk 1至第k块Chunk k当中的任一个块的信号而导通或截止。因此，验证结果发生器160可以以块为单位执行感测操作。当存在多个块时，验证结果发生器160可对多个块依次执行感测操作。

图4是示出根据本公开的实施方式的验证结果发生器的图。

参照图3和图4，验证结果发生器160可以包括感测电路161和验证结果输出电路162。感测电路161可以从页缓冲器组131中包括的页缓冲器PB1至PBm接收感测电压VPB或感测电流IPB。如图3所示，可以以块为单位接收感测电压VPB或感测电流IPB。基于所接收的感测电压VPB或所接收的感测电流IPB，感测电路161可以检查以各个块为单位设定数量的失败位内是否发生了编程失败。例如，将出现两个或更少个失败位的块确定为编程通过时，可以将出现三个失败位的块视为编程失败。感测电路161可以向验证结果输出电路162提供表示各个块通过或失败的多个感测结果。稍后将参照图5更详细地描述感测电路161的实施方式。

验证结果输出电路162可以通过组合相应的多个块的感测结果来输出最终验证结果。稍后将参照图6至图8更详细地描述验证结果输出电路162的实施方式。

图5是示出根据本公开的实施方式的验证结果发生器中包括的感测电路的电路图。

参照图5，感测电路161可以从多个块接收感测电压或感测电流，各个块包括页缓冲器组131中的页缓冲器。在实施方式中，可以向感测电路161提供通过块选择信号EN_CH<1>至EN_CH<k>中的一个选择的块的感测电压或感测电流。感测电路161可以包括比较器COM，并且可以向比较器COM提供参考电压Vref或参考电流Iref。参考电压Vref或参考电流Iref可以根据一个块中失败位的数量而变化，失败位的数量成为可以被识别为编程通过的参考。例如，当所选块的所有页缓冲器中不存在失败位时，可以提供与当编程通过数据存储在所选块的所有页缓冲器中时在验证线中流过的电流具有相同幅度的电流作为参考电流Iref。此外，当所选块中存在一个失败位的情况被确定为编程通过时，编程失败数据可以存储在所选块的页缓冲器当中的仅一个页缓冲器中，并且当编程通过数据存储在其它页缓冲器中时，可以提供与在验证线中流过的电流具有相同幅度的电流作为参考电流Iref。

比较器COM可以将从页缓冲器组131接收的感测电压或感测电流与参考电压Vref或参考电流Iref进行比较。根据比较结果，比较器COM可输出通过信号或失败信号作为与所选块对应的感测结果。例如，当从页缓冲器组131接收的感测值高于参考值时，比较器COM可以输出高电平信号。当从页缓冲器组131接收的感测值低于参考值时，比较器COM可以输出低电平信号。

图5是示出根据本公开的实施方式的感测电路161的图，并且省略了不必要描述的组件。除了图5所示的组件之外，感测电路161还可以包括附加反相器、附加晶体管、附加阻抗等。

图6是示出根据本公开的实施方式的验证结果发生器中包括的验证结果输出电路的图。

验证结果输出电路162可以包括第一逻辑门162a和第二逻辑门162b。验证结果输出电路162可以包括多个第一逻辑门162a。第一逻辑门162a可以接收对应于多个块的感测结果。可以向不同的第一逻辑门162a提供被分类为不同的块组的块的感测结果。例如，可以向不同的第一逻辑门提供被分类为第一块组Chunk Group 1的块的感测结果和被分类为第二块组Chunk Group 2的块的感测结果。第一逻辑门162a可以通过组合所接收的感测结果来输出块组验证信号。块组验证信号可以是表示任一个块组的验证通过或验证失败的信号。多个第一逻辑门162a可以输出对应于不同块组的块组验证信号，并且可以向第二逻辑门162b提供从多个第一逻辑门162a输出的块组验证信号。

第二逻辑门162b可以通过组合所接收的块组验证信号来输出最终验证结果。最终验证结果可以是表示所有页缓冲器的验证通过或验证失败的信号。

图7是示出图6所示的验证结果输出电路的示例的电路图。

验证结果输出电路162可以包括两个第一逻辑门162a和一个第二逻辑门162b。第一逻辑门162a可以是用于当对应于块组中包括的所有块的感测结果表示通过时输出表示通过的块组验证信号的逻辑门。例如，第一逻辑门162a可以是与门。也就是说，当输入到任一个第一逻辑门162a的感测结果都是表示通过的1时，块组验证信号可以输出为表示通过的1。两个第一逻辑门162a可以分别向第二逻辑门162b输出第一块组的块组验证信号和第二块组的块组验证信号。

第二逻辑门162b可以是用于当从第一逻辑门接收的块组验证信号当中的任一个信号表示通过时输出表示通过的最终验证结果的逻辑门。例如，第二逻辑门162b可以是或门。也就是说，当输入到第二逻辑门162b的块组验证信号中的至少一个是表示通过的1时，最终验证结果可以输出为表示通过的1。当对应于第一块组的块组验证信号和对应于第二块组的块组验证信号中的至少一个表示通过时，第二逻辑门162b可以输出表示通过的最终验证结果。当对应于第一块组的块组验证信号和对应于第二块组的块组验证信号二者表示失败时，第二逻辑门162b可以输出表示失败的最终验证结果。

图8是示出图6所示的验证结果输出电路的另一示例的电路图。

验证结果输出电路162可以包括三个第一逻辑门162a和两个第二逻辑门162b_1、162b_2。第一逻辑门162a可以是用于当对应于块组中包括的所有块的感测结果表示通过时输出表示通过的块组验证信号的逻辑门。例如，第一逻辑门162a可以是与门。三个第一逻辑门162a可以分别向第二逻辑门162b输出第一块组的块组验证信号、第二块组的块组验证信号和第三块组的块组验证信号。

第二逻辑门162b_1、162b_2可以是用于当从第一逻辑门接收的块组验证信号当中的任一个信号表示通过时输出表示通过的最终验证结果的逻辑门。例如，第二逻辑门162b_1、162b_2可以是或门。

在实施方式中，如图8所示，可以向任一个第二逻辑门162b_1提供第一块组的块组验证信号和第二块组的块组验证信号，并且可以向另一个第二逻辑门162b_2提供第三块组的块组验证信号。接收第一块组的块组验证信号和第二块组的块组验证信号的一个逻辑门162b_1可以向另一个第二逻辑门162b_2提供所接收的验证信号的计算结果。另一个第二逻辑门162b_2可以基于从第二逻辑门162b_1接收的计算结果和第三块组的块组验证信号来输出最终验证结果。

另选地，尽管图8中未示出，但是验证结果输出电路162可以包括三个或更多个第一逻辑门162a和一个第二逻辑门162b。基于所接收的块组验证信号，一个第二逻辑门162b可以从三个或更多个第一逻辑门162a接收块组验证信号，并且可以输出最终验证结果。

图9是示出根据本公开的实施方式的用于存储器装置的感测操作的块组分类的一个示例。

图10是示出根据本公开的实施方式的用于存储器装置的感测操作的块组分类的另一示例。

图11是示出根据本公开的实施方式的用于存储器装置的感测操作的块组分类的又一示例。

参照图9至图11，可以将页缓冲器组131分类为各自包括多个页缓冲器的多个块Chunk<1>至Chunk<16>。可以将多个块分类为多个块组。在实施方式中，相邻的块可以被包括在不同的块组中。在另一实施方式中，一个块组中包括的块可以彼此相邻。在实施方式中，相应块组中包括的块的数量可以彼此相等。在另一实施方式中，相应块组中包括的块的数量可以彼此不同。在实施方式中，可以预先确定关于块的组分类的信息。例如，如图1所示，关于块的组分类的信息可以预先存储在存储器单元阵列110的部分区域中。在另一实施方式中，如图1所示，可以在控制逻辑14的控制下确定块的组分类。例如，当需要改变块的组分类时，可以根据控制逻辑140的控制来改变图4所示的感测电路161和验证结果输出电路162之间的连接关系。

在实施方式中，如图9所示，可以将多个块当中的奇数编号的块分类为第一块组，并且可以将多个块当中的偶数编号的块分类为第二块组。第一块组中包括的块的数量和第二块组中包括的块的数量可以彼此相等。

在另一实施方式中，如图10所示，可以将多个块当中的位于相对前侧的块分类为第一块组，并且可以将多个块当中的位于相对后侧的块分类为第二块组。第一块组中包括的块的数量和第二块组中包括的块的数量可以彼此相等。

在又一实施方式中，如图11所示，可以将多个块当中的位于预定具体区域的块分类为第二块组，并且可以将其它块分类为第一块组。第二块组中包括的块的数量可以小于第一块组中包括的块的数量。例如，具有较高错误发生概率的块可以被包括在第二块组中。

尽管在图9至图11中示出了将块分类为第一块组或第二块组的示例，但是本公开不限于此，并且可以将块分类为三个或更多个块组。可以根据存储器装置的特性而不同地设置存储器装置中的块组的分类。

图12是示出根据本公开的实施方式的存储器系统的图。

参照图12，存储器系统50可以包括存储器装置100和存储控制器200。存储器系统50可以是用于在主机(例如，移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏控制台、电视机、平板PC或车载信息娱乐系统)的控制下存储数据的装置。另选地，存储器系统50可以是用于在主机的控制下存储数据的装置，以在一个地方(例如，服务器或数据中心)存储高容量数据。

根据作为与主机的通信方案的主机接口，可以将存储器系统50制造为各种类型的存储装置中的任一种。此外，可以将存储器系统50制造为各种封装类型中的任一种。

存储器装置100可以存储数据。存储器装置100可以在存储控制器200的控制下进行操作。因此，存储器装置100可以包括页缓冲器组131和验证结果发生器160。此外，存储器装置100可以包括存储器单元阵列110，存储器单元阵列110包括用于存储数据的多个存储器单元。各个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)和存储四个数据位的四级单元(QLC)中的任一个。存储器单元阵列110可以包括多个存储块。各个存储块可以包括多个存储器单元。各个存储块可以包括多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或者读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。验证结果发生器160可以在存储控制器200的控制下对连接到存储器单元阵列110的页缓冲器组131执行感测操作。

在实施方式中，可以以各种类型的易失性存储器、非易失性存储器等来实现存储器装置100。在本说明书中，为了便于描述，假设并且描述了存储器装置100为NAND闪存存储器的情况。

存储器装置100可以从存储控制器200接收命令和地址，并且访问存储器单元阵列中的通过所述地址选择的区域。存储器装置100可以对通过所述地址选择的区域执行通过所述命令指示的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作中，存储器装置100可以对通过所述地址选择的区域中的数据进行编程。在读取操作中，存储器装置100可以从通过所述地址选择的区域读取数据。在擦除操作中，存储器装置100可以擦除存储在通过所述地址选择的区域中的数据。在实施方式中，训练信息可以存储在存储器装置100中。

存储控制器200可以控制存储器系统50的总体操作。

当向存储器系统50供电时，存储控制器200可以执行固件(FW)。当存储器装置100是闪存存储器装置时，存储控制器200可以执行诸如闪存转换层(FTL)的FW，以控制主机和存储器装置100之间的通信。

在实施方式中，存储控制器200可以从主机接收逻辑地址(LA)，并且可以将LA转换成表示存储器装置100中的数据将被存储在其中或者将从其读取数据的存储器单元的地址的物理地址(PA)。

存储控制器200可以响应于来自主机的请求而控制存储器装置100执行编程操作、读取操作、擦除操作等。在编程操作中，存储控制器200可以向存储器装置100提供编程命令、PA和数据。在读取操作中，存储控制器200可以向存储器装置100提供读取命令和PA。在擦除操作中，存储控制器200可以向存储器装置100提供擦除命令和PA。

在实施方式中，存储控制器200可以自主地生成命令、地址和数据而不管来自主机的任何请求，并且将命令、地址和数据发送到存储器装置100。例如，存储控制器200可以向存储器装置100提供命令、地址和数据，这些命令、地址和数据用于执行在执行损耗均衡、读取回收、垃圾收集等时伴随的读取操作和编程操作。

在实施方式中，存储控制器200可以控制至少两个存储器装置100。存储控制器200可以根据交织方案来控制存储器装置100，以改进操作性能。交织方案可以是用于控制对至少两个存储器装置100的操作彼此重叠的方案。

在实施方式中，存储控制器200可以包括验证控制单元210。验证控制单元210可以控制对存储器装置100的感测操作。验证控制单元210可以向存储器装置100提供对存储器装置100执行感测操作所需的信息。例如，感测操作所需的信息可以包括关于与感测操作的执行相关联的地址的信息、关于参考电流或参考电压的信息、关于感测操作的通过或失败的参考的信息、关于块的组分类参考的信息等。此外，验证控制单元210可以从存储器装置100接收根据感测操作的最终验证结果。基于从存储器装置100接收的最终验证结果，存储控制器200可以控制对存储器装置100的后续操作。

图13是示出根据本公开的实施方式的存储器装置的操作方法的流程图。

参照图1至图13，在步骤S1301中，存储器装置100的读写电路130可以通过在控制逻辑140的控制下向所选字线施加验证电压来执行验证操作。可以对连接到所选字线的存储器单元要编程到的多个编程状态当中的任一个目标编程状态执行验证操作。尽管在图13中示出仅对要执行感测操作的目标编程状态执行验证操作的情况，但是根据各种实施方式，可以在一个编程循环中对包括目标编程状态的多个编程状态执行验证操作。可以通过向连接到所选存储器单元的字线施加验证电压并且将所选存储器单元的阈值电压与验证电压进行比较来执行验证操作。比较结果可以存储在分别连接到所选存储器单元的页缓冲器中。在步骤S1301之前，可以向所选字线施加编程脉冲。

在步骤S1303中，验证结果发生器160中的感测电路可以对通过位线分别连接到存储器单元的多个页缓冲器执行感测操作。也就是说，根据步骤S1301，可以感测所选存储器单元的阈值电压和存储在页缓冲器中的验证电压的比较结果。可以以各自包括多个页缓冲器的块为单位执行感测操作。

在步骤S1305中，验证结果发生器160中的感测电路可以输出多个块中的每一个的各个感测结果。当块中的失败位的数量等于或小于预定数量时，可以将块的感测结果输出为通过。当块中的失败位的数量超过预定数量时，可以将块的感测结果输出为失败。可以将从感测电路输出的感测结果提供给验证结果发生器160中的第一逻辑门。

在步骤S1307中，验证结果发生器160中的第一逻辑门可以输出各自包括多个块的多个块组的块组验证信号。可以通过组合对应块组中包括的块的感测结果来输出块组验证信号。可以将从第一逻辑门输出的块组验证信号提供给验证结果发生器160中的第二逻辑门。

在步骤S1309中，验证结果发生器160中的第二逻辑门可以通过组合所接收的块组验证信号而输出最终验证结果。最终验证结果可以是表示通过或失败的信号。可以将输出的最终验证结果提供给控制逻辑140。控制逻辑140可以根据输出的最终验证结果来控制对存储器单元阵列110的编程操作。也就是说，控制逻辑140可以根据输出的最终验证结果来确定要施加到存储器单元阵列110的编程脉冲。例如，当最终验证结果是表示通过的信号时，控制逻辑140可以控制外围电路在后续编程循环中省略对目标编程状态的验证。此外，控制逻辑140可以控制外围电路通过将在目标编程状态之后发生的编程状态设定为新的目标编程状态来执行感测新的目标编程状态的验证结果的操作。当最终验证结果是表示失败的信号时，控制逻辑140可以控制外围电路对已经在后续编程循环中设定的目标编程状态重新执行验证。此外，控制逻辑140可以控制外围电路重新执行感测关于目标编程状态的验证结果的操作。

图14是更详细地示出图13所示的步骤S1307的流程图。

参照图13和图14，在步骤S1401中，验证结果发生器160中的第一逻辑门可以接收块组中的多个块的感测结果。如图13所示，多个块的感测结果可以是通过步骤S1305输出的感测结果。在实施方式中，属于不同块组的块的感测结果可以由不同的第一逻辑门接收。

在步骤S1403中，第一逻辑门可以确定所接收的感测结果是否全部表示通过。当所接收的感测结果全部表示通过时，第一逻辑门可以将对应块组的块组验证确定为通过(步骤S1405)。当所接收的感测结果当中的至少一个结果表示失败时，第一逻辑门可以将对应块组的块组验证确定为失败(步骤S1407)。

在步骤S1409中，第一逻辑门可以基于通过步骤S1405或S1407确定的块组验证结果来输出块组验证信号。

图15是更详细地示出图13所示的步骤S1309的流程图。

参照图13和图15，在步骤S1501中，验证结果发生器160中的第二逻辑门可以接收多个块组的块组验证信号。如图13所示，多个块组的块组验证信号可以是通过步骤S1307输出的块组验证信号。

在步骤S1503中，第二逻辑门可以确定所接收的块组验证信号是否全部表示失败。当所接收的块组验证信号全部表示失败时，第二逻辑门可以将页缓冲器的验证结果确定为失败(步骤S1505)。当所接收的块组信号中的至少一个的验证结果表示通过时，第二逻辑门可以将对应页缓冲器的验证结果确定为通过(步骤S1507)。

在步骤S1509中，第二逻辑门可以基于通过步骤S1505或S1507确定的验证结果来输出最终验证结果。

图16是示出依据根据本公开的实施方式的存储器装置的操作方法执行编程操作的处理的流程图。

参照图1、图13和图16，在步骤S1601中，可以在控制逻辑140的控制下将对应于第k编程循环的编程脉冲施加到存储器单元阵列110的所选字线。

在步骤S1603中，验证结果发生器160可以在控制逻辑140的控制下执行对应于第k编程循环的验证操作。对第n编程状态的验证操作可以包括在对应于第k编程循环的验证操作中。第n编程状态可以是图13中提到的目标编程状态。步骤S1603可以是图13所示的步骤S1301。

在步骤S1605中，控制逻辑140可以根据由验证结果发生器160输出的最终验证结果来检查对第n编程状态的验证操作是否已经通过，并且如步骤S1607所示，可以基于对第n编程状态的验证操作是否已经通过来执行后续编程操作。步骤S1605可以包括图13所示的步骤S1303至S1309。

例如，当最终验证结果不表示通过时(即，当最终验证结果表示失败时)，控制逻辑140可以返回步骤S1601，以控制存储器装置100的外围电路执行对应于第(k+1)编程循环的编程脉冲施加操作和验证操作。此外，控制逻辑140可以控制外围电路和验证结果发生器160重新检查对第n编程状态的验证操作是否已经通过。在第(k+1)编程循环中施加的编程脉冲可以是与在第k编程循环中施加的编程脉冲相比增大的编程脉冲，但是本公开不限于此。对应于第(k+1)编程循环的验证操作可以包括对第n编程状态的验证操作。

当最终验证信号表示通过时，在步骤S1609中，控制逻辑140可以检查第n编程状态是否为最后编程状态。当第n编程状态不是最后编程状态时，控制逻辑140可以控制存储器装置100的外围电路对第(k+1)编程循环执行编程脉冲施加操作和验证操作。此外，当对第(n+1)编程状态的验证操作已经通过时，控制逻辑140可以控制外围电路和验证结果发生器160重新进行检查。在第(k+1)编程循环中施加的编程脉冲可以是与在第k编程循环中施加的编程脉冲相比增大的编程脉冲，但是本公开不限于此。对应于第(k+1)编程循环的验证操作可以不包括对第n编程状态的验证操作。对应于第(k+1)编程循环的验证操作可以包括对第(n+1)编程状态的验证操作。

当第n编程循环是最后编程循环时，控制逻辑140可以结束编程操作。

图17是示出图12所示的存储控制器的另一实施方式的示意图。

参照图17，存储控制器1000可以包括处理器1010、内部存储器1020、纠错码(ECC)电路1030、主机接口1040、缓冲存储器接口1050和存储器接口1060。

处理器1010可以执行用于控制存储器装置100或者生成各种命令的各种计算。当处理器1010从主机接收请求时，处理器1010可以根据所接收的请求生成命令，并且可以将所生成的命令发送到队列控制器(未示出)。处理器1010可以基于存储器接口从存储器装置100接收的验证结果来控制对存储器装置100的后续操作。

内部存储器1020可以存储存储控制器1000的操作所需的各种信息。例如，内部存储器1020可以包括逻辑和物理地址映射表。

ECC电路1030可以被配置为通过使用纠错码(ECC)来检测并且纠正从存储器装置100接收的数据的错误。处理器1010可以根据ECC电路1030的错误检测结果来调节读取电压，并且可以控制存储器装置100执行重新读取。在示例性实施方式中，可以设置纠错块作为存储控制器1000的组件。

主机接口1040可以在存储控制器1000和主机之间交换命令、地址和数据。例如，主机接口1040可以从主机接收请求、地址、数据等，并且可以将从存储器装置读取的数据输出到主机。主机接口1040可以通过使用各种协议与主机通信。

缓冲存储器接口1050可以在处理器1010和缓冲存储器(未示出)之间传输数据。缓冲存储器(未示出)可以用作存储控制器1000的工作存储器或高速缓冲存储器，并且可以存储在存储器系统50中使用的数据。处理器1010可以将缓冲存储器用作读取缓冲器、写入缓冲器、映射缓冲器等。

存储器接口1060可以在存储控制器1000和存储器装置100之间交换命令、地址、数据等。例如，存储器接口1060可以通过通道将命令、地址、数据等传输到存储器装置100，并且可以从存储器装置100接收数据等。存储器接口1060可以根据处理器1010的指令对存储器装置100执行验证操作，并且基于验证操作的结果执行感测操作。此外，存储器接口1060可以从存储器装置100接收验证结果。

根据本公开，可以提供一种具有改进的操作速度的存储器装置及其操作方法以及验证结果发生器。

虽然已经参照本公开的特定示例性实施方式示出和描述了本公开，但是本领域技术人员应当理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节方面进行各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应不仅由所附权利要求，还由其等同物确定。

在上述实施方式中，可以选择性地执行所有步骤，或者可以省略部分步骤。在各个实施方式中，步骤不一定按照所描述的顺序执行，而是可以重新布置。本说明书和附图中公开的实施方式仅是便于理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员而言显而易见的是，可以基于本公开的技术范围进行各种修改。

此外，已经在附图和说明书中描述了本公开的示例性实施方式。尽管本文使用了特定的术语，但是这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行许多变型。对于本领域技术人员而言显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种修改。

相关申请的交叉引用

本申请要求2022年11月29日提交于韩国知识产权局的韩国专利申请号10-2022-0163010的优先权，其全部公开内容通过引用并入本文。

Claims (20)

1.一种存储器装置，所述存储器装置包括：

存储器单元阵列，所述存储器单元阵列包括多个存储器单元；

外围电路，所述外围电路包括通过多条位线分别连接到所述多个存储器单元的多个页缓冲器；

感测电路，所述感测电路通过多条感测线分别连接到所述多个页缓冲器，所述感测电路：

以多个块为单位对所述页缓冲器执行感测操作，各个块包括所述多个页缓冲器当中的两个或更多个页缓冲器，并且

输出所述多个块中的每一个的感测结果；

验证结果输出电路，所述验证结果输出电路基于所述多个块的感测结果来输出所述存储器单元要被编程到的多个编程状态当中的目标编程状态的最终验证结果；以及

控制逻辑，所述控制逻辑基于所述最终验证结果来控制所述感测电路和所述外围电路，

其中，当多个块组当中的至少一个块组的感测结果表示通过时，所述验证结果输出电路输出表示对所述目标编程状态的验证已经通过的最终验证结果，各个块组包括所述多个块中的一个或更多个。

2.根据权利要求1所述的存储器装置，其中，所述验证结果输出电路包括：

多个第一逻辑门，所述多个第一逻辑门通过针对各个所述块组组合所述块的感测结果来输出相应块组的块组验证信号；以及

第二逻辑门，所述第二逻辑门通过组合所述块组验证信号来输出所述最终验证结果。

3.根据权利要求2所述的存储器装置，其中，当输入块的感测结果全部对应于表示通过的信号时，所述多个第一逻辑门中的每一个输出表示对对应块组的验证操作已经通过的块组验证信号。

4.根据权利要求2所述的存储器装置，其中，当所述块组验证信号当中的任一个块组验证信号表示通过时，所述第二逻辑门输出表示所述目标编程状态的验证已经通过的最终验证结果。

5.根据权利要求1所述的存储器装置，其中，所述块当中的相邻块被包括在不同的块组中。

6.根据权利要求1所述的存储器装置，其中，所述块组中的每一个包括多个相邻块。

7.根据权利要求1所述的存储器装置，其中，包括在相应块组中的块的数量彼此相等。

8.根据权利要求1所述的存储器装置，其中，包括在相应块组中的块的数量彼此不同。

9.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路将所述存储器单元编程到所述多个编程状态。

10.根据权利要求9所述的存储器装置，其中，所述控制逻辑输出用于选择要对其执行所述感测操作的块的选择信号。

11.根据权利要求10所述的存储器装置，其中，所述感测电路对通过所述选择信号选择的块执行所述感测操作。

12.根据权利要求11所述的存储器装置，其中，所述控制逻辑响应于所述最终验证结果而控制对所述存储器单元的编程操作。

13.根据权利要求1所述的存储器装置，其中，所述感测电路通过感测连接到所述页缓冲器的所述感测线的电流来输出所述感测结果。

14.一种操作存储器装置的方法，所述方法包括以下步骤：

对多个存储器单元要被编程到的多个编程状态当中的目标编程状态执行验证；

以多个块为单位对通过位线分别连接到所述存储器单元的多个页缓冲器执行感测操作，以获得所述目标编程状态的验证结果，各个块包括所述多个页缓冲器当中的两个或更多个页缓冲器；

输出所述多个块中的每一个的感测结果；

输出表示对多个块组的验证操作是否已经通过的块组验证信号，各个块组包括所述多个块中的一个或更多个；以及

基于所述块组验证信号来输出表示所述目标编程状态的验证结果的最终验证结果。

15.根据权利要求14所述的方法，其中，在输出所述块组验证信号的步骤中，当所述多个块组的任一个中包括的块的感测结果全部表示通过时，输出表示通过的块组验证信号。

16.根据权利要求14所述的方法，其中，在输出所述最终验证结果的步骤中，当所述块组验证信号当中的至少一个块组的块组验证信号表示通过时，输出表示对所述目标编程状态的验证已经通过的最终验证结果。

17.根据权利要求14所述的方法，所述方法还包括以下步骤：基于所述最终验证结果来对所述存储器单元执行编程操作。

18.根据权利要求17所述的方法，其中，在对所述存储器单元执行所述编程操作的步骤中，当所述最终验证结果表示通过时，基于所述最终验证结果来省略对所述目标编程状态的验证。

19.根据权利要求17所述的方法，其中，在对所述存储器单元执行所述编程操作的步骤中，当所述最终验证结果表示失败时，基于所述最终验证结果来重复对所述目标编程状态的验证。

20.一种验证结果发生器，所述验证结果发生器包括：

感测电路，所述感测电路以多个块为单位对分别连接到多个存储器单元的多个页缓冲器执行感测操作，并且输出所述多个块中的每一个的感测结果，各个块包括所述多个页缓冲器当中的两个或更多个页缓冲器；

多个第一逻辑门，所述多个第一逻辑门通过针对各个块组组合所述块的感测结果来输出相应块组的块组验证信号，各个块组包括一个或更多个块；以及

第二逻辑门，当所述块组验证信号当中的至少一个块组验证信号表示通过时，所述第二逻辑门通过组合所述块组验证信号来输出表示通过的最终验证结果。