CN115686350A - 存储器系统及其操作方法 - Google Patents

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Abstract

本申请涉及一种存储器系统及其操作方法。该存储器系统可以包括存储器控制器和存储器装置，存储器装置包括多个顺序区域。存储器控制器可以控制对多个顺序区域之中的一个或多个顺序区域执行后台媒介扫描(BGMS)操作。存储器控制器可以接收用于将缓冲器分配给多个顺序区域之中的顺序区域的开放命令，其中第一时间信息与存储器控制器接收到开放命令的时间相对应。存储器控制器可以基于第一时间信息来计算第一时段，并且基于第一时段来确定多个顺序区域之中的在多个BGMS时段中的每一个内跳过BGMS操作的跳过区域。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2021年7月30日提交的申请号为10-2021-0100886的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
本公开涉及一种电子装置，并且更具体地，涉及一种存储器系统及其操作方法。
背景技术
存储器系统是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储器系统可以包括在其中存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可以被分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是仅在供应电力时才存储数据并在切断电力供应时丢失所存储的数据的装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使切断电力也不丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器等。
发明内容
本公开的实施例提供了一种执行后台媒介扫描(background media scan)操作的存储器系统及其操作方法。
根据本公开的实施例，一种存储器系统可以包括：存储器装置，包括分别存储与主机提供的连续逻辑地址相对应的数据的多个顺序区域，并且被配置成在一个或多个后台媒介扫描(BGMS)操作时段期间对多个顺序区域之中的一个或多个顺序区域执行BGMS操作，每个BGMS操作时段具有预定时段；以及存储器控制器，被配置成：从主机接收用于将缓冲器分配给多个顺序区域之中的顺序区域的开放命令，其中第一时间信息对应于存储器控制器接收到开放命令的时间点；基于第一时间信息来计算第一时段，第一时段是接收到开放命令时的时间点与BGMS操作时段开始时的时间点之间的时段；以及基于第一时段来从多个顺序区域之中确定跳过区域，跳过区域是在BGMS操作时段期间跳过BGMS操作的顺序区域。
根据本公开的实施例，一种存储器系统可以包括：存储器装置，包括分别存储与主机提供的连续逻辑地址相对应的数据的多个顺序区域，并且被配置成在一个至多个后台媒介扫描(BGMS)操作时段期间对多个顺序区域选择性地执行BGMS操作，每个BGMS操作时段具有预定时段；以及存储器控制器，被配置成：从主机接收用于将缓冲器分配给多个顺序区域之中的顺序区域的开放命令，其中第一时间信息对应于存储器控制器接收到开放命令的时间；基于第一时间信息来计算第一时段，第一时段是接收到开放命令时的时间点与第NBGMS操作时段开始时的时间点之间的时段，其中N大于或等于1；以及基于第一时段来确定是否在第N BGMS操作时段期间对与开放命令相对应的顺序区域执行BGMS操作。
根据本公开的实施例，一种操作存储器系统的方法，存储器系统包括存储器装置和存储器控制器，存储器装置包括分别存储与连续逻辑地址相对应的数据的多个顺序区域，存储器控制器被配置成控制存储器装置在多个后台媒介扫描(BGMS)时段中的每一个内对多个顺序区域选择性地执行BGMS操作，每个BGMS时段都具有预定时段，该方法可以包括：接收用于将缓冲器分配给多个顺序区域之中的顺序区域的开放命令，其中第一时间信息对应于接收到开放命令的时间；基于第一时间信息来计算第一时段，第一时段是接收到开放命令时的时间点与对应于第N BGMS时段的开始的时间点之间的时段，其中N大于或等于1；基于第一时段从多个顺序区域之中确定待在第N BGMS时段期间执行BGMS操作的一个或多个顺序区域；以及在第N BGMS时段期间对所确定的一个或多个顺序区域执行BGMS操作。
根据本技术，可以提供一种降低后台媒介扫描操作的执行频率的存储器系统及其操作方法。
附图说明
图1示出了根据本公开的实施例的包括存储器装置的存储器系统。
图2示出了图1的存储器装置。
图3示出了图2的存储块中的任意一个的配置。
图4示出了对顺序区域执行的写入操作。
图5示出了将多个顺序缓冲器中存储的数据存储在多个顺序区域的每一个中的操作。
图6是示出了根据本公开的实施例的用于执行后台媒介扫描(Background MediaScan,BGMS)操作的过程的框图。
图7示出了根据本公开的实施例的在接收到开放命令之后执行BGMS操作的过程。
图8示出了根据本公开的实施例的在接收到封闭命令之后执行BGMS操作的过程。
图9示出了根据本公开的另一实施例的在接收到封闭命令之后执行BGMS操作的过程。
图10是示出根据本公开的实施例的用于执行BGMS操作的过程的流程图。
图11是示出了根据本公开的实施例的用于确定在其中执行BGMS操作的顺序区域的过程的流程图。
图12是示出了根据本公开的另一实施例的用于执行BGMS操作的过程的流程图。
图13是示出了根据本公开的另一实施例的用于确定在其中执行BGMS操作的顺序区域的过程的流程图。
图14示出了根据本公开的实施例的包括固态驱动器的数据处理系统的示例。
图15示出了图14的控制器的配置的示例。
图16示出了根据本公开的实施例的包括数据存储装置的数据处理系统的示例。
图17示出了根据本公开的实施例的包括数据存储装置的数据处理系统的示例。
图18示出了根据本公开的实施例的包括数据存储装置的网络系统的示例。
具体实施方式
示出根据本说明书或本申请中公开的构思的实施例的具体结构或功能描述仅用来描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式实施，并且不应当被解释为限于本说明书或本申请中描述的实施例。
图1示出了根据本公开的实施例的包括存储器装置的存储器系统50。
存储器系统50可以包括存储器装置100和控制存储器装置的操作的存储器控制器200。存储器系统50可以是在诸如以下的主机300的控制下存储数据的装置：蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载式信息娱乐系统。
根据提供与主机300的通信的主机接口，存储器系统50可以被制造为各种类型的存储器系统中的一种。例如，存储器系统50可以被配置为诸如以下的各种类型的存储装置中的任意一种：SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
存储器系统50可以被制造为各种封装类型中的任意一种。例如，存储器系统50可以被制造为诸如以下的各种封装类型中的任意一种类型：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100可以在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列(未示出)，该存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。
存储器单元阵列(未示出)可以包括多个存储块。每个存储块可以包括多个存储器单元。一个存储块可以包括多个页面。在实施例中，页面可以是将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单位。存储块可以是擦除数据的单位。
在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设存储器装置100是NAND闪速存储器。
存储器装置100可以被配置成从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的由地址选择的区域。存储器装置100可以对由地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行编程操作、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据存储到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域中读取数据。在擦除操作期间，存储器装置100可以擦除由地址选择的区域中存储的数据。
存储器装置100可以包括多个平面。平面可以是能够独立执行操作的单位。例如，存储器装置100可以包括两个、四个或八个平面。多个平面可以同时独立地执行编程操作、读取操作或擦除操作中的每一个。
存储器装置100可以包括顺序区域。顺序区域可以是其中逻辑块地址(LBA)是连续的区域。存储器控制器200可以执行将数据存储在顺序区域中的写入操作。顺序区域中存储的数据的LBA可以是连续的。存储器装置100可以包括具有不同大小的多个顺序区域。存储器装置100可以被划分以具有顺序区域单位并且进行使用。
多个顺序区域可以包括可以在顺序区域中进行写入操作的活动区域(activearea)和无法在顺序区域中进行写入操作的非活动区域(active area)。活动区域可以包括分配有顺序缓冲器的开放区域和未分配有顺序缓冲器的封闭区域。顺序缓冲器可以是存储待存储在顺序区域中的数据的缓冲存储器。非活动区域可以包括没有在顺序区域中存储数据的空白区域和在顺序区域中存储数据的盈满区域(full area)。
在实施例中，存储器装置100可以执行后台媒介扫描(BGMS)操作。可以在没有执行从存储器控制器200接收到的命令时的空闲时间执行BGMS操作。可以执行后台媒介扫描BGMS操作以预先防止读取失败，即在读取操作期间出现针对读取数据的不可校正的错误校正码(UECC)。
例如，存储器装置100可以在空闲时间扫描(读取)存储器单元中存储的数据。存储器装置100可以基于扫描结果来选择读取操作很可能失败的页面，并执行刷新操作。此时，存储器装置100可以根据存储块编号顺序地扫描数据或根据随机的存储块编号扫描数据。
在BGMS期间，存储器装置100可以通过扫描页面中存储的数据来检测可能潜在地产生UECC的页面。然后，存储器装置100可以通过将检测到的页面的数据编程到另一存储块中来提前防止UECC。存储器装置100可以通过检测可能由于读取干扰和保留而潜在地产生UECC的页面来提高数据可靠性。
存储器控制器200可以从主机300接收显式开放命令(explicit open command)，以用于显式地将顺序区域转换为开放区域。存储器控制器200可以将顺序缓冲器分配给与显式开放命令相对应的顺序区域。存储器控制器200可以将从主机300接收的数据顺序地存储在分配有顺序缓冲器的顺序区域中。
存储器控制器200可以仅从主机300接收针对顺序区域的标识信息以及指示写入操作的命令，而不接收显式开放命令。作为响应，存储器控制器200可以将顺序缓冲器分配给与接收到的标识信息相对应的顺序区域。然后，存储器控制器200可以将从主机300接收的数据顺序存储在分配有顺序缓冲器的顺序区域中。
存储器控制器200可以从主机300接收用于将开放区域转换为封闭区域的命令。可以不将数据存储到转换成封闭区域的顺序区域中。当待分配给顺序区域的顺序缓冲器不足时，存储器控制器200可以从开放区域之中选择至少一个开放区域以将所选择的开放区域转换成封闭区域。
存储器控制器200可以控制存储器系统50的整体操作。
当将电力供应到存储器系统50时，存储器控制器200可以运行固件(FW)。当存储器装置100是闪速存储器装置时，固件(FW)可以包括控制与主机300的通信的主机接口层(HIL)，并且存储器控制器200可以包括控制主机300与存储器装置100之间的通信的闪存转换层(FTL)以及控制与存储器装置100的通信的闪存接口层(FIL)。
存储器控制器200可以从主机300接收写入数据和LBA并且可以将LBA转换为物理块地址(PBA)，PBA指示存储器装置100中包括的数据待存储到的存储器单元的地址。在本说明书中，LBA和“逻辑地址”或“逻辑性地址”可以用作相同含义。在本说明书中，PBA和“物理性地址”可以用作相同含义。
存储器控制器200可以根据主机300的请求来控制存储器装置100执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器控制器200可以将编程命令、PBA和数据提供到存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和PBA提供到存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和PBA提供到存储器装置100。
在实施例中，存储器控制器200可以不考虑来自主机300的请求而独立地生成命令、地址和数据，并且将该命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以将用于执行读取操作和编程操作以及执行损耗均衡、读取回收、垃圾收集等的命令、地址和数据提供到存储器装置100。
在实施例中，存储器控制器200可以控制至少两个或更多个存储器装置100。在这种情况下，存储器控制器200可以根据交错技术来控制存储器装置100，以提高操作性能。交错技术可以是控制至少两个存储器装置100的相应操作以使操作彼此重叠的技术。可选地，交错技术可以是至少两个或更多个存储器装置100并行操作的技术。
缓冲存储器(未示出)可以临时存储从主机300提供的数据，即，待存储在存储器装置100中的数据，或者可以临时存储从存储器装置100中读取的数据。在实施例中，缓冲存储器可以是易失性存储器装置。例如，缓冲存储器可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
主机300可以使用诸如以下的各种通信技术中的至少一种与存储器系统50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是示出图1的存储器装置的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140、电压生成器150和电流感测电路160。地址解码器120、读取和写入电路130、电压生成器150和电流感测电路160可以被称为由控制逻辑140控制的外围电路。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过字线WL连接到地址解码器120。多个存储块BLK1至BLKz可以通过位线BL1至BLm连接到读取和写入电路130。多个存储块BLK1至BLKz中的每一个可以包括多个存储器单元。作为实施例，多个存储器单元是非易失性存储器单元，并且可以由具有竖直沟道结构的非易失性存储器单元来配置。存储器单元阵列110可以被配置为具有二维结构的存储器单元阵列。根据实施例，存储器单元阵列110可以被配置为具有三维结构的存储器单元阵列。另一方面，存储器单元阵列中包括的多个存储器单元中的每一个可以存储至少一位数据。在实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储一位的数据的SLC。在另一实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储两位数据的MLC。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储三位数据的TLC。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储四位数据的QLC。根据实施例，存储器单元阵列110可以包括每个存储五位或更多位数据的多个存储器单元。
地址解码器120可以通过字线WL连接到存储器单元阵列110。地址解码器120可以被配置成响应于控制逻辑140的控制而操作。地址解码器120可以通过存储器装置100内的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可以被配置成对接收到的地址之中的块地址进行解码。地址解码器120可以根据经解码的块地址来选择至少一个存储块。另外，在读取操作期间，地址解码器120可以在读取电压施加操作时将在电压生成器150中生成的读取电压Vread施加到所选择存储块的所选择字线，并且将通过电压Vpass施加到剩余的未选择字线。另外，在编程验证操作期间，地址解码器120可以将在电压生成器150中生成的验证电压施加到所选择存储块的所选择字线，并且将通过电压Vpass施加到剩余的未选择字线。
地址解码器120可以被配置成对接收到的地址的列地址进行解码。地址解码器120可以将经解码的列地址传输到读取和写入电路130。
存储器装置100的读取操作和编程操作可以以页面为单位执行。在请求读取操作和编程操作时接收到的地址可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址选择一个存储块和一条字线。列地址可以由地址解码器120解码并且可以被提供到读取和写入电路130。在本说明书中，连接到一条字线的存储器单元可以被称为“物理页面”。
读取和写入电路130可以包括多个页面缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”而操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”而操作。多个页面缓冲器PB1至PBm可以通过位线BL1至BLm连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页面缓冲器PB1至PBm在向连接到存储器单元的位线同时供应感测电流的同时，可以通过感测节点感测根据相应存储器单元的被编程状态流动的电流的量的变化，并且可以将感测到的变化锁存为感测数据。读取和写入电路130可以响应于从控制逻辑140输出的页面缓冲器控制信号而操作。在本说明书中，写入电路的写入操作可以用作与对所选择存储器单元的编程操作相同的含义。
在读取操作期间，读取和写入电路130可以感测存储器单元的数据，临时存储读取数据，并且将数据输出到存储器装置100的输入/输出缓冲器(未示出)。作为示例性实施例，除了页面缓冲器(或页面寄存器)之外，读取和写入电路130还可以包括列选择电路等。根据本公开的实施例，读取和写入电路130可以是页面缓冲器。
控制逻辑140可以连接到地址解码器120、读取和写入电路130、电压生成器150和电流感测电路160。控制逻辑140可以通过存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可以被配置成响应于控制信号CTRL而控制存储器装置100的全部操作。另外，控制逻辑140输出用于调整多个页面缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读取和写入电路130执行存储器单元阵列110的读取操作。
另一方面，控制逻辑140可以响应于从电流感测电路160接收的通过信号PASS或失败信号FAIL而确定对特定目标编程状态的验证操作是通过还是失败。
在读取操作期间，电压生成器150响应于从控制逻辑140输出的控制信号而生成读取电压Vread和通过电压Vpass。为了生成具有各个电压电平的多个电压，电压生成器150可以包括接收内部电源电压的多个泵浦电容器。电压生成器150可以响应于控制逻辑140的控制而通过选择性地激活多个泵浦电容器来生成多个电压。
在验证操作期间，电流感测电路160可以响应于从控制逻辑140接收的许可位VRY_BTI<#>而生成参考电流和参考电压。可以通过将所生成的参考电压与从读取和写入电路130中包括的页面缓冲器PB1至PBm接收的感测电压VPB进行比较或者通过将所生成的参考电流与从读取和写入电路130中包括的页面缓冲器PB1至PBm接收的感测电流进行比较来输出通过信号PASS或失败信号FAIL。
地址解码器120、读取和写入电路130、电压生成器150和电流感测电路160可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路可以基于控制逻辑140的控制来对存储器单元阵列110执行读取操作、写入操作和擦除操作。
图3是示出图2的存储块中的任意一个的配置的示图。
存储块BLKz是图2的存储块BLK1至BLKz之中的任意一个存储块BLKz。
参照图3，彼此平行布置的多条字线可以连接在第一选择线与第二选择线之间。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块BLKz可以包括连接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别连接到串ST，并且源极线SL可以共同连接到串ST。因为可以将串ST配置为彼此相同，所以作为示例具体描述连接到第一位线BL1的串。
串可以包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元MC1至MC16、以及漏极选择晶体管DST。一个串可以包括源极选择晶体管SST和漏极选择晶体管DST中的一个或多个，并且可以包括比附图中所示的数量更多的存储器单元。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元MC1至MC16可以串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以连接到源极选择线SSL，漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且存储器单元MC1至MC16的栅极可以连接到多条字线WL1至WL16。不同串ST中包括的存储器单元之中的连接到相同字线的一组存储器单元可以被称为页面PG。因此，存储块BLKz可以包括数量是字线WL1至WL16的数量的页面PG。
一个存储器单元可以存储一位的数据。这通常被称为SLC。在这种情况下，一个物理页面PG可以存储一个逻辑页面(LPG)数据。一个逻辑页面(LPG)数据可以包括与一个物理页面PG中包括的单元相同数量的数据位。
一个存储器单元可以存储两位或更多位数据。在这种情况下，一个物理页面PG可以存储两个或更多个逻辑页面(LPG)数据。
图4是示出对顺序区域执行的写入操作的示图。
参照图4，多个页面可以被包括在顺序区域中。多个页面可以包括具有连续物理地址的页面。分配给相邻页面的逻辑地址可以是连续的。存储器控制器可以执行将从主机提供的数据存储在顺序区域中包括的多个页面中的每一个中的写入操作。被存储数据(stored data)的逻辑地址可以是连续的。可以在将被存储数据存储在顺序区域之前将被存储数据存储在顺序缓冲器中。
写入指针wp可以指示逻辑地址LBA0、LBA1、LBA2、LBA3、LBA4、LBA5、LBA6等之中的待将数据存储在顺序区域中的一个逻辑地址。关于由写入指针wp指示的逻辑地址的信息可以被称为写入指针信息。存储器控制器可以将数据存储在与由写入指针wp指示的逻辑地址相对应的页面中。在其中存储数据的页面可以示出为阴影空间，并且未在其中存储数据的页面可以显示为空白空间。顺序区域可以是开放区域。每当存储器控制器执行写入操作时，由写入指针wp指示的逻辑地址可以增加。
步骤1Step1可以指示未存储数据的顺序区域。因为存储器控制器以与逻辑地址0LBA0相对应的数据开始将数据存储在顺序区域中，所以写入指针wp可以指示存储与逻辑地址0LBA0相对应的数据的物理位置。在实施例中，在Step1，写入指针wp可以指示顺序区域中的第一个物理地址，或者如果存在报头(header)则指示在顺序区域的这种报头之后的第一个物理地址。
步骤2Step2可以指示将与逻辑地址0LBA0至2LBA2相对应的数据存储在页面中的顺序区域。当数据被存储在逻辑地址2LBA2时，写入指针wp可以指示存储与逻辑地址3LBA3相对应的数据的物理位置，即下一个逻辑地址。
步骤3Step3可以指示将与逻辑地址0LBA0至5LBA5相对应的数据存储在页面中的顺序区域。存储器控制器可以从逻辑地址3LBA3开始将数据顺序存储在由写入指针wp指示的顺序区域中。当数据被存储到逻辑地址编号5LBA5时，写入指针wp可以指示待存储与逻辑地址6LBA6相对应的数据的物理位置。
而且在步骤3Step3之后，根据从主机接收的命令，可以根据由写入指针wp指示的逻辑地址来顺序地存储数据。可以顺序地执行步骤1Step1、步骤2Step2和步骤3Step3。随着写入操作(Step1、Step2和Step3)的进行，可以将数据顺序存储在顺序区域中。
图5是示出将多个顺序缓冲器中存储的数据存储在多个顺序区域的每一个中的操作的示图。
参照图5，多个顺序缓冲器中存储的数据可以被存储在多个顺序区域中。存储器控制器可以将写入操作所需的顺序缓冲器分配给顺序区域。在图5中，为了便于描述，顺序区域和顺序缓冲器的数量各为四个，但是顺序区域和顺序缓冲器的数量不限于此。多个顺序缓冲器501、503、505和507可以分别与多个顺序区域511、513、515和517相对应。
例如，顺序缓冲器501可以与顺序区域511相对应，并且顺序缓冲器503可以与顺序区域513相对应。顺序缓冲器505可以与顺序区域515相对应，并且顺序缓冲器507可以与顺序区域517相对应。与从主机提供的连续逻辑地址相对应的数据可以分别被存储在顺序缓冲器501、503、505和507中。将顺序缓冲器中存储的数据顺序地存储在顺序区域中的操作可以与图4的描述相对应。
仅当数据满足顺序区域的最优写入大小(Optimal Write Size，OWS)时，顺序缓冲器中存储的数据才可以被存储在顺序区域中，OWS是可编程数据的最小大小单位。例如，OWS可以为96Kb或192Kb。
图5可以示出OWS不同的顺序区域。例如，在顺序区域511中，OWS可以对应于三个逻辑地址(分别对应于三个页面)中存储的数据的大小，并且在顺序区域513中，OWS可以对应于六个逻辑地址中存储的数据的大小。在顺序区域515中，OWS可以对应于五个逻辑地址中存储的数据的大小，并且在顺序区域517中，OWS可以对应于十一个逻辑地址中存储的数据的大小。因为顺序缓冲器501、503、505和507存储等于或大于顺序区域511、513、515和517中的每一个的OWS的数据，所以存储器控制器可以将顺序缓冲器501、503、505和507中存储的数据存储在顺序区域511、513、515和517中。
存储器控制器可以存储顺序缓冲器501中存储的数据，以对应于顺序区域511的逻辑地址0、逻辑地址1和逻辑地址2。存储器控制器可以存储顺序缓冲器503中存储的数据，以对应于顺序区域513的逻辑地址0、逻辑地址1、逻辑地址2、逻辑地址3、逻辑地址4和逻辑地址5。存储器控制器可以存储顺序缓冲器505中存储的数据，以对应于顺序区域515的逻辑地址0、逻辑地址1、逻辑地址2、逻辑地址3和逻辑地址4。存储器控制器可以存储顺序缓冲器507中存储的数据，以对应于顺序区域517的逻辑地址0、逻辑地址1、逻辑地址2、逻辑地址3、逻辑地址4、逻辑地址5、逻辑地址6、逻辑地址7、逻辑地址8、逻辑地址9和逻辑地址10。
图6是示出根据本公开的实施例的用于执行后台媒介扫描操作的过程的框图。
参照图6，存储器控制器200可以连接到被实施为非易失性存储器的存储器装置100，并且可以访问存储器装置100。例如，存储器控制器200可以控制存储器装置100的读取操作、写入操作、擦除操作和后台操作等。存储器控制器200可以提供存储器装置100与主机300之间的接口。存储器控制器200可以运行用于控制存储器装置100的固件。
在实施例中，存储器装置100可以包括具有彼此不同的各个大小的顺序区域。顺序区域可以各自包括多个物理块。数据可以被存储在顺序区域中的每一个中，并且连续逻辑地址可以被分配给顺序区域中的每一个。
存储器装置100可以包括分别存储与由主机300提供的连续逻辑地址相对应的数据的多个顺序区域。存储器装置100可以在每个预定时段期间对多个顺序区域之中的一个或多个顺序区域执行BGMS操作。
存储器控制器200可以从主机300接收用于将缓冲器分配给多个顺序区域之中的任意一个顺序区域的开放命令。开放命令可以包括与存储器控制器200接收到开放命令的时间相对应的第一时间信息。第一时间信息可以被存储在传输开放命令的信号的预定位置处。在另一实施例中，当接收到开放命令时，可以使用存储器控制器200内部的时钟信号来确定第一时间信息。
存储器控制器200可以基于第一时间信息来计算第一时段，第一时段是接收到开放命令时的时间点与调度BGMS操作以便执行BGMS操作时的时间点之间的时段。存储器控制器200可以基于第一时段来确定多个顺序区域之中的跳过区域，针对该跳过区域，将在BGMS操作的每个时段内跳过BGMS操作。
在本公开的实施例中，存储器控制器200可以进一步包括扫描区域管理器210和元缓冲器220。
响应于第一时段小于执行BGMS的时段，扫描区域管理器210可以将多个顺序区域之中的与开放命令相对应的顺序区域确定为跳过区域。响应于第一时段大于或等于执行BGMS的时段，扫描区域管理器210可以将与开放命令相对应的顺序区域确定为在其中执行BGMS操作的目标区域。
在本公开的实施例中，存储器控制器200可以从主机300接收用于释放分配给任意一个顺序区域的缓冲器的封闭命令。封闭命令可以包括与存储器控制器200接收到封闭命令的时间相对应的第二时间信息。第二时间信息可以被存储在传输封闭命令的信号的预定位置处。在另一实施例中，当接收到封闭命令时，可以使用存储器控制器200内部的时钟信号来确定第二时间信息。
扫描区域管理器210可以基于第二时间信息来计算第二时段，第二时段是接收到封闭命令时的时间点与调度BGMS操作以便执行BGMS操作时的时间点之间的时段。扫描区域管理器210可以基于第一时间信息和第二时间信息来计算第三时段，第三时段是接收到开放命令时的时间点与接收到封闭命令时的时间点之间的时段。在实施例中，计算第三时段所针对的开放命令和封闭命令对应于相同的顺序区域。扫描区域管理器210可以基于第二时段、第三时段和BGMS操作的时段来确定多个顺序区域之中的在BGMS操作的每个时段内跳过BGMS操作的跳过区域。
响应于第二时段和第三时段小于BGMS操作的时段，扫描区域管理器210可以将多个顺序区域之中的与封闭命令相对应的顺序区域确定为跳过区域。响应于第二时段或第三时段大于或等于BGMS操作的时段，扫描区域管理器210可以将与封闭命令相对应的顺序区域确定为目标区域。
元缓冲器220可以存储第一时间信息和第二时间信息。存储器控制器200可以基于元缓冲器220中存储的第一时间信息和第二时间信息来确定多个顺序区域之中的在BGMS操作的每个时段内跳过BGMS操作的跳过区域。
在本公开的另一实施例中，存储器装置100可以包括在其中分别存储与主机300提供的连续逻辑地址相对应的数据的多个顺序区域。存储器装置100可以在每个预定时段内选择性地对多个顺序区域执行BGMS操作。
存储器控制器200可以从主机300接收用于将缓冲器分配给多个顺序区域之中的任意一个顺序区域的开放命令。开放命令可以包括与存储器控制器200接收到开放命令的时间相对应的第一时间信息。第一时间信息可以被存储在传输开放命令的信号的预定位置处。
存储器控制器200可以基于第一时间信息来计算第一时段，第一时段是接收到开放命令时的时间点与调度第N BGMS操作以便执行时的时间点之间的时段，其中N大于或等于1。存储器控制器200可以基于第一时段来确定是否对与开放命令相对应的顺序区域执行第N BGMS操作。
响应于第一时段小于执行BGMS的时段，扫描区域管理器210可以将与开放命令相对应的顺序区域确定为跳过第N BGMS操作的跳过区域。响应于第一时段大于或等于执行BGMS的时段，扫描区域管理器210可以将与开放命令相对应的顺序区域确定为在其中执行第N BGMS操作的目标区域。
在本公开的另一实施例中，存储器控制器200可以从主机300接收用于释放分配给任意一个顺序区域的缓冲器的封闭命令。封闭命令可以包括与存储器控制器200接收到封闭命令的时间相对应的第二时间信息。第二时间信息可以被存储在传输封闭命令的信号的预定位置处。
扫描区域管理器210可以基于第二时间信息来计算第二时段，第二时段是接收到封闭命令时的时间点与调度第N BGMS操作以便执行时的时间点之间的时段。扫描区域管理器210可以基于第一时间信息和第二时间信息来计算第三时段，第三时段是接收到开放命令时的时间点与接收到封闭命令时的时间点之间的时段。在实施例中，计算第三时段所针对的开放命令和封闭命令对应于相同的顺序区域。扫描区域管理器210可以基于第二时段、第三时段和BGMS操作的时段来确定是否对与封闭命令相对应的顺序区域执行第N BGMS操作。
响应于第二时段和第三时段都小于BGMS操作的时段，扫描区域管理器210可以将与封闭命令相对应的顺序区域确定为跳过第N BGMS操作的跳过区域。响应于第二时段或第三时段中的任一时段大于或等于BGMS操作的时段，扫描区域管理器210可以将与封闭命令相对应的顺序区域确定为目标区域。
元缓冲器220可以存储第一时间信息和第二时间信息。存储器控制器200可以基于元缓冲器220中存储的第一时间信息和第二时间信息来确定是否对与开放命令相对应的顺序区域或与封闭命令相对应的顺序区域执行第N BGMS操作。
图7是示出根据本公开的实施例的在接收到开放命令之后执行BGMS操作的过程的示图。
参照图7，BGMS操作可以被调度成在每个预定时段T内执行。可以在时间t1执行第一扫描操作。可以在时间t2接收到开放命令。可以在时间t3执行第二扫描操作。可以在时间t4执行第三扫描操作。
在图7中，为了便于描述，直到第三扫描操作才执行BGMS操作，但是本公开的实施例不限于此。也就是说，可以在每个时段T内多次执行BGMS操作。
在时间点t1，因为不存在接收到的开放命令，所以存储器装置100可以对存储器装置100中包括的多个顺序区域执行BGMS操作(第一扫描操作)。示出了存储器控制器200在第一扫描操作与第二扫描操作之间接收到开放命令的情况。因此，第二扫描操作和第三扫描操作是在存储器控制器200接收到开放命令之后执行的BGMS操作。
在时间点t3，存储器控制器200可以计算第一时段P1，第一时段P1是时间点t2与时间点t3之间的时段。存储器控制器200可以使用存储器控制器200内部的时钟信号来计算第一时段P1。
扫描区域管理器210可以将第一时段P1与BGMS操作的时段T进行比较。响应于第一时段P1短于BGMS操作的时段T，扫描区域管理器210可以将多个顺序区域之中的与开放命令相对应的顺序区域确定为跳过区域。也就是说，当在时间点t3执行第二扫描操作时，可以不对与在时间点t2接收到的开放命令相对应的顺序区域执行BGMS操作。
在时间点t4，存储器控制器200可以计算第一时段P1’，第一时段P1’是时间点t2与时间点t4之间的时段。扫描区域管理器210可以将第一时段P1’与BGMS操作的时段T进行比较。响应于第一时段P1’大于BGMS操作的时段T，扫描区域管理器210可以将与开放命令相对应的顺序区域确定为BGMS操作的目标区域。
根据本公开的实施例，当从时间点t1经过时段T时，与在时间点t2接收到的开放命令相对应的顺序区域可以不是时间点t3的BGMS操作的目标，而在时间点t4，与开放命令相对应的顺序区域可以成为BGMS操作的目标。
图8是示出根据本公开的实施例的在接收到封闭命令之后执行BGMS操作的过程的示图。
参照图8，在接收到开放命令之后，可以在时间点t5接收到封闭命令。示出了存储器控制器200在时间点t2与时间点t3之间接收到封闭命令的情况。除了在时间点t5接收到封闭命令之外，图8可以与图7相同。
响应于在接收到开放命令之后接收到封闭命令，存储器控制器200可以基于作为时间点t5与时间点t3之间的时段的第二时段P2以及作为时间点t2与时间点t5之间的时段的第三时段P3来确定顺序区域是否是跳过BGMS操作的跳过区域。
在时间点t3，存储器控制器200可以计算第二时段P2和第三时段P3。存储器控制器200可以使用存储器控制器200内部的时钟信号来计算第二时段P2和第三时段P3。
扫描区域管理器210可以将第二时段P2和第三时段P3与BGMS操作的时段T进行比较。响应于第二时段P2和第三时段P3都小于BGMS操作的时段T，扫描区域管理器210可以将与封闭命令相对应的顺序区域确定为跳过区域。也就是说，在图8的示例中，当在时间点t3执行第二扫描操作时，可以不对与在时间点t5接收到的封闭命令相对应的顺序区域执行BGMS操作。
在时间点t4，存储器装置100可以执行第三扫描。存储器控制器200可以计算第四时段(未示出)，第四时段是时间点t5与时间点t4之间的时段。因为第四时段大于BGMS操作的时段T，所以在时间点t4，存储器装置100可以对与在时间点t5接收到的封闭命令相对应的顺序区域执行BGMS操作。
在本公开的实施例中，当与接收到开放命令的时间相对应的第一时间信息以及与接收到封闭命令的时间相对应的第二时间信息都被存储在元缓冲器220中时，存储器控制器200可以基于从接收到封闭命令起经过的时间(例如，第二时段P2)以及开放命令与封闭命令之间的时间(例如，第三时段P3)而不是基于从接收到开放命令起经过的时间(例如，图7中所示的第一时段P1)来确定多个顺序区域之中的跳过区域。
图9是示出根据本公开的另一实施例的在接收到封闭命令之后执行BGMS操作的过程的示图。
参照图9，可以在时间点t3与时间点t4之间接收到封闭命令。在图9中，封闭命令的接收时间点可以与图8不同。存储器控制器200可以在时间点t5’接收封闭命令。
在图9中，在存储器装置100执行第二扫描的时间点t3之前可以仅接收到开放命令。如关于图7所讨论的，在时间点t3，可以跳过对与开放命令相对应的顺序区域的BGMS操作。可以在时间点t3与时间点t4之间的时间点t5’接收到封闭命令。
存储器控制器200可以计算作为时间点t5’与时间点t4之间的时段的第二时段P2’以及作为时间点t2与时间点t5’之间的时段的第三时段P3’。存储器控制器200可以通过使用存储器控制器200内部的时钟信号来计算第二时段P2’和第三时段P3’。
扫描区域管理器210可以将第二时段P2’和第三时段P3’与BGMS操作的时段T进行比较。在图9中，在时间点t5’，第二时段P2’可以小于BGMS操作的时段T，但是第三时段P3’可以大于BGMS操作的时段T。
响应于第三时段P3’大于BGMS操作的时段T，扫描区域管理器210可以将与封闭命令相对应的顺序区域确定为目标区域。即，在该情况下，当在t4时间点执行第三扫描操作时，可以对与在t5’时间点接收到的封闭命令相对应的顺序区域执行BGMS操作。
相反，在图9中，第三时段P3’可以小于BGMS操作的时段T。在该情况下，响应于第三时段P3’小于BGMS操作的时段T，扫描区域管理器210将与封闭命令相对应的顺序区域确定为跳过区域。即，在该情况下，当执行第三扫描操作时，可以不对与在t5’时间点接收到的封闭命令相对应的顺序区域执行BGMS操作。
图10是示出根据本公开的实施例的用于执行BGMS操作的过程的流程图。
参照图10，存储器控制器200可以响应于从主机300接收到的开放命令而确定要在其中执行BGMS操作的顺序区域。存储器装置100可以根据存储器控制器200的确定来执行BGMS操作。
在步骤S1010，存储器控制器200可以从主机300接收用于将缓冲器分配给多个顺序区域之中的任意一个顺序区域的开放命令。开放命令可以包括与存储器控制器200接收到开放命令的时间相对应的第一时间信息。第一时间信息可以被存储在传输开放命令的信号的预定位置处。
在步骤S1020，存储器控制器200可以基于第一时间信息来计算第一时段，第一时段是接收到开放命令时的时间点与将要执行第N BGMS操作的时间点之间的时段。计算第一时段的过程可以对应于图7的描述。
在步骤S1030，存储器控制器200可以基于第一时段来确定多个顺序区域之中的在其中执行第N BGMS操作的顺序区域。存储器控制器200可以将第一时段与BGMS操作的时段进行比较。
在本公开的实施例中，存储器控制器200可以基于第一时段来确定多个顺序区域之中的在BGMS操作的每个时段内跳过BGMS操作的跳过区域。在本公开的另一实施例中，存储器控制器200可以基于第一时段来确定是否对与开放命令相对应的顺序区域执行第NBGMS操作。
在步骤S1040，存储器装置100可以对所确定的顺序区域执行第N BGMS操作。存储器装置100的BGMS操作可以对应于图1和图6的描述。
图11是示出根据本公开的实施例的用于确定在其中执行BGMS操作的顺序区域的过程的流程图。
参照图11，扫描区域管理器210可以通过将第一时段与BGMS操作的时段进行比较来将多个顺序区域划分为一个或多个跳过区域以及一个或多个目标区域。在实施例中，将多个顺序区域划分为跳过区域和目标区域包括将BGMS操作的时段与多个顺序区域的各个第一时段进行比较。
在步骤S1110，扫描区域管理器210可以将第一时段与BGMS操作的时段进行比较。BGMS操作的时段可以是预定值。可以如在图10的步骤S1020中描述的那样计算第一时段。
在步骤S1120，响应于第一时段小于执行BGMS的时段，扫描区域管理器210可以将与开放命令相对应的顺序区域确定为跳过第N BGMS操作的跳过区域。在步骤S1130，响应于第一时段大于或等于执行BGMS的时段，扫描区域管理器210可以将与开放命令相对应的顺序区域确定为在其中执行第N BGMS操作的目标区域。
图12是示出根据本公开的另一实施例的用于执行BGMS操作的过程的流程图。
参照图12，存储器控制器200可以考虑到从主机300接收到的开放命令和封闭命令来确定在其中执行BGMS操作的顺序区域。存储器装置100可以根据存储器控制器200的确定来执行BGMS操作。
在步骤S1210，存储器控制器200可以从主机300接收用于将缓冲器分配给多个顺序区域之中的任意一个顺序区域的开放命令。开放命令可以包括与存储器控制器200接收到开放命令的时间相对应的第一时间信息。第一时间信息可以被存储在传输开放命令的信号的预定位置处。
在步骤S1220，存储器控制器200可以从主机300接收用于释放分配给多个顺序区域之中的任意一个顺序区域的缓冲器的封闭命令。封闭命令可以包括与存储器控制器200接收到封闭命令的时间相对应的第二时间信息。第二时间信息可以被存储在传输封闭命令的信号的预定位置处。
在步骤S1230，存储器控制器200可以基于第一时间信息和第二时间信息来计算第二时段和第三时段，第二时段是接收到封闭命令时的时间点与执行第N BGMS操作时的时间点之间的时段，第三时段是接收到开放命令时的时间点与接收到封闭命令时的时间点之间的时段。计算第二时段和第三时段的过程可以与图8和图9的描述相对应。
在步骤S1240，存储器控制器200可以基于第二时段和第三时段来确定是否对与封闭命令相对应的顺序区域执行第N BGMS操作。存储器控制器200可以将第二时段与BGMS操作的时段进行比较。存储器控制器200可以将第三时段与BGMS操作的时段进行比较。
在步骤S1250，存储器装置100可以对在步骤S1240确定对其执行BGMS操作的顺序区域执行第N BGMS操作。步骤S1250可以与图10的步骤S1040相对应。
图13是示出根据本公开的另一实施例的用于确定在其中执行BGMS操作的顺序区域的过程的流程图。
参照图13，扫描区域管理器210可以通过将第二时段和第三时段与BGMS操作的时段进行比较来将多个顺序区域划分为一个或多个跳过区域以及一个或多个目标区域。在实施例中，将多个顺序区域划分为跳过区域和目标区域包括将BGMS操作的时段与多个顺序区域的各个第二时段和第三时段进行比较。
在步骤S1310，扫描区域管理器210可以将第二时段与BGMS操作的时段进行比较。扫描区域管理器210可以将第三时段与BGMS操作的时段进行比较。BGMS操作的时段可以是预定值。可以在图12的步骤S1230中计算第二时段和第三时段。
在步骤S1320，响应于第二时段和第三时段都小于BGMS操作的时段，扫描区域管理器210可以将与封闭命令相对应的顺序区域确定为跳过第N BGMS操作的跳过区域。在步骤S1330，响应于第二时段或第三时段大于或等于执行BGMS的时段，扫描区域管理器210可以将与封闭命令相对应的顺序区域确定为执行第N BGMS操作的目标区域。当第二时段和第三时段中的任意一个大于或等于BGMS操作的时段时，可以将与封闭命令相对应的顺序区域确定为目标区域。
图14是示例性地示出根据本公开的实施例的包括固态驱动器(SSD)的数据处理系统的示图。参照图14，数据处理系统2000可以包括主机装置2100和SSD 2200。
SSD 2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可以控制SSD 2200的整体操作。
缓冲存储器装置2220可以临时存储待存储在非易失性存储器2231至223n中的数据。另外，缓冲存储器装置2220可以临时存储从非易失性存储器2231至223n中读取的数据。在控制器2210的控制下，缓冲存储器装置2220中临时存储的数据可以被传输到主机装置2100或非易失性存储器2231至223n。
非易失性存储器2231至223n可以用作SSD 2200的存储介质。非易失性存储器2231至223n中的每一个可以通过多个通道CH1至CHn连接到控制器2210。一个或多个非易失性存储器可以连接到一个通道。连接到一个通道的非易失性存储器可以连接到相同的信号总线和数据总线。
电源2240可以将通过电源连接器2260输入的电力PWR提供到SSD 2200。电源2240可以包括辅助电源2241。辅助电源2241可以供应电力，使得当发生突然断电时SSD 2200正常结束。辅助电源2241可以包括能够充电电力PWR的大容量电容器。
控制器2210可以通过信号连接器2250与主机装置2100交换信号SGL。此处，信号SGL可以包括命令、地址、数据等。根据主机装置2100与SSD 2200之间的接口技术，信号连接器2250可以被配置为各种类型的连接器。
图15是示例性地示出图14的控制器的配置的示图。参照图15，控制器2210可以包括主机接口单元2211、控制单元2212、随机存取存储器2213、错误校正码(ECC)单元2214和存储器接口单元2215。
根据主机装置2100的协议，主机接口单元2211可以将主机装置2100和SSD 2200接口连接。例如，主机接口单元2211可以通过以下中的任意一种与主机装置2100通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)和通用闪存(UFS)协议。另外，主机接口单元2211可以执行磁盘仿真功能，该磁盘仿真功能支持主机装置2100将SSD2200识别为通用数据存储装置，例如硬盘驱动器(HDD)。
控制单元2212可以分析和处理从主机装置2100输入的信号SGL。根据用于驱动SSD2200的固件或软件，控制单元2212可以控制内部功能块的操作。随机存取存储器2213可以用作用于驱动这种固件或软件的操作存储器。
ECC单元2214可以生成待被传输到非易失性存储器2231至223n的数据的奇偶校验数据。所生成的奇偶校验数据可以与该数据一起被存储在非易失性存储器2231至223n中。ECC单元2214可以基于奇偶校验数据来检测从非易失性存储器2231至223n读取的数据的错误。当检测到的错误处于校正范围内时，ECC单元2214可以校正检测到的错误。
在控制单元2212的控制下，存储器接口单元2215可以将诸如命令和地址的控制信号提供到非易失性存储器2231至223n。另外，在控制单元2212的控制下，存储器接口单元2215可以与非易失性存储器2231至223n交换数据。例如，存储器接口单元2215可以将存储在缓冲存储器装置2220中的数据提供到非易失性存储器2231至223n，或者将从非易失性存储器2231至223n读取的数据提供到缓冲存储器装置2220。
图16是示例性地示出根据本公开的实施例的包括数据存储装置的数据处理系统的示图。参照图16，数据处理系统3000可以包括主机装置3100和数据存储装置3200。
主机装置3100可以以诸如印刷电路板的板的形式来配置。尽管未示出，但是主机装置3100可以包括用于执行主机装置的功能的内部功能块。
主机装置3100可以包括诸如插座、插槽或连接器的连接端子3110。数据存储装置3200可以被安装在连接端子3110上。
数据存储装置3200可以以诸如印刷电路板的板的形式来配置。数据存储装置3200可以被称为存储器模块或存储卡。数据存储装置3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器3231至3232、电源管理集成电路(PMIC)3240以及连接端子3250。
控制器3210可以控制数据存储装置3200的整体操作。控制器3210可以与图14中所示的控制器2210相同地配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器3231至3232中的数据。另外，缓冲存储器装置3220可以临时存储从非易失性存储器3231至3232中读取的数据。在控制器3210的控制下，缓冲存储器装置3220中临时存储的数据可以被传输到主机装置3100或非易失性存储器3231至3232。
非易失性存储器3231至3232可以用作数据存储装置3200的存储介质。
PMIC 3240可以将通过连接端子3250输入的电力提供到数据存储装置3200中。根据控制器3210的控制，PMIC 3240可以管理数据存储装置3200的电力。
连接端子3250可以连接到主机装置的连接端子3110。可以通过连接端子3250在主机装置3100和数据存储装置3200之间传输电力以及诸如命令、地址和数据的信号。根据主机装置3100与数据存储装置3200之间的接口技术，连接端子3250可以被配置为各种类型。连接端子3250可以被设置在数据存储装置3200的任意一侧上。
图17是示例性地示出根据本公开的实施例的包括数据存储装置的数据处理系统的示图。参照图17，数据处理系统4000可以包括主机装置4100和数据存储装置4200。
主机装置4100可以以诸如印刷电路板的板的形式来配置。尽管未示出，但是主机装置4100可以包括用于执行主机装置的功能的内部功能块。
数据存储装置4200可以以表面安装型封装的形式来配置。数据存储装置4200可以通过焊球4250安装在主机装置4100上。数据存储装置4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器4230。
控制器4210可以控制数据存储装置4200的整体操作。控制器4210可以与图14中所示的控制器2210相同地配置。
缓冲存储器装置4220可以临时存储待存储在非易失性存储器4230中的数据。另外，缓冲存储器装置4220可以临时存储从非易失性存储器4230中读取的数据。在控制器4210的控制下，缓冲存储器装置4220中临时存储的数据可以被传输到主机装置4100或非易失性存储器4230。
非易失性存储器4230可以用作数据存储装置4200的存储介质。
图18是示例性地示出根据本公开的实施例的包括数据存储装置的网络系统的示图。参照图18，网络系统5000可以包括通过网络5500连接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可以响应于多个客户端系统5410至5430的请求而服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。作为另一示例，服务器系统5300可以将数据提供到多个客户端系统5410至5430。
服务器系统5300可以包括主机装置5100和数据存储装置5200。数据存储装置5200可以包括图1的存储器系统50、图14的SSD 2200、图16的数据存储装置3200和图17的数据存储装置4200。
因为在不改变本公开的技术精神或基本特征的情况下，本公开可以以其它具体形式来实施，所以本公开所属领域的普通技术人员应当理解的是，上述实施例在所有方面是示例性的而非限制性的。本公开的范围由所附权利要求书而不是具体实施方式来指示，并且从权利要求书的含义和范围及其等效概念得出的所有改变或修改都被解释为被包括在本公开的范围内。

Claims (20)

1.一种存储器系统，包括：
存储器装置，包括分别存储与主机提供的连续逻辑地址相对应的数据的多个顺序区域，并且在一个或多个后台媒介扫描操作即BGMS操作时段期间对所述多个顺序区域之中的一个或多个顺序区域执行BGMS操作，每个BGMS操作时段具有预定时段；以及
存储器控制器：
从所述主机接收用于将缓冲器分配给所述多个顺序区域之中的顺序区域的开放命令，其中第一时间信息对应于所述存储器控制器接收到所述开放命令时的时间点，
基于所述第一时间信息来计算第一时段，所述第一时段是接收到所述开放命令时的时间点与BGMS操作时段开始时的时间点之间的时段，以及
基于所述第一时段来从所述多个顺序区域之中确定跳过区域，所述跳过区域是在BGMS操作时段期间跳过BGMS操作的顺序区域。
2.根据权利要求1所述的存储器系统，其中确定所述跳过区域包括：响应于所述第一时段小于所述预定时段，将所述多个顺序区域之中的与所述开放命令相对应的顺序区域确定为所述跳过区域。
3.根据权利要求2所述的存储器系统，其中确定所述跳过区域包括：响应于所述第一时段大于或等于所述预定时段，将与所述开放命令相对应的顺序区域确定为执行所述BGMS操作的目标区域。
4.根据权利要求1所述的存储器系统，其中所述存储器控制器进一步：
从所述主机接收用于释放分配给所述顺序区域的所述缓冲器的封闭命令，其中第二时间信息对应于所述存储器控制器接收到所述封闭命令的时间，
基于所述第一时间信息和所述第二时间信息来计算第二时段和第三时段，所述第二时段是接收到所述封闭命令时的时间点与所述BGMS操作时段开始时的时间点之间的时段，所述第三时段是接收到所述开放命令时的时间点与接收到所述封闭命令时的时间点之间的时段，并且
基于所述第二时段和所述第三时段来确定所述多个顺序区域之中的所述跳过区域。
5.根据权利要求4所述的存储器系统，其中确定所述跳过区域包括：响应于所述第二时段和所述第三时段小于所述预定时段，将与所述封闭命令相对应的顺序区域确定为所述跳过区域。
6.根据权利要求5所述的存储器系统，其中确定所述跳过区域包括：响应于所述第二时段、所述第三时段或者所述第二时段和所述第三时段两者大于或等于所述预定时段，将与所述封闭命令相对应的顺序区域确定为执行所述BGMS操作的目标区域。
7.根据权利要求1所述的存储器系统，其中所述第一时间信息被包括在所述开放命令中。
8.一种存储器系统，包括：
存储器装置，包括分别存储与主机提供的连续逻辑地址相对应的数据的多个顺序区域，并且在一个或多个后台媒介扫描操作时段即一个或多个BGMS操作时段期间对所述多个顺序区域选择性地执行BGMS操作，每个BGMS操作时段具有预定时段；以及
存储器控制器：
从所述主机接收用于将缓冲器分配给所述多个顺序区域之中的顺序区域的开放命令，其中第一时间信息对应于所述存储器控制器接收到所述开放命令的时间，
基于所述第一时间信息来计算第一时段，所述第一时段是接收到所述开放命令时的时间点与第N BGMS操作时段开始时的时间点之间的时段，其中N大于或等于1，以及
基于所述第一时段，确定是否在第N BGMS操作时段期间对与所述开放命令相对应的顺序区域执行BGMS操作。
9.根据权利要求8所述的存储器系统，其中确定是否在所述第N BGMS操作时段期间对与所述开放命令相对应的顺序区域执行所述BGMS操作包括：响应于所述第一时段小于所述预定时段，确定不在所述第N BGMS操作时段期间执行所述BGMS操作。
10.根据权利要求9所述的存储器系统，其中确定是否在所述第N BGMS操作时段期间对与所述开放命令相对应的顺序区域执行所述BGMS操作包括：响应于所述第一时段大于或等于所述预定时段，确定在所述第N BGMS操作时段期间执行所述BGMS操作。
11.根据权利要求10所述的存储器系统，其中所述存储器控制器进一步：
从所述主机接收用于释放分配给任意一个顺序区域的缓冲器的封闭命令，其中第二时间信息对应于所述存储器控制器接收到所述封闭命令的时间，
基于所述第一时间信息和所述第二时间信息来计算第二时段和第三时段，所述第二时段是接收到所述封闭命令时的时间点与所述第N BGMS操作时段开始时的时间点之间的时段，所述第三时段是接收到所述开放命令时的时间点与接收到所述封闭命令时的时间点之间的时段，以及
基于所述第二时段和所述第三时段，确定是否在所述第N BGMS操作时段期间对与所述封闭命令相对应的顺序区域执行BGMS操作。
12.根据权利要求11所述的存储器系统，其中确定是否在所述第N BGMS操作时段期间对与所述封闭命令相对应的顺序区域执行所述BGMS操作包括：响应于所述第二时段和所述第三时段小于所述预定时段，确定跳过所述BGMS操作。
13.根据权利要求12所述的存储器系统，其中确定是否在所述第N BGMS操作时段期间对与所述封闭命令相对应的顺序区域执行所述BGMS操作包括：响应于所述第二时段、所述第三时段或者所述第二时段和所述第三时段两者大于或等于所述预定时段，确定执行所述BGMS操作。
14.根据权利要求8所述的存储器系统，其中所述第一时间信息被包括在所述开放命令中。
15.一种操作存储器系统的方法，所述存储器系统包括存储器装置和存储器控制器，所述存储器装置包括分别存储与连续逻辑地址相对应的数据的多个顺序区域，所述存储器控制器控制所述存储器装置在多个后台媒介扫描时段即BGMS时段中的每一个内对所述多个顺序区域选择性地执行BGMS操作，每个BGMS时段具有预定时段，所述方法包括：
接收用于将缓冲器分配给所述多个顺序区域之中的顺序区域的开放命令，其中第一时间信息对应于接收到所述开放命令的时间；
基于所述第一时间信息来计算第一时段，所述第一时段是接收到所述开放命令时的时间点与对应于第N BGMS时段的开始的时间点之间的时段，其中N大于或等于1；
基于所述第一时段，从所述多个顺序区域之中确定待在所述第N BGMS时段期间执行BGMS操作的一个或多个顺序区域；以及
在所述第N BGMS时段期间对所确定的一个或多个顺序区域执行所述BGMS操作。
16.根据权利要求15所述的方法，其中确定待在所述第N BGMS时段期间执行所述BGMS操作的一个或多个顺序区域包括：响应于第一时段短于所述预定时段，将与所述开放命令相对应的顺序区域确定为在所述第N BGMS时段期间跳过所述BGMS操作的跳过区域。
17.根据权利要求16所述的方法，其中确定在所述第N BGMS时段期间待执行所述BGMS操作的一个或多个顺序区域包括：响应于所述第一时段大于或等于所述预定时段，将与所述开放命令相对应的顺序区域确定为在所述第N BGMS时段期间执行所述BGMS操作的目标区域。
18.根据权利要求17所述的方法，进一步包括：
接收用于释放分配给所述顺序区域的所述缓冲器的封闭命令，其中第二时间信息对应于所述存储器控制器接收到所述封闭命令的时间；
基于所述第一时间信息和所述第二时间信息来计算第二时段和第三时段，所述第二时段是接收到所述封闭命令时的时间点与对应于所述第N BGMS时段的开始的时间点之间的时段，所述第三时段是接收到所述开放命令时的时间点与接收到所述封闭命令时的时间点之间的时段；以及
基于所述第二时段和所述第三时段，确定是否在第N BGMS时段期间对与所述封闭命令相对应的顺序区域执行BGMS操作。
19.根据权利要求18所述的方法，其中确定是否在所述第N BGMS时段期间执行所述BGMS操作包括：响应于所述第二时段和所述第三时段小于所述预定时段，将与所述封闭命令相对应的顺序区域确定为在所述第N BGMS时段期间跳过所述BGMS操作的跳过区域。
20.根据权利要求19所述的方法，其中确定是否在所述第N BGMS时段期间执行所述BGMS操作包括：响应于所述第二时段、所述第三时段或者所述第二时段和所述第三时段两者大于或等于所述预定时段，将与所述封闭命令相对应的顺序区域确定为在所述第N BGMS时段期间执行所述BGMS操作的目标区域。
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* Cited by examiner, † Cited by third party
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US20180033469A1 (en) * 2015-05-20 2018-02-01 Hitachi, Ltd. Memory device
US10545810B2 (en) * 2016-12-22 2020-01-28 Western Digital Technologies, Inc. Method and apparatus for monitoring non-volatile memory read errors using background media scan
KR102398209B1 (ko) 2017-11-06 2022-05-17 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 그리고 그것의 리프레쉬 방법
KR102567111B1 (ko) 2018-08-02 2023-08-14 삼성전자주식회사 스토리지 디바이스 및 스토리지 디바이스의 동작 방법
KR20220021796A (ko) * 2020-08-14 2022-02-22 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20220039404A (ko) * 2020-09-22 2022-03-29 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11467763B2 (en) * 2021-01-20 2022-10-11 Micron Technology, Inc. Valid data aware media reliability scanning for memory sub-blocks

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